KR20150077785A - 메모리 시스템 및 컴퓨팅 시스템 - Google Patents

메모리 시스템 및 컴퓨팅 시스템

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KR20150077785A
KR20150077785A KR1020130166622A KR20130166622A KR20150077785A KR 20150077785 A KR20150077785 A KR 20150077785A KR 1020130166622 A KR1020130166622 A KR 1020130166622A KR 20130166622 A KR20130166622 A KR 20130166622A KR 20150077785 A KR20150077785 A KR 20150077785A
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Abstract

메모리 시스템은 메모리 콘트롤러, 메모리 장치 및 채널을 포함한다. 메모리 콘트롤러와 메모리 장치는 적어도 하나의 광 신호선을 포함하는 채널을 통하여 연결된다. 메모리 장치는 광 신호선 상의 적어도 하나의 광 신호와 메모리 장치의 적어도 하나의 내부 전기 신호 상호간을 변환하는 제1 변환부 및 메모리 장치의 동작 상태에 기초하여 제1 변환부의 전력 소모량을 조절하는 제1 전력 제어부를 포함한다.

Description

메모리 시스템 및 컴퓨팅 시스템 {MEMORY SYSTEM AND COMPUTING SYSTEM}
본 발명은 시스템의 전력 관리에 관한 것으로서, 보다 상세하게는 광 신호와 전기 신호 상호 간의 변환부를 포함하는 메모리 시스템 및 컴퓨팅 시스템에 관한 것이다.
컴퓨팅 시스템에서 처리하는 대용량의 데이터들의 접근에 소요되는 시간을 줄이기 위해 컴퓨팅 시스템에 포함되는 메모리 시스템은 고속의 광 인터페이스를 사용한다. 광 인터페이스는 광 신호에서 전기 신호로 변환 시 및 전기 신호에서 광 신호로 변환 시 전력 소모가 큰 단점을 가지고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 전력 소모량을 줄인 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 전력 소모량을 줄인 컴퓨팅 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 콘트롤러, 메모리 장치 및 채널을 포함한다. 상기 메모리 콘트롤러와 메모리 장치는 적어도 하나의 광 신호선을 포함하는 상기 채널을 통하여 연결된다. 상기 메모리 장치는 상기 광 신호선 상의 적어도 하나의 광 신호와 상기 메모리 장치의 적어도 하나의 내부 전기 신호 상호간을 변환하는 제1 변환부 및 상기 메모리 장치의 동작 상태에 기초하여 상기 제1 변환부의 전력 소모량을 조절하는 제1 전력 제어부를 포함한다.
일 실시예에 있어서, 상기 제1 전력 제어부는 상기 제1 변환부에 포함되는 광전변환기(Optical-to-electrical converter)의 전력 소모량을 조절하는 제1 전력 제어 신호 및 상기 제1 변환부에 포함되는 전광변환기(Electrical-to-optical converter)의 전력 소모량을 조절하는 제2 전력 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제1 전력 제어부는 상기 메모리 콘트롤러로부터 수신되는 커맨드 신호 또는 제어 신호에 기초하여 상기 제1 전력 제어 신호 및 상기 제2 전력 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 메모리 장치가 상기 커맨드 신호 또는 상기 제어 신호에 응답하여 상기 제1 변환부를 사용하지 않는 동작을 수행하는 경우, 상기 제1 전력 제어부는 상기 제1 변환부에 포함되는 상기 광전변환기 및 상기 전광변환기를 모두 디스에이블(disable)하는 상기 제1 전력 제어 신호 및 상기 제2 전력 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 메모리 장치가 상기 커맨드 신호 또는 상기 제어 신호에 응답하여 상기 제1 변환부에 포함되는 상기 광전변환기 또는 상기 전광변환기를 사용하지 않는 동작을 수행하는 경우, 상기 제1 전력 제어부는 변환 기능을 수행하지 않는 상기 광전변환기 또는 상기 전광변환기를 디스에이블하는 상기 제1 전력 제어 신호 또는 상기 제2 전력 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러의 데이터 신호, 데이터 스트로브 신호, 커맨드 신호, 제어 신호 및 클럭 신호는 상기 광 신호선과 상기 광전변환기를 통해 상기 메모리 장치에 전송될 수 있다.
일 실시예에 있어서, 상기 채널은 상기 메모리 콘트롤러와 상기 메모리 장치를 연결하는 전기 신호선을 더 포함하고, 상기 메모리 콘트롤러의 데이터 신호는 상기 광 신호선과 상기 광전변환기를 통해 상기 메모리 장치에 전송되고, 상기 메모리 콘트롤러의 데이터 스트로브 신호, 커맨드 신호, 제어 신호 및 클럭 신호 각각은 상기 광 신호선 및 상기 광전변환기를 통해 또는 상기 전기 신호선을 통해 상기 메모리 장치에 전송될 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 상기 광 신호와 상기 메모리 콘트롤러의 적어도 하나의 내부 전기 신호 상호간을 변환하는 제2 변환부를 포함할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 제2 전력 제어부를 더 포함하고, 상기 제2 전력 제어부는 상기 제2 변환부에 포함되는 광전변환기의 전력 소모량을 조절하는 제3 전력 제어 신호 및 상기 제2 변환부에 포함되는 전광변환기의 전력 소모량을 조절하는 제4 전력 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제1 전력 제어부는 상기 메모리 콘트롤러에서 상기 메모리 장치로 전송된 테스트 신호에 기초하여 상기 제1 변환부에 포함되는 광전변환기의 민감도를 조절하는 상기 제1 전력 제어 신호를 생성하거나, 상기 제2 전력 제어부는 상기 전송된 테스트 신호에 기초하여 상기 제1 전력 제어부가 생성한 제1 플래그 신호에 기초하여 상기 제2 변환부에 포함되는 전광변환기의 출력 강도를 제어하는 상기 제4 전력 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제2 전력 제어부는 상기 메모리 장치에서 상기 메모리 콘트롤러로 전송된 테스트 신호에 기초하여 상기 제2 변환부에 포함되는 광전변환기의 민감도를 조절하는 상기 제3 전력 제어 신호를 생성하거나, 상기 제1 전력 제어부는 상기 전송된 테스트 신호에 기초하여 상기 제2 전력 제어부가 생성한 제2 플래그 신호에 기초하여 상기 제1 변환부에 포함되는 전광변환기의 출력 강도를 제어하는 상기 제2 전력 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 전력 제어부는 상기 제1 변환부의 온도 또는 상기 메모리 장치의 온도에 기초하여 상기 제1 전력 제어 신호 및 상기 제2 전력 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 광 신호선은 양방향 광 신호선을 포함하고, 상기 양방향 광 신호선에서 상기 광전변환기로 전송되는 제1 광 신호의 파장과 상기 전광변환기에서 상기 양방향 광 신호선으로 전송되는 제2 광 신호의 파장이 상이할 수 있다.
일 실시예에 있어서, 상기 광 신호선은 단방향 광 신호선을 포함하고, 상이한 파장들을 가지는 광 신호들이 상기 단방향 광 신호선을 통해 전송될 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 데이터 신호 및 데이터 스트로브 신호를 상기 제2 변환부에서 상기 광 신호로 변환하여 상기 광 신호선을 통해 상기 메모리 장치로 전송하고, 제어 신호, 커맨드 신호 및 클럭 신호를 상기 채널에 포함되는 제1 전기 신호선들을 통해 상기 메모리 장치로 전송하고, 상기 커맨드 신호가 라이트 레벨링(Write leveling) 커맨드 신호인 경우, 상기 채널에 포함되는 제2 전기 신호선들을 통해 입력 받은 피드백 신호에 기초하여 상기 데이터 스트로브 신호의 지연 시간을 재설정하고, 상기 메모리 장치는 상기 커맨드 신호가 상기 라이트 레벨링 커맨드 신호인 경우, 복수의 디램(DRAM) 칩들 각각에 입력되는 상기 클럭 신호와 상기 광 신호의 일부가 상기 제1 변환부를 통해 변환된 데이터 스트로브 신호들 간의 위상차를 나타내는 상기 피드백 신호를 상기 제2 전기 신호선들에 출력할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 데이터 신호를 상기 제2 변환부에서 상기 광 신호로 변환하여 상기 광 신호선을 통해 상기 메모리 장치로 전송하고, 데이터 스트로브 신호, 제어 신호, 커맨드 신호 및 클럭 신호를 상기 채널에 포함되는 제1 전기 신호선들을 통해 상기 메모리 장치로 전송하고, 상기 커맨드 신호가 라이트 레벨링 커맨드 신호인 경우, 상기 채널에 포함되는 제2 전기 신호선들을 통해 입력 받은 제1 피드백 신호 및 제2 피드백 신호에 기초하여 상기 데이터 스트로브 신호의 지연 시간 및 상기 데이터 신호의 지연 시간을 재설정하고, 상기 메모리 장치는 상기 커맨드 신호가 상기 라이트 레벨링 커맨드 신호인 경우, 복수의 디램 칩들 각각에 입력 되는 상기 클럭 신호와 상기 데이터 스트로브 신호들 간의 위상차를 나타내는 상기 제1 피드백 신호 및 상기 디램 칩들 각각에 입력되는 상기 데이터 스트로브 신호들과 상기 광 신호가 상기 제1 변환부를 통해 변환된 데이터 신호들 간의 위상차를 나타내는 상기 제2 피드백 신호를 상기 제2 전기 신호선들에 출력할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 컴퓨팅 시스템은 적어도 하나의 광 신호선을 포함하는 채널을 통하여 연결된 마스터 회로와 슬레이브 회로를 포함한다. 상기 슬레이브 회로는 상기 광 신호선 상의 적어도 하나의 광 신호와 상기 슬레이브 회로의 적어도 하나의 내부 전기 신호 상호간을 변환하는 변환부 및 상기 슬레이브 회로의 동작 상태에 기초하여 상기 변환부의 전력 소모량을 조절하는 전력 제어부를 포함한다.
본 발명의 실시예들에 따른 메모리 시스템 또는 컴퓨팅 시스템은 상기 메모리 시스템에 포함되는 메모리 장치의 동작 상태 또는 상기 컴퓨팅 시스템에 포함되는 슬레이브 회로의 동작 상태에 기초하여 상기 메모리 시스템 또는 상기 컴퓨팅 시스템의 전력 소모량을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2 내지 9는 도 1의 메모리 시스템의 실시예들을 나타내는 블록도들이다.
도 10 및 11은 도 3의 메모리 시스템에 포함되는 변환기들의 전력 소모량이 조절되는 실시예들을 나타내는 그래프들이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 13은 도 12의 메모리 시스템의 라이트 레벨링(Write leveling) 동작을 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16 및 17은 본 발명의 일 실시예에 따른 메모리 시스템의 라이트 레벨링 방법의 실시예들을 나타내는 순서도들이다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110), 메모리 장치(130) 및 채널(120)을 포함한다. 메모리 콘트롤러(110)와 메모리 장치(130)는 적어도 하나의 광 신호선(OL1, OLN)을 포함하는 채널(120)을 통하여 연결된다. 실시예에 따라서, 채널(120)은 적어도 하나의 전기 신호선(EL1, ELM)을 더 포함할 수 있다. 메모리 장치(130)는 광 신호선(OL1, OLN) 상의 적어도 하나의 광 신호와 메모리 장치(130)의 적어도 하나의 내부 전기 신호 상호간을 변환하는 제1 변환부(CVT1) 및 메모리 장치(130)의 동작 상태에 기초하여 제1 변환부(CVT1)의 전력 소모량을 조절하는 제1 전력 제어부(PCU)를 포함한다.
메모리 장치(130)의 동작 상태는 메모리 장치(130)에 전송된 커맨드 신호 또는 제어 신호에 기초하여 판단 될 수 있다. 실시예에 따라서, 메모리 콘트롤러(110)에서 메모리 장치(130)로 보내진 제1 테스트 신호 또는 메모리 장치(130)에서 메모리 콘트롤러(110)로 보내진 제2 테스트 신호에 기초하여 판단될 수 있고, 제1 변환부(CVT1)의 온도 또는 메모리 장치(130)의 온도에 기초하여 판단될 수 있다.
메모리 장치(130)에 전송된 커맨드 신호 또는 제어 신호에 기초하여 제1 전력 제어부(PCU)가 제1 변환부(CVT1)의 전력 소모량을 조절하는 실시예들을 도 2 내지 9를 참조하여 후술한다. 메모리 콘트롤러(110)에서 메모리 장치(130)로 보내진 제1 테스트 신호 또는 메모리 장치(130)에서 메모리 콘트롤러(110)로 보내진 제2 테스트 신호에 기초하여 제1 전력 제어부(PCU)가 제1 변환부(CVT1)의 전력 소모량을 조절하고 메모리 콘트롤러(110)에 포함되는 제2 전력 제어부가 메모리 콘트롤러(110)에 포함되는 제2 변환부의 전력 소모량을 조절하는 실시예를 도 3을 참조하여 후술한다. 제1 변환부(CVT1)의 온도 또는 메모리 장치(130)의 온도에 기초하여 제1 전력 제어부(PCU)가 제1 변환부(CVT1)의 전력 소모량을 조절하는 실시예를 도 4를 참조하여 후술한다.
도 2 내지 9는 도 1의 메모리 시스템의 실시예들을 나타내는 블록도들이다.
도 2를 참조하면, 메모리 시스템(200a)은 메모리 콘트롤러(210a), 메모리 장치(230a) 및 채널(220a)을 포함한다. 메모리 콘트롤러(210a)와 메모리 장치(230a)는 광 신호선(OLa) 및 전기 신호선(ELa)을 포함하는 채널(220a)을 통하여 연결된다. 메모리 장치(230a)는 제1 변환부(CVT1a) 및 제1 전력 제어부(PCUa)를 포함할 수 있다. 메모리 콘트롤러(210a)는 제2 변환부(CVT2a)를 포함할 수 있다. 제1 변환부(CVT1a)는 제1 광전변환기(OEC1a) 및 제1 전광변환기(EOC1a)를 포함할 수 있다. 제2 변환부(CVT2a)는 제2 광전변환기(OEC2a) 및 제2 전광변환기(EOC2a)를 포함할 수 있다.
광 신호선(OLa)는 양방향 광 신호선일 수 있고, 또는 단방향 광 신호선일 수도 있다. 도 2는 광 신호선(OLa)이 양방향 광 신호선인 경우를 나타낸다. 메모리 콘트롤러(210a)에서 메모리 장치(230a)로 전송되는 광 신호의 파장과 메모리 장치(230a)에서 메모리 콘트롤러(210a)로 전송되는 광 신호의 파장은 서로 상이할 수 있다.
메모리 콘트롤러(210a)의 제1 데이터 신호(DQ1a)는 제2 전광변환기(EOC2a)를 통해 제1 광 신호로 변환되고, 상기 제1 광 신호는 광 신호선(OLa)를 통해 제1 광전변환기(OEC1a)로 전송되고, 상기 제1 광 신호는 제1 광전변환기(OEC1a)를 통해 제2 데이터 신호(DQ2a)로 변환 될 수 있다. 반대로, 메모리 장치(230a)의 제2 데이터 신호(DQ2a)는 제1 전광변환기(EOC1a)를 통해 제2 광 신호로 변환되고, 상기 제2 광 신호는 광 신호선(OLa)를 통해 제2 광전변환기(OEC2a)로 전송되고, 상기 제2 광 신호는 제2 광전변환기(OEC2a)를 통해 제1 데이터 신호(DQ1a)로 변환 될 수 있다. 메모리 콘트롤러(210a)의 커맨드 신호 및 제어 신호(CC1a)는 채널(220a)에 포함되는 전기 신호선(ELa)를 통해 메모리 장치(230a)로 전송될 수 있다.
제1 전력 제어부(PCUa)는 메모리 장치(230a)의 동작 상태에 기초하여 제1 변환부(CVT1a)의 전력 소모량을 조절할 수 있다. 제1 전력 제어부(PCUa)는 메모리 콘트롤러(210a)로부터 전송된 커맨드 신호 및 제어 신호(CC2a)에 기초하여 제1 광전변환기(OEC1a)의 전력 소모량을 조절하는 제1 전력 제어 신호(PCS1a) 및 제1 전광변환기(EOC1a)의 전력 소모량을 조절하는 제2 전력 제어 신호(PCS2a)를 생성할 수 있다.
메모리 장치(230a)가 전송된 커맨드 신호 및 제어 신호(CC2a)에 응답하여 제1 변환부(CVT1a)를 사용하지 않는 동작을 수행하는 경우, 제1 전력 제어부(PCUa)는 제1 변환부(CVT1a)에 포함되는 제1 광전변환기(OEC1a) 및 제1 전광변환기(EOC1a)를 모두 디스에이블(disable)하는 제1 전력 제어 신호(PCS1a) 및 제2 전력 제어 신호(PCS2a)를 생성할 수 있다.
메모리 장치(230a)가 전송된 커맨드 신호 및 상기 제어 신호(CC2a)에 응답하여 제1 변환부(CVT1a)에 포함되는 제1 광전변환기(OEC1a) 또는 제1 전광변환기(EOC1a)를 사용하지 않는 동작을 수행하는 경우, 제1 전력 제어부(PCUa)는 변환 기능을 수행하지 않는 제1 광전변환기(OEC1a) 또는 제1 전광변환기(EOC1a)를 디스에이블하는 제1 전력 제어 신호(PCS1a) 또는 제2 전력 제어 신호(PCS2a)를 생성할 수 있다.
메모리 콘트롤러(210a)의 데이터 신호(DQ1a), 데이터 스트로브 신호, 커맨드 신호 및 제어 신호(CC1a) 및 클럭 신호는 광 신호선(OLa)과 제1 광전변환기(OEC1a)를 통해 메모리 장치(230a)에 전송될 수 있다.
도 3을 참조하면, 메모리 시스템(200b)은 메모리 콘트롤러(210b), 메모리 장치(230b) 및 채널(220b)을 포함한다. 메모리 콘트롤러(210b)와 메모리 장치(230b)는 광 신호선(OLb) 및 전기 신호선들(EL1b, EL2b, EL3b)을 포함하는 채널(220b)을 통하여 연결된다. 메모리 장치(230b)는 제1 변환부(CVT1b) 및 제1 전력 제어부(PCU1b)를 포함할 수 있다. 메모리 콘트롤러(210b)는 제2 변환부(CVT2b) 및 제2 전력 제어부(PCU2b)를 포함할 수 있다. 제1 변환부(CVT1b)는 제1 광전변환기(OEC1b) 및 제1 전광변환기(EOC1b)를 포함할 수 있다. 제2 변환부(CVT2b)는 제2 광전변환기(OEC2b) 및 제2 전광변환기(EOC2b)를 포함할 수 있다.
제1 전력 제어부(PCU1b)는 제1 광전변환기 (OEC1b)의 전력 소모량을 조절하는 제1 전력 제어 신호(PCS1b) 및 제1 전광변환기(EOC1b)의 전력 소모량을 조절하는 제2 전력 제어 신호(PCS2b)를 생성할 수 있다. 제1 전력 제어부(PCU1b)는 메모리 콘트롤러(210b)로부터 전송된 커맨드 신호 및 제어 신호(CC2b)에 기초하여 제1 전력 제어 신호(PCS1b) 및 제2 전력 제어 신호(PCS2b)를 생성할 수 있다. 제2 전력 제어부(PCU2b)는 제2 광전변환기(OEC2b)의 전력 소모량을 조절하는 제3 전력 제어 신호(PCS3b) 및 제2 전광변환기(EOC2b)의 전력 소모량을 조절하는 제4 전력 제어 신호(PCS4b)를 생성할 수 있다.
메모리 콘트롤러(210b)의 제1 테스트 신호(TS1)는 제2 전광변환기(EOC2b)를 통해 제1 광 신호로 변환되고, 상기 제1 광 신호는 광 신호선(OLb)를 통해 제1 광전변환기(OEC1b)로 전송되고, 상기 제1 광 신호는 제1 광전변환기(OEC1b)를 통해 전송된 제1 테스트 신호(TTS1)로 변환 될 수 있다. 제1 전력 제어부(PCU1b)는 메모리 콘트롤러(210b)에서 메모리 장치(230b)로 광 신호선(OLb)를 통해 전송된 제1 테스트 신호(TTS1)에 기초하여 제1 광전변환기(OEC1b)의 민감도를 조절하는 제1 전력 제어 신호(PCS1b)를 생성할 수 있다. 제2 전력 제어부(PCU2b)는 전송된 테스트 신호(TTS1)에 기초하여 제1 전력 제어부(PCU1b)가 생성한 제1 플래그 신호(FS1)에 기초하여 제2 변환부(CVT2b)에 포함되는 제2 전광변환기(EOC2b)의 출력 강도를 제어하는 제4 전력 제어 신호(PCS4b)를 생성할 수 있다.
제1 전력 제어부(PCU1b)에 하한 수준 이하의 세기를 가지는 전송된 제1 테스트 신호(TTS1)가 입력된 경우, 제1 전력 제어부(PCU1b)는 제1 광전변환기(OEC1b)를 더 민감하게 동작하도록 하는 제1 전력 제어 신호(PCS1b)를 생성할 수 있고, 또는 제2 전력 제어부(PCU2b)가 제2 전광변환기(EOC2b)의 출력 강도를 더 높이는 제4 전력 제어 신호(PCS4b)를 생성하도록 제1 플래그 신호(FS1)를 생성할 수 있다. 제1 전력 제어부(PCU1b)에 상한 수준 이상의 세기를 가지는 전송된 제1 테스트 신호(TTS1)가 입력된 경우, 제1 전력 제어부(PCU1b)는 제1 광전변환기(OEC1b)를 덜 민감하게 동작하도록 하는 제1 전력 제어 신호(PCS1b)를 생성할 수 있고, 또는 제2 전력 제어부(PCU2b)가 제2 전광변환기(EOC2b)의 출력 강도를 더 낮추는 제4 전력 제어 신호(PCS4b)를 생성하도록 제1 플래그 신호(FS1)를 생성할 수 있다. 전송된 제1 테스트 신호(TTS1)가 필요한 수준의 세기로 입력되도록 함으로서 제1 변환기(CVT1b) 및 제2 변환기(CVT2b)에서 소모하는 전력량은 최적화 될 수 있다.
제1 전력 제어부(PCU1b)는 제1 테스트 신호(TTS1)의 상기 하한 수준의 세기 및 상기 상한 수준의 세기를 소광비(Extinction ratio)를 기준으로 판단할 수 있다.
메모리 장치(230b)의 제2 테스트 신호(TS2)는 제1 전광변환기(EOC1b)를 통해 제2 광 신호로 변환되고, 상기 제2 광 신호는 광 신호선(OLb)를 통해 제2 광전변환기(OEC2b)로 전송되고, 상기 제2 광 신호는 제2 광전변환기(OEC2b)를 통해 전송된 제2 데이터 신호(TTS2)로 변환 될 수 있다. 제2 전력 제어부(PCU2b)는 메모리 장치(230b)에서 메모리 콘트롤러(210b)로 광 신호선(OLb)를 통해 전송된 제2 테스트 신호(TTS2)에 기초하여 제2 광전변환기(OEC2b)의 민감도를 조절하는 제3 전력 제어 신호(PCS3b)를 생성할 수 있다. 제1 전력 제어부(PCU1b)는 전송된 제2 테스트 신호(TTS2)에 기초하여 제2 전력 제어부(PCU2b)가 생성한 제2 플래그 신호(FS2)에 기초하여 제1 전광변환기(EOC1b)의 출력 강도를 제어하는 제2 전력 제어 신호(PCS2b)를 생성할 수 있다.
제2 전력 제어부(PCU2b)에 하한 수준 이하의 세기를 가지는 전송된 제2 테스트 신호(TTS2)가 입력된 경우, 제2 전력 제어부(PCU2b)는 제2 광전변환기(OEC2b)를 더 민감하게 동작하도록 하는 제3 전력 제어 신호(PCS3b)를 생성할 수 있고, 또는 제1 전력 제어부(PCU1b)가 제1 전광변환기(EOC1b)의 출력 강도를 더 높이는 제2 전력 제어 신호(PCS2b)를 생성하도록 제2 플래그 신호(FS2)를 생성할 수 있다. 제2 전력 제어부(PCU2b)에 상한 수준 이상의 세기를 가지는 전송된 제2 테스트 신호(TTS2)가 입력된 경우, 제2 전력 제어부(PCU2b)는 제2 광전변환기(OEC2b)를 덜 민감하게 동작하도록 하는 제3 전력 제어 신호(PCS3b)를 생성할 수 있고, 또는 제1 전력 제어부(PCU1b)가 제1 전광변환기(EOC1b)의 출력 강도를 더 낮추는 제2 전력 제어 신호(PCS2b)를 생성하도록 제2 플래그 신호(FS2)를 생성할 수 있다. 전송된 제2 테스트 신호(TTS2)가 필요한 수준의 세기로 입력되도록 함으로서 제1 변환기(CVT1b) 및 제2 변환기(CVT2b)에서 소모하는 전력량은 최적화 될 수 있다.
제2 전력 제어부(PCU2b)는 제2 테스트 신호(TTS2)의 상기 하한 수준의 세기 및 상기 상한 수준의 세기를 소광비를 기준으로 판단할 수 있다.
제1 전력 제어부(PCU1b) 및 제2 전력 제어부(PCU2b)의 전력 소모량 조절은 메모리 시스템(200b)의 초기화 과정에 수행되거나, 메모리 장치(230b)가 디램(DRAM)을 포함하는 경우 상기 디램의 리프레쉬(Refresh) 과정에서 수행되거나, 도 4를 참조하여 설명될 제1 변환부(CVT1b)의 온도 또는 메모리 장치(230b)의 온도가 일정 범위를 벗어난 경우 수행되거나, 주기적으로 수행될 수 있다.
도 4를 참조하면, 메모리 시스템(200c)은 메모리 콘트롤러(210c), 메모리 장치(230c) 및 채널(220c)을 포함한다. 메모리 콘트롤러(210c)와 메모리 장치(230c)는 광 신호선(OLc) 및 전기 신호선(ELc)을 포함하는 채널(220c)을 통하여 연결된다. 메모리 장치(230c)는 제1 변환부(CVT1c), 제1 변환부(CVT1c)의 제1 온도 측정부(TS1), 전력 제어부(PCUc) 및 메모리 장치(230c)의 제2 온도 측정부(TS2)를 포함할 수 있다. 메모리 콘트롤러(210c)는 제2 변환부(CVT2c)를 포함할 수 있다. 제1 변환부(CVT1c)는 제1 광전변환기(OEC1c) 및 제1 전광변환기(EOC1c)를 포함할 수 있다. 제2 변환부(CVT2c)는 제2 광전변환기(OEC2c) 및 제2 전광변환기(EOC2c)를 포함할 수 있다.
제1 데이터 신호(DQ1c)는 제2 전광변환기(EOC2c), 광 신호선(OLc) 및 제1 광전변환기(OEC1c)를 통해 메모리 콘트롤러(210c)로부터 메모리 장치(230c)로 전송될 수 있다. 제2 데이터 신호(DQ2c)는 제1 전광변환기(EOC1c), 광 신호선(OLc) 및 제2 광전변환기(OEC2c)를 통해 메모리 장치(230c)로부터 메모리 콘트롤러(210c)로 전송될 수 있다.
전력 제어부(PCUc)는 제1 온도 측정부(TS1)에서 생성된 제1 변환부(CVT1c)의 온도(TEMP1) 또는 제2 온도 측정부(TS2)에서 생성된 메모리 장치(230c)의 온도(TEMP2)에 기초하여 제1 전력 제어 신호(PCS1c) 및 제2 전력 제어 신호(PCS2c)를 생성할 수 있다. 일 실시예로, 제1 변환부(CVT1c)의 온도(TEMP1)가 일정 시간 동안 낮은 값으로 유지되고, 제1 변환부(CVT1c)가 사용되지 않는 경우, 전력 제어부(PCUc)는 제1 변환부(CVT1c)의 전력 공급을 중단할 수 있다. 다른 실시예로, 제1 변환부(CVT1c)의 온도(TEMP1)가 일정 시간 동안 낮은 값으로 유지되고, 제1 광전변환기(OEC1c) 또는 제1 전광변환기(EOC1c) 중 일부가 사용되지 않는 경우, 전력 제어부(PCUc)는 사용되지 않는 부분의 전력 공급을 중단하여 메모리 시스템(200c)의 전력 소모량을 감소시킬 수 있다.
도 5를 참조하면, 메모리 시스템(200d)은 메모리 콘트롤러(210d), 메모리 장치(230d) 및 채널(220d)을 포함한다. 메모리 콘트롤러(210d)와 메모리 장치(230d)는 제1 광 신호선(OL1d), 제2 광 신호선(OL2d) 및 전기 신호선(ELd)을 포함하는 채널(220d)을 통하여 연결된다. 메모리 장치(230d)는 제1 변환부(CVT1d) 및 전력 제어부(PCUd)를 포함할 수 있다. 메모리 콘트롤러(210d)는 제2 변환부(CVT2d)를 포함할 수 있다. 제1 변환부(CVT1d)는 제1 광전변환기(OEC1d), 제1 전광변환기(EOC1d) 및 제3 광전변환기(OEC3d)를 포함할 수 있다. 제2 변환부(CVT2d)는 제2 광전변환기(OEC2d), 제2 전광변환기(EOC2d) 및 제3 전광변환기(EOC3d)를 포함할 수 있다.
메모리 콘트롤러(210d)의 커맨드 신호 및 제어 신호(CC1d)는 제3 전광변환기(EOC3d), 제2 광 신호선(OL2d) 및 제3 광전변환기(OEC3d)를 통해 메모리 장치(230d)의 커맨드 신호 및 제어 신호(CC2d)로서 전송될 수 있다. 웨이크업 신호(WAKEUPd)는 전기 신호선(ELd)를 통해 메모리 콘트롤러(210d)에서 메모리 장치(230d)로 전송될 수 있다.
전력 제어부(PCUd)는 메모리 장치(230d)의 커맨드 신호 및 제어 신호(CC2d)에 기초하여 전력 제어 신호(PCSd)를 생성할 수 있다. 전력 제어 신호(PCSd)는 제1 전력 제어 신호(PCS1d), 제2 전력 제어 신호(PCS2d) 및 제3 전력 제어 신호(PCS3d)를 포함할 수 있다. 제1 전력 제어 신호(PCS1d)에 기초하여 제1 광전변환기(OEC1d)의 전력 공급을 중단함으로써 제1 광전변환기(OEC1d)의 전력 소모량은 조절될 수 있다. 제2 전력 제어 신호(PCS2d)에 기초하여 제1 전광변환기(EOC1d)의 전력 공급을 중단함으로써 제1 전광변환기(EOC1d)의 전력 소모량은 조절될 수 있다. 제3 전력 제어 신호(PCS3d)에 기초하여 제3 광전변환기(OEC3d)의 전력 공급을 중단함으로써 제3 광전변환기(OEC3d)의 전력 소모량은 조절될 수 있다.
전력 공급이 중단된 제3 광전변환기(OEC3d)를 통해 커맨드 신호 및 제어 신호(CC2d)가 메모리 장치(230d)로 전송될 수 없으므로, 전력 제어부(PCUd)는 전기 신호선(ELd)를 통해 전송된 웨이크업 신호(WAKEUPd)에 기초하여 제1 변환부(CVT1d)의 전체의 전력 또는 제1 변환부(CVT1d)의 일부의 전력을 재공급하는 전력 제어 신호(PCSd)를 생성할 수 있다.
제1 광 신호선(OL1d)은 양방향 광 신호선일 수 있고, 제1 광 신호선(OL1d)에서 제1 광전변환기(OEC1d)로 전송되는 제1 광 신호의 파장과 제1 전광변환기(EOC1d)에서 제1 광 신호선(OL1d)으로 전송되는 제2 광 신호의 파장이 상이할 수 있다.
제2 광 신호선(OL2d)은 단방향 광 신호선일 수 있고, 상이한 파장들을 가지는 광 신호들이 제2 광 신호선(OL2d)을 통해 전송될 수 있다.
도 6을 참조하면, 메모리 시스템(200e)은 메모리 콘트롤러(210e), 메모리 장치(230e) 및 채널(220e)을 포함한다. 메모리 콘트롤러(210e)와 메모리 장치(230e)는 제1 광 신호선(OL1e), 제2 광 신호선(OL2e), 제3 광 신호선(OL3e) 및 전기 신호선(ELe)을 포함하는 채널(220e)을 통하여 연결된다. 메모리 장치(230e)는 제1 변환부(CVT1e) 및 전력 제어부(PCUe)를 포함할 수 있다. 메모리 콘트롤러(210e)는 제2 변환부(CVT2e)를 포함할 수 있다. 제1 변환부(CVT1e)는 제1 광전변환기(OEC1e), 제1 전광변환기(EOC1e), 제3 광전변환기(OEC1e), 제3 전광변환기(EOC1e) 및 제5 광전변환기(OEC5e)를 포함할 수 있다. 제2 변환부(CVT2e)는 제2 광전변환기(OEC2e), 제2 전광변환기(EOC2e), 제4 광전변환기(OEC4e), 제4 전광변환기(EOC4e) 및 제5 전광변환기(EOC5e)를 포함할 수 있다.
제1 데이터 신호(DQ1e) 및 제2 데이터 신호(DQ2e)에 대하여 도 4를 참조하여 이해할 수 있고, 커맨드 신호 및 제어 신호들(CC1e, CC2e), 웨이크업 신호(WAKEUPe) 및 전력 제어 신호(PCSe)에 대하여 도 5를 참조하여 이해할 수 있으므로 설명을 생략한다.
제1 데이터 스트로브 신호(DQS1e)는 제4 전광변환기(EOC4e), 제2 광 신호선(OL2e) 및 제3 광전변환기(OEC3e)를 통해 메모리 콘트롤러(210e)로부터 메모리 장치(230e)로 전송될 수 있다. 제2 데이터 스트로브 신호(DQS2e)는 제3 전광변환기(EOC3e), 제2 광 신호선(OL2e) 및 제4 광전변환기(OEC4e)를 통해 메모리 장치(230e)로부터 메모리 콘트롤러(210e)로 전송될 수 있다.
도 7을 참조하면, 메모리 시스템(200f)은 메모리 콘트롤러(210f), 메모리 장치(230f) 및 채널(220f)을 포함한다. 메모리 콘트롤러(210f)와 메모리 장치(230f)는 제1 광 신호선(OL1f), 제2 광 신호선(OL2f), 제3 광 신호선(OL3f) 및 전기 신호선(ELf)을 포함하는 채널(220f)을 통하여 연결된다. 메모리 장치(230f)는 제1 변환부(CVT1f), 디시리얼라이저(DESERf) 및 전력 제어부(PCUf)를 포함할 수 있다. 메모리 콘트롤러(210f)는 제2 변환부(CVT2f) 및 시리얼라이저(SERf)를 포함할 수 있다. 제1 변환부(CVT1f)는 제1 광전변환기(OEC1f), 제1 전광변환기(EOC1f), 제3 광전변환기(OEC1f) 및 제4 광전변환기(OEC5f)를 포함할 수 있다. 제2 변환부(CVT2f)는 제2 광전변환기(OEC2f), 제2 전광변환기(EOC2f), 제3 광전변환기(OEC3f) 및 제4 전광변환기(EOC4f)를 포함할 수 있다.
제1 데이터 신호(DQ1f), 제2 데이터 신호(DQ2f), 커맨드 신호 및 제어 신호들(CC1f, CC2f), 웨이크업 신호(WAKEUPf) 및 전력 제어 신호(PCSf)는 도 6을 참조하여 이해할 수 있으므로 설명을 생략한다.
메모리 콘트롤러(210f)의 제1 클럭 신호(CLK1f) 및 제2 클럭 신호(CLK2f)는 시리얼라이저(SERf), 제4 전광변환기(EOC4f), 제3 광 신호선(OL3f), 제4 광전변환기(OEC4f) 및 디시리얼라이저(DESERf)를 통해 전송된 제1 클럭 신호(CLK3f) 및 전송된 제2 클럭 신호(CLK4f)로 전송될 수 있다.
도 8을 참조하면, 메모리 시스템(200g)은 메모리 콘트롤러(210g), 메모리 장치(230g) 및 채널(220g)을 포함한다. 메모리 콘트롤러(210g)와 메모리 장치(230g)는 광 신호선(OLg) 및 전기 신호선(ELg)을 포함하는 채널(220g)을 통하여 연결된다. 메모리 장치(230g)는 제1 변환부(CVT1g), 디시리얼라이저(DESERg) 및 전력 제어부(PCUg)를 포함할 수 있다. 메모리 콘트롤러(210g)는 제2 변환부(CVT2g) 및 시리얼라이저(SERg)를 포함할 수 있다. 제1 변환부(CVT1g)는 제1 광전변환기(OEC1g) 및 제1 전광변환기(EOC1g)를 포함할 수 있다. 제2 변환부(CVT2g)는 제2 광전변환기(OEC2g) 및 제2 전광변환기(EOC2g)를 포함할 수 있다.
메모리 콘트롤러(210g)의 제1 데이터 신호(DQ1g), 커맨드 신호 및 제어 신호(CC1g), 제1 클럭 신호(CLK1g) 및 제2 클럭 신호(CLK2g)는 시리얼라이저(SERg), 제2 전광변환기(EOC2g), 광 신호선(OLg), 제1 광전변환기(OEC1g) 및 디시리얼라이저(DESERg)를 통해 메모리 장치(230g)의 제2 데이터 신호(DQ2g), 전송된 커맨드 신호 및 제어 신호(CC2g), 전송된 제1 클럭 신호(CLK3g) 및 전송된 제2 클럭 신호(CLK4g)로서 전송될 수 있다. 메모리 장치(230g)의 제2 데이터 신호(DQ2g)는 제1 전광변환기(EOC1g), 광 신호선(OLg) 및 제2 광전변환기(OEC2g)를 통해 메모리 콘트롤러(210g)의 제1 데이터 신호(DQ1g)로서 전송될 수 있다. 전력 제어부(PCUg)는 전송된 커맨드 신호 및 제어 신호(CC2g)에 기초하여 전력 제어 신호(PCSg)를 생성할 수 있다. 웨이크업 신호(WAKEUPg)는 도 5를 참조하여 이해할 수 있으므로 설명을 생략한다.
도 9를 참조하면, 메모리 시스템(200h)은 메모리 콘트롤러(210h), 메모리 장치(230h) 및 채널(220h)을 포함한다. 메모리 콘트롤러(210h)와 메모리 장치(230h)는 광 신호선(OLh) 및 전기 신호선(ELh)을 포함하는 채널(220h)을 통하여 연결된다. 메모리 장치(230h)는 제1 변환부(CVT1h) 및 전력 제어부(PCUh)를 포함할 수 있다. 메모리 콘트롤러(210h)는 제2 변환부(CVT2h)를 포함할 수 있다. 제1 변환부(CVT1g)는 제1 전광변환기(EOC1h), 제1 광전변환기(OEC1h), 제3 광전변환기(OEC3h), 제4 광전변환기(OEC4h), 제5 광전변환기(OEC5h) 및 광 디시리얼라이저 (DESERh)를 포함할 수 있다. 제2 변환부(CVT2h)는 제2 광전변환기(OEC2h), 제2 전광변환기(EOC2h), 제3 전광변환기(EOC3h), 제4 전광변환기(EOC4h), 제5 전광변환기(EOC5h) 및 광 시리얼라이저(SERh)를 포함할 수 있다.
메모리 콘트롤러(210h)의 제1 데이터 신호(DQ1h)는 제2 전광변환기(EOC2h), 광 시리얼라이저(SERh), 광 신호선(OLh), 광 디시리얼라이저(DESERh) 및 제1 광전변환기(OEC1h)를 통해 메모리 장치(230h)의 제2 데이터 신호(DQ2h)로 전송될 수 있다. 메모리 콘트롤러(210h)의 커맨드 신호 및 제어 신호(CC1h)는 제3 전광변환기(EOC3h), 광 시리얼라이저(SERh), 광 신호선(OLh), 광 디시리얼라이저(DESERh) 및 제3 광전변환기(OEC3h)를 통해 메모리 장치(230h)의 전송된 커맨드 신호 및 제어 신호(CC2h)로 전송될 수 있다. 메모리 콘트롤러(210h)의 제1 클럭 신호(CLK1h)는 제4 전광변환기(EOC4h), 광 시리얼라이저(SERh), 광 신호선(OLh), 광 디시리얼라이저(DESERh) 및 제4 광전변환기(OEC4h)를 통해 메모리 장치(230h)의 전송된 제1 클럭 신호(CLK3h)로 전송될 수 있다. 메모리 콘트롤러(210h)의 제2 클럭 신호(CLK2h)는 제5 전광변환기(EOC5h), 광 시리얼라이저(SERh), 광 신호선(OLh), 광 디시리얼라이저(DESERh) 및 제5 광전변환기(OEC5h)를 통해 메모리 장치(230h)의 전송된 제2 클럭 신호(CLK4h)로 전송될 수 있다. 메모리 장치(230h)의 제2 데이터 신호(DQ2h)는 제1 전광변환기(EOC1h), 광 신호선(OLh) 및 제2 광전변환기(OEC2h)를 통해 제1 데이터 신호(DQ1g)로서 메모리 콘트롤러(210h)에 전송될 수 있다. 전력 제어부(PCUh)는 전송된 커맨드 신호 및 제어 신호(CC2h)에 기초하여 전력 제어 신호(PCSh)를 생성할 수 있다. 웨이크업 신호(WAKEUPh)는 도 5를 참조하여 이해할 수 있으므로 설명을 생략한다.
도 10 및 11은 도 3의 메모리 시스템에 포함되는 변환기들의 전력 소모량이 조절되는 실시예들을 나타내는 그래프들이다.
도 10은 도 3의 메모리 시스템(200b)에 포함되는 변환기들(CVT1b, CVT2b)의 전력 소모량(OPTICAL POWER)이 주기적으로 조절되는 실시예를 나타내는 그래프이다. 변환기들(CVT1b, CVT2b)의 전력 소모량(OPTICAL POWER)의 조절 주기는 T1이다.
일 실시예로서, 제1 전력 제어부(PCU1b)에 하한 수준 이하의 세기를 가지는 전송된 제1 테스트 신호(TTS1)가 입력된 경우, 제1 전력 제어부(PCU1b)는 제1 광전변환기(OEC1b)를 더 민감하게 동작하도록 하는 제1 전력 제어 신호(PCS1b)를 생성할 수 있고, 또는 제2 전력 제어부(PCU2b)가 제2 전광변환기(EOC2b)의 출력 강도를 더 높이는 제4 전력 제어 신호(PCS4b)를 생성하도록 제1 전력 제어부(PCU1b)는 제1 플래그 신호(FS1)를 생성할 수 있다. 이 경우, 예상 전력 소모량(DV)에 미치지 못하던 전력 소모량(OPTICAL POWER)이 예상 전력 소모량(DV) 쪽으로 증가할 수 있다.
제1 전력 제어부(PCU1b)에 상한 수준 이상의 세기를 가지는 전송된 제1 테스트 신호(TTS1)가 입력된 경우, 제1 전력 제어부(PCU1b)는 제1 광전변환기(OEC1b)를 덜 민감하게 동작하도록 하는 제1 전력 제어 신호(PCS1b)를 생성할 수 있고, 또는 제2 전력 제어부(PCU2b)가 제2 전광변환기(EOC2b)의 출력 강도를 더 낮추는 제4 전력 제어 신호(PCS4b)를 생성하도록 제1 전력 제어부(PCU1b)는 제1 플래그 신호(FS1)를 생성할 수 있다. 이 경우, 예상 전력 소모량(DV)을 초과하던 전력 소모량(OPTICAL POWER)이 예상 전력 소모량(DV) 쪽으로 감소할 수 있다.
도 11은 도 3의 메모리 시스템(200b)에 포함되는 변환기들(CVT1b, CVT2b)의 전력 소모량(OPTICAL POWER)이 연속적으로 조절되는 실시예의 전력 소모량(OPTICAL POWER)을 나타내는 그래프이다. 도 11은 도 10을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(300a)은 메모리 콘트롤러(310a), 메모리 장치(330a) 및 채널(320a)을 포함한다. 메모리 콘트롤러(310a)와 메모리 장치(330a)는 제1 광 신호선(OL1a), 제2 광 신호선(OL2a), 제1 전기 신호선들(EL11a, EL12a) 및 제2 전기 신호선들(EL21a, EL2Ka)을 포함하는 채널(320a)을 통하여 연결된다. 메모리 장치(330a)는 제1 변환부(CVT1a), 전력 제어부(PCUa) 및 복수의 디램(DRAM) 칩들(DC1a, DC2a, DCNa)을 포함할 수 있다. 메모리 콘트롤러(310a)는 제2 변환부(CVT2a)를 포함할 수 있다.
메모리 콘트롤러(310a)는 데이터 신호(DQa) 및 데이터 스트로브 신호(DQSa)를 제2 변환부(CVT2)에서 광 신호로 변환하여 제1 광 신호선(OL1a) 및 제2 광 신호선(OL2a)을 통해 메모리 장치(330a)로 전송할 수 있다. 메모리 콘트롤러(310a)는 제어 신호와 커맨드 신호(CC1a) 및 클럭 신호(CLK)를 제1 전기 신호선들(EL11a, EL12a)을 통해 메모리 장치(330a)로 전송할 수 있다.
제1 변환부는 제1 광 신호선(OL1a)를 통해 전송된 데이터 신호(DQa)에 기초하여 변환된 제1 데이터 신호(DQ1a), 변환된 제2 데이터 신호(DQ2a) 및 변환된 제N 데이터 신호(DQNa)를 생성할 수 있다. 제1 변환부는 제2 광 신호선(OL2a)를 통해 전송된 데이터 스트로브 신호(DQSa)에 기초하여 변환된 제1 데이터 스트로브 신호(DQS1a), 변환된 제2 데이터 스트로브 신호(DQS2a) 및 변환된 제N 데이터 스트로브 신호(DQSNa)를 생성할 수 있다.
제1 변환부(CVT1a)는 변환된 제1 데이터 신호(DQ1a) 및 변환된 제1 데이터 스트로브 신호(DQS1a)를 제1 디램 칩(DC1a)과 주고 받을 수 있다. 제1 변환부(CVT1a)는 변환된 제2 데이터 신호(DQ2a) 및 변환된 제2 데이터 스트로브 신호(DQS2a)를 제2 디램 칩(DC2a)과 주고 받을 수 있다. 제1 변환부(CVT1a)는 변환된 제N 데이터 신호(DQNa) 및 변환된 제N 데이터 스트로브 신호(DQSNa)를 제N 디램 칩(DCNa)과 주고 받을 수 있다.
제1 변환부(CVT1a)의 전력 소모량은 전송된 커맨드 신호 및 제어 신호에 기초하여 전력 제어부(PCUa)가 생성한 전력 제어 신호(PCSa)에 의해 조절될 수 있다.
클럭 신호(CLK)는 전송 과정에서 지연되어 지연된 클럭 신호(CLKa)로서 디램 칩들(DC1a, DC2a, DCNa)의 각각에 입력될 수 있다. 메모리 장치(330a)는 상기 커맨드 신호가 라이트 레벨링 커맨드 신호인 경우, 디램 칩들(DC1a, DC2a, DCNa) 각각에 입력되는 지연된 클럭 신호(CLKa)와 변환된 데이터 스트로브 신호들(DQS1a, DQS2a, DQSNa) 간의 위상차를 나타내는 피드백 신호(FS1a)를 제2 전기 신호선들(EL21a, EL2Ka)에 출력할 수 있다.
메모리 콘트롤러(310a)는 제2 전기 신호선들(EL21a, EL2Ka)을 통해 입력 받은 피드백 신호(FS1a)에 기초하여 데이터 스트로브 신호(DQSa)의 지연 시간을 재설정할 수 있다.
도 13은 도 12의 메모리 시스템의 라이트 레벨링(Write leveling) 동작을 나타내는 타이밍도이다. 도 13은 도 12의 메모리 시스템의 변환된 제1 데이터 신호(DQ1a)와 변환된 제1 데이터 스트로브 신호(DQS1a)의 동작을 나타낸다. 변환된 데이터 신호들(DQ2a, DQNa) 및 변환된 데이터 스트로브 신호들(DQS2a, DQSNa)은 도 13을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 13을 참조하면, 라이트 레벨링은 도 12의 메모리 시스템(300a)의 변환된 제1 데이터 스트로브 신호(DQS1a)와 지연된 클럭 신호(CLKa)가 동기화 되었는지를 확인하기 위하여, 변환된 제1 데이터 스트로브 신호(DQS1a)의 상승 에지(Rising edge)에서 지연된 클럭 신호(CLKa)를 래치(Latch)하여 제1 데이터 신호(DQ1a)로 출력하는 절차를 말한다.
메모리 콘트롤러(310a)의 클럭 신호(CLK)의 상승 에지(411)과 메모리 콘트롤러(310a)의 데이터 스트로브 신호(DQSa)의 상승 에지(421)는 시간 상 정확히 정렬되어 있다. 클럭 신호(CLK)가 제1 광 신호선(OL1a) 및 제1 변환기(CVT1a)를 거쳐 지연(413)되어 제1 디램 칩(DC1a)에 입력되는 지연된 클럭 신호(CLKa)의 상승 에지(412)와 데이터 스트로브 신호(DQSa)가 제2 광 신호선(OL2a) 및 제1 변환기(CVT1a)를 거쳐 지연(423)되어 제1 디램 칩(DC1a)에 입력되는 변환된 제1 데이터 스트로브 신호(DQS1a)의 상승 에지(422)는 통상의 경우 정렬이 되지 않는다. 이 경우 라이트 레벨링을 수행되면, 제1 디램 칩(DC1a)에 입력되는 지연된 클럭 신호(CLKa)의 상승 에지(412)에서 변환된 제1 데이터 스트로브 신호(DQS1a)의 값을 변환된 제1 데이터 신호(DQ1a)로서 0의 값을 출력하고, 제1 디램 칩(DC1a)은 정상적으로 동작하지 않는다.
제1 디램 칩(DC1a)이 정상적으로 동작하게 하기 위해, 메모리 장치(330a)가 0의 값을 가지는 제1 데이터 신호(DQ1a)를 피드백 신호(FS1a)로서 메모리 콘트롤러(310a)에 전송한다. 메모리 콘트롤러(310a)는 피드백 신호(FS1a)가 1의 값을 가질 때까지 데이터 스트로브 신호(DQSa)의 지연 시간을 T1으로 증가시켜, 지연된 클럭 신호(CLKa)의 상승 에지(412)와 지연 시간이 적용된 변환된 제1 데이터 스트로브 신호(DQS1a')의 상승 에지(424)가 정렬되면, 지연 시간이 적용된 변환된 제1 데이터 신호(DQ1a)로서 1의 값을 출력하고, 제1 디램 칩(DC1a)은 정상적으로 동작한다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 메모리 콘트롤러(310b)는 데이터 신호(DQb)를 제2 변환부(CVT2b)에서 광 신호로 변환하여 제1 광 신호선(OL1b)을 통해 메모리 장치(330b)로 전송할 수 있다. 메모리 콘트롤러(310b)는 데이터 스트로브 신호(DQSb), 제어 신호와 커맨드 신호(CC1b) 및 클럭 신호(CLK)를 채널(320b)에 포함되는 제1 전기 신호선들(EL11b, EL12b, EL13b)을 통해 메모리 장치(330b)로 전송할 수 있다.
메모리 장치(330b)는 상기 커맨드 신호가 라이트 레벨링 커맨드 신호인 경우, 디램 칩(DC1b, DC2b, DCNb)들 각각에 입력 되는 지연된 클럭 신호(CLKb)와 변환된 데이터 스트로브 신호들(DQS1b, DQS2b, DQSNb) 간의 위상차를 나타내는 제1 피드백 신호(FS1b) 및 디램 칩들(DC1b, DC2b, DCNb) 각각에 입력되는 변환된 데이터 스트로브 신호들(DQS1b, DQS2b, DQSNb)과 상기 광 신호가 제1 변환부(CVT1b)를 통해 변환된 데이터 신호들(DQ1b, DQ2b, DQNb) 간의 위상차를 나타내는 제2 피드백 신호(FS2b)를 제2 전기 신호선들(EL21b, EL2Kb)에 출력할 수 있다.
메모리 콘트롤러(310b)는 채널(320b)에 포함되는 제2 전기 신호선들(EL21b, EL2Kb)을 통해 입력 받은 제1 피드백 신호(FS1b) 및 제2 피드백 신호(FS2b)에 기초하여 데이터 스트로브 신호(DQSb)의 지연 시간 및 데이터 신호(DQb)의 지연 시간을 재설정할 수 있다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(500)은 적어도 하나의 광 신호선(OL1, OLN)을 포함하는 채널(520)을 통하여 연결된 마스터 회로(510)와 슬레이브 회로(530)를 포함한다. 슬레이브 회로(530)는 광 신호선(OL1, OLN) 상의 적어도 하나의 광 신호와 슬레이브 회로(530)의 적어도 하나의 내부 전기 신호 상호간을 변환하는 변환부(CVT1) 및 슬레이브 회로(530)의 동작 상태에 기초하여 변환부(CVT1)의 전력 소모량을 조절하는 전력 제어 신호(PCS)를 생성하는 전력 제어부(PCU)를 포함한다. 채널(520)은 적어도 하나의 전기 신호선(EL1, ELM)을 더 포함할 수 있다.
컴퓨팅 시스템(500)은 도 1 내지 11을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 16 및 17은 본 발명의 일 실시예에 따른 메모리 시스템의 라이트 레벨링 방법의 실시예들을 나타내는 순서도들이다.
도 16을 참조하면, 메모리 콘트롤러가 라이트 레벨링 커맨드를 생성한다(단계 S110). 상기 메모리 콘트롤러가 클럭 신호, 라이트 레벨링 커맨드 신호 및 제어 신호를 제1 전기적 신호선들을 통해 메모리 장치로 전송한다(단계 S120). 상기 메모리 콘트롤러가 데이터 신호 및 데이터 스트로브 신호를 광 신호선을 통해 상기 메모리 장치로 전송한다(단계 S130).
상기 메모리 장치가 상기 메모리 장치에 포함되는 복수의 디램 칩들 각각에 입력되는 지연된 클럭 신호와 변환된 데이터 스트로브 신호들 간의 위상차를 나타내는 제1 피드백 신호를 생성한다(단계 S140). 상기 메모리 장치가 상기 제1 피드백 신호를 제2 전기적 신호선들을 통해 상기 메모리 콘트롤러로 전송한다(단계 S150).
상기 메모리 콘트롤러는 상기 제1 피드백 신호에 기초하여 상기 데이터 스트로브 신호의 지연 시간을 재설정한다(단계 S160).
라이트 레벨링 커맨드를 생성하는 단계(S110), 클럭 신호, 라이트 레벨링 커맨드 신호 및 제어 신호를 제1 전기적 신호선들을 통해 메모리 장치로 전송하는 단계(S120), 데이터 신호 및 데이터 스트로브 신호를 광 신호선을 통해 메모리 장치로 전송하는 단계(S130), 지연된 클럭 신호와 변환된 데이터 스트로브 신호들 간의 위상차를 나타내는 제1 피드백 신호를 생성하는 단계(S140), 상기 제1 피드백 신호를 제2 전기적 신호선들을 통해 상기 메모리 콘트롤러로 전송하는 단계(S150) 및 상기 데이터 스트로브 신호의 지연 시간을 재설정하는 단계(S160)는 도 12 내지 13을 참조하여 전술하였으므로 설명을 생략한다.
도 17을 참조하면, 메모리 콘트롤러가 라이트 레벨링 커맨드를 생성한다(단계 S210). 상기 메모리 콘트롤러가 클럭 신호, 라이트 레벨링 커맨드 신호, 제어 신호 및 데이터 스트로브 신호를 제1 전기적 신호선들을 통해 메모리 장치로 전송한다(단계 S120). 상기 메모리 콘트롤러가 데이터 신호를 광 신호선을 통해 상기 메모리 장치로 전송한다(단계 S130).
상기 메모리 장치가 상기 메모리 장치에 포함되는 복수의 디램 칩들 각각에 입력되는 지연된 클럭 신호와 데이터 스트로브 신호들 간의 위상차를 나타내는 제1 피드백 신호를 생성한다(단계 S240). 상기 메모리 장치가 상기 디램 칩들 각각에 입력되는 데이터 스트로브 신호들과 변환된 데이터 신호들 간의 위상차를 나타내는 제2 피드백 신호를 생성한다(단계 S250). 상기 메모리 장치가 상기 제1 피드백 신호 및 상기 제2 피드백 신호를 제2 전기적 신호선들을 통해 상기 메모리 콘트롤러로 전송한다(단계 S260).
상기 메모리 콘트롤러는 상기 제1 피드백 신호에 기초하여 상기 데이터 스트로브 신호의 지연 시간을 재설정한다(단계 S270). 상기 메모리 콘트롤러는 상기 제2 피드백 신호에 기초하여 상기 데이터 신호의 지연 시간을 재설정한다(단계 S280).
도 18은 본 발명의 실시예들에 따른 메모리 시스템이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 18을 참조하면, 모바일 시스템(700)은 어플리케이션 프로세서(710), 통신(Connectivity)부(720), 사용자 인터페이스(730), 비휘발성 메모리 장치(NVM)(740), 메모리 장치(750), 버스(770) 및 파워 서플라이(760)를 포함한다. 실시예에 따라, 모바일 시스템(700)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(710)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(710)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(710)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(710)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(720)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(720)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(720)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(750)는 어플리케이션 프로세서(710)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 장치(750)에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치(750)는 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다. 어플리케이션 프로세서(710)는 도 1 내지 9의 메모리 시스템들 또는 도 12 및 14의 메모리 시스템들에 포함되는 메모리 콘트롤러로 동작할 수 있고, 메모리 장치(750)는 도 1 내지 9의 메모리 시스템들 또는 도 12 및 14의 메모리 시스템들에 포함되는 메모리 장치일 수 있고, 버스(770)는 도 1 내지 9의 메모리 시스템들 또는 도 12 및 14의 메모리 시스템들에 포함되는 채널일 수 있다. 메모리 콘트롤러, 메모리 장치 및 채널은 도 1 내지 9, 도 12 및 14를 참조하여 상세히 설명하였으므로 설명은 생략한다.
비휘발성 메모리 장치(740)는 모바일 시스템(700)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(740)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(730)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(760)는 모바일 시스템(700)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(700)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(700) 또는 모바일 시스템(700)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 19를 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(IOH)(820), 입출력 콘트롤러 허브(ICH)(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 22에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 콘트롤러(MEMORY CONTROLLER; 811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 콘트롤러(811)는 집적 메모리 콘트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 콘트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스(IF)는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 콘트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 콘트롤러(811)를 포함하는 입출력 허브(820)는 메모리 콘트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 콘트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(841)을 포함할 수 있다. 메모리 장치들(841) 각각에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치들(841) 각각은 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다.
메모리 콘트롤러(811)는 도 1 내지 9, 도 12 및 14의 메모리 시스템들에 포함되는 메모리 콘트롤러일 수 있고, 메모리 모듈(840)은 도 1 내지 9, 도 12 및 14의 메모리 시스템들에 포함되는 메모리 장치일 수 있고, 메모리 콘트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스(IF)는 도 1 내지 9, 도 12 및 14의 메모리 시스템들에 포함되는 채널들일 수 있다. 메모리 콘트롤러, 메모리 장치 및 채널은 도 1 내지 9, 도 12 및 14를 참조하여 상세히 설명하였으므로 설명은 생략한다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 22에는 하나의 입출력 허브(820)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(850)는 입출력 허브(820) 외부에 위치할 수도 있고 입출력 허브(820)의 내부에 위치할 수도 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 콘트롤러(811) 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 콘트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 콘트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 콘트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 콘트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 콘트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 콘트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 콘트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(810), 입출력 허브(820) 및 입출력 콘트롤러 허브(830) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 메모리 콘트롤러와 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 적어도 하나의 광 신호선을 포함하는 채널을 통하여 연결된 메모리 콘트롤러와 메모리 장치를 포함하는 메모리 시스템으로서,
    상기 메모리 장치는,
    상기 광 신호선 상의 적어도 하나의 광 신호와 상기 메모리 장치의 적어도 하나의 상기 메모리 장치의 동작 상태에 기초하여 상기 제1 변환부의 전력 소모량을 조절하는 제1 전력 제어부를 포함하는 메모리 시스템.
  2. 제1 항에 있어서,
    상기 제1 전력 제어부는 상기 제1 변환부에 포함되는 광전변환기(Optical-to-electrical converter)의 전력 소모량을 조절하는 제1 전력 제어 신호 및 상기 제1 변환부에 포함되는 전광변환기(Electrical-to-optical converter)의 전력 소모량을 조절하는 제2 전력 제어 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  3. 제2 항에 있어서,
    상기 제1 전력 제어부는 상기 메모리 콘트롤러로부터 수신되는 커맨드 신호 또는 제어 신호에 기초하여 상기 제1 전력 제어 신호 및 상기 제2 전력 제어 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  4. 제3 항에 있어서,
    상기 메모리 장치가 상기 커맨드 신호 또는 상기 제어 신호에 응답하여 상기 제1 변환부를 사용하지 않는 동작을 수행하는 경우,
    상기 제1 전력 제어부는 상기 제1 변환부에 포함되는 상기 광전변환기 및 상기 전광변환기를 모두 디스에이블(disable)하는 상기 제1 전력 제어 신호 및 상기 제2 전력 제어 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  5. 제2 항에 있어서,
    상기 메모리 콘트롤러는
    상기 광 신호와 상기 메모리 콘트롤러의 적어도 하나의 내부 전기 신호 상호간을 변환하는 제2 변환부; 및
    제2 전력 제어부를 포함하고,
    상기 제2 전력 제어부는 상기 제2 변환부에 포함되는 광전변환기의 전력 소모량을 조절하는 제3 전력 제어 신호 및 상기 제2 변환부에 포함되는 전광변환기의 전력 소모량을 조절하는 제4 전력 제어 신호를 하는 것을 특징으로 하는 메모리 시스템.
  6. 제5 항에 있어서,
    상기 제1 전력 제어부는 상기 메모리 콘트롤러에서 상기 메모리 장치로 전송된 제1 테스트 신호에 기초하여 상기 제1 변환부에 포함되는 광전변환기의 민감도를 조절하는 상기 제1 전력 제어 신호를 생성하거나,
    상기 제2 전력 제어부는 상기 전송된 제1 테스트 신호에 기초하여 상기 제1 전력 제어부가 생성한 제1 플래그 신호에 기초하여 상기 제2 변환부에 포함되는 전광변환기의 출력 강도를 제어하는 상기 제4 전력 제어 신호를 생성하거나,
    상기 제2 전력 제어부는 상기 메모리 장치에서 상기 메모리 콘트롤러로 전송된 제2 테스트 신호에 기초하여 상기 제2 변환부에 포함되는 광전변환기의 민감도를 조절하는 상기 제3 전력 제어 신호를 생성하거나,
    상기 제1 전력 제어부는 상기 전송된 제2 테스트 신호에 기초하여 상기 제2 전력 제어부가 생성한 제2 플래그 신호에 기초하여 상기 제1 변환부에 포함되는 전광변환기의 출력 강도를 제어하는 상기 제2 전력 제어 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  7. 제2 항에 있어서,
    상기 전력 제어부는 상기 제1 변환부의 온도 또는 상기 메모리 장치의 온도에 기초하여 상기 제1 전력 제어 신호 및 상기 제2 전력 제어 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  8. 제2 항에 있어서,
    상기 광 신호선은 단방향 또는 양방향 광 신호선을 포함하고,
    상기 광 신호선이 단방향 광 신호선인 경우, 상이한 파장들을 가지는 광 신호들이 상기 단방향 광 신호선을 통해 전송되고,
    상기 광 신호선이 양방향 광 신호선인 경우, 상기 양방향 광 신호선에서 상기 광전변환기로 전송되는 제1 광 신호의 파장과 상기 전광변환기에서 상기 양방향 광 신호선으로 전송되는 제2 광 신호의 파장이 상이한 것을 특징으로 하는 메모리 시스템.
  9. 제5 항에 있어서,
    상기 메모리 콘트롤러는 데이터 신호 및 데이터 스트로브 신호를 상기 제2 변환부에서 상기 광 신호로 변환하여 상기 광 신호선을 통해 상기 메모리 장치로 전송하고, 제어 신호, 커맨드 신호 및 클럭 신호를 상기 채널에 포함되는 제1 전기 신호선들을 통해 상기 메모리 장치로 전송하고, 상기 커맨드 신호가 라이트 레벨링(Write leveling) 커맨드 신호인 경우, 상기 채널에 포함되는 제2 전기 신호선들을 통해 입력 받은 피드백 신호에 기초하여 상기 데이터 스트로브 신호의 지연 시간을 재설정하고,
    상기 메모리 장치는 상기 커맨드 신호가 상기 라이트 레벨링 커맨드 신호인 경우, 복수의 디램(DRAM) 칩들 각각에 입력되는 상기 클럭 신호와 상기 광 신호의 일부가 상기 제1 변환부를 통해 변환된 데이터 스트로브 신호들 간의 위상차를 나타내는 상기 피드백 신호를 상기 제2 전기 신호선들에 출력하는 것을 특징으로 하는 메모리 시스템.
  10. 제5 항에 있어서,
    상기 메모리 콘트롤러는 데이터 신호를 상기 제2 변환부에서 상기 광 신호로 변환하여 상기 광 신호선을 통해 상기 메모리 장치로 전송하고, 데이터 스트로브 신호, 제어 신호, 커맨드 신호 및 클럭 신호를 상기 채널에 포함되는 제1 전기 신호선들을 통해 상기 메모리 장치로 전송하고, 상기 커맨드 신호가 라이트 레벨링 커맨드 신호인 경우, 상기 채널에 포함되는 제2 전기 신호선들을 통해 입력 받은 제1 피드백 신호 및 제2 피드백 신호에 기초하여 상기 데이터 스트로브 신호의 지연 시간 및 상기 데이터 신호의 지연 시간을 재설정하고,
    상기 메모리 장치는 상기 커맨드 신호가 상기 라이트 레벨링 커맨드 신호인 경우, 복수의 디램 칩들 각각에 입력 되는 상기 클럭 신호와 상기 데이터 스트로브 신호들 간의 위상차를 나타내는 상기 제1 피드백 신호 및 상기 디램 칩들 각각에 입력되는 상기 데이터 스트로브 신호들과 상기 광 신호가 상기 제1 변환부를 통해 변환된 데이터 신호들 간의 위상차를 나타내는 상기 제2 피드백 신호를 상기 제2 전기 신호선들에 출력하는 것을 특징으로 하는 메모리 시스템.
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