KR20150077329A - Method of forming trench on finfet and finfet thereof - Google Patents

Method of forming trench on finfet and finfet thereof

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Abstract

A method is provided for forming a trench on a FinFET. In an exemplary embodiment, a first inter-layer dielectric layer is formed between a first gate and a second gate of the FinFET in an interposed manner. A second inter-layer dielectric layer is formed above the first inter-layer dielectric layer, the first gate of the FinFET, and the second gate of the FinFET. A photoresist layer is formed above the second inter-layer dielectric layer. And part of the second inter-layer dielectric layer that is not below the photoresist layer is etched.

Description

FinFET 상에 트렌치를 형성하는 방법 및 그 FinFET{METHOD OF FORMING TRENCH ON FINFET AND FINFET THEREOF}FIELD OF THE INVENTION [0001] The present invention relates to a method of forming a trench on a FinFET,

본 특허 문헌에서 설명된 기술은 일반적으로 반도체 구조물 상에 트렌치를 형성하는 방법 및 그 반도체 구조물에 관한 것이고, 보다 구체적으로는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 상에 트렌치를 형성하는 방법 및 그 FinFET에 관한 것이다.The technique described in this patent document generally relates to a method of forming a trench on a semiconductor structure and its semiconductor structure, and more particularly to a method of forming a trench on a fin field effect transistor (FinFET) And a FinFET.

FinFET 공정에서, 트렌치는 금속 게이트 재료를 그 내부에 성막(deposite)하기 위해 형성된다. 그러나, FinFET 상에 트렌치를 형성하는 종래의 공정에서는 더미 폴리 게이트를 패터닝하는 동안에 트렌치의 테이퍼드 프로파일(tapered profile)이 쉽게 도입된다. 테이퍼드 프로파일은, 트렌치가 게이트 금속 재료로 성막된 후에 어 트렌치 내에 공동(void)을 초래할 수 있다.In a FinFET process, a trench is formed to deposit a metal gate material therein. However, in a conventional process of forming a trench on a FinFET, the tapered profile of the trench is easily introduced during the patterning of the dummy poly gate. The tapered profile may result in voids in the trenches after the trenches have been formed from the gate metal material.

도 1 내지 도 5는 FinFET의 트렌치 형성 동안의 여러 단면도를 도시한다.
도 6은 FinFET의 예시적인 실시예의 사시도를 도시한다.
도 7 내지 도 13은 도 6의 실시예의 형성 동안의 게이트 부분의 일부의 여러 단면도를 도시한다.
도 14는 FinFET 상에 트렌치를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.Figures 1-5 illustrate several cross-sectional views during trench formation of a FinFET.
Figure 6 shows a perspective view of an exemplary embodiment of a FinFET.
Figures 7-13 illustrate several cross-sectional views of portions of the gate portion during formation of the embodiment of Figure 6;
14 shows a flow diagram of an exemplary method for forming a trench on a FinFET.

도 1 내지 도 5는 FinFET의 트렌치 형성 동안의 여러 단면도를 도시한다.Figures 1-5 illustrate several cross-sectional views during trench formation of a FinFET.

도 1은 폴리 포토리소그래피 공정에서 포토레지스트(101 및 102)가 폴리층(130) 상에 형성되는 것을 나타낸다. 게이트 산화물층(120)이 폴리층(130) 아래에 있다. 기판층(110)이 게이트 산화물층(120) 아래에 있다.1 shows that photoresists 101 and 102 are formed on a poly layer 130 in a polyphotolithography process. A gate oxide layer 120 is under the poly layer 130. A substrate layer 110 is below the gate oxide layer 120.

도 1에 나타낸 구조물 상에 폴리 패터닝 공정을 완료한 후에, 도 2는 기판층(110) 위의 더미 폴리 부분으로서 작용하는 폴리층(130)의 테이퍼드 부분을 나타낸다.Figure 2 shows the tapered portion of the poly layer 130, which acts as a dummy poly portion on the substrate layer 110, after completing the poly patterning process on the structure shown in Figure 1.

도 2에 나타낸 구조물 상에 층간 유전체(inter-layer dielectric; ILD) 성막 공정 및 ILD 화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 수행한 후에, 도 3은 ILD층의 복수의 부분들, 예를 들어 폴리층(130)의 테이퍼드 부분이 사이에 개재되는 2개의 ILD 부분(310 및 320)을 나타낸다. 제 1 스페이서(330)가 폴리층(130)의 테이퍼드 부분과 ILD 부분(310) 사이에 형성된다. 제 2 스페이서(340)가 폴리층(130)의 테이퍼드 부분과 ILD 부분(320) 사이에 형성된다.After performing an inter-layer dielectric (ILD) deposition process and an ILD chemical mechanical polishing (CMP) process on the structure shown in Figure 2, Figure 3 illustrates a plurality of portions of the ILD layer, Shows two ILD portions 310 and 320 in which a tapered portion of the poly layer 130 is interposed. A first spacer 330 is formed between the tapered portion of the poly layer 130 and the ILD portion 310. A second spacer 340 is formed between the tapered portion of the poly layer 130 and the ILD portion 320.

도 3에 나타낸 구조물 상에 더미 폴리 제거 공정을 수행한 후에, 도 4는 트렌치(460)를 형성하기 위해 제거된 폴리층(130)의 테이퍼드 부분을 나타낸다.After performing the dummy poly remove process on the structure shown in FIG. 3, FIG. 4 shows the tapered portion of the removed poly layer 130 to form the trench 460.

예를 들어 하이 k/금속 게이트(HK/MG) 공정을 이용하여, 도 4에 나타낸 구조물 상에 게이트 성막 공정을 수행한 후에, 도 5는 트렌치(460) 위와 트렌치(460) 내의 금속 게이트층(570)을 나타낸다. 트렌치(460)의 테이퍼드 프로파일 때문에, 도 5에 나타낸 공동(580)와 같은 어떤 공동들이 또한 게이트 성막 공정 동안에 도입될 수 있다. 이들 공동들은 금속 게이트층(570)의 도전성을 크게 감소시킬 수 있다. After performing a gate deposition process on the structure shown in FIG. 4 using, for example, a high k / metal gate (HK / MG) process, 570). Because of the tapered profile of trench 460, certain cavities, such as cavity 580 shown in Fig. 5, may also be introduced during the gate deposition process. These cavities can greatly reduce the conductivity of the metal gate layer 570.

상기 언급된 FinFET 공정에서 금속 게이트층 내의 공동들에 의해 야기되는 도전성 문제를 개선하기 위해서, 본 개시는 개선된 FinFET의 트렌치 형성 방법 및 그 FinFET을 교시한다.In order to improve the conductivity problems caused by cavities in the metal gate layer in the above-mentioned FinFET process, this disclosure teaches an improved FinFET trench formation method and its FinFET.

도 6은 FinFET(600)의 예시적인 실시예의 사시도를 도시한다. FinFET(600)은 게이트 부분(610), 소스 부분(620), 및 드레인 부분(630)을 포함한다.FIG. 6 shows a perspective view of an exemplary embodiment of a FinFET 600. FIG. FinFET 600 includes a gate portion 610, a source portion 620, and a drain portion 630.

도 7 내지 도 13은 도 6의 실시예의 형성 동안의 게이트 부분(610)의 일부의 여러 단면도를 도시한다.FIGS. 7-13 illustrate several cross-sectional views of portions of the gate portion 610 during the formation of the embodiment of FIG.

도 7에서, 기판(705)이 먼저 형성된다. 기판(705) 상에 게이트 산화물층(725)이 성막된다. 게이트 산화물층(725) 위에 제 1 폴리층(730)이 성막된다. 게이트 산화물층(725) 및 제 1 폴리층(730)이 게이트 부분의 제 1 게이트(710) 및 제 2 게이트(720)의 바디를 형성하기 위해 패터닝된다. 게이트 산화물층(725) 및 제 1 폴리층(730)은 패터닝된 후에 복수의 분리된 부분들을 포함할 수 있다. 예를 들어, 제 1 게이트(710)의 바디는 제 1 폴리층(730)의 제 1 부분(732) 및 게이트 산화물층(725)의 제 1 부분(722)을 포함한다. 제 2 게이트(720)의 바디는 제 1 폴리층(730)의 제 2 부분(734) 및 게이트 산화물층(725)의 제 2 부분(724)을 포함한다.7, a substrate 705 is formed first. A gate oxide layer 725 is deposited on the substrate 705. A first poly layer 730 is deposited over the gate oxide layer 725. A gate oxide layer 725 and a first poly layer 730 are patterned to form the body of the first gate 710 and the second gate 720 of the gate portion. The gate oxide layer 725 and the first poly layer 730 may comprise a plurality of discrete portions after being patterned. For example, the body of the first gate 710 includes a first portion 732 of the first poly layer 730 and a first portion 722 of the gate oxide layer 725. The body of the second gate 720 includes a second portion 734 of the first poly layer 730 and a second portion 724 of the gate oxide layer 725.

게다가, 일부 스페이서는 제 1 게이트(710) 및 제 2 게이트(720)의 측면 상에 배치될 수 있다. 예를 들어, 제 1 스페이서(752)는 제 1 게이트(710)의 바디의 제 1 측면(예를 들어, 우측면)에 인접하여 형성될 수 있다. 제 2 스페이서(754)는 제 1 게이트(710)의 바디의 제 1 측면에 대향하는 제 1 게이트(710)의 바디의 제 2 측면(예를 들어, 좌측면)에 인접하여 형성될 수 있다. 제 3 스페이서(756)는 제 1 게이트(710)의 바디의 제 2 측면에 마주보는 제 2 게이트(720)의 바디의 제 1 측면(예를 들어, 우측면)에 인접하여 형성될 수 있다. 제 4 스페이서(758)는 제 2 게이트(720)의 바디의 제 1 측면에 대향하는 제 2 게이트(720)의 바디의 제 2 측면(예를 들어, 좌측면)에 인접하여 형성될 수 있다. In addition, some spacers may be disposed on the sides of the first gate 710 and the second gate 720. For example, the first spacer 752 may be formed adjacent the first side (e.g., the right side) of the body of the first gate 710. The second spacer 754 may be formed adjacent the second side (e.g., the left side) of the body of the first gate 710 opposite the first side of the body of the first gate 710. The third spacer 756 may be formed adjacent the first side (e.g., the right side) of the body of the second gate 720 facing the second side of the body of the first gate 710. The fourth spacer 758 may be formed adjacent the second side (e.g., the left side) of the body of the second gate 720 opposite the first side of the body of the second gate 720.

화학 기계적 연마(CMP) 절차가, 제 1 스페이서(752), 제 2 스페이서(754), 제 3 스페이서(756) 및 제 4 스페이서(758)를 형성한 후에, 제 1 게이트(710) 및 제 2 게이트(720) 상에 선택적으로 수행된다. CMP 절차는 제 1 게이트(710) 및 제 2 게이트(720)의 상면을 평탄화하기 위해 이용된다. 그리고 구체적으로, CMP 절차는 스페이서(752 및 754) 및 제 1 폴리층(730)의 제 1 부분(732)의 상면을 평탄화하기 위해 이용되고, 또한 스페이서(756 및 758) 및 제 1 폴리층(730)의 제 2 부분(734)의 상면을 평탄화하기 위해 이용된다.After the chemical mechanical polishing (CMP) procedure forms the first spacer 752, the second spacer 754, the third spacer 756 and the fourth spacer 758, the first gate 710 and the second And is selectively performed on the gate 720. The CMP procedure is used to planarize the top surfaces of the first gate 710 and the second gate 720. More specifically, the CMP procedure is used to planarize the spacers 752 and 754 and the top surface of the first portion 732 of the first poly layer 730, and also the spacers 756 and 758 and the first poly layer 730. The second portion 734 of the first portion 730 is planarized.

도 8에서는, 도 7에서 제 1 게이트 및 제 2 게이트가 형성된 후에, 초기 ILD층(820)이 도 7에 도시되었던 게이트 부분의 일부 상에 더 성막된다.In FIG. 8, after the first gate and the second gate are formed in FIG. 7, an initial ILD layer 820 is further deposited on a portion of the gate portion shown in FIG.

도 9에서는, 초기 ILD층(820)의 성막이 완료된 후에, 초기 ILD층(820)이 제1 ILD층(930)을 형성하기 위해 에칭될 수 있다. CMP 절차는 제 1 ILD층(930)의 상면의 평탄화 및 제 1 게이트 및 제 2 게이트의 상면의 평탄화를 위해 제 1 ILD층(930) 상에 선택적으로 수행된다.9, after the deposition of the initial ILD layer 820 is completed, the initial ILD layer 820 may be etched to form the first ILD layer 930. [ The CMP process is selectively performed on the first ILD layer 930 for planarization of the top surface of the first ILD layer 930 and planarization of the top surfaces of the first gate and the second gate.

제 1 ILD층(930)을 형성한 후에, 제 2 ILD층(910)이 제 1 게이트, 제 2 게이트, 및 제 1 ILD층(930) 위에 성막된다. 포토레지스트층(920)은 또한 제 1 게이트 및 제 2 게이트의 액티브 영역을 정의하기 위해 제 2 ILD층(910) 위에 패터닝된다.After forming the first ILD layer 930, a second ILD layer 910 is deposited over the first gate, the second gate, and the first ILD layer 930. A photoresist layer 920 is also patterned over the second ILD layer 910 to define the active regions of the first and second gates.

도 10에서, 에칭 공정이 도 9에 나타낸 게이트 영역의 부분 상에 수행된다. 에칭 공정 후에, 포토레지스트층(920) 아래에 있지 않은 제 2 ILD층(910)의 부분은 트렌치(1010 및 1020)와 같은 복수의 트렌치를 형성하기 위해 실질적으로 에칭된다. 포토레지스트층(920)은 또한 실질적으로 제거된다. 트렌치(1010 및 1020) 주위의 제 2 ILD층(910)의 코너들도 약간 에칭될 수 있다.In Fig. 10, an etching process is performed on the portion of the gate region shown in Fig. After the etching process, portions of the second ILD layer 910 that are not under the photoresist layer 920 are substantially etched to form a plurality of trenches, such as trenches 1010 and 1020. The photoresist layer 920 is also substantially removed. The corners of the second ILD layer 910 around the trenches 1010 and 1020 may also be slightly etched.

일실시예에 있어서, 도 10에서의 에칭 공정은 건식 에칭 공정일 수 있다. 다른 실시예에서, 도 10에서의 에칭 공정은 습식 에칭 공정일 수 있다.In one embodiment, the etching process in FIG. 10 may be a dry etching process. In another embodiment, the etching process in FIG. 10 may be a wet etching process.

도 11에서는, 도 10에 도시한 에칭 공정 후에, 제 2 폴리층(1105)이 트렌치(1010 및 1020) 내와 제 1 게이트 및 제 2 게이트 위에 성막될 수 있다. CMP 공정은 평탄화를 위해 제 2 폴리층(1105) 및 제 2 ILD층(910)의 상면에 선택적으로 수행된다.In Fig. 11, after the etching process shown in Fig. 10, a second poly layer 1105 can be deposited in the trenches 1010 and 1020 and on the first and second gates. The CMP process is selectively performed on the top surfaces of the second poly layer 1105 and the second ILD layer 910 for planarization.

도 12에서는, 제 2 폴리층(1105) 및 제 1 폴리층의 제 1 부분(732) 및 제 2 부분(734)이 제 1 트렌치(1201) 및 제 2 트렌치(1202)를 형성하기 위해 실질적으로 에칭된다. 제 1 트렌치(1201)는 제 1 게이트를 위해 정의된다. 제 2 트렌치(1202)는 제 2 게이트를 위해 정의된다. 게이트 산화물층의 부분들(722 및 724)도 에칭된다.12, the second portion of the first poly layer 1105 and the first portion 732 and the second portion 734 of the first poly layer are substantially parallel to form the first trench 1201 and the second trench 1202 Is etched. A first trench 1201 is defined for the first gate. The second trench 1202 is defined for the second gate. Portions 722 and 724 of the gate oxide layer are also etched.

일실시예에 있어서, 도 12에서의 에칭 공정은 건식 에칭 공정일 수 있다. 다른 실시예에 있어서, 도 12에서의 에칭 공정은 습식 에칭 공정일 수 있다.In one embodiment, the etching process in FIG. 12 may be a dry etching process. In another embodiment, the etching process in FIG. 12 may be a wet etching process.

도 13에서는, 제 1 트렌치(1201) 및 제 2 트렌치(1202) 내에 게이트 금속 재료를 성막한 후에, 게이트 금속 재료(1310)가 게이트 영역의 일부에 정의된 제 1 트렌치(1201) 및 제 2 트렌치(1202) 내에 성막된다. 게이트 금속 재료(1310)를 성막한 후에 대체 게이트 공정이 완료된다. 게이트 금속 재료(1310)를 성막하기 전에 산화막(1320)이 제 2 ILD층(910) 및 스페이서(752, 754, 756 및 758) 위에 실질적으로 형성될 수 있다. 13 shows that after the gate metal material is formed in the first trench 1201 and the second trench 1202, a gate metal material 1310 is formed in the first trench 1201 and the second trench 1202 defined in a part of the gate region, (1202). After the gate metal material 1310 is deposited, the replacement gate process is completed. An oxide film 1320 may be substantially formed over the second ILD layer 910 and the spacers 752,754, 756 and 758 before the gate metal material 1310 is deposited.

도 7 내지 도 13에 나타낸 공정으로부터 관찰될 수 있는 바와 같이, 제 1 트렌치(1201) 및 제 2 트렌치(1202)는 2단계에 의해 형성될 수 있다. 제 1 단계는 도 9에 나타낸 제 1 ILD층(930)의 성막을 수행하도록 도 7 내지 도 9에 의해 나타내어진다. 제 2 단계는 도 10에 나타낸 제 2 ILD층(910)의 성막을 수행하도록 도 9 내지 도 10에 의해 나타내어진다.As can be observed from the process shown in Figs. 7 to 13, the first trench 1201 and the second trench 1202 can be formed by two steps. The first step is represented by FIGS. 7 to 9 so as to perform the film formation of the first ILD layer 930 shown in FIG. The second step is represented by FIGS. 9 to 10 so as to perform the film formation of the second ILD layer 910 shown in FIG.

2단계 공정의 도움으로, 도 10에서의 ILD층(910)의 부분들(911 및 914) 사이의 예시적인 트렌치 및 그 부분들 사이의 제 2 트렌치의 개구부는 충분히 넓을 것이다. 그 결과, 공동의 형성은 도 13에 나타낸 게이트 성막 공정 동안에 감소될 것이다. 게이트의 도전성은 게이트 성막 공정을 수행한 후에 잘 유지될 수 있다. 다르게 말하면, 도 4에 나타낸 트렌치(460)의 테이퍼드 개구부는 상기 언급된 실시예에서 도입되지 않는다. With the aid of the two step process, the exemplary trench between the portions 911 and 914 of the ILD layer 910 in FIG. 10 and the opening of the second trench between the portions will be sufficiently wide. As a result, the formation of cavities will be reduced during the gate deposition process shown in FIG. The conductivity of the gate can be well maintained after performing the gate formation process. In other words, the tapered openings of the trenches 460 shown in Fig. 4 are not introduced in the above-mentioned embodiments.

본 발명개시를 읽은 후의 당업자는 실시예들이 또한 본 발명개시의 상세에 따라 FinFET 상에 다수의 트렌치를 생성함으로써 형성될 수도 있다는 것을 인지할 것이다.Those skilled in the art after reading the disclosure of the present invention will recognize that embodiments may also be formed by creating a plurality of trenches on a FinFET in accordance with the specification of the present disclosure.

도 14는, 도 6 내지 도 13에 관련된 설명 및 도면에 기초하여 FinFET 상에 트렌치를 형성하는 예시적인 방법의 흐름도를 도시한다. 상기 방법은 다음의 단계들을 포함한다: FinFET의 제 1 게이트(710)와 제 2 게이트 사이에 개재된 방식으로 제 1 층간 유전체층(930)을 형성한다(1402). 제 1 층간 유전체층(820), FinFET의 제 1 게이트, 및 FinFET의 제 2 게이트 위에 제 2 층간 유전체층(910)을 형성한다(1404). 제 2 층간 유전체층(910) 상부에 포토레지스트층(920)을 패터닝한다(1406). 포토레지스트층(920) 아래에 있지 않은 제 2 층간 유전체층(910)의 부분을 에칭한다(1408).14 shows a flowchart of an exemplary method of forming a trench on a FinFET based on the description and the drawings related to Figs. 6 to 13. Fig. The method includes the following steps: a first interlayer dielectric layer 930 is formed (1402) in a manner interposed between the first gate 710 and the second gate of the FinFET. A second interlayer dielectric layer 910 is formed on the first interlayer dielectric layer 820, the first gate of the FinFET, and the second gate of the FinFET (1404). A photoresist layer 920 is patterned on the second interlayer dielectric layer 910 (1406). A portion of the second interlayer dielectric layer 910 that is not under the photoresist layer 920 is etched (1408).

본 발명개시는 FinFET 상에 트렌치를 형성하는 방법을 교시한다. 일실시예에 있어서, 제 1 층간 유전체층이 FinFET의 제 1 게이트와 제 2 게이트 사이에 개재된 방식으로 형성된다. 제 2 층간 유전체층이 제 1 층간 유전체층, FinFET의 제 1 게이트, 및 FinFET의 제 2 게이트 위에 형성된다. 포토레지스트층이 제 2 층간 유전체층 상부에 패터닝된다. 그리고, 포토레지스트층 아래에 있지 않는 제 2 층간 유전체층의 부분이 에칭된다.The present disclosure teaches a method of forming a trench on a FinFET. In one embodiment, a first interlayer dielectric layer is formed in a manner interposed between the first gate and the second gate of the FinFET. A second interlayer dielectric layer is formed over the first interlayer dielectric layer, the first gate of the FinFET, and the second gate of the FinFET. A photoresist layer is patterned over the second interlayer dielectric layer. Then, the portion of the second interlayer dielectric layer not under the photoresist layer is etched.

본 발명개시는 FinFET을 또한 교시한다. 일실시예에 있어서, FinFET은 제 1 게이트, 제 2 게이트, 제 1 층간 유전체층, 및 제 2 층간 유전체층을 포함한다. 1 층간 유전체층은 제 1 게이트와 제 2 게이트 사이에 개재된 방식으로 형성된다. 제 2 층간 유전체층은 제 1 층간 유전체층 상부에 패터닝된다. The present disclosure also teaches FinFETs. In one embodiment, the FinFET includes a first gate, a second gate, a first interlayer dielectric layer, and a second interlayer dielectric layer. The interlayer dielectric layer is formed in a manner interposed between the first gate and the second gate. The second interlayer dielectric layer is patterned on the first interlayer dielectric layer.

본 발명개세는 또한 FinFET 상에 트렌치를 형성하는 방법을 교시한다. 일실시예에 있어서, 기판 상에 게이트 산화물이 성막된다. 게이트 산화물 위에 폴리층이 성막된다. FinFET의 제 1 게이트의 바디 및 FinFET의 제 2 게이트의 바디를 형성하기 위해 게이트 산화물층 및 폴리층이 패터닝된다. 제 1 게이트와 제 2 게이트 사이에 개재된 방식으로 제 1 층간 유전체층이 형성된다. 제 1 층간 유전체층, FinFET의 제 1 게이트, 및 FinFET의 제 2 게이트 위에 제 2 층간 유전체층이 형성된다. 제 2 층간 유전체 상부에 포토레지스트층이 패터닝된다. 포토레지스트층 아래에 있지 않는 제 2 층간 유전체층의 부분이 에칭된다. The present disclosure also teaches how to form a trench on a FinFET. In one embodiment, a gate oxide is deposited on the substrate. A poly layer is deposited over the gate oxide. The gate oxide layer and the poly layer are patterned to form the body of the first gate of the FinFET and the body of the second gate of the FinFET. The first interlayer dielectric layer is formed in a manner interposed between the first gate and the second gate. A second interlayer dielectric layer is formed on the first interlayer dielectric layer, the first gate of the FinFET, and the second gate of the FinFET. A photoresist layer is patterned on top of the second interlayer dielectric. The portion of the second interlayer dielectric layer not under the photoresist layer is etched.

본 기재된 설명은, 본 발명개시의 실시예를 개시하고, 최고의 모드를 포함하고, 또한 당업자로 하여금 본 발명개시의 여러 실시예들을 제조 및 이용할 수 있게 하기 위한 예들을 이용한다. 본 발명개시의 특허가능한 범위는 당업자에게 발생하는 다른 예들을 포함할 수 있다. 당업자는 여러 실시예들이 특정 상세들 중 하나 이상 없이, 또는 다른 대체 및또는 추가의 방법, 재료 또는 컴포넌트들과 함께 실시될 수 있다는 것을 인지할 것이다. 잘 알려진 구조물, 재료 또는 동작은, 본 발명개시의 여러 실시예의 양상들을 모호하게 하는것을 피하기 위해 상세히 도시되거나 설명되지 않을 수 있다. 도면에 나타낸 여러 실시예들은 예시의 표현을 도시한 것이고, 반드시 일정한 비율로 그려지지는 않는다. 특정 피처, 구조물, 재료 또는 특성이 하나 이상의 실시예들에서 임의의 적합한 방식으로 결합될 수 있다. 다양한 추가의 층들 및/또는 구조물들이 포함될 수 있고/있거나 설명된 피처들이 다른 실시예에서 생략될 수 있다. 여러 동작들이, 본 발명개시를 이해하는데 가장 도움이 되는 방식으로, 차례대로 다중 이산 동작들로 설명될 수 있다. 그러나, 설명의 순서는 이들 동작들이 반드시 순서에 의존한다는 것을 의미하도록 해석되어서는 안된다. 특히, 이들 동작들은 제시의 순서대로 수행될 필요는 없다. 여기서 설명된 동작들은 설명된 실시예들과 상이한 순서로, 직렬 또는 병렬로 수행될 수 있다. 여러 추가의 동작들이 수행되고/수행되거나 설명될 수 있다. 동작들은 추가의 실시예에서 생략될 수 있다.The present description discloses embodiments of the present disclosure, includes best mode, and also uses examples to enable those skilled in the art to make and use various embodiments of the present disclosure. The patentable scope of the disclosure of the present invention may include other examples occurring to those skilled in the art. Those skilled in the art will recognize that the embodiments may be practiced without one or more of the specific details, or with other alternatives and or with additional methods, materials or components. Well-known structures, materials, or operations may or may not be shown in detail in order to avoid obscuring aspects of various embodiments of the disclosure of the present invention. The various embodiments shown in the drawings illustrate exemplary representations and are not necessarily drawn to scale. A particular feature, structure, material, or characteristic may be combined in any suitable manner in one or more embodiments. Various additional layers and / or structures may be included and / or the described features may be omitted in other embodiments. Various operations may be described in terms of multiple discrete operations in turn, in a manner that is most helpful in understanding the disclosure of the present invention. However, the order of description should not be construed to mean that these operations are necessarily order dependent. In particular, these operations need not be performed in the order of presentation. The operations described herein may be performed in series or in parallel, in a different order from the described embodiments. Several additional operations may be performed / performed or described. The operations may be omitted in a further embodiment.

서술된 설명 및 다음의 청구 범위들은 좌, 우, 상부, 저부, 위, 아래, 상위, 하위, 제 1, 제 2 등과 같은 용어들을 포함할 수 있고, 이들은 설명의 목적으로만 사용되고, 제한을 의미하지 않는다. 예를 들어, 상대적인 수직 위치를 나타내는 용어들은, 기판 또는 집적 회로의 디바이스측(또는 액티브 표면)이 그 기판의 "상부" 표면이고, 기판은 실제, 기판의 "상부"측이 표준 측지 좌표에서 "저부"측보다 낮을 수 있고, 여전히 "상부"라는 용어의 의미 내에 떨어질 수 있도록, 임의의 방위로 있을 수 있는 상황을 말할 수 있다. 여기서 사용된(청구 범위에서 포함하는) 바와 같은 "상"이란 용어는 특별히 언급되지 않는 한, 제 2 층 "상"의 제 1 층은 제 2 층 상에 직접적으로 있고 제 2 층에 바로 접촉하여 있다는 것을 나타내지 않을 수 있고; 제 1 층과 상기 제 1 층 상의 제 2 층 사이에 제 3 층 또는 다른 구조물이 있을 수 있다. 예로서, 여기서 설명된(청구 범위에서 포함하는) "소스' 및 "드레인"에 관한 구조물, 레이아웃, 재료, 동작, 전압 레벨, 또는 전류 레벨은 대칭의 디바이스인 "소스" 및 "드레인"을 갖는 트랜지스터의 결과로서 교환가능할 수 있다. "기판"이란 용어는 반도체 재료층(다른 재료를 포함하는 어셈블리 내에서 또는 단독으로) 및 반도체 웨이퍼(다른 재료를 그 위에 포함하는 어셈블리 내에서 또는 단독으로)와 같은 벌크 반도체 재료를 포함하지만, 그것에 제한되지 않은 하나 이상의 반도체 재료를 포함하는 임의의 구성물을 말할 수 있다. 여기서 설명된 디바이스 또는 물품의 실시예는 다양한 위치 및 방위로 제조, 사용 또는 적재될 수 있다. 당업자는 도면에 도시된 여러 컴포넌트에 대한 여러 동등한 조합 및 대체들을 인지할 것이다.The described description and the following claims may include terms such as left, right, top, bottom, top, bottom, top, bottom, first, second, and the like, I never do that. For example, terms referring to relative vertical positions are defined as the "top" surface of the substrate or integrated circuit (or active surface) of the substrate, and the substrate is actually the "top" Quot; bottom "side, and still fall within the meaning of the term" upper ". The term "phase" as used herein (including in the claims) means that the first layer of the second layer "on" is directly on the second layer and is in direct contact with the second layer ≪ / RTI > There may be a third layer or other structure between the first layer and the second layer on the first layer. By way of example, structures, layouts, materials, operations, voltage levels, or current levels for the "source" and "drain" (as included in the claims) described herein may be applied to devices having symmetric devices "source" and "drain" The term "substrate" refers to a semiconductor material layer (either alone or in an assembly comprising other materials) and a semiconductor wafer (within or in an assembly comprising other materials thereon) Refers to any structure that includes one or more semiconductor materials, including, but not limited to, the same bulk semiconductor material. Embodiments of the devices or articles described herein may be fabricated, used, or loaded in various locations and orientations Those skilled in the art will recognize several equivalent combinations and substitutions of various components shown in the figures.

Claims (10)

핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 상에 트렌치(trench)를 형성하는 방법에 있어서,
상기 FinFET의 제 1 게이트와 제 2 게이트 사이에 개재된 방식으로 제 1 층간 유전체층을 형성하는 단계;
상기 제 1 층간 유전체층, 상기 FinFET의 상기 제 1 게이트, 및 상기 FinFET의 상기 제 2 게이트 위에 제 2 층간 유전체층을 형성하는 단계;
상기 제 2 층간 유전체층 상부의 포토레지스트층을 패터닝하는 단계; 및
상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계
를 포함하는, FinFET 상에 트렌치를 형성하는 방법.A method of forming a trench on a fin field effect transistor (FinFET), the method comprising:
Forming a first interlayer dielectric layer in a manner interposed between a first gate and a second gate of the FinFET;
Forming a second interlayer dielectric layer over the first interlayer dielectric layer, the first gate of the FinFET, and the second gate of the FinFET;
Patterning a photoresist layer over the second interlayer dielectric layer; And
Etching the portion of the second interlayer dielectric layer not under the photoresist layer
≪ / RTI > wherein the trench is formed over the FinFET. 제 1 항에 있어서,
기판 상에 게이트 산화물층을 성막하는(depositing) 단계;
상기 게이트 산화물층 위에 폴리층을 성막하는 단계; 및
상기 FinFET의 상기 제 1 게이트의 바디 및 상기 FinFET의 상기 제 2 게이트의 바디를 형성하기 위해 상기 게이트 산화물층 및 상기 폴리층을 패터닝하는 단계
를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.The method according to claim 1,
Depositing a gate oxide layer on the substrate;
Depositing a poly layer over the gate oxide layer; And
Patterning the gate oxide layer and the poly layer to form a body of the first gate of the FinFET and a body of the second gate of the FinFET;
≪ / RTI > further comprising forming a trench on the FinFET. 제 2 항에 있어서,
상기 FinFET의 상기 제 1 게이트의 바디의 제 1 측면에 인접하여 제 1 스페이서를 형성하는 단계; 및
상기 FinFET의 상기 제 1 게이트의 바디의 상기 제 1 측면에 대향하는 상기 FinFET의 상기 제 1 게이트의 바디의 제 2 측면에 인접하여 제 2 스페이서를 형성하는 단계
를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.3. The method of claim 2,
Forming a first spacer adjacent the first side of the body of the first gate of the FinFET; And
Forming a second spacer adjacent the second side of the body of the first gate of the FinFET opposite the first side of the body of the first gate of the FinFET
≪ / RTI > further comprising forming a trench on the FinFET. 제 3 항에 있어서,
상기 FinFET의 상기 제 1 게이트의 바디의 상기 제 2 측면에 마주보는 상기 FinFET의 상기 제 2 게이트의 바디의 상기 제 1 측면에 인접하여 제 3 스페이서를 형성하는 단계; 및
상기 FinFET의 상기 제 2 게이트의 바디의 상기 제 1 측면에 대향하는 상기 FinFET의 상기 제 2 게이트의 바디의 제 2 측면에 인접하여 제 4 스페이서를 형성하는 단계
를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.The method of claim 3,
Forming a third spacer adjacent the first side of the body of the second gate of the FinFET facing the second side of the body of the first gate of the FinFET; And
Forming a fourth spacer adjacent the second side of the body of the second gate of the FinFET opposite the first side of the body of the second gate of the FinFET
≪ / RTI > further comprising forming a trench on the FinFET. 제 4 항에 있어서,
상기 제 1 스페이서, 상기 제 2 스페이서, 상기 제 3 스페이서, 및 상기 제 4 스페이서를 형성하는 단계 후에, 상기 FinFET의 상기 제 1 게이트 및 상기 제 2 게이트 상에 화학 기계적 연마(chemical mechanical polishing; CMP)를 수행하는 단계
를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.5. The method of claim 4,
After forming the first spacer, the second spacer, the third spacer, and the fourth spacer, chemical mechanical polishing (CMP) is performed on the first gate and the second gate of the FinFET, ≪ / RTI >
≪ / RTI > further comprising forming a trench on the FinFET. 제 1 항에 있어서,
상기 FinFET의 상기 제 1 게이트와 상기 제 2 게이트 사이에 개재된 방식으로 상기 제 1 층간 유전체층을 형성하는 단계 후에, 상기 제 1 층간 유전체층을 화학 기계적 연마를 수행하는 단계
를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.The method according to claim 1,
Performing chemical mechanical polishing of the first interlayer dielectric layer after forming the first interlayer dielectric layer in a manner interposed between the first gate and the second gate of the FinFET
≪ / RTI > further comprising forming a trench on the FinFET. 제 1 항에 있어서,
상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계 동안에 상기 포토레지스트층을 에칭하는 단계
를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.The method according to claim 1,
Etching the photoresist layer during the step of etching a portion of the second interlayer dielectric layer that is not below the photoresist layer
≪ / RTI > further comprising forming a trench on the FinFET. 제 1 항에 있어서,
상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계는 건식 에칭 또는 습식 에칭 중 적어도 하나를 이용하여 상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계를 포함하는 것인, FinFET 상에 트렌치를 형성하는 방법.The method according to claim 1,
Wherein etching the portion of the second interlayer dielectric layer that is not under the photoresist layer includes etching at least a portion of the second interlayer dielectric layer that is not below the photoresist layer using at least one of dry etching or wet etching Gt; a < / RTI > FinFET. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)에 있어서,
제 1 게이트;
제 2 게이트;
상기 제 1 게이트와 상기 제 2 게이트 사이에 개재된 방식으로 형성된 제 1 층간 유전체층; 및
상기 제 1 층간 유전체층 상부에 패터닝된 제 2 층간 유전체층
을 포함하는, FinFET.A fin field effect transistor (FinFET)
A first gate;
A second gate;
A first interlayer dielectric layer formed in a manner interposed between the first gate and the second gate; And
The second interlayer dielectric layer patterned above the first interlayer dielectric layer
/ RTI > 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 상에 트렌치를 형성하는 방법에 있어서,
기판 상에 게이트 산화물을 성막하는 단계;
상기 게이트 산화물 위에 폴리층을 성막하는 단계;
상기 FinFET의 상기 제 1 게이트의 바디 및 상기 FinFET의 상기 제 2 게이트의 바디를 형성하기 위해 상기 게이트 산화물층 및 상기 폴리층을 패터닝하는 단계;
상기 제 1 게이트와 상기 제 2 게이트 사이에 개재된 방식으로 제 1 층간 유전체층을 형성하는 단계;
상기 제 1 층간 유전체층, 상기 FinFET의 상기 제 1 게이트, 및 상기 FinFET의 상기 제 2 게이트 위에 제 2 층간 유전체층을 형성하는 단계;
상기 제 2 층간 유전체 상부의 포토레지스트층을 패터닝하는 단계; 및
상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계
를 포함하는, FinFET 상에 트렌치를 형성하는 방법.A method of forming a trench on a fin field effect transistor (FinFET), the method comprising:
Depositing a gate oxide on a substrate;
Depositing a poly layer over the gate oxide;
Patterning the gate oxide layer and the poly layer to form a body of the first gate of the FinFET and a body of the second gate of the FinFET;
Forming a first interlayer dielectric layer in a manner interposed between the first gate and the second gate;
Forming a second interlayer dielectric layer over the first interlayer dielectric layer, the first gate of the FinFET, and the second gate of the FinFET;
Patterning a photoresist layer over the second interlayer dielectric; And
Etching the portion of the second interlayer dielectric layer not under the photoresist layer
≪ / RTI > wherein the trench is formed over the FinFET.
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