KR20150074779A - Flat display device - Google Patents

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KR20150074779A
KR20150074779A KR1020130162870A KR20130162870A KR20150074779A KR 20150074779 A KR20150074779 A KR 20150074779A KR 1020130162870 A KR1020130162870 A KR 1020130162870A KR 20130162870 A KR20130162870 A KR 20130162870A KR 20150074779 A KR20150074779 A KR 20150074779A
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권재욱
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Abstract

According to an embodiment, the present invention provides a plate display device capable of more easily inspecting coating of a sealing agent irrespective of presence of a metal substrate. The plate display device including a display region for displaying an image and a non-display region which is an outskirt thereof comprises: first and second substrates opposed to each other; a sealing agent formed between the first and second substrates to paste the first and second substrates, and corresponding to at least a part that wraps the display region of the non-display region; and a cell array formed on the first substrate. Herein, the cell array comprises: a thin film transistor array for defining a plurality of pixel regions corresponding to the display region, and including a plurality of thin film transistors corresponding to the pixel regions; at least one pad unit formed corresponding to a pad region of the non-display region, and coming in contact with an external circuit; and a link unit formed corresponding to a link region of the non-display region, and including links connecting the thin film transistor array and each pad unit. In addition, in a region where the outskirt of the sealing agent overlaps the link unit, a minimum interval between two adjacent links from the links of the link unit is 15 μm or greater.

Description

평판표시장치{FLAT DISPLAY DEVICE}[0001] FLAT DISPLAY DEVICE [0002]

본원은 평판표시장치에 관한 것으로, 특히, 신뢰도 및 수율을 향상시킬 수 있는 평판표시장치에 관한 것이다.The present invention relates to a flat panel display, and more particularly, to a flat panel display capable of improving reliability and yield.

본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.As the era of informationization becomes full-scale, the display field for visually displaying electrical information signals is rapidly developing. Accordingly, studies have been continuing to develop performance such as thinning, lightening, and low power consumption for various flat display devices.

이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다. Typical examples of such flat panel display devices include a liquid crystal display device (LCD), a plasma display panel (PDP), a field emission display (FED) An electroluminescence display device (ELD), an electro-wetting display device (EWD), and an organic light emitting display device (OLED).

이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.Such flat panel display devices commonly include flat panel display panels for realizing images. A flat panel display panel is a structure in which a pair of substrates sandwiching a unique light emitting material or a polarizing material are face-to-face bonded.

한편, 평판표시장치는 종이처럼 휘어져도 표시성능을 그대로 유지할 수 있는 플렉서블 표시장치(flexible display device)로 구현되기 위하여, 연성재료의 플렉서블 기판(flexible substrate)을 포함할 수 있다.Meanwhile, the flat panel display device may include a flexible substrate of a flexible material so as to be realized as a flexible display device capable of maintaining the display performance even if bent like paper.

이때, 연성재료의 플렉서블 기판은 플라스틱(plastic)과 같이 투명한 재료일 수 있고, 또는 금속(metal)과 같이 불투명한 재료일 수도 있다.At this time, the flexible substrate of the flexible material may be a transparent material such as plastic, or may be an opaque material such as a metal.

이와 같이, 한 쌍의 기판 중 어느 하나가 불투명한 재료인 경우, 한 쌍의 기판 사이를 합착 불량을 검사하기 어려운 문제점이 있다. As described above, when any one of the pair of substrates is an opaque material, there is a problem that it is difficult to inspect the adhesion failure between the pair of substrates.

즉, 한 쌍의 기판이 모두 플라스틱 및 유리(glass)와 같이 투명한 재료인 경우, 한 쌍의 기판 중 적어도 하나의 기판을 통해 실링제가 형성되지 않은 영역이 식별될 수 있다. 그러므로, 실링제의 전반적인 도포 상태가 용이하게 식별될 수 있어, 실링제의 도포 상태에 따른 합착 불량 여부를 용이하게 검사할 수 있다. That is, when a pair of substrates are all transparent materials such as plastic and glass, regions where no sealing agent is formed can be identified through at least one of the pair of substrates. Therefore, the overall coating state of the sealing agent can be easily identified, and it is possible to easily check whether or not the adhesion of the sealing agent is poor depending on the application state of the sealing agent.

그에 반해, 한 쌍의 기판 중 어느 하나의 기판이 금속(metal)과 같이 불투명한 재료인 경우, 광을 차단하는 기판에 의해 실링제가 가려짐으로써, 실링제가 형성되지 않은 영역이 식별될 수 없다. On the other hand, when any one of the pair of substrates is an opaque material such as metal, the sealing agent is blocked by the substrate blocking the light, so that the region where the sealing agent is not formed can not be identified.

특히, 한 쌍의 기판 중 어느 하나가 금속기판이고, 다른 나머지 하나 상에 금속패턴이 형성되며, 금속패턴과 금속기판 사이에 실링제가 배치되는 영역에서, 실링제의 도포 상태를 검사하는 것은 사실상 불가능하다. Particularly, it is practically impossible to check the application state of the sealing agent in a region where one of the pair of substrates is a metal substrate, and a metal pattern is formed on the other of the pair of substrates and a sealing agent is arranged between the metal pattern and the metal substrate Do.

따라서, 한 쌍의 기판 중 어느 하나가 금속기판인 경우, 실링제의 도포 상태에 따른 합착 불량 여부를 검사함에 있어 검사의 정확도가 향상되기 어려우며, 그로 인해 평판표시장치의 신뢰도 및 수율을 향상시키기가 어려운 문제점이 있다.Therefore, in the case where one of the pair of substrates is a metal substrate, it is difficult to improve the accuracy of the inspection in checking whether the adhesion of the sealing agent is poor or not, thereby improving the reliability and yield of the flat panel display There is a difficult problem.

본원은 한 쌍의 기판 중 어느 하나의 기판이 불투명한 재료인지 여부에 관계없이, 실링제 도포 상태를 비교적 용이하게 검사할 수 있어, 신뢰도 및 수율이 향상될 수 있는 평판표시장치를 제공하기 위한 것이다.The present invention is intended to provide a flat panel display device capable of relatively easily inspecting the sealing agent application state regardless of whether any one of the pair of substrates is an opaque material, thereby improving reliability and yield .

이와 같은 과제를 해결하기 위하여, 본원은 화상이 표시되는 표시영역과 그 외곽인 비표시영역을 포함하는 평판표시장치에 있어서, 상호 대향하는 제 1 및 제 2 기판; 상기 제 1 및 제 2 기판을 합착하도록, 상기 제 1 및 제 2 기판 사이에 형성되고, 적어도 상기 비표시영역 중 상기 표시영역을 둘러싸는 일부에 대응하는 실링제; 및 상기 제 1 기판 상에 형성되는 셀 어레이를 포함하는 평판표시장치를 제공한다. According to an aspect of the present invention, there is provided a flat panel display including a display region in which an image is displayed and a non-display region outside the display region, the first and second substrates being opposed to each other; A sealing agent formed between the first and second substrates so as to adhere the first and second substrates and corresponding to a part of at least the non-display area surrounding the display area; And a cell array formed on the first substrate.

여기서, 상기 셀 어레이는, 상기 표시영역에 대응하여 복수의 화소영역을 정의하고, 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하는 박막트랜지스터 어레이; 상기 비표시영역 중 패드영역에 대응하여 형성되고, 외부 회로와 접속되는 적어도 하나의 패드부; 및 상기 비표시영역 중 링크영역에 대응하여 형성되고, 상기 박막트랜지스터 어레이와 상기 각 패드부 사이를 연결하는 링크들을 포함하는 링크부를 포함한다.Here, the cell array may include a thin film transistor array defining a plurality of pixel regions corresponding to the display region and including a plurality of thin film transistors corresponding to the plurality of pixel regions; At least one pad portion corresponding to a pad region of the non-display region and connected to an external circuit; And a link portion formed corresponding to the link region of the non-display region, the link portion including links connecting the thin film transistor array and the respective pad portions.

그리고, 상기 실링제의 외곽과 상기 링크부가 중첩하는 영역에서, 상기 링크부의 링크들 중 상호 이웃하는 두 개의 링크 사이의 최소간격은 15㎛ 이상이다.And, in a region where the sealant overlaps with the link portion, the minimum distance between two neighboring links among the links of the link portion is 15 占 퐉 or more.

더불어, 상기 링크부는 상기 박막트랜지스터 어레이에 전원을 공급하는 전원링크를 포함하며, 상기 전원링크는, 서로 다른 패드부에 연결되고 상호 이웃하는 두 개의 신호링크 사이에, 상기 두 개의 신호링크로부터 15㎛ 이상의 간격으로 이격되고, 상기 두 개의 신호링크 각각보다 넓은 너비로 형성된 단일금속패턴을 포함한다.In addition, the link portion includes a power supply link for supplying power to the thin film transistor array, wherein the power supply link is connected between two adjacent signal links, connected to different pad portions, And a single metal pattern formed at a greater width than each of the two signal links.

또한, 평판표시장치는 상기 실링제의 외곽과 상기 링크부가 중첩하는 영역에 형성되고, 상기 전원링크의 상기 단일금속패턴을 관통하는 적어도 하나의 홀패턴을 더 포함할 수 있다.Further, the flat panel display device may further include at least one hole pattern formed in an area where the seal member overlaps with the link portion, and which penetrates the single metal pattern of the power supply link.

본원의 일 실시예에 따르면, 15㎛ 이상의 최소간격으로 상호 이격된 링크를 포함함으로써, 링크 간의 이격영역에 대응한 실링제의 도포 여부가 검사될 수 있다. 이에, 불투명한 금속기판을 포함하더라도, 실링제의 도포 상태에 따른 합착 불량 여부를 검사할 수 있다.According to one embodiment of the present application, it is possible to check whether or not the sealing agent corresponding to the spacing region between the links is coated by including the mutually spaced apart links with the minimum spacing of 15 mu m or more. Thus, even if an opaque metal substrate is included, it is possible to check whether or not the adhesion of the sealing agent is poor depending on the application state of the sealing agent.

그리고, 본원의 다른 일 실시예에 따르면, 전원링크의 단일금속패턴을 관통하고, 15㎛ 이상의 너비로 형성되는 적어도 하나의 홀패턴을 포함함으로써, 홀패턴에 대응한 실링제의 도포 여부가 더 검사될 수 있다. According to another embodiment of the present invention, at least one hole pattern penetrating a single metal pattern of the power supply link and having a width of 15 mu m or more is included so that whether or not the sealing agent corresponding to the hole pattern is coated .

이에, 실링제의 도포 여부가 검사될 수 있는 영역이 증가하여, 실링제의 도포 상태에 따른 합착 불량 여부를 검사함에 있어, 검사의 정확도가 더욱 증가할 수 있으므로, 평판표시장치의 신뢰도 및 수율이 향상될 수 있다.Accordingly, since the area where the sealing agent can be coated can be inspected, the accuracy of the inspection can be further increased in inspecting whether or not the adhesion of the sealing agent is poor depending on the coating state, so that the reliability and yield of the flat panel display Can be improved.

도 1은 본원의 일 실시예에 따른 평판표시장치를 나타낸 단면도이다.
도 2는 본원의 일 실시예에 따른 평판표시장치 중 일부를 나타낸 평면도이다.
도 3은 도 2의 박막트랜지스터 어레이를 나타낸 등가회로도이다.
도 4는 본원의 일 실시예에 따른 평판표시장치에 있어, 실링제의 다른 예시를 나타낸 평면도이다.
도 5는 본원의 일 실시예에 따른 도 2 및 도 3의 I-부분을 나타낸 평면도이다.
도 6은 도 5의 II-II'를 나타낸 단면도이다.
도 7은 본원의 다른 일 실시예에 따른 도 2의 I-부분을 나타낸 평면도이다.
도 8은 도 7의 III-III'를 나타낸 단면도이다.1 is a cross-sectional view of a flat panel display according to an embodiment of the present invention.
2 is a plan view showing a part of a flat panel display according to an embodiment of the present invention.
3 is an equivalent circuit diagram showing the thin film transistor array of FIG.
4 is a plan view showing another example of a sealing agent in a flat panel display device according to an embodiment of the present invention.
5 is a top plan view of portion I- of FIGS. 2 and 3 according to one embodiment of the present application.
6 is a cross-sectional view showing II-II 'of FIG.
FIG. 7 is a plan view showing I-portion of FIG. 2 according to another embodiment of the present application. FIG.
8 is a cross-sectional view taken along line III-III 'of FIG.

이하, 본원의 일 실시예에 따른 평판표시장치에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.Hereinafter, a flat panel display according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본원의 일 실시예에 따른 평판표시장치를 나타낸 단면도이고, 도 2는 본원의 일 실시예에 따른 평판표시장치 중 일부를 나타낸 평면도이며, 도 3은 도 2의 박막트랜지스터 어레이를 나타낸 등가회로도이다. 그리고, 도 4는 본원의 일 실시예에 따른 평판표시장치에 있어, 실링제의 다른 예시를 나타낸 평면도이다. FIG. 1 is a cross-sectional view illustrating a flat panel display device according to an embodiment of the present invention, FIG. 2 is a plan view illustrating a part of a flat panel display device according to an embodiment of the present invention, Circuit diagram. 4 is a plan view showing another example of the sealing agent in the flat panel display according to the embodiment of the present invention.

도 5는 본원의 일 실시예에 따른 도 2 및 도 3의 I-부분을 나타낸 평면도이고, 도 6은 도 5의 II-II'를 나타낸 단면도이다. 또한, 도 7은 본원의 다른 일 실시예에 따른 도 2의 I-부분을 나타낸 평면도이고, 도 8은 도 7의 III-III'를 나타낸 단면도이다.FIG. 5 is a plan view showing I-part of FIG. 2 and FIG. 3 according to an embodiment of the present invention, and FIG. 6 is a sectional view of II-II 'of FIG. 7 is a plan view showing I-part of FIG. 2 according to another embodiment of the present application, and FIG. 8 is a sectional view showing III-III 'of FIG.

도 1에 도시한 바와 같이, 본원의 일 실시예에 따른 평판표시장치(DP)는 화상이 표시되는 표시영역(AA)과, 표시영역(AA) 외곽인 비표시영역(NA)을 포함한다.As shown in Fig. 1, the flat panel display device DP according to the embodiment of the present invention includes a display area AA in which an image is displayed and a non-display area NA which is outside the display area AA.

이러한 평판표시장치(DP)는 상호 대향하는 제 1 기판(10)과 제 2 기판(20), 제 1 및 제 2 기판(10, 20) 사이에 형성되어 제 1 및 제 2 기판(10, 20)을 합착하는 실링제(30), 및 제 1 기판(10) 상에 형성되는 셀 어레이(40)를 포함한다.The flat panel display device DP is formed between the first substrate 10 and the second substrate 20 facing each other and the first and second substrates 10 and 20 to form the first and second substrates 10 and 20 And a cell array 40 formed on the first substrate 10, as shown in FIG.

제 1 및 제 2 기판(10, 20) 각각은 연성재료의 플렉서블 기판일 수 있다. 예시적으로, 제 1 및 제 2 기판(10, 20) 중 어느 하나는 금속(metal) 및 플라스틱(plastic) 중 어느 하나일 수 있다.Each of the first and second substrates 10 and 20 may be a flexible substrate of a flexible material. Illustratively, any one of the first and second substrates 10, 20 may be either a metal or a plastic.

실링제(30)는 제 1 및 제 2 기판(10, 20) 각각의 상호 대향하는 면 사이에 형성된다. 그리고, 실링제(30)는 적어도 비표시영역(NA) 중 표시영역(AA)을 둘러싸는 일부에 대응하여 형성된다.A sealing agent 30 is formed between mutually facing surfaces of the first and second substrates 10 and 20, respectively. The sealing agent 30 is formed at least corresponding to a part of the non-display area NA surrounding the display area AA.

도 2에 도시한 바와 같이, 유기발광표시장치(Organic Light Emitting Display device: OLED) 등과 같이, 평판표시장치(DP)가 제 1 및 제 2 기판(10, 20) 사이에 주입된 액상 재료를 포함하지 않는 경우, 실링제(30)는 비표시영역(NA) 중 표시영역(AA)을 둘러싸는 일부와 표시영역(AA)에 대응하도록 형성될 수 있다. 여기서, 표시영역(AA)에 대응하는 실링제(30)는 투명한 재료로 형성됨으로써, 실링제(30)에 의한 평판표시장치(DP)의 화질 저하가 방지될 수 있다.As shown in FIG. 2, the flat panel display device DP includes a liquid material injected between the first and second substrates 10 and 20, such as an organic light emitting display device (OLED) The sealing agent 30 may be formed so as to correspond to a part of the non-display area NA surrounding the display area AA and the display area AA. Here, the sealing agent 30 corresponding to the display area AA is formed of a transparent material, so that deterioration of the image quality of the flat panel display device DP by the sealing agent 30 can be prevented.

셀 어레이(40)는 표시영역(AA)에 대응하는 박막트랜지스터 어레이(41), 비표시영역(NA) 중 가장 외곽인 패드영역(PDA)에 대응하는 적어도 하나의 패드부(42) 및 비표시영역(NA) 중 링크영역(LKA)에 대응하는 링크부(43)를 포함한다.The cell array 40 includes a thin film transistor array 41 corresponding to the display area AA, at least one pad part 42 corresponding to the outermost pad area PDA of the non-display area NA, And a link portion 43 corresponding to the link area LKA in the area NA.

예시적으로, 도 3에 도시한 바와 같이, 박막트랜지스터 어레이(41)는 표시영역(AA)에 대응하여 복수의 화소영역(PA)이 정의되도록 상호 교차하여 형성되는 게이트라인(GL)과 데이터라인(DL), 및 복수의 화소영역(PA)에 대응하여 게이트라인(GL)과 데이터라인(DL) 사이의 교차영역에 형성되는 복수의 박막트랜지스터(TFT)를 포함한다.3, the thin film transistor array 41 includes a gate line GL and a data line GL formed so as to cross each other such that a plurality of pixel areas PA are defined corresponding to the display area AA, And a plurality of thin film transistors (TFTs) formed in a crossing region between the gate lines GL and the data lines DL corresponding to the plurality of pixel regions PA.

다시, 도 2를 이어서 설명한다.Next, Fig. 2 will be described again.

도 2에 도시한 바와 같이, 적어도 하나의 패드부(42)는 비표시영역(NA) 중 패드영역(PDA)에 대응하여 형성되고, 외부 회로와 접속된다. As shown in FIG. 2, at least one pad portion 42 is formed corresponding to the pad region (PDA) in the non-display area NA and is connected to an external circuit.

여기서, 외부 회로는 각종 전원과, 게이트라인(GL) 및 데이터라인(DL)과 같은 신호라인에 구동신호를 공급하여, 박막트랜지스터 어레이(41)를 구동한다. 예시적으로, 외부 회로는 타이밍 컨트롤러, 게이트 드라이버, 데이터 드라이버, 인터페이스, 기준전압공급부, 전원전압공급부 등을 포함할 수 있다.Here, the external circuit supplies driving signals to signal lines such as various power supplies and gate lines GL and data lines DL to drive the thin film transistor array 41. Illustratively, the external circuit may include a timing controller, a gate driver, a data driver, an interface, a reference voltage supply, a power supply voltage supply, and the like.

링크부(43)는 비표시영역(NA) 중 링크영역(LKA)에 대응하여 형성되고, 적어도 하나의 패드부(42) 각각과 박막트랜지스터 어레이(41) 사이를 연결하는 링크들(44, 45)을 포함한다. 이때, 링크들(44, 45) 중 상호 이웃하는 두 개의 링크 사이의 최소간격은 15㎛ 이상이고, 특히 50㎛ 이상일 수 있다. 이에 대해서는 이하에서 더욱 상세히 설명한다.The link portion 43 is formed corresponding to the link region LKA in the non-display area NA and includes links 44 and 45 (not shown) connecting between the at least one pad portion 42 and the thin film transistor array 41 ). At this time, the minimum distance between two adjacent links among the links 44 and 45 may be 15 탆 or more, and particularly 50 탆 or more. This will be described in more detail below.

도 2에 상세히 도시되어 있지 않으나, 링크부(43)는 박막트랜지스터 어레이(41)의 게이트라인(GL) 및 데이터라인(DL) 중 어느 하나의 신호라인에 연결되는 신호링크(44), 및 박막트랜지스터 어레이(41)에 전원을 공급하는 전원링크(45)를 포함한다.Although not shown in detail in FIG. 2, the link portion 43 includes a signal link 44 connected to a signal line of either the gate line GL or the data line DL of the thin film transistor array 41, And a power supply link 45 for supplying power to the transistor array 41. [

각 신호링크(44)는 게이트라인(GL) 및 데이터라인(DL) 중 어느 하나의 신호라인으로부터 연장되어 형성될 수 있다. Each signal link 44 may be formed extending from any one of the signal line of the gate line GL and the data line DL.

이러한 신호링크(44) 중 게이트라인(GL)에 연결된 신호링크는 게이트 드라이버(미도시)에 연결된 패드부(42)와 연결되어, 게이트라인(GL)에 게이트신호를 공급한다. 그리고, 신호링크(44) 중 데이터라인(DL)에 연결된 신호링크는 데이터 드라이버(미도시)에 연결된 패드부(42)와 연결되어, 데이터라인(DL)에 데이터신호를 공급한다.The signal link connected to the gate line GL of the signal link 44 is connected to the pad portion 42 connected to a gate driver (not shown) to supply a gate signal to the gate line GL. A signal link of the signal link 44 connected to the data line DL is connected to a pad unit 42 connected to a data driver (not shown) to supply a data signal to the data line DL.

전원링크(45)는 서로 다른 패드부(42)에 연결되고 상호 이웃하는 신호링크(44) 사이에 형성되는 단일금속패턴을 포함한다. The power supply link 45 includes a single metal pattern that is connected to the different pad portions 42 and is formed between adjacent signal links 44.

즉, 전원링크(45)의 단일금속패턴은 서로 다른 패드부(42)에 연결되고 상호 이웃하는 신호링크(44) 사이를 채우도록, 신호링크(44)보다 넓은 너비로 형성되고, 인접한 신호링크(44)로부터 절연되도록 소정 간격으로 이격된다. That is, the single metal pattern of the power supply link 45 is formed wider than the signal link 44 so as to be connected to the different pad portions 42 and fill each other between the neighboring signal links 44, (44).

이와 같이, 전원링크(45)가 단일금속패턴을 포함하는 경우, 제 1 기판(10) 상의 링크영역(LKA)을 증가시키지 않고서도, 전원링크(45)의 저항을 낮출 수 있는 장점이 있다.As described above, when the power supply link 45 includes a single metal pattern, there is an advantage that the resistance of the power supply link 45 can be lowered without increasing the link area LKA on the first substrate 10. [

한편, 도 2는 실링제(30)가 비표시영역(NA) 중 표시영역(AA)을 둘러싸는 일부뿐만 아니라, 표시영역(AA)에도 대응하도록 형성된 것을 도시하고 있으나, 본원의 일 실시예는 이에 국한되지 않는다.2 shows that the sealing agent 30 is formed so as to correspond not only to a part of the non-display area NA surrounding the display area AA but also to the display area AA. However, in the embodiment of the present invention, But is not limited thereto.

즉, 도 4에 도시한 바와 같이, 액정표시장치(Liquid Crystal Display device: LCD) 등과 같이, 평판표시장치(DP)가 제 1 및 제 2 기판(10, 20) 사이에 주입된 액상재료(예를 들면, 액정(Liquid crystal))를 포함하는 경우, 실링제(30)는 비표시영역(NA) 중 표시영역(AA)을 둘러싸는 일부에만 대응하도록 형성될 수 있다. 실링제(30)는 표시영역(AA)에 대응하지 않고, 비표시영역(NA)의 일부에만 표시영역(AA)을 둘러싸는 형태로 형성될 수 있다.That is, as shown in Fig. 4, when a flat panel display device DP is used as a liquid material (e.g., liquid crystal display device (LCD)) injected between the first and second substrates 10 and 20 For example, a liquid crystal), the sealing agent 30 may be formed so as to correspond only to a part of the non-display area NA surrounding the display area AA. The sealing agent 30 does not correspond to the display area AA and may be formed in a form surrounding the display area AA only in a part of the non-display area NA.

한편, 도 2 및 도 4에 도시된 바와 같이, 실링제(30)는 적어도 비표시영역(NA)의 일부에 표시영역(AA)을 둘러싸는 형태로 형성되고, 링크영역(LKA)의 링크부(43)는 표시영역(AA)의 박막트랜지스터 어레이(41)와 연결되도록 형성된다. 이에, 실링제(30)는 링크부(43)의 적어도 일부와 중첩되며, 특히, 실링제(30)의 외곽은 링크부(43)와 중첩된다. 2 and 4, the sealing agent 30 is formed at least in a part of the non-display area NA so as to surround the display area AA, and the link part LKA of the link part LKA, (43) is formed to be connected to the thin film transistor array (41) of the display area (AA). Thus, the sealing agent 30 overlaps with at least a part of the link portion 43, and in particular, the outer portion of the sealing agent 30 overlaps with the link portion 43.

그리고, 앞서 언급한 바와 같이, 제 1 및 제 2 기판(10, 20) 중 어느 하나가 금속(metal)과 같이 불투명한 재료인 경우, 제 1 및 제 2 기판(10, 20) 사이에 형성된 실링제(30)의 전반적인 도포 상태를 검사하는 것은 사실상 불가능하다.When any one of the first and second substrates 10 and 20 is an opaque material such as a metal, as described above, the seal formed between the first and second substrates 10 and 20 It is practically impossible to check the overall application state of the agent 30.

그러나, 링크부(43)는 소정간격으로 이격된 다수의 링크들(44, 45)을 포함하므로, 실링제(30)와 링크부(43)이 중첩하는 영역에서, 링크들(44, 45) 간의 이격영역을 이용하여, 실링제(30)의 도포 여부는 식별될 수 있다.However, since the link portion 43 includes a plurality of links 44 and 45 spaced apart at a predetermined interval, in the region where the sealant 30 and the link portion 43 overlap, The application of the sealing agent 30 can be identified by using the spacing region between the sealing members.

도 5는 도 2 및 도 4의 I-부분, 즉 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역을 나타낸 평면도이고, 도 6은 도 5의 II-II'를 나타낸 단면도이다.5 is a plan view showing the region where the outer portion of the sealing agent 30 and the link portion 43 overlap, and FIG. 6 is a sectional view taken along line II-II 'of FIG. 5 .

도 5에 도시한 바와 같이, 링크부(43)는 적어도 하나의 패드부(42) 중 어느 하나의 패드부(42A)에 연결된 복수의 신호링크(44A)를 포함한다. 5, the link portion 43 includes a plurality of signal links 44A connected to one of the pad portions 42A of at least one pad portion 42. As shown in Fig.

그리고, 전원링크(45)의 단일금속패턴은 복수의 신호링크(44A) 양측에, 신호링크(44A)로부터 소정 간격으로 이격되도록 형성될 수 있다. The single metal pattern of the power supply link 45 may be formed on both sides of the plurality of signal links 44A and spaced apart from the signal link 44A by a predetermined distance.

그리고, 도 5 및 도 6에 도시한 바와 같이, 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역에서, 복수의 신호링크(44A) 중 상호 이웃하는 두 개의 신호링크(44A) 사이의 최소 간격(SD)은 15㎛ 이상이다. 5 and 6, two mutually adjacent signal links 44A among the plurality of signal links 44A are formed in the region where the outer portion of the sealing agent 30 and the link portion 43 overlap each other, (SD) is 15 占 퐉 or more.

즉, 일반적으로 현미경으로 관측 가능한 너비는 15㎛ 이상인 것으로 알려져 있다. 이에, 상호 이웃한 신호링크(44A)가 15㎛ 이상의 최소 간격(SD)으로 이격되면, 신호링크(44) 간의 이격영역(SD)을 현미경으로 관측함으로써, 실링제(30)의 도포 여부가 검사될 수 있다. That is, it is generally known that the width that can be observed with a microscope is 15 μm or more. Thus, if the mutually adjacent signal links 44A are spaced apart by a minimum distance SD of 15 mu m or more, the separation area SD between the signal links 44 is observed with a microscope to check whether or not the sealing agent 30 is applied. .

또는, 실링제(30)의 외곽과 링크부(43)이 중첩되는 영역에서, 복수의 신호링크(44A) 중 상호 이웃하는 두 개의 신호링크(44A) 사이의 최소 간격(SD)은 50㎛ 이상일 수도 있다. Or the minimum distance SD between the adjacent two signal links 44A among the plurality of signal links 44A in the region where the outer portion of the sealing agent 30 overlaps with the link portion 43 is 50 mu m or more It is possible.

이와 같이 하면, 사람의 육안으로 관측 가능한 너비는 50㎛ 이상인 것으로 알려져 있으므로, 신호링크(44) 간의 이격영역(SD)에 대응한 실링제(30)의 도포 여부를 육안으로도 관측할 수 있어, 실링제(30)의 도포 여부가 더욱 용이하게 검사될 수 있다.Since it is known that the width that can be observed by human eyes is 50 mu m or more, it is possible to visually observe whether or not the sealant 30 corresponding to the spacing region SD between the signal links 44 is applied, The application of the sealing agent 30 can be more easily checked.

더불어, 신호링크(44)의 이격영역(SD)이 과도하게 넓어지면, 그만큼 비표시영역(NA)이 과도하게 넓어지므로, 베젤이 증가될 수 있다. 이에, 신호링크(44)의 이격영역(SD)은 베젤의 너비에 영향을 미치지 않는 범위 이내로 한정됨은 당연하다. In addition, if the spacing distance SD of the signal link 44 is excessively widened, the non-display area NA becomes excessively wider, so that the bezel can be increased. Thus, it is natural that the spacing distance SD of the signal link 44 is limited within a range that does not affect the width of the bezel.

그러나, 실링제(30)의 전반적인 도포 영역에 비해 신호링크(44A) 간의 이격영역은 매우 작다. 즉, 신호링크(44A) 간의 이격영역(SD)을 포함한 실링제(30)의 도포 여부가 검사될 수 있는 영역은 실링제(30)의 전반적인 도포 영역의 약 2.5%에 불과하다.However, the spacing between the signal links 44A is very small compared to the overall coverage of the sealant 30. [ That is, the area where the sealing agent 30 including the spacing region SD between the signal links 44A can be inspected is only about 2.5% of the overall sealing area of the sealing agent 30.

이에, 본원의 다른 일 실시예에 따른 평판표시장치(DP)는 전원배선(45)의 단일금속패턴을 관통하는 적어도 하나의 홀패턴을 더 포함한다.Accordingly, the flat panel display device DP according to another embodiment of the present invention further includes at least one hole pattern penetrating the single metal pattern of the power supply wiring 45. [

도 7은 본원의 다른 일 실시예에 따른 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역을 나타낸 평면도이고, 도 8은 도 7의 III-III'를 나타낸 단면도이다.FIG. 7 is a plan view showing a region where the outer portion of the sealing agent 30 overlaps with the link portion 43 according to another embodiment of the present invention, and FIG. 8 is a sectional view taken along line III-III 'of FIG.

도 7 및 도 8에 도시한 바와 같이, 본원의 다른 일 실시예에 따른 평판표시장치(DP)는 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역에 형성되고, 전원링크(45)의 단일금속패턴을 관통하는 적어도 하나의 홀패턴(HP)을 더 포함한다는 점을 제외하면, 도 1 내지 도 6에 도시한 본원의 일 실시예와 동일하므로, 이하에서는 중복되는 설명을 생략한다.7 and 8, the flat panel display device DP according to another embodiment of the present invention is formed in an area where the outer portion of the sealing agent 30 overlaps the link portion 43, 1 to 6, except that it further includes at least one hole pattern (HP) passing through a single metal pattern of the first and second electrodes 45 and 45, do.

적어도 하나의 홀패턴(HP)은 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역 내에 적어도 일부 배치된다. At least one hole pattern (HP) is disposed at least partially in an area where the outer portion of the sealing agent (30) overlaps with the link portion (43).

각 홀패턴(HP)의 너비(W)는 15㎛ 이상이다. The width W of each hole pattern HP is 15 占 퐉 or more.

앞서 언급한 바와 같이, 현미경으로 관측 가능한 너비는 15㎛ 이상인 것으로 알려져 있다. 이에, 너비(W)가 15㎛ 이상인 홀패턴(HP)을 현미경으로 관측함으로써, 전원링크(45)의 단일금속패턴이 형성된 영역에서도, 홀패턴(HP)에 대응한 실링제(30)의 도포 여부가 검사될 수 있다. As mentioned earlier, the width observable by the microscope is known to be at least 15 탆. By observing the hole pattern HP having a width W of 15 mu m or more with a microscope, it is possible to coat the sealing agent 30 corresponding to the hole pattern HP even in the region where the single metal pattern of the power supply link 45 is formed Can be checked.

또는, 각 홀패턴(HP)의 너비(W)는 50㎛ 이상일 수도 있다.Alternatively, the width W of each hole pattern HP may be 50 탆 or more.

이와 같이 하면, 사람의 육안으로 관측 가능한 너비는 50㎛ 이상인 것으로 알려져 있으므로, 홀패턴(HP)에 대응한 실링제(30)의 도포 여부를 육안으로도 관측할 수 있어, 실링제(30)의 도포 여부가 더욱 용이하게 검사될 수 있다.Thus, it is possible to visually observe whether or not the sealing agent 30 applied to the hole pattern HP is visually observable, because the width observable by human eyes is 50 mu m or more. The application can be more easily checked.

더불어, 홀패턴(HP)의 너비(W)가 과도하게 넓어지면, 그만큼 전원링크(45)의 저항이 커지므로, 단선 불량 등이 발생될 수 있다. 이에, 홀패턴(HP)의 너비는 전원링크(45)의 저항으로 인한 불량이 발생되지 않는 범위 이내로 한정됨은 당연하다.In addition, if the width W of the hole pattern HP is widened excessively, the resistance of the power supply link 45 becomes large, so that a disconnection failure or the like may occur. Therefore, it is natural that the width of the hole pattern HP is limited within a range in which a failure due to the resistance of the power supply link 45 does not occur.

그리고, 각 홀패턴(HP)의 길이(L)는 15㎛~3000㎛의 범위일 수 있다. 이는, 각 홀패턴(HP)의 길이(L)가 15㎛ 미만이면, 홀패턴(HP)에 대응한 실링제(30)의 도포 여부를 관측하기 어려우며, 각 홀패턴(HP)의 길이(L)가 3000㎛를 초과하면, 전원링크(45)의 단선 불량 등이 발생될 우려가 있기 때문이다.The length L of each hole pattern HP may be in the range of 15 mu m to 3000 mu m. If the length L of each hole pattern HP is less than 15 mu m, it is difficult to observe whether or not the sealing agent 30 is applied to the hole pattern HP, and the length L of each hole pattern HP ) Is more than 3000 mu m, there is a possibility that the disconnection of the power supply link 45 or the like may occur.

이러한 각 홀패턴(HP)은 제 1 기판(10)을 노출하도록 형성될 수 있다. 또는, 별도로 도시하고 있지 않으나, 각 홀패턴(HP)은 제 1 기판(10) 상의 투명한 절연막을 노출하도록 형성될 수도 있다.Each of the hole patterns HP may be formed to expose the first substrate 10. Alternatively, although not shown separately, each of the hole patterns HP may be formed to expose a transparent insulating film on the first substrate 10.

이와 같이, 본원의 다른 일 실시예에 따르면, 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역에 교차하고, 적어도 전원링크(45)를 관통하는 적어도 하나의 홀패턴(HP)을 더 포함함으로써, 각 홀패턴(HP)에 대응한 실링제(30)의 도포 여부가 더 검사될 수 있다. 이에, 실링제(30)의 도포 여부가 검사될 수 있는 영역은 실링제(30)의 전반적인 도포 영역의 약 25.7%가 되어, 일 실시예에 비해 약 23.2% 증가될 수 있다.As described above, according to another embodiment of the present invention, at least one hole pattern HP crossing the area where the outer portion of the sealing agent 30 overlaps the link portion 43 and at least through the power supply link 45, It is possible to further check whether or not the sealing agent 30 corresponding to each hole pattern HP is applied. Thus, the region where the sealing agent 30 can be inspected is about 25.7% of the overall sealing area of the sealing agent 30, which can be increased by about 23.2% compared to the embodiment.

그러므로, 실링제(30)의 도포 여부를 검사함에 있어, 검사의 정확도가 증가하므로, 평판표시장치의 신뢰도 및 수율이 더욱 향상될 수 있다. Therefore, in checking whether or not the sealing agent 30 is applied, the accuracy of the inspection increases, so that the reliability and yield of the flat panel display device can be further improved.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of.

DP: 평판표시장치 AA: 표시영역
NA: 비표시영역
10: 제 1 기판 20: 제 2 기판
30: 실링제 40: 셀 어레이
41: 박막트랜지스터 어레이
42, 42A: 패드부 43: 링크부
44, 44A: 신호링크 45: 전원링크
PDA: 패드영역 LKA: 링크영역
GL: 게이트라인 DL: 데이터라인
TFT: 박막트랜지스터 SD: 신호링크 사이의 최소간격
HP: 홀패턴 W, L: 홀패턴의 너비 및 길이DP: Flat panel display device AA: Display area
NA: non-display area
10: first substrate 20: second substrate
30: Sealing 40: Cell array
41: thin film transistor array
42, 42A: pad portion 43: link portion
44, 44A: signal link 45: power link
PDA: Pad area LKA: Link area
GL: gate line DL: data line
TFT: Thin film transistor SD: Minimum distance between signal links
HP: Hole pattern W, L: Width and length of hole pattern

Claims (10)

화상이 표시되는 표시영역과 그 외곽인 비표시영역을 포함하는 평판표시장치에 있어서,
상호 대향하는 제 1 및 제 2 기판;
상기 제 1 및 제 2 기판을 합착하도록, 상기 제 1 및 제 2 기판 사이에 형성되고, 적어도 상기 비표시영역 중 상기 표시영역을 둘러싸는 일부에 대응하는 실링제; 및
상기 제 1 기판 상에 형성되는 셀 어레이를 포함하고,
상기 셀 어레이는,
상기 표시영역에 대응하여 복수의 화소영역을 정의하고, 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하는 박막트랜지스터 어레이;
상기 비표시영역 중 패드영역에 대응하여 형성되고, 외부 회로와 접속되는 적어도 하나의 패드부; 및
상기 비표시영역 중 링크영역에 대응하여 형성되고, 상기 박막트랜지스터 어레이와 상기 각 패드부 사이를 연결하는 링크들을 포함하는 링크부를 포함하고,
상기 실링제의 외곽과 상기 링크부가 중첩하는 영역에서, 상기 링크부의 링크들 중 상호 이웃하는 두 개의 링크 사이의 최소간격은 15㎛ 이상인 평판표시장치.A flat panel display comprising a display area for displaying an image and a non-display area outside the display area,
First and second substrates facing each other;
A sealing agent formed between the first and second substrates so as to adhere the first and second substrates and corresponding to a part of at least the non-display area surrounding the display area; And
And a cell array formed on the first substrate,
The cell array includes:
A thin film transistor array defining a plurality of pixel regions corresponding to the display region and including a plurality of thin film transistors corresponding to the plurality of pixel regions;
At least one pad portion corresponding to a pad region of the non-display region and connected to an external circuit; And
And a link portion formed corresponding to the link region of the non-display region, the link portion including links connecting the thin film transistor array and the respective pad portions,
Wherein a minimum distance between two neighboring links among the links of the link portion in an area where the seal portion overlaps with the link portion is 15 占 퐉 or more. 제 1 항에 있어서,
상기 실링제의 외곽과 상기 링크부가 중첩하는 영역에서, 상기 링크부의 링크들 중 상호 이웃하는 두 개의 링크 사이의 최소간격은 50㎛ 이상인 평판표시장치.The method according to claim 1,
Wherein a minimum interval between two neighboring links among the links of the link portion in an area where the seal portion overlaps with the link portion is 50 m or more. 제 1 항에 있어서,
상기 박막트랜지스터 어레이는
상기 복수의 화소영역을 정의하도록, 상기 표시영역에 상호 교차하여 형성되는 게이트라인과 데이터라인을 더 포함하고,
상기 복수의 박막트랜지스터 각각은 상기 게이트라인과 데이터라인 사이의 교차영역에 형성되며,
상기 링크부는
상기 게이트라인과 데이터라인 중 어느 하나의 신호라인에 연결되는 신호링크; 및
상기 박막트랜지스터 어레이에 전원을 공급하는 전원링크를 포함하며,
상기 전원링크는, 서로 다른 패드부에 연결되고 상호 이웃하는 두 개의 신호링크 사이에, 상기 두 개의 신호링크로부터 15㎛ 이상의 간격으로 이격되고, 상기 두 개의 신호링크 각각보다 넓은 너비로 형성된 단일금속패턴을 포함하는 평판표시장치.The method according to claim 1,
The thin film transistor array
Further comprising a gate line and a data line crossing each other in the display area to define the plurality of pixel areas,
Wherein each of the plurality of thin film transistors is formed in a crossing region between the gate line and the data line,
The link portion
A signal link connected to a signal line of any one of the gate line and the data line; And
And a power supply link for supplying power to the thin film transistor array,
Wherein the power supply link comprises a single metal pattern formed at a distance greater than 15 占 퐉 apart from the two signal links and spaced apart from each of the two signal links, And the flat panel display device. 제 3 항에 있어서,
상기 실링제의 외곽과 상기 링크부가 중첩하는 영역에서, 상기 전원링크의 상기 단일금속패턴은 상기 두 개의 신호링크 각각으로부터 50㎛ 이상의 간격으로 이격되는 평판표시장치.The method of claim 3,
Wherein the single metal pattern of the power supply link is spaced apart from each of the two signal links by an interval of 50 mu m or more in a region where the outer portion of the sealing agent overlaps with the link portion. 제 3 항에 있어서,
상기 실링제의 외곽과 상기 링크부가 중첩하는 영역에 형성되고, 상기 전원링크의 상기 단일금속패턴을 관통하는 적어도 하나의 홀패턴을 더 포함하는 평판표시장치.The method of claim 3,
Further comprising at least one hole pattern formed in an area where the seal member overlaps with an outer portion of the link portion and penetrates the single metal pattern of the power supply link. 제 5 항에 있어서,
상기 각 홀패턴의 너비는 15㎛ 이상인 평판표시장치.6. The method of claim 5,
And each of the hole patterns has a width of 15 mu m or more. 제 5 항에 있어서,
상기 각 홀패턴의 너비는 50㎛ 이상인 평판표시장치.6. The method of claim 5,
Wherein the width of each of the hole patterns is 50 mu m or more. 제 5 항에 있어서,
상기 각 홀패턴의 길이는 15-3000㎛인 평판표시장치.6. The method of claim 5,
Wherein each of the hole patterns has a length of 15 to 3000 mu m. 제 5 항에 있어서,
상기 각 홀패턴은 상기 제 1 기판을 노출하도록 형성되는 평판표시장치.6. The method of claim 5,
Wherein each of the hole patterns is formed to expose the first substrate. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 실링제는 상기 표시영역에 더 대응하는 평판표시장치.10. The method according to any one of claims 1 to 9,
Wherein the sealing agent further corresponds to the display region.
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