KR20150073620A - Semiconductor package decreasable size - Google Patents

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KR20150073620A
KR20150073620A KR1020130161538A KR20130161538A KR20150073620A KR 20150073620 A KR20150073620 A KR 20150073620A KR 1020130161538 A KR1020130161538 A KR 1020130161538A KR 20130161538 A KR20130161538 A KR 20130161538A KR 20150073620 A KR20150073620 A KR 20150073620A
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semiconductor package
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KR1020130161538A
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권혁동
박성범
조정수
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엘에스파워세미텍 주식회사
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Abstract

The present invention relates to a semiconductor package capable of reducing a size thereof. The semiconductor package includes a semiconductor device which is supported on a frame, a lead frame which is connected to the semiconductor device by a bonding wire, and a passivation part which completely surrounds the frame, the semiconductor device and the bonding wire, and surrounds a part of the lead frame. Manufactured is the semiconductor package with a small size in comparison with an existing semiconductor package with a horizontal arrangement, capable of sufficiently securing an insulation distance between the adjacent lead frames by arranging the adjacent lead frames with different heights on the lateral view of the passivation part.

Description

소형화가 가능한 반도체 패키지{Semiconductor package decreasable size}Semiconductor package decreasable size "

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 리드프레임의 구조를 변경하여 절연거리를 충분히 확보하면서 반도체 패키지의 크기를 줄일 수 있도록 한 소형화가 가능한 반도체 패키지에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of reducing the size of a semiconductor package while sufficiently securing an insulation distance by changing the structure of a lead frame.

일반적으로, 리드프레임은 반도체소자와 외부 회로를 전기적으로 연결시켜주는 기능을 하고, 와이어로 반도체소자와 전기적으로 연결된다. 또한, 리드프레임은 동일한 크기인 반도체소자 중 집적도가 높을수록 더 많은 수가 연결된다. 이 리드프레임은 반도체소자와 함께 반도체 패키지를 구성한다.Generally, the lead frame functions to electrically connect a semiconductor element and an external circuit, and is electrically connected to a semiconductor element by a wire. Further, the higher the degree of integration among the semiconductor elements of the same size, the larger the number of leads is connected. The lead frame constitutes a semiconductor package together with a semiconductor element.

이러한 종래의 통상적인 반도체 패키지는 도 1a 내지 도 1c에 도시된 바와 같이, 프레임(11)에 지지된 반도체소자(10), 반도체소자(10)와 본딩와이어(12)로 전기적 연결된 다수의 리드프레임(13) 및, 프레임(11), 반도체소자(10), 본딩와이어(12)와 리드프레임(13)이 내부에 위치하도록 형성된 패시베이션(14) 등을 구비하여 이루어진다. 1A to 1C, a conventional semiconductor package of this type includes a semiconductor element 10 supported on a frame 11, a plurality of lead frames 12 electrically connected to the semiconductor element 10 and a bonding wire 12, And a passivation 14 formed so that the frame 11, the semiconductor element 10, the bonding wire 12 and the lead frame 13 are positioned inside.

여기서, 상호 이웃한 리드프레임(13)은 반도체의 정격에 따라 공간거리(clearance) 및 연면거리(creepage)의 절연거리가 확보되어야 한다. 이때, 공간거리는 공간에서 이웃한 리드프레임(13)들의 가장 가까운 거리를 지칭하고, 연면거리는 이웃한 리드프레임(13) 사이의 반도체 패키지 표면상 가장 가까운 거리를 지칭한다. Here, mutual neighboring lead frames 13 should have an insulation distance of clearance and creepage according to the rating of the semiconductor. Here, the clearance distance refers to the closest distance of the adjacent lead frames 13 in space, and the creepage distance refers to the closest distance on the surface of the semiconductor package between adjacent lead frames 13.

이들 거리는 정격이 높을수록 더 넓은 절연거리를 필요로 하고, 집적도가 높을수록 더 많은 수의 리드프레임(13)이 요구되며, 따라서 리드프레임(13)의 개수와 리드프레임(13)들 간의 절연거리(W1)에 의해 반도체 패키지의 크기가 정해진다. The larger the distance, the wider the insulation distance is required. The higher the integration degree, the larger the number of lead frames 13 required. Therefore, the number of lead frames 13 and the insulation distance between the lead frames 13 The size of the semiconductor package is determined by the wafer W1.

이러한 리드프레임(13)의 개수와 절연거리를 확보하면서 반도체 패키지의 크기를 축소하면서 집적도를 더욱 향상시킬 수 있는 기술 개발이 요구되는 실정이다.
It is required to develop a technology that can further improve the degree of integration while reducing the size of the semiconductor package while ensuring the number of the lead frames 13 and the insulation distance.

KR2012-0010044 1010

상기된 요구를 해소하기 위해 안출된 본 발명은, 리드프레임의 일측부를 굴절시키면서 이웃한 리드프레임들의 배치 높이를 달리함으로써, 리드프레임들이 측면상 지그재그형상으로 배치되어 상호 간의 절연거리를 충분히 확보할 수 있도록 한 소형화가 가능한 반도체 패키지를 제공함에 그 목적이 있다.
The present invention, which is devised to solve the above-mentioned problems, differs in the arrangement height of neighboring lead frames while refracting one side of the lead frame, so that the lead frames are arranged in a zigzag shape on the side, The present invention has been made in view of the above problems.

상기 목적을 달성하기 위한 본 발명에 따른 소형화가 가능한 반도체 패키지는, 반도체 패키지에 있어서, 프레임에 지지된 반도체소자; 반도체소자와 본딩와이어에 의해 연결된 리드프레임; 프레임과 반도체소자와 본딩와이어를 완전 포위하면서 리드프레임의 일부위를 포위한 패시베이션;을 포함하고, 패시베이션의 측면에서 보면, 상호 인접한 리드프레임들의 높이를 달리하여 배치된 것을 특징으로 한다. According to an aspect of the present invention, there is provided a semiconductor package capable of miniaturization, the semiconductor package comprising: a semiconductor element supported on a frame; A lead frame connected by a semiconductor element and a bonding wire; And a passivation encircling a part of the lead frame while completely surrounding the frame, the semiconductor element, and the bonding wire. The passivation is characterized in that the lead frames are arranged at mutually different heights.

여기서, 리드프레임은 와이어 본딩되는 일측부가 하향 굴절하여 형성된 굴절부와, 굴절부에서 연장된 평평부 및, 평평부에서 연장되어 외부 회로와 접속하는 경사부를 구비한 업셋 리드프레임을 포함하는 것을 특징으로 한다. The lead frame includes a refracting portion formed by refracting one side of the lead frame to be wire-bonded, a flat portion extending from the refracting portion, and an upset lead frame extending from the flat portion and having an inclined portion connected to an external circuit do.

또한, 리드프레임은 와이어 본딩되는 일측부가 상향 굴절하여 형성된 굴절부와, 굴절부에서 연장된 평평부 및, 평평부에서 연장되어 외부 회로와 접속하는 경사부를 구비한 다운셋 리드프레임을 더 포함하는 것을 특징으로 한다. Further, the lead frame may further include a refracting portion formed by upward refraction of one side of the lead frame, a flat portion extending from the refracting portion, and a downset lead frame extending from the flat portion and having an inclined portion connected to an external circuit .

또한, 리드프레임은 와이어 본딩되는 평평부 및, 평평부에서 연장되어 외부 회로와 접속하는 경사부를 구비한 일반 리드프레임을 더 포함하고, 업셋 리드프레임, 다운셋 리드프레임 및 일반 리드프레임들 중 2개 이상이 순차 또는 역순으로 연속 또는 교번으로 배치된 것을 특징으로 한다. The lead frame further includes a flat portion to be wire-bonded and a common lead frame extending from the flat portion and having an inclined portion to be connected to an external circuit, wherein two of the upset lead frame, the down set lead frame, Or more are arranged successively or alternately in a sequential or reverse order.

그리고, 업셋 리드프레임과 다운셋 리드프레임의 굴절부의 본딩와이어와 접속하는 위치 및, 업셋 리드프레임의 굴절부 또는 다운셋 리드프레임의 굴절부와 일반 리드프레임의 평평부의 본딩와이어와 접속하는 위치는 유사한 것을 특징으로 한다. The positions of connecting the upset lead frame and the bonding wire of the refraction portion of the downsided lead frame and the position of connecting the refraction portion of the upset lead frame or the refraction portion of the downset lead frame and the bonding wire of the flat portion of the common lead frame are similar .

여기서, 상호 인접한 리드프레임들은 평평부의 길이를 다르게 하여 패시베이션의 측면에서 보면, 인접한 리드프레임들 경사부의 위치가 다른 것을 특징으로 한다. Here, the adjacent lead frames are different in the length of the flat portion, so that the positions of the inclined portions of the adjacent lead frames are different from each other in terms of passivation.

또한, 업셋 리드프레임 및 다운셋 리드프레임은 양측부에 굴절부를 형성하여 제작하고, 일측 굴절부는 와이어 본딩 하며, 타측 굴절부 및 경사부 일부는 외부 회로와의 스탠드오프 높이에 따라 절단된 것을 특징으로 한다. The upset lead frame and the down-set lead frame are fabricated by forming refracting portions on both sides, one side refracting portion is wire-bonded, and the other refracting portion and the sloping portion are cut according to the standoff height with the external circuit do.

그리고, 반도체 패키지에 히트싱크가 장착된 경우, 평평부와 히트싱크의 돌출형성된 상부 간의 거리가 정격에 따른 절연거리를 확보하기 위해 히트싱크의 돌출된 상부의 두께(t2)를 감소시키고, 패시베이션의 일단보다 히트싱크의 일단이 일정 폭(W)만큼 안쪽으로 위치하도록 히트싱크를 배치하거나 너비를 감소시키는 것을 특징으로 한다.
When the heat sink is mounted on the semiconductor package, the thickness t2 of the protruding upper portion of the heat sink is reduced to secure an insulation distance according to the distance between the flat portion and the protruded upper portion of the heat sink, And the heat sink is disposed or the width thereof is reduced such that one end of the heat sink is positioned inside by a predetermined width W than the other end.

상기된 바와 같이 본 발명에 따르면, 리드프레임의 일측부 형상을 업셋 또는 다운셋으로 변경하고, 이들 리드프레임을 반도체 패키지의 제작에 적용함으로써, 이웃한 리드프레임들 간의 절연거리가 더욱 넓어지는 효과가 있다. As described above, according to the present invention, by changing the shape of one side of the lead frame to an upset or a downset, and applying these lead frames to the fabrication of a semiconductor package, the effect of widening the insulation distance between neighboring lead frames have.

그리고, 업셋 또는 다운셋 리드프레임을 상,하의 지그재그 형태로 배열함으로써, 평면상 리드프레임들 간의 간격은 좁아지지만 실제 절연거리는 충분히 확보할 수 있기 때문에 수평배열인 종래보다 더 작은 크기의 반도체 패키지를 제작할 수 있는 효과가 있다.
By arranging the upset or down-set lead frames in a zigzag fashion on both the upper and lower sides, the gap between the planar lead frames becomes narrower, but the actual insulation distance can be sufficiently secured. There is an effect that can be.

본 명세서에서 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 안된다.
도 1a 내지 도 1c는 종래의 반도체 패키지가 개략적으로 도시된 내부 측면도, 외부 사시도 및 외부 측면도이다.
도 2는 본 발명의 바람직한 실시 예에 따른 반도체 패키지의 내부가 개략적으로 도시된 측단면도이다.
도 3은 도 2의 외부 사시도이다.
도 4는 도 2의 외부 측면도이다.
도 5는 도 2에 도시된 리드프레임의 런너 일부가 도시된 사시도이다.
도 6 및 도 7은 도 2의 실시 예이다.
도 8은 도 3에 도시된 반도체 패키지에 히트싱크가 장착된 사시도이다. BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are incorporated in and constitute a part of the specification, illustrate preferred embodiments of the invention and, together with the description, serve to further the understanding of the technical idea of the invention, It should not be interpreted.
1A to 1C are an inner side view, an outer perspective view, and an outer side view, respectively, schematically showing a conventional semiconductor package.
2 is a side cross-sectional view schematically illustrating the inside of a semiconductor package according to a preferred embodiment of the present invention.
Figure 3 is an external perspective view of Figure 2;
Figure 4 is an exterior side view of Figure 2;
5 is a perspective view showing a part of the runner of the lead frame shown in Fig.
Figs. 6 and 7 show the embodiment of Fig. 2. Fig.
8 is a perspective view of the semiconductor package shown in FIG. 3 with a heat sink mounted thereon.

이하에서는 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있도록 바람직한 실시예를 상세하게 설명한다. 다만, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the detailed description of known functions and configurations incorporated herein will be omitted when it may unnecessarily obscure the subject matter of the present invention.

<구성><Configuration>

도 2는 본 발명의 바람직한 실시 예에 따른 반도체 패키지의 내부가 개략적으로 도시된 측단면도이고, 도 3은 도 2의 외부 사시도이며, 도 4는 도 2의 외부 측면도이고, 도 5는 도 2에 도시된 리드프레임의 런너 일부가 도시된 사시도이다. 2 is an external perspective view of FIG. 2, FIG. 4 is an external side view of FIG. 2, and FIG. 5 is a cross-sectional view of the semiconductor package according to a preferred embodiment of the present invention. A part of the runner of the lead frame shown is a perspective view.

본 발명에 따른 소형화가 가능한 반도체 패키지는 도 1에 도시된 바와 같이, 프레임(110)에 지지되어 전기적으로 연결된 반도체소자(100), 이 반도체소자(100)와 본딩와이어(120)에 의해 전기적으로 연결된 리드프레임(130) 및, 프레임(110)과 반도체소자(100)와 본딩와이어(120)를 완전 포위하면서 리드프레임(130)의 일부위를 포위한 패시베이션(140)을 포함하여 이루어진다. 1, a semiconductor package capable of downsizing according to the present invention includes a semiconductor element 100 supported by and electrically connected to a frame 110, electrically connected to the semiconductor element 100 by a bonding wire 120, And a passivation 140 surrounding a part of the lead frame 130 while completely surrounding the frame 110 and the semiconductor element 100 and the bonding wire 120. [

프레임(110)은 통상적으로 패키지 기판((IC substrate)으로 지칭될 수 있다. 이 프레임(110)은 반도체소자(100)와 전기적으로 연결되면서 반도체소자(100)를 지지한다. The frame 110 is typically referred to as an IC substrate. The frame 110 is electrically connected to the semiconductor device 100 to support the semiconductor device 100.

반도체소자(100)는 소정의 프레임(110)에 의해 지지되도록 배치된다. 이 반도체소자(100)는 반도체의 전기 전도 특성을 이용한 장치로서, 단자의 수에 따라 2단자 소자, 3단자 소자, 다단자 소자 등으로 분류될 수 있다. 또한, 반도체소자(100)는 전기전자부품으로 작동할 수 있도록 패키징된다. 이때, 패키징은 반도체소자(100)에 필요한 전력을 공급하고, 반도체소자(100) 간의 신호를 연결하고, 반도체소자(100)에서 발생하는 열을 방출시키고, 자연적, 화학적, 물리적, 열적 환경 변화로부터 반도체소자(100)를 보호하기 위한 것이다. The semiconductor element 100 is arranged to be supported by a predetermined frame 110. This semiconductor device 100 is an apparatus that utilizes the electrical conduction characteristics of a semiconductor and can be classified into a 2-terminal device, a 3-terminal device, and a multi-terminal device depending on the number of terminals. Further, the semiconductor element 100 is packaged so as to operate as an electric / electronic part. At this time, the packaging supplies power required for the semiconductor device 100, connects signals between the semiconductor devices 100, emits heat generated from the semiconductor device 100, and generates heat from natural, chemical, So as to protect the semiconductor device 100.

본딩와이어(120)는 반도체소자(100)와 리드프레임(130)을 전기적으로 연결해주는 도선이다. 이 본딩와이어(120)는 일단부가 반도체소자(100)와 접속되고, 타단부가 리드프레임(130)의 일단부와 접속하도록 연결된다. The bonding wire 120 is a lead that electrically connects the semiconductor element 100 and the lead frame 130. One end of the bonding wire 120 is connected to the semiconductor element 100 and the other end of the bonding wire 120 is connected to one end of the lead frame 130.

리드프레임(130)은 반도체소자(100)와 외부 회로를 전기적으로 연결하고, 반도체 패키지를 전자회로기판(미도시)에 고정시켜 주는 버팀대 역할을 한다. 이 리드프레임(130)은 반도체소자(100)의 집적도를 높이려면 개수가 많아야 한다. The lead frame 130 electrically connects the semiconductor device 100 to an external circuit and serves as a brace for fixing the semiconductor package to an electronic circuit board (not shown). In order to increase the degree of integration of the semiconductor element 100, the lead frame 130 must have a large number.

따라서, 본 발명에서의 리드프레임(130)은 와이어 본딩되는 일부위가 하향 굴절된 형태이면서 인접한 리드프레임(130)보다 상측에 배치되는 업셋 리드프레임(131) 및, 와이어 본딩되는 일부위가 상향 굴절된 형태이면서 인접한 리드프레임(130)보다 하측에 배치되는 다운셋 리드프레임(132)을 포함한다. 여기서, 업셋 리드프레임(131)과 다운셋 리드프레임(132)을 설명하기 위해 편의상 굴절부(134), 평평부(135) 및 경사부(136)로 구분하여 설명한다. Therefore, the lead frame 130 according to the present invention includes an upset lead frame 131, which is a wire-bonded part of the upper part of which is downwardly refracted and is disposed above the adjacent lead frame 130, And a down-set lead frame 132 disposed below the adjacent lead frame 130. The lead- Here, the refit portion 134, the flat portion 135, and the slope portion 136 will be separately described for the sake of explanation of the upset lead frame 131 and the downset lead frame 132. FIG.

먼저, 업셋 리드프레임(131)은 도 2 내지 도 5에서 보는 바와 같이, 양측부가 하향으로 굴절되어 굴절부(134)를 이룬다. 이러한 업셋 리드프레임(131)의 일측 굴절부(134)는 인접하여 와이어 본딩된 다운셋 리드프레임(132)의 일측 굴절부(134)와 대략 동일한 높이가 되도록 배치된다. 물론, 업셋 리드프레임(131)의 일측 굴절부(134)는 패시베이션(140)에 매립되어 본딩와이어(120)을 매개로 반도체소자(100)와 전기적으로 연결된다. 그리고, 업셋 리드프레임(131)의 타측 굴절부(134)는 인쇄회로기판(미도시)과의 스탠드오프(standoff) 높이에 따라 절단된다. First, as shown in FIGS. 2 to 5, the upset lead frame 131 is bent downward to form a refracting portion 134. One of the refraction portions 134 of the upset lead frame 131 is disposed so as to be approximately flush with one refraction portion 134 of the adjacent down-line-leaded downset lead frame 132. Of course, the one-side refraction portion 134 of the upset lead frame 131 is embedded in the passivation 140 and electrically connected to the semiconductor device 100 via the bonding wire 120. The other side refracting portion 134 of the upset lead frame 131 is cut according to the standoff height with the printed circuit board (not shown).

따라서, 업셋 리드프레임(131)은 패시베이션(140)으로부터 외부로 노출된 평평부(135)의 높이가 인접된 다운셋 리드프레임(132)의 평평부(135)의 높이보다 더 높게 위치하도록 배치된다. 이러한 배치를 통해 업셋 리드프레임(131)과 인접한 다운셋 리드프레임(132) 간의 절연거리(W2)를 충분히 확보하고, 동일 높이의 업셋 리드프레임(131)들 간의 간격은 좁아질 수 있으며, 이로 인해 반도체 패키지의 크기를 축소하여 소형화할 수 있다. The upset lead frame 131 is disposed such that the height of the flat portion 135 exposed to the outside from the passivation 140 is higher than the height of the flat portion 135 of the adjacent down set lead frame 132 . With this arrangement, it is possible to sufficiently secure the insulation distance W2 between the upset lead frame 131 and the adjacent down set lead frame 132, and the gap between the upset lead frames 131 of the same height can be narrowed, The size of the semiconductor package can be reduced and miniaturized.

또한, 다운셋 리드프레임(132)은 도 2 내지 도 5에서 보는 바와 같이, 양측부가 상향으로 굴절되어 굴절부(134)를 이룬다. 이 다운셋 리드프레임(132)의 일측 굴절부(134)는 인접하여 와이어 본딩된 업셋 리드프레임(131)의 일측 굴절부(134)와 대략 동일한 높이가 되도록 배치되고, 이 다운셋 리드프레임(132)의 일측 굴절부(134)는 패시베이션(140)에 매립되어 본딩와이어(120)를 매개로 반도체소자(100)와 전기적으로 연결된다. 이때, 다운셋 리드프레임(132)의 타측 굴절부(134)와 경사부(136)의 일부는 인쇄회로기판과의 스탠드오프 높이에 따라 절단된다. Further, as shown in FIGS. 2 to 5, the down-set lead frame 132 is bent upward to form the refracting portion 134. One refracting portion 134 of the downset lead frame 132 is disposed to be substantially flush with the one refracting portion 134 of the upset lead frame 131 that is wire-bonded adjacent to the down refracting portion 132, Is embedded in the passivation 140 and is electrically connected to the semiconductor device 100 via the bonding wire 120. [ At this time, the other-side refracting portion 134 and the portion of the inclined portion 136 of the down-set lead frame 132 are cut according to the stand-off height with the printed circuit board.

그러므로, 다운셋 리드프레임(132)은 패시베이션(140)으로부터 외부에 노출된 평평부(135)의 높이가 인접한 업셋 리드프레임(131)의 평평부(135)의 높이보다 더 낮게 위치하도록 배치된다. 따라서, 다운셋 리드프레임(132)과 인접한 업셋 리드프레임(131) 간의 절연거리(W2)가 충분히 확보되고, 동일 높이의 다운셋 리드프레임(132)들 간의 간격은 좁아질 수 있으며, 이로 인해 반도체 패키지의 크기를 축소하여 소형화할 수 있다. The downset lead frame 132 is disposed so that the height of the flat portion 135 exposed to the outside from the passivation 140 is lower than the height of the flat portion 135 of the adjacent upset lead frame 131. [ Therefore, the insulation distance W2 between the downsided lead frame 132 and the adjacent upset lead frame 131 can be sufficiently secured, and the distance between the downsided lead frames 132 of the same height can be narrowed, The size of the package can be reduced and the size can be reduced.

한편, 도 4에서와 같이 업셋 리드프레임(131)과 다운셋 리드프레임(132)의 평평부(135)들 간의 상하 높이는 좁게 형성되고, 경사부(136)들 간의 간격은 넓게 형성된다. 또한, 업셋 리드프레임(131)과 다운셋 리드프레임(132)의 평평부(135)의 길이를 달리하여 업셋 리드프레임(131)과 다운셋 리드프레임(132)의 경사부(136)의 위치를 다르게 함으로써, 이들 간의 간격을 충분히 넓힐 수 있다. 이를 통해 이웃한 업셋 리드프레임(131) 및 다운셋 리드프레임(132) 간의 절연거리(W2)를 충분히 확보하면서 반도체 패키지의 크기를 더욱 축소할 수 있다. 4, the up-and-down height between the upset lead frame 131 and the flat portions 135 of the down-set lead frame 132 is narrow and the gap between the slopes 136 is wide. The positions of the upset lead frame 131 and the inclined portion 136 of the downset lead frame 132 may be changed by varying the lengths of the upset lead frame 131 and the flat portion 135 of the downset lead frame 132 By making them different, the interval between them can be sufficiently broadened. The size of the semiconductor package can be further reduced while securing sufficient insulation distance W2 between the adjacent upset lead frame 131 and the downset lead frame 132. [

그리고, 업셋 리드프레임(131) 또는 다운셋 리드프레임(132) 일측부의 굴절된 각도가 더 클수록 패시베이션(140)으로부터 외부로 노출된 위치는 주위의 리드프레임(130)의 그 위치보다 더 높거나 더 낮게 위치될 수 있다. 이는 도 4d에서의 업셋 리드프레임(131)과 다운셋 리드프레임(132)의 평평부(135)들 간의 상하 높이를 넓게 할 수 있고, 궁극적으로 상호 이웃한 업셋 리드프레임(131)과 다운셋 리드프레임(132) 간의 절연거리(W2)를 더욱 넓힐 수 있음을의미한다. The larger the refracted angle of the upper side of the upset lead frame 131 or the lower set lead frame 132, the higher the position exposed to the outside from the passivation 140 than the position of the surrounding lead frame 130 Can be located lower. This can increase the vertical height between the upset lead frame 131 and the flat portions 135 of the downset lead frame 132 in Fig. 4D and ultimately increase the height between the upset lead frame 131 and the downset lead Which means that the insulation distance W2 between the frames 132 can be further widened.

또한, 업셋 리드프레임(131)이나 다운셋 리드프레임(132)은 도 5에서와 같이 동일하게 제작되어 굴절된 방향을 달리하여 와이어 본딩함으로써 구분하여 사용할 수 있다. 5, the upset lead frame 131 or the downset lead frame 132 may be divided and used by being wire-bonded with different directions of refraction.

패시베이션(140)은 반도체소자(100), 반도체소자(100)를 지지하는 프레임(110), 본딩와이어(120)가 내부에 위치되도록 하고, 업셋 리드프레임(131)과 다운셋 리드프레임(132)의 일측 굴절부(134)가 내부에 위치되도록 하여 이들 간의 전기적 연결을 외부로부터 보호하는 보호막을 지칭한다. 이 패시베이션(140)은 우수한 내열특성, 절연특성, 내화학성, 기계적 물성 등을 가진 재료가 이용된다. 패시베이션(140)의 재료로는 에폭시 소재 등이 이용될 수 있다.
The passivation 140 may be formed by placing the semiconductor element 100, the frame 110 supporting the semiconductor element 100 and the bonding wire 120 in the interior of the upper set lead frame 131 and the downset lead frame 132, And one side refracting portion 134 of the light shielding film 134 is positioned inside to protect the electrical connection therebetween from the outside. This passivation 140 is made of a material having excellent heat resistance characteristics, insulation characteristics, chemical resistance, mechanical properties, and the like. As the material of the passivation 140, an epoxy material or the like may be used.

<실시 예><Examples>

도 6 및 도 7은 도 2의 실시 예이이다. Figures 6 and 7 are the embodiment of Figure 2.

도 6 및 도 7의 실시 예는 업셋 리드프레임(131)과 일반 리드프레임(133) 간의 결합구조 및, 다운셋 리드프레임(132)과 일반 리드프레임(133) 간의 결합구조를 설명한다. 6 and 7 illustrate a coupling structure between the upset lead frame 131 and the common lead frame 133 and a coupling structure between the down set lead frame 132 and the common lead frame 133. FIG.

먼저, 도 6의 실시 예를 보면, 업셋 리드프레임(131)과 일반 리드프레임(133)을 이용한 배치로, 패시베이션(140)의 높이 측면에서 보면, 일반 리드프레임(133)을 낮게 위치시키고, 업셋 리드프레임(131)을 높게 위치시킨다. 다만, 업셋 리드프레임(131)의 굴절부(134)로 인해 업셋 리드프레임(131)과 일반 리드프레임(133)의 와이어 본딩된 높이는 대략 유사하다. 6, the general lead frame 133 is placed at a lower position in terms of the height of the passivation 140 by the arrangement using the upset lead frame 131 and the common lead frame 133, The lead frame 131 is positioned high. However, due to the refraction portion 134 of the upset lead frame 131, the wire-bonded height of the upset lead frame 131 and the general lead frame 133 is substantially similar.

또한, 업셋 리드프레임(131)과 일반 리드프레임(133)의 평평부(135)의 길이를 달리하여 업셋 리드프레임(131)과 다운셋 리드프레임(132)의 경사부(136)의 위치를 다르게 함으로써, 이들 간의 절연겨리를 충분히 넓힐 수 있게 배치된다. The length of the upright lead frame 131 and the flat portion 135 of the common lead frame 133 are different so that the positions of the upset lead frame 131 and the downward lead frame 132 are different from each other So that the insulator between them can be sufficiently widened.

한편, 도 7의 실시 예를 보면, 다운셋 리드프레임(132)과 일반 리드프레임(133)을 이용한 배치로, 패시베이션(140)의 높이 측면에서 설명하자면, 다운셋 리드프레임(132)을 낮게 배치하고, 일반 리드프레임(133)을 높게 배치한다. 이때, 다운셋 리드프레임(132)의 굴절부(134)로 인해 다운셋 리드프레임(132)과 일방 리드프레임(130)의 와이어 본딩된 높이는 대략 유사하다. 7, the lower set lead frame 132 and the common lead frame 133 may be arranged in a manner that the lower set lead frame 132 is arranged at a lower level in terms of the height of the passivation 140 And the common lead frame 133 is arranged at a high height. At this time, the wire-bonded height of the downset lead frame 132 and the one-lead frame 130 is substantially similar due to the refraction portion 134 of the downset lead frame 132.

마찬가지로, 다운셋 리드프레임(132)과 일반 리드프레임(133)의 평평부(135)의 길이를 달리하여 업셋 리드프레임(131)과 다운셋 리드프레임(132)의 경사부(136)의 위치를 다르게 함으로써, 이들 간의 절연거리(W2)를 충분히 확보할 수 있게 배치된다. The position of the inclined portion 136 of the upset lead frame 131 and the downset lead frame 132 may be changed by varying the length of the flat portion 135 of the downset lead frame 132 and the general lead frame 133 So that the insulating distance W2 between them can be sufficiently secured.

그리고, 도면에 도시되지는 않았지만, 리드프레임(130)들의 배치가 업셋 리드프레임(131), 일반 리드프레임(133) 및 다운 리드프레임(130)이 순차와 역순으로 교번 배치되거나 순차 또는 역순으로 연속 배치될 수도 있다. Although not shown in the drawings, the arrangement of the lead frames 130 may be such that the upset lead frame 131, the common lead frame 133, and the down lead frame 130 are alternately arranged in the reverse order of the sequential order, .

한편, 도 8을 보면 반도체 패키지에 히트싱크(H)가 장착된 경우가 도시된 것이다. 종래의 일렬로 배치된 리드프레임(13, 도 1a 참조)이 본 발명에서와 같이 업셋 리드프레임(131), 다운셋 리드프레임(132) 및 일반 리드프레임(133)들 중 적어도 2개가 이웃하면서 지그재그형태로 배치된다. 이때, 패시베이션(140)에서 종래의 리드프레임(13)보다 본 발명의 업셋 리드프레임(131) 및 다운셋 리드프레임(132)의 평평부(135) 위치가 높거나 낮다. 8 shows a case where the heat sink H is mounted on the semiconductor package. The conventional lead frame 13 (see FIG. 1A) is arranged such that at least two of the upset lead frame 131, the down set lead frame 132, and the common lead frame 133, as in the present invention, . At this time, the position of the flat portion 135 of the upset lead frame 131 and the downset lead frame 132 of the present invention is higher or lower than that of the conventional lead frame 13 in the passivation 140.

여기서, 반도체 패키지에 히트싱크(H)가 장착된 경우, 도 1d 및 도 8을 비교하여 설명하자면 업셋 리드프레임(131) 또는 다운셋 리드프레임(132)의 평평부(135)와 히트싱크(H) 간의 충분한 절연거리 확보가 요구된다. 이를 충족시키기 위해 히트싱크(H)에서 리드프레임(130)측으로 돌출 형성된 상부의 두께를 종래의 두께(t1)보다 더 얇은 두께(t2)로 변경한다. 따라서, 업셋 리드프레임(131) 또는 다운셋 리드프레임(132)의 평평부(135)와 히트싱크(H) 간에는 충분한 절연거리가 확보된다. 1D and FIG. 8, when the heat sink H is mounted on the semiconductor package, the flat portion 135 of the upset lead frame 131 or the downset lead frame 132 and the heat sink H ) Is required. The thickness of the upper portion protruding from the heat sink H toward the lead frame 130 is changed to a thickness t2 which is thinner than the conventional thickness t1. Therefore, a sufficient insulation distance is secured between the flat portion 135 of the upset lead frame 131 or the down-set lead frame 132 and the heat sink H. [

또한, 업셋 리드프레임(131) 또는 다운셋 리드프레임(132)의 평평부(135)와 히트싱크(H) 간의 충분한 절연거리를 확보하기 위해 히트싱크(H)의 일단이 패시베이션(140)의 일단보다 더 안쪽에 위치하도록 배치한다. 즉, 패시베이션(140)의 일단으로부터 일정 폭(W)만큼 안쪽으로 위치시킨다. 따라서, 업셋 리드프레임(131) 또는 다운셋 리드프레임(132)의 평평부(135)와 히트싱크(H) 간에는 충분한 절연거리가 확보된다.
One end of the heat sink H is connected to one end of the passivation 140 in order to ensure a sufficient insulation distance between the upset lead frame 131 or the flat portion 135 of the downset lead frame 132 and the heat sink H, So as to be located further inside than the above. That is, the passivation 140 is positioned inward by a certain width W from one end of the passivation 140. Therefore, a sufficient insulation distance is secured between the flat portion 135 of the upset lead frame 131 or the down-set lead frame 132 and the heat sink H. [

이상에서 설명한 바와 같이, 본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 상술한 실시예들은 모든 면에 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에의하여 나타내어지며, 특허청구범위의의미 및 범위 그리고 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
As described above, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

100:반도체소자
110:프레임
120:본딩와이어
130:리드프레임
131:업셋 리드프레임
132:다운셋 리드프레임
133:일반 리드프레임
134:굴절부
135:평평부
136:경사부
140:패시베이션
H:히트싱크.100: semiconductor element
110: frame
120: Bonding wire
130: lead frame
131: Upset lead frame
132: Downsized lead frame
133: General lead frame
134:
135: flat portion
136:
140: Passivation
H: Heatsink.

Claims (8)

반도체 패키지에 있어서,
프레임(110)에 지지된 반도체소자(100);
상기 반도체소자(100)와 본딩와이어(120)에 의해 연결된 리드프레임(130);
상기 프레임(110)과 반도체소자(100)와 본딩와이어(120)를 완전 포위하면서 리드프레임(130)의 일부위를 포위한 패시베이션(140);을 포함하고,
상기 패시베이션(140)의 측면에서 보면, 상호 인접한 상기 리드프레임(130)들의 높이를 달리하여 배치된 것을 특징으로 하는 소형화가 가능한 반도체 패키지.
A semiconductor package comprising:
A semiconductor element 100 supported on the frame 110;
A lead frame 130 connected by the semiconductor element 100 and the bonding wire 120;
And a passivation 140 surrounding a part of the lead frame 130 while completely surrounding the frame 110, the semiconductor device 100, and the bonding wire 120,
Wherein the plurality of lead frames (130) adjacent to each other are disposed at different heights from the side of the passivation (140).
제1항에 있어서,
상기 리드프레임(130)은 와이어 본딩되는 일측부가 하향 굴절하여 형성된 굴절부(134)와, 상기 굴절부(134)에서 연장된 평평부(135) 및, 상기 평평부(135)에서 연장되어 외부 회로와 접속하는 경사부(136)를 구비한 업셋 리드프레임(131)을 포함하는 것을 특징으로 하는 소형화가 가능한 반도체 패키지.
The method according to claim 1,
The lead frame 130 includes a refracting portion 134 formed by refracting downward one side of the lead frame 130 and a flat portion 135 extending from the refracting portion 134. The lead frame 130 is extended from the flat portion 135, And an upset lead frame (131) having an inclined portion (136) connected to the upset lead frame (131).
제2항에 있어서,
상기 리드프레임(130)은 상기 와이어 본딩되는 일측부가 상향 굴절하여 형성된 굴절부(134)와, 상기 굴절부(134)에서 연장된 평평부(135) 및, 상기 평평부(135)에서 연장되어 외부 회로와 접속하는 경사부(136)를 구비한 다운셋 리드프레임(132)을 더 포함하는 것을 특징으로 하는 소형화가 가능한 반도체 패키지.
3. The method of claim 2,
The lead frame 130 includes a refracting portion 134 formed by upward refraction of one side of the lead frame 130 and a flat portion 135 extending from the refracting portion 134, Further comprising a down-set lead frame (132) having an inclined portion (136) connected to the circuit.
제3항에 있어서,
상기 리드프레임(130)은 상기 와이어 본딩되는 평평부(135) 및, 상기 평평부(135)에서 연장되어 외부 인쇄회로기판과 접속하는 경사부(136)를 구비한 일반 리드프레임(133)을 더 포함하고,
상기 업셋 리드프레임(131), 다운셋 리드프레임(132) 및 일반 리드프레임(133)들 중 2개 이상이 순차 또는 역순으로 연속 또는 교번으로 배치된 것을 특징으로 하는 소형화가 가능한 반도체 패키지.
The method of claim 3,
The lead frame 130 includes a flat lead portion 130 which is wire-bonded and a general lead frame 133 having an inclined portion 136 extending from the flat portion 135 and connected to an external printed circuit board Including,
Wherein two or more of the upset lead frame (131), the down set lead frame (132), and the common lead frame (133) are arranged successively or alternately in a sequential or reverse order.
제4항에 있어서,
상기 업셋 리드프레임(131)과 다운셋 리드프레임(132)의 굴절부(134)의 상기 본딩와이어(120)와 접속하는 위치 및, 상기 업셋 리드프레임(131)의 굴절부(134) 또는 상기 다운셋 리드프레임(132)의 굴절부(134)와 상기 일반 리드프레임(133)의 평평부(135)의 상기 본딩와이어(120)와 접속하는 위치는 유사한 것을 특징으로 하는 소형화가 가능한 반도체 패키지.
5. The method of claim 4,
A position where the upset lead frame 131 is connected to the bonding wire 120 of the refracting portion 134 of the down set lead frame 132 and a position where the refracting portion 134 or the down Wherein the positions of connecting the refraction portion (134) of the set lead frame (132) to the bonding wire (120) of the flat portion (135) of the common lead frame (133) are similar.
제4항에 있어서,
상호 인접한 상기 리드프레임(130)들은 상기 평평부(135)의 길이를 다르게 하여 상기 패시베이션(140)의 측면에서 보면, 인접한 상기 리드프레임(130)들 경사부(136)의 위치가 다른 것을 특징으로 하는 소형화가 가능한 반도체 패키지.
5. The method of claim 4,
The lead frames 130 adjacent to each other have different lengths of the flat portions 135 and different positions of the inclined portions 136 of the adjacent lead frames 130 when viewed from the side of the passivation 140 A semiconductor package capable of miniaturization.
제4항에 있어서,
상기 업셋 리드프레임(131) 및 다운셋 리드프레임(132)은 양측부에 굴절부(134)를 형성하여 제작하고, 일측 굴절부(134)는 와이어 본딩하며, 타측 굴절부(134) 및 경사부(136) 일부는 외부 회로와의 스탠드오프 높이에 따라 절단된 것을 특징으로 하는 소형화가 가능한 반도체 패키지.
5. The method of claim 4,
The upper set lead frame 131 and the down set lead frame 132 are formed by forming a refracting portion 134 on both sides and the one refracting portion 134 is wire bonded and the other refracting portion 134 and the inclined portion 134 (136) is cut according to a standoff height with an external circuit.
제2항에 있어서,
상기 반도체 패키지에 히트싱크(H)가 장착된 경우, 상기 평평부(135)와 상기 히트싱크(H)의 돌출형성된 상부 간의 거리가 정격에 따른 절연거리를 확보하기 위해 상기 히트싱크(H)의 돌출된 상부의 두께(t2)를 감소시키고, 상기 패시베이션(140)의 일단보다 히트싱크(H)의 일단이 일정 폭(W)만큼 안쪽으로 위치하도록 상기 히트싱크(H)를 배치하거나 너비를 감소시키는 것을 특징으로 하는 소형화가 가능한 반도체 패키지.
3. The method of claim 2,
When the heat sink H is mounted on the semiconductor package, the distance between the flat portion 135 and the protruded upper portion of the heat sink H is set to be greater than that of the heat sink H, The height h2 of the protruded upper portion is reduced and the heat sink H is disposed or positioned so that one end of the heat sink H is positioned inward by a predetermined width W than one end of the passivation 140 Wherein the semiconductor package is a semiconductor package.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10939542B2 (en) 2017-06-15 2021-03-02 Lg Chem, Ltd. Partially molded substrate and partial molding device and method

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