KR20150069798A - PCB(printed circuit board), Semiconductor Package including the PCB, and Manufacturing Method of the PCB - Google Patents

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KR20150069798A KR1020130156352A KR20130156352A KR20150069798A KR 20150069798 A KR20150069798 A KR 20150069798A KR 1020130156352 A KR1020130156352 A KR 1020130156352A KR 20130156352 A KR20130156352 A KR 20130156352A KR 20150069798 A KR20150069798 A KR 20150069798A
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김병찬
박건섭
윤경로
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삼성전기주식회사
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Abstract

The present invention relates to a printed circuit board (PCB), a semiconductor package including the PCB, and a method of manufacturing the PCB. The PCB according to the present invention includes a substrate having a circuit pattern, and a cavity for mounting a semiconductor chip formed on a part of the substrate. A penetration hole for discharging voids generated between a die bonding film and a chip mounting surface is formed on the chip mounting surface of the cavity. According to the present invention, a penetration hole for discharging air is formed on the chip mounting surface of the cavity. Therefore, the condition of bonding a chip to the bottom surface of the cavity is stabilized by removing the voids generated between a die bonding film and a chip mounting surface, and also the reliability of a semiconductor package product can be improved.

Description

인쇄회로기판과 그를 포함하는 반도체 패키지 및 인쇄회로기판의 제조방법{PCB(printed circuit board), Semiconductor Package including the PCB, and Manufacturing Method of the PCB}[0001] The present invention relates to a printed circuit board (PCB), a semiconductor package including the same, and a method of manufacturing a printed circuit board (PCB)

본 발명은 인쇄회로기판에 관한 것으로서, 더 상세하게는 다이 부착 필름 (die attach film)과 칩 안착면 사이에서 발생하는 보이드(void)를 제거하여 반도체 패키지 제품의 신뢰성을 향상시킬 수 있는 인쇄회로기판과 그를 포함하는 반도체 패키지 및 인쇄회로기판의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board (PCB), and more particularly, to a printed circuit board (PCB) capable of improving reliability of a semiconductor package product by removing voids generated between a die attach film and a chip- A semiconductor package including the same, and a method of manufacturing a printed circuit board.

전자/통신 기술 분야의 급속한 확장 및 이동형 제품의 수요 증가로 인해 고속, 고성능, 고집적의 IT 컨버전스(convergence) 제품에 대한 수요가 나날이 증가하고 있는 추세이다.Due to the rapid expansion of electronic and communication technology and the demand for mobile products, demand for high-speed, high-performance and highly integrated IT convergence products is increasing day by day.

이러한 제품에 대한 수요의 증가는 제품의 경박단소화를 추구하며 동시에 고기능을 요구하고 있다. 인쇄회로기판 기술에 있어서 이러한 요구에 부응하기 위해 제한된 설계 공간에서 기판 표면에 실장되는 기능형 칩들의 수는 계속해서 증가하고, 이를 3차원적으로 얇게 형성하려는 노력이 지속되고 있다. The increase in demand for these products is demanding high performance at the same time as pursuing short and light products. To meet this demand in printed circuit board technology, the number of functional chips mounted on the surface of a substrate in a limited design space continues to increase, and efforts to form it three-dimensionally thin have continued.

일반적으로 PCB 위에 반도체 칩을 패키징하는 공정은 칩을 기판에 올려놓고 와이어(wire)로 본딩하거나 플립칩 범프를 사용하는 COB(chip on board) 형태로 기판과 접속시킨다. 따라서, 조립이 완성된 패키징 제품의 두께는 기판의 두께에 조립된 칩의 두께가 더해져 증가하게 된다. 이에 대한 대책으로 칩을 기판 내에 내장하여 공간 활용도를 높이는 방식이 제시되었다. 즉, 기판에 캐비티(cavity)를 형성하고, 그 캐비티 내에 칩을 안착(내장)함으로써 패키징 제품의 전체 두께를 줄이는 방식이 사용되었다. Generally, a process of packaging a semiconductor chip on a PCB is performed by placing the chip on a substrate and bonding the chip with a wire or a chip on board (COB) using flip chip bumps. Thus, the thickness of the packaged product that has been assembled increases due to the thickness of the assembled chip added to the thickness of the substrate. As a countermeasure, a method of increasing the space utilization by embedding the chip in the substrate has been suggested. That is, a method of reducing the overall thickness of the packaging product by forming a cavity in the substrate and placing (embedding) the chip in the cavity has been used.

그런데, 이상과 같은 PCB에 형성된 캐비티 내에 칩을 실장하는 공정에 있어서, 칩을 캐비티 바닥면(칩 부착면)에 부착하기 위해 칩의 하부에 설치되어 있는 다이 부착 필름(die attach film)과 캐비티 바닥면(칩 부착면) 사이에 보이드 (void)가 발생하여 칩의 부착 상태가 불안정해지고, 이에 따라 반도체 패키지 제품의 신뢰성을 떨어뜨리는 문제가 있다.
In order to attach the chip to the cavity bottom surface (chip mounting surface) in the process of mounting the chip in the cavity formed in the PCB as described above, a die attach film and a cavity bottom Voids are generated between the surfaces (chip mounting surfaces), resulting in unstable attachment of the chips, thereby deteriorating the reliability of the semiconductor package product.

일본 공개특허공보 특개2002-158450Japanese Unexamined Patent Application Publication No. 2002-158450 미국 특허공개 US 2005/0155792United States patent publication US 2005/0155792

본 발명은 상기와 같은 사항을 감안하여 창출된 것으로서, 캐비티 내부의 칩 안착면에 공기 배출을 위한 관통홀을 형성함으로써 다이 부착 필름(die attach film)과 칩 안착면 사이에서 발생하는 보이드(void)를 제거하여 반도체 패키지 제품의 신뢰성을 높일 수 있는 인쇄회로기판과 그를 포함하는 반도체 패키지 및 인쇄회로기판의 제조방법을 제공함에 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a semiconductor device and a method of manufacturing the same, which can prevent voids generated between a die attach film and a chip seating surface by forming a through- A semiconductor package including the printed circuit board, and a method of manufacturing the printed circuit board.

상기의 목적을 달성하기 위하여 본 발명에 따른 인쇄회로기판은,According to an aspect of the present invention, there is provided a printed circuit board comprising:

회로 패턴을 갖는 기판; 및 A substrate having a circuit pattern; And

상기 기판의 몸체 일 부위에 형성되며, 반도체 칩의 안착을 위한 캐비티(cavity)를 포함하고,And a cavity formed in a part of the body of the substrate for seating the semiconductor chip,

상기 캐비티 내부의 칩 안착면에는 다이 부착 필름(die attach film)과 칩 안착면 사이에서 발생하는 보이드(void)의 배출을 위한 관통홀이 형성되어 있는 점에 그 특징이 있다.And a through hole for discharging a void generated between the die attach film and the chip seating surface is formed on the chip mounting surface inside the cavity.

여기서, 상기 관통홀은 상기 캐비티 내부의 칩 안착면으로부터 캐비티가 형성되지 않은 기판의 반대측면의 표면까지 기판의 몸체 내부를 관통하여 형성될 수 있다. Here, the through-hole may be formed through the inside of the body of the substrate from the chip mounting surface in the cavity to the surface of the opposite side surface of the substrate on which the cavity is not formed.

또한, 상기 관통홀은 적어도 한 개가 형성될 수 있다. At least one through-hole may be formed.

또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 인쇄회로기판을 포함하는 반도체 패키지는, According to another aspect of the present invention, there is provided a semiconductor package including a printed circuit board,

회로 패턴을 가지며, 몸체의 일 부위에 캐비티(cavity)가 형성되어 있는 기판; 및 A substrate having a circuit pattern and having a cavity formed at a portion of the body; And

상기 캐비티 내에 안착된 반도체 칩을 포함하고,And a semiconductor chip mounted in the cavity,

상기 캐비티 내부의 칩 안착면에는 다이 부착 필름(die attach film)과 칩 안착면 사이에서 발생하는 보이드(void)의 배출을 위한 관통홀이 형성되어 있는 점에 그 특징이 있다.And a through hole for discharging a void generated between the die attach film and the chip seating surface is formed on the chip mounting surface inside the cavity.

여기서, 상기 관통홀은 상기 캐비티 내부의 칩 안착면으로부터 캐비티가 형성되지 않은 기판의 반대측면의 표면까지 기판의 몸체 내부를 관통하여 형성될 수 있다. Here, the through-hole may be formed through the inside of the body of the substrate from the chip mounting surface in the cavity to the surface of the opposite side surface of the substrate on which the cavity is not formed.

또한, 상기 관통홀은 적어도 한 개가 형성될 수 있다. At least one through-hole may be formed.

또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 인쇄회로기판의 제조방법은,According to another aspect of the present invention, there is provided a method of manufacturing a printed circuit board,

a) 상,하면 중 적어도 일면에 회로 패턴의 형성을 위한 CCL(copper clad layer)이 형성되어 있는 베이스 기판을 준비하는 단계;a) preparing a base substrate on which a CCL (copper clad layer) for forming a circuit pattern is formed on at least one of an upper surface and a lower surface;

b) 상기 베이스 기판의 반도체 칩의 안착을 위한 캐비티(cavity)가 형성될 부위에 보이드(void) 배출을 위한 관통홀을 형성하는 단계;b) forming a through hole for void discharge at a portion where a cavity for seating the semiconductor chip of the base substrate is to be formed;

c) 상기 관통홀이 형성된 부위에 반도체 칩의 안착을 위한 캐비티(cavity)를 형성하는 단계;c) forming a cavity for seating a semiconductor chip on a portion where the through hole is formed;

d) 상기 베이스 기판상의 CCL을 선택적으로 제거하여 회로 패턴을 형성하는 단계; 및d) selectively removing the CCL on the base substrate to form a circuit pattern; And

e) 상기 회로 패턴 및 기판상에 회로 패턴의 보호를 위한 솔더 레지스트층을 형성하는 단계;를 포함하는 점에 그 특징이 있다. and e) forming a circuit pattern and a solder resist layer for protecting circuit patterns on the substrate.

여기서, 상기 단계 e)에서의 솔더 레지스트층을 형성한 후, 회로 패턴 중의 일부 회로 패턴에 전기 전도성을 좋게 하기 위한 금 도금을 수행하는 단계를 더 포함할 수 있다.Here, after forming the solder resist layer in the step e), the step of performing gold plating to improve electric conductivity may be performed on some circuit patterns in the circuit pattern.

또한, 상기 단계 b)에서 상기 관통홀은 드릴을 이용한 기계적인 드릴링, 고체 레이저, 기체 레이저 등을 이용한 건식 에칭에 의해 형성할 수 있다.In addition, in the step b), the through hole may be formed by dry etching using mechanical drilling using a drill, solid laser, gas laser, or the like.

또한, 상기 단계 d)에서 회로 패턴의 형성은 소정 패턴의 마스크를 이용한 포토리소그래피(photolithography)를 이용하여 이루어질 수 있다.In addition, the formation of the circuit pattern in the step d) may be performed by photolithography using a mask of a predetermined pattern.

또한, 상기 단계 d)에서 회로 패턴을 형성한 후, 회로 패턴의 층간 연결을 위한 비아홀을 형성하고, 그 비아홀에 도전성 물질을 충전하는 단계를 더 포함할 수 있다. In addition, after the circuit pattern is formed in step d), a step of forming a via hole for interlayer connection of the circuit pattern and filling the via hole with a conductive material may be further included.

이때, 상기 비아홀에의 도전성 물질의 충전을 위해 전해 도금법 또는 비전해 도금법이 사용될 수 있다.
At this time, an electroplating method or a non-electrolytic plating method may be used for filling the conductive material into the via hole.

이와 같은 본 발명에 의하면, 캐비티 내부의 칩 안착면에 공기 배출을 위한관통홀을 형성함으로써 다이 부착 필름(die attach film)과 칩 안착면 사이에서 발생하는 보이드(void)를 제거하여 칩의 캐비티 바닥면에의 부착 상태를 안정되게 하며, 이에 따라 반도체 패키지 제품의 신뢰성을 높일 수 있는 장점이 있다.According to the present invention, by forming a through hole for exhausting air on the chip mounting surface inside the cavity, voids generated between the die attach film and the chip mounting surface are removed, So that the reliability of the semiconductor package product can be improved.

도 1은 본 발명의 실시 예에 따른 인쇄회로기판의 구조를 보여주는 도면.
도 2는 본 발명의 실시 예에 따른 반도체 패키지의 구조를 보여주는 도면.
도 3은 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법의 실행 과정을 보여주는 흐름도.
도 4a는 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법에 따라 베이스 기판이 준비된 상태를 보여주는 도면.
도 4b는 도 4a에서 준비된 베이스 기판의 반도체 칩 안착용 캐비티 형성 부위에 보이드(공기) 배출을 위한 관통홀을 형성한 상태를 보여주는 도면.
도 4c는 도 4b에서의 관통홀 형성 후, 반도체 칩 안착용 캐비티를 형성한 상태를 보여주는 도면.
도 4d는 도 4c에서의 캐비티 형성 후, 베이스 기판상의 CCL을 선택적으로 제거하여 회로 패턴을 형성한 상태를 보여주는 도면.
도 4e는 도 4d에서의 회로 패턴 형성 후, 회로 패턴 및 기판상에 회로 패턴 보호를 위한 솔더 레지스트층을 형성한 상태를 보여주는 도면.
도 4f는 도 4e에서의 솔더 레지스트층 형성 후, 회로 패턴 중의 일부 회로 패턴에 금 도금을 수행한 상태를 보여주는 도면.1 illustrates a structure of a printed circuit board according to an embodiment of the present invention.
2 illustrates a structure of a semiconductor package according to an embodiment of the present invention.
3 is a flow chart illustrating the process of implementing a method of manufacturing a printed circuit board according to an embodiment of the present invention.
4A is a view illustrating a state in which a base substrate is prepared according to a method of manufacturing a printed circuit board according to an embodiment of the present invention.
FIG. 4B is a view showing a state in which a through hole for discharging voids is formed in a cavity forming portion of the semiconductor chip of the base substrate prepared in FIG. 4A. FIG.
FIG. 4C is a view showing a state in which a semiconductor chip inner cavity is formed after the formation of the through hole in FIG. 4B; FIG.
FIG. 4D is a view showing a state in which a circuit pattern is formed by selectively removing the CCL on the base substrate after the formation of the cavity in FIG. 4C; FIG.
FIG. 4E is a view showing a state in which a circuit pattern and a solder resist layer for protecting a circuit pattern are formed on a substrate after the circuit pattern is formed in FIG. 4D; FIG.
FIG. 4F is a view showing a state in which gold plating is performed on some circuit patterns in a circuit pattern after the formation of the solder resist layer in FIG. 4E; FIG.

본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.The terms and words used in the present specification and claims should not be construed as limited to ordinary or dictionary terms and the inventor can properly define the concept of the term to describe its invention in the best way Should be construed in accordance with the principles and meanings and concepts consistent with the technical idea of the present invention.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Throughout the specification, when an element is referred to as "comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise. Also, the terms " part, "" module, "and" device " Lt; / RTI >

이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 인쇄회로기판의 구조를 보여주는 도면이다.1 is a view illustrating a structure of a printed circuit board according to an embodiment of the present invention.

도 1을 참조하면, 본 발명에 따른 인쇄회로기판은 회로 패턴(104)을 갖는 기판(100)과, 그 기판(100)에 형성된 캐비티(100c) 및 관통홀(100h)을 포함하여 구성된다.1, a printed circuit board according to the present invention includes a substrate 100 having a circuit pattern 104, a cavity 100c formed in the substrate 100, and a through hole 100h.

상기 기판(100)은 복수의 층(multi-layer) 구조를 가질 수도 있고 단일층 (single-layer) 구조를 가질 수도 있다. 그러나, 본 실시 예에서는 기판(100)이 복수의 층 구조를 갖는 경우를 예로 들어 설명하기로 한다. 복수의 층 구조를 갖는 기판(100)은 도시된 바와 같이, 제1 절연층(101)과, 그 제1 절연층(101) 위에 형성된 회로 패턴층(102)과, 그 회로 패턴층(102) 위에 적층 형성된 제2 절연층(103)으로 구성될 수 있다. 이때, 제1, 제2 절연층(101,103)은 프리프레그(prepreg) 또는 ABF(Ajinomoto Build-up Film)로 이루어질 수 있다. The substrate 100 may have a multi-layer structure or a single-layer structure. However, in this embodiment, the case where the substrate 100 has a plurality of layer structures will be described as an example. A substrate 100 having a plurality of layer structures includes a first insulating layer 101, a circuit pattern layer 102 formed on the first insulating layer 101, a circuit pattern layer 102 formed on the first insulating layer 101, And a second insulating layer 103 laminated on the first insulating layer 103. At this time, the first and second insulating layers 101 and 103 may be made of a prepreg or an ABF (Ajinomoto Build-up Film).

상기 캐비티(100c)는 반도체 칩(200)(도 2 참조)의 안착을 위한 것으로, 상기 제1 절연층(101)과 제2 절연층(103) 사이에 개재되어 있는 회로 패턴층(102)을 기준으로 대략 기판(100)의 상반부 또는 하반부(즉, 회로 패턴층(102)의 상부측 또는 하부측) 중 적어도 어느 일측에 형성된다. 이러한 캐비티(100c)는 건식 에칭 또는 습식 에칭에 의해 형성될 수 있다. The cavity 100c is for the seating of the semiconductor chip 200 (see FIG. 2), and includes a circuit pattern layer 102 interposed between the first insulating layer 101 and the second insulating layer 103 (That is, the upper side or the lower side of the circuit pattern layer 102) of the substrate 100 as a reference. Such a cavity 100c may be formed by dry etching or wet etching.

상기 관통홀(100h)은 상기 캐비티(100c) 내부의 칩 안착면(즉, 캐비티(100c)의 바닥면)에 형성되는 것으로, 칩 안착면(캐비티 바닥면)과 칩의 저면부에 설치되어 있는 다이 부착 필름(die attach film)(200f)(도 2 참조)의 사이(계면)에서 발생하는 보이드(void)(공기, 기포)의 배출(제거)을 위한 것이다. 이와 같은 관통홀 (100h)은 도시된 바와 같이, 상기 캐비티(100c) 내부의 칩 안착면(캐비티 바닥면)으로부터 캐비티(100c)가 형성되지 않은 기판의 반대측면의 표면까지(즉, 제1 절연층(101)의 외측 표면까지) 기판의 몸체 내부를 관통하여 형성될 수 있다. 이와 같은 관통홀(100h)도 건식 에칭 또는 습식 에칭에 의해 형성될 수 있다. 또한, 경우에 따라서는 드릴에 의한 기계적 드릴링에 의해 형성될 수도 있다. 이상과 같은 관통홀(100h)은 적어도 한 개가 형성될 수 있다. 즉, 관통홀(100h)은 기판(100)의 캐비티(100c)에 안착되는 반도체 칩(200)의 크기(즉, 반도체 칩의 저면부의 크기)에 따라 2개, 3개, 4개 혹은 그 이상의 개수로 형성될 수 있다. 이때, 또한 관통홀(100h)의 크기(직경)는 특별히 제한되지는 않지만, 보이드(공기) 배출이 원활히 이루어질 수 있는 정도의 크기를 고려할 때, 10㎛ 이상의 값을 갖는 것이 바람직하다. 도 1에서 참조번호 105는 회로 패턴의 보호를 위한 솔더 레지스트층을 나타내고, 106은 전기 전도성을 좋게 하기 위한 금 도금층을 나타낸다.The through hole 100h is formed on the chip mounting surface (that is, the bottom surface of the cavity 100c) inside the cavity 100c and is provided on the chip mounting surface (cavity bottom surface) (Removal) of voids (air, air bubbles) generated at the interface (interface) between the die attach film 200f (see FIG. 2) As shown in the figure, the through hole 100h extends from the chip mounting surface (cavity bottom surface) in the cavity 100c to the surface of the opposite side surface of the substrate on which the cavity 100c is not formed (that is, To the outer surface of the layer 101). Such through holes 100h can also be formed by dry etching or wet etching. It may also be formed by mechanical drilling by a drill in some cases. At least one through hole 100h as described above may be formed. That is, the through holes 100h may be formed in two, three, four, or more, depending on the size (that is, the size of the bottom surface portion of the semiconductor chip) of the semiconductor chip 200 mounted on the cavity 100c of the substrate 100 May be formed. At this time, though the size (diameter) of the through hole 100h is not particularly limited, it is preferable that the through hole 100h has a value of 10 mu m or more in consideration of the extent that the void (air) can be smoothly discharged. 1, reference numeral 105 denotes a solder resist layer for protecting a circuit pattern, and reference numeral 106 denotes a gold plating layer for improving electrical conductivity.

도 2는 본 발명의 실시 예에 따른 반도체 패키지의 구조를 보여주는 도면이다.2 is a view showing a structure of a semiconductor package according to an embodiment of the present invention.

도 2를 참조하면, 이는 위에서 설명한 인쇄회로기판을 포함하여 구성된 반도체 패키지를 보여주는 것으로서, 도시된 바와 같이, 반도체 패키지는 기판(100) 및 반도체 칩(200)을 포함하여 구성된다. 따라서, 위의 도 1에서 설명된 인쇄회로기판과 동일 부호의 구성요소들에 대한 자세한 설명은 여기서는 생략하기로 하고, 본 발명의 반도체 패키지와 관련하여 중요하다고 인정되는 부분들(혹은 사항들)을 위주로 설명해 보기로 한다. Referring to FIG. 2, this is a semiconductor package including the above-described printed circuit board. As shown in FIG. 2, the semiconductor package includes a substrate 100 and a semiconductor chip 200. Therefore, a detailed description of the same components as those of the printed circuit board described above with reference to FIG. 1 will be omitted here, and the parts (or matters) deemed important in relation to the semiconductor package of the present invention I will explain mainly.

상기 기판(100)은 전술한 바와 같이 회로 패턴(104)을 가지며, 기판(100)의 중심부를 기준으로 기판(100)의 상반부 또는 하반부 중 적어도 일측에 캐비티 (100c)가 형성된다.The substrate 100 has a circuit pattern 104 as described above and a cavity 100c is formed on at least one side of an upper half or a lower half of the substrate 100 with respect to the center of the substrate 100.

상기 반도체 칩(200)의 저면부에는 일종의 접착 테이프 성격의 다이 부착 필름(die attach film)(200f)이 설치되어 있고, 그 다이 부착 필름(200f)을 이용하여 캐비티(100c) 내에 안착된 반도체 칩(200)이 캐비티(100c)의 바닥면(칩 안착면)에 부착되어, 고정된다. 여기서, 이와 같은 반도체 칩(200)은 IC(integrated circuit)나 커패시터, 인덕터, 저항 등의 부품일 수 있다. A die attach film 200f having a character of an adhesive tape is provided on the bottom surface of the semiconductor chip 200. A die attach film 200f is attached to the bottom surface of the semiconductor chip 200, (Chip mounting surface) of the cavity 100c, and is fixed. Here, the semiconductor chip 200 may be an integrated circuit (IC), a capacitor, an inductor, or a resistor.

또한, 전술한 바와 같이, 상기 캐비티(100c) 내부의 칩 안착면(캐비티의 바닥면)에는 반도체 칩(200)을 캐비티(100c) 내에 안착하여 다이 부착 필름(200f)을 칩 안착면(캐비티의 바닥면)에 부착할 시, 다이 부착 필름(200f)과 칩 안착면 사이에서 발생하는 보이드(void)(공기, 기포)의 배출(제거)을 위한 관통홀(100h)이 형성된다. 여기서, 이와 같은 관통홀(100h)은 상기 캐비티(100c) 내부의 칩 안착면(캐비티의 바닥면)으로부터 캐비티가 형성되지 않은 기판의 반대측면의 표면까지(즉, 제1 절연층(101)의 외측 표면까지) 기판의 몸체 내부를 관통하여 형성될 수 있다. 따라서, 반도체 칩(200)을 캐비티(100c) 내에 안착하여 다이 부착 필름 (200f)을 칩 안착면(캐비티의 바닥면)에 부착할 시, 다이 부착 필름(200f)과 칩 안착면 사이에서 발생하는 보이드(void)(공기, 기포)는 관통홀(100h)을 통해 기판 (100)의 몸체 외부로 자연스럽게 배출(제거)될 수 있으며, 이에 따라 반도체 칩(200)의 캐비티(100c) 바닥면에의 부착 상태를 안정되게 할 수 있고, 그 결과 반도체 패키지 제품의 신뢰성을 높일 수 있게 된다.As described above, the semiconductor chip 200 is seated in the cavity 100c on the chip mounting surface (bottom surface of the cavity) in the cavity 100c, and the die attach film 200f is mounted on the chip mounting surface A through hole 100h is formed for discharging (removing) voids (air, air bubbles) generated between the die attach film 200f and the chip seating surface when the chip is attached to the die attach film 200f. The through hole 100h may extend from the chip mounting surface (bottom surface of the cavity) in the cavity 100c to the surface of the opposite side surface of the substrate on which the cavity is not formed To the outer surface) of the substrate. Therefore, when the semiconductor chip 200 is placed in the cavity 100c and the die attach film 200f is attached to the chip seating surface (bottom surface of the cavity), a phenomenon occurs between the die attach film 200f and the chip seating surface The voids (air, air bubbles) can be naturally discharged (removed) to the outside of the body of the substrate 100 through the through holes 100h, The mounting state can be stabilized, and as a result, the reliability of the semiconductor package product can be enhanced.

그러면, 이하에서는 본 발명에 따른 인쇄회로기판의 제조 방법에 대하여 설명해 보기로 한다.Hereinafter, a method of manufacturing a printed circuit board according to the present invention will be described.

도 3은 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법의 실행 과정을 전체적으로 보여주는 흐름도이고, 도 4a는 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법에 따라 베이스 기판이 준비된 상태를 보여주는 도면이며, 도 4b는 도 4a에서 준비된 베이스 기판의 반도체 칩 안착용 캐비티 형성 부위에 보이드(공기) 배출을 위한 관통홀을 형성한 상태를 보여주는 도면이고, 도 4c는 도 4b에서의 관통홀 형성 후, 반도체 칩 안착용 캐비티를 형성한 상태를 보여주는 도면이며, 도 4d는 도 4c에서의 캐비티 형성 후, 베이스 기판상의 CCL을 선택적으로 제거하여 회로 패턴을 형성한 상태를 보여주는 도면이고, 도 4e는 도 4d에서의 회로 패턴 형성 후, 회로 패턴 및 기판상에 회로 패턴 보호를 위한 솔더 레지스트층을 형성한 상태를 보여주는 도면이며, 도 4f는 도 4e에서의 솔더 레지스트층 형성 후, 회로 패턴 중의 일부 회로 패턴에 금 도금을 수행한 상태를 보여주는 도면이다.FIG. 3 is a flowchart showing the entire process of a method of manufacturing a printed circuit board according to an embodiment of the present invention. FIG. 4A is a view illustrating a state in which a base substrate is prepared according to a method of manufacturing a printed circuit board according to an embodiment of the present invention 4B is a view showing a state in which a through hole for discharging voids is formed in a cavity forming portion of the base substrate of the base substrate prepared in FIG. 4A, FIG. 4C is a cross- And FIG. 4D is a view showing a state in which a circuit pattern is formed by selectively removing the CCL on the base substrate after the cavity is formed in FIG. 4C. FIG. 4E is a view 4D is a view showing a state in which a circuit pattern and a solder resist layer for protecting a circuit pattern are formed on the substrate after the circuit pattern formation in FIG. 4E is a view showing a state in which gold plating is performed on some circuit patterns in the circuit pattern after the formation of the solder resist layer.

도 3 및 도 4a 내지 도 4f를 참조하면, 본 발명에 따른 인쇄회로기판의 제조방법에 따라, 먼저 상,하면 중 적어도 일면에 후술되는 회로 패턴(104)의 형성을 위한 CCL(copper clad layer)(104c)이 형성되어 있는 베이스 기판을 준비한다(단계 S301, 도 4a 참조). 여기서, 이와 같은 베이스 기판은 제1 절연층(101) 위에 회로 패턴층(102)을 형성하고, 그 위에 다시 제2 절연층(103)을 적층 형성한 후, 제1 절연층(101)과 제2 절연층(103) 표면에 CCL(copper clad layer)(104c)을 형성하는 제조 공정을 거침으로써 획득될 수 있다. 본 실시 예에서는 제1 절연층(101), 회로 패턴층(102) 및 제2 절연층(103)의 구조를 갖는 기판을 보여주고 있으나, 이는 하나의 예시에 불과한 것으로, 절연층(101,103)의 개수가 3개, 4개, 5개 혹은 그 이상일 수도 있고, 그 절연층들 사이에 개재된 회로 패턴층(102)의 개수도 복수일 수 있다.Referring to FIGS. 3 and 4A to 4F, according to a method of manufacturing a printed circuit board according to the present invention, a copper clad layer (CCL) for forming a circuit pattern 104, which will be described later, (Step S301, see Fig. 4A). Here, such a base substrate is formed by forming a circuit pattern layer 102 on a first insulating layer 101, forming a second insulating layer 103 on the second insulating layer 103, 2 copper clad layer (104c) on the surface of the insulating layer (103). In this embodiment, the substrate having the structure of the first insulating layer 101, the circuit pattern layer 102, and the second insulating layer 103 is shown. However, this is only an example, and the insulating layer 101, The number of the circuit pattern layers 102 may be three, four, five or more, or the number of the circuit pattern layers 102 interposed between the insulating layers may be plural.

이상에 의해 베이스 기판이 준비되면, 그 베이스 기판의 반도체 칩(200)(도 2 참조)의 안착을 위한 캐비티(cavity)(100c)(후술됨)가 형성될 부위에 보이드 (void) 배출(제거)을 위한 관통홀(100h)을 형성한다(단계 S302, 도 4b 참조). 여기서, 이와 같은 관통홀(100h)은 드릴을 이용한 기계적인 드릴링이나, 고체 레이저, 기체 레이저 등을 이용한 건식 에칭에 의해 형성할 수 있다. 이때, 상기 고체 레이저로는 크롬 이온을 포함한 루비 레이저, 네오디뮴(Nd) 이온을 포함한 유리 레이저, 이트륨 알루미늄 가네트(YAG, Y3Al5O12)를 이용한 YAG 레이저 등이 사용될 수 있다. 또한 상기 기체 레이저로는 헬륨(He), 네온(Ne), 아르곤(Ar), 이산화탄소(CO2) 레이저 등이 사용될 수 있다. 이때, 또한 관통홀(100h)은 전술한 바와 같이, 적어도 한 개가 형성되는바, 기판의 캐비티(100c)에 안착되는 반도체 칩(200)의 크기(즉, 반도체 칩의 저면부의 크기)에 따라 2개, 3개, 4개 혹은 그 이상의 개수로 형성될 수 있다. 이때, 또한 관통홀(100h)의 크기(직경)도 특별히 제한되는 것은 아니나, 보이드(공기) 배출이 원활히 이루어질 수 있는 정도의 크기를 고려할 때, 예를 들면 10㎛ 이상의 값을 갖는 것이 바람직하다.When the base substrate is prepared as described above, a void emission (removal) is performed at a portion where a cavity 100c (to be described later) for seating the semiconductor chip 200 (see FIG. 2) (Step S302, see Fig. 4B). Here, such a through hole 100h can be formed by mechanical drilling using a drill or by dry etching using a solid laser or a gas laser. At this time, a ruby laser including chromium ions, a glass laser including neodymium (Nd) ions, a YAG laser using yttrium aluminum garnet (YAG), and a YAG laser using Y 3 Al 5 O 12 can be used as the solid laser. In addition, as the gas laser is a helium (He), neon (Ne), argon (Ar), carbon dioxide (CO 2) laser or the like can be used. At this time, at least one through hole 100h is formed as described above, and the number of through holes 100h is set to 2 (the size of the bottom surface of the semiconductor chip) of the semiconductor chip 200 that is seated in the cavity 100c of the substrate Three, four, or more. At this time, the size (diameter) of the through-hole 100h is also not particularly limited, but it is preferable that the through-hole 100h has a value of 10 mu m or more, for example, in consideration of the extent to which voids (air) can be smoothly discharged.

이렇게 하여 관통홀(100h)의 형성이 완료되면, 그 관통홀(100h)이 형성된 부위에 반도체 칩(200)의 안착을 위한 캐비티(100c)를 형성한다(단계 S303, 도 4c 참조). 여기서, 이와 같은 캐비티(100c)는 습식 에칭 및 건식 에칭에 의해 형성될 수 있다. 즉, CCL(copper clad layer)(104c)의 제거를 위해서는 용해제를 이용하는 습식 에칭이 사용될 수 있고, 제1, 제2 절연층(101,103)의 제거를 위해 건식 에칭이 사용될 수 있다. 건식 에칭에는 플라즈마나 레이저를 이용한 에칭이 포함될 수 있다. 또한, 경우에 따라서는 기계적 장치나 설비를 이용한 프레싱(pressing)이나 드릴링(drilling)에 의해 캐비티(100c)를 형성할 수도 있다.After the formation of the through hole 100h is completed in this way, a cavity 100c for seating the semiconductor chip 200 is formed in a portion where the through hole 100h is formed (see step S303, see Fig. 4C). Here, such a cavity 100c may be formed by wet etching and dry etching. That is, to remove the copper clad layer (CCL) 104c, wet etching using a dissolving agent may be used, and dry etching may be used to remove the first and second insulating layers 101 and 103. Dry etching may include etching using plasma or laser. In some cases, the cavity 100c may be formed by pressing or drilling using a mechanical device or a facility.

여기서, 본 실시 예에서는 이상과 같이 관통홀(100h)을 형성한 후, 캐비티 (100c)를 형성하는 것으로 설명하고 있으나, 반드시 이와 같은 순서로 진행되어야 하는 것으로 한정되는 것은 아니며, 경우에 따라서는 캐비티(100c)를 먼저 형성하고, 그 이후에 관통홀(100h)을 형성할 수도 있다.In this embodiment, the cavity 100c is formed after the through hole 100h is formed as described above. However, the present invention is not limited to this, and the cavity 100c is not necessarily formed in this order. In some cases, The through hole 100h may be formed first, followed by the through hole 100h.

이상에 의해 캐비티(100c)의 형성이 완료되면, 도 4d에 도시된 바와 같이, 베이스 기판상의 CCL(104c)을 선택적으로 제거하여 회로 패턴(104)을 형성한다(단계 S304). 여기서, 이와 같은 회로 패턴(104)의 형성은 소정 패턴의 마스크를 이용한 포토리소그래피(photolithography)를 이용하여 이루어질 수 있다. 이와 같은 소정 패턴의 마스크를 이용한 포토리소그래피(photolithography)는 인쇄회로기판이나 반도체 제조 공정 등에서 널리 사용되는 기법으로 여기서는 이에 대한 자세한 설명은 생략하기로 한다.When the formation of the cavity 100c is completed as described above, the CCL 104c on the base substrate is selectively removed to form the circuit pattern 104 (step S304), as shown in Fig. 4D. Here, the circuit pattern 104 may be formed using photolithography using a mask of a predetermined pattern. Photolithography using such a mask of a predetermined pattern is widely used in a printed circuit board or a semiconductor manufacturing process, and a detailed description thereof will be omitted here.

여기서, 이상과 같이 회로 패턴(104)을 형성한 후, 회로 패턴(104)의 층간 연결을 위한 비아홀(미도시)을 형성하고, 그 비아홀에 도전성 물질(예를 들면, 구리, 금, 은 등)을 충전하는 단계를 더 포함할 수 있다. 이때, 상기 비아홀에의 도전성 물질의 충전을 위해 전해 도금법 또는 비전해 도금법이 사용될 수 있다.After the circuit pattern 104 is formed as described above, a via hole (not shown) for interlayer connection of the circuit pattern 104 is formed and a conductive material (for example, copper, gold, silver ) Of the battery. At this time, an electroplating method or a non-electrolytic plating method may be used for filling the conductive material into the via hole.

이때, 또한 상기 관통홀(100h)의 내벽면을 도전성 물질로 도금하는 공정이 더 포함될 수도 있다. 이는 캐비티 바닥면의 회로 패턴층(102)과 제1 절연층(101) 상에 형성되어 있는 회로 패턴(104)이 전기적으로 연결되어야 하는 경우에 그 두 회로 패턴을 전기적으로 연결해 주기 위한 것이다.At this time, a process of plating the inner wall surface of the through hole 100h with a conductive material may be further included. This is for electrically connecting the circuit pattern layer 102 on the bottom surface of the cavity and the circuit pattern 104 formed on the first insulating layer 101 when the two circuit patterns are to be electrically connected.

한편, 이상과 같은 회로 패턴(104)의 형성 후, 도 4e에서와 같이, 회로 패턴 (104) 및 기판상에 회로 패턴(104)의 보호를 위한 솔더 레지스트층(105)을 형성한다(단계 S305). 이와 같은 솔더 레지스트층(105)은 상기 회로 패턴(104) 및 기판상의 일부분을 덮어 기판상에 부품을 실장할 시 이루어지는 납땜에 의해 원하지 않는 접속을 방지하는 보호막으로서의 역할을 한다. 이상과 같은 솔더 레지스트층(105)은 상기 회로 패턴(104)을 포함하여 기판의 표면에 솔더 레지스트를 도포한 후, 회로 패턴(104)의 일부를 노출시키도록 솔더 레지스트를 포토리소그래피 공정 등으로 패터닝함으로써 형성될 수 있다. 이때, 상기 솔더 레지스트로는 일반 솔더 레지스트(solder resist; SR)나 포토 솔더 레지스트(photo solder resist; PSR) 등이 사용될 수 있다. After formation of the circuit pattern 104 as described above, a solder resist layer 105 for protecting the circuit pattern 104 and the circuit pattern 104 on the substrate is formed as shown in Fig. 4E (step S305 ). Such a solder resist layer 105 serves as a protective film for preventing unwanted connection by soldering when the circuit pattern 104 and a part on the substrate are covered to mount a component on the substrate. The solder resist layer 105 as described above is formed by applying the solder resist to the surface of the substrate including the circuit pattern 104 and then patterning the solder resist by a photolithography process or the like so as to expose a part of the circuit pattern 104 . At this time, as the solder resist, general solder resist (SR) or photo solder resist (PSR) may be used.

이렇게 하여 솔더 레지스트층(105)을 형성한 후, 도 4f에 도시된 바와 같이,회로 패턴(104) 중의 일부 회로 패턴(104)에 전기 전도성을 좋게 하기 위한 금 도금을 수행하여 금 도금층(106)을 형성하는 단계(S306)를 더 포함할 수 있다. 이때, 이와 같은 금 도금층(106)의 형성을 위해 전해 도금법 등이 사용될 수 있다.After forming the solder resist layer 105 as described above, gold plating is performed on some of the circuit patterns 104 in the circuit pattern 104 to improve electrical conductivity to form the gold plating layer 106, (S306). ≪ / RTI > At this time, an electrolytic plating method or the like can be used for forming the gold plating layer 106.

이상의 설명에서와 같이, 본 발명에 따른 인쇄회로기판 및 그 제조방법은 캐비티 내부의 칩 안착면에 공기 배출을 위한 관통홀을 형성함으로써 다이 부착 필름(die attach film)과 칩 안착면 사이에서 발생하는 보이드(void)를 효과적으로 제거하여 칩의 캐비티 바닥면에의 부착 상태를 안정되게 할 수 있고, 그 결과 반도체 패키지 제품의 신뢰성을 높일 수 있는 장점이 있다.As described above, the printed circuit board and the method of manufacturing the same according to the present invention can form a through hole for discharging air on the chip mounting surface inside the cavity, It is possible to effectively remove the voids and to stably attach the chip to the bottom surface of the cavity. As a result, reliability of the semiconductor package product can be improved.

이상, 바람직한 실시 예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but many variations and modifications may be made without departing from the spirit and scope of the invention. Be clear to the technician. Accordingly, the true scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of the same should be construed as being included in the scope of the present invention.

100...기판 100c...캐비티
100h...관통홀 101...제1 절연층
102...회로 패턴층 103...제2 절연층
104...회로 패턴 104c...CCL(copper clad layer)
105...솔더 레지스트층 106...금 도금층
200...반도체 칩 200f...다이 부착 필름100 ... substrate 100c ... cavity
100h ... through hole 101 ... first insulating layer
102 ... circuit pattern layer 103 ... second insulating layer
104 ... circuit pattern 104c ... copper clad layer (CCL)
105 ... Solder resist layer 106 ... Gold plating layer
200 ... semiconductor chip 200f ... die attach film

Claims (12)

회로 패턴을 갖는 기판; 및
상기 기판의 몸체 일 부위에 형성되며, 반도체 칩의 안착을 위한 캐비티 (cavity)를 포함하고,
상기 캐비티 내부의 칩 안착면에는 다이 부착 필름(die attach film)과 칩 안착면 사이에서 발생하는 보이드(void)의 배출을 위한 관통홀이 형성되어 있는 인쇄회로기판.
A substrate having a circuit pattern; And
And a cavity formed in a part of the body of the substrate for seating the semiconductor chip,
And a through hole for discharging a void generated between the die attach film and the chip seating surface is formed on the chip mounting surface inside the cavity.
제1항에 있어서,
상기 관통홀은 상기 캐비티 내부의 칩 안착면으로부터 캐비티가 형성되지 않은 기판의 반대측면의 표면까지 기판의 몸체 내부를 관통하여 형성된 인쇄회로기판.
The method according to claim 1,
Wherein the through hole penetrates the inside of the body of the substrate from the chip mounting surface inside the cavity to the surface of the opposite side of the substrate on which the cavity is not formed.
제1항에 있어서,
상기 관통홀이 한 개 이상 형성된 인쇄회로기판.
The method according to claim 1,
Wherein at least one of the through holes is formed.
회로 패턴을 가지며, 몸체의 일 부위에 캐비티(cavity)가 형성되어 있는 기판; 및
상기 캐비티 내에 안착된 반도체 칩을 포함하고,
상기 캐비티 내부의 칩 안착면에는 다이 부착 필름(die attach film)과 칩 안착면 사이에서 발생하는 보이드(void)의 배출을 위한 관통홀이 형성되어 있는 반도체 패키지.
A substrate having a circuit pattern and having a cavity formed at a portion of the body; And
And a semiconductor chip mounted in the cavity,
And a through hole for discharging a void generated between the die attach film and the chip seating surface is formed on the chip mounting surface inside the cavity.
제4항에 있어서,
상기 관통홀은 상기 캐비티 내부의 칩 안착면으로부터 캐비티가 형성되지 않은 기판의 반대측면의 표면까지 기판의 몸체 내부를 관통하여 형성된 반도체 패키지.
5. The method of claim 4,
Wherein the through hole penetrates the inside of the body of the substrate from the chip mounting surface inside the cavity to the surface of the opposite side surface of the substrate on which the cavity is not formed.
제4항에 있어서,
상기 관통홀이 한 개 이상 형성된 반도체 패키지.
5. The method of claim 4,
Wherein at least one through hole is formed.
a) 상,하면 중 적어도 일면에 회로 패턴의 형성을 위한 CCL(copper clad layer)이 형성되어 있는 베이스 기판을 준비하는 단계;
b) 상기 베이스 기판의 반도체 칩의 안착을 위한 캐비티(cavity)가 형성될 부위에 보이드(void) 배출을 위한 관통홀을 형성하는 단계;
c) 상기 관통홀이 형성된 부위에 반도체 칩의 안착을 위한 캐비티(cavity)를 형성하는 단계;
d) 상기 베이스 기판상의 CCL을 선택적으로 제거하여 회로 패턴을 형성하는 단계; 및
e) 상기 회로 패턴 및 기판상에 회로 패턴의 보호를 위한 솔더 레지스트층을 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법.
a) preparing a base substrate on which a CCL (copper clad layer) for forming a circuit pattern is formed on at least one of an upper surface and a lower surface;
b) forming a through hole for void discharge at a portion where a cavity for seating the semiconductor chip of the base substrate is to be formed;
c) forming a cavity for seating a semiconductor chip on a portion where the through hole is formed;
d) selectively removing the CCL on the base substrate to form a circuit pattern; And
and e) forming a circuit pattern and a solder resist layer for protecting a circuit pattern on the substrate.
제7항에 있어서,
상기 단계 e)에서의 솔더 레지스트층을 형성한 후, 회로 패턴 중의 일부 회로 패턴에 전기 전도성을 좋게 하기 위한 금 도금을 수행하는 단계를 더 포함하는 인쇄회로기판의 제조방법.
8. The method of claim 7,
Further comprising the step of performing gold plating to improve electric conductivity of some circuit patterns in the circuit pattern after forming the solder resist layer in the step (e).
제7항에 있어서,
상기 단계 b)에서 상기 관통홀은 드릴을 이용한 기계적인 드릴링이나, 고체 레이저 또는 기체 레이저를 이용한 건식 에칭 중 어느 하나의 방식에 의해 형성되는 인쇄회로기판의 제조방법.8. The method of claim 7,
Wherein the through hole is formed by any one of mechanical drilling using a drill or dry etching using a solid laser or a gas laser in the step b). 제7항에 있어서,
상기 단계 d)에서 상기 회로 패턴의 형성은 소정 패턴의 마스크를 이용한 포토리소그래피(photolithography)를 이용하여 이루어지는 인쇄회로기판의 제조방법.
8. The method of claim 7,
Wherein the formation of the circuit pattern is performed using photolithography using a mask of a predetermined pattern.
제7항에 있어서,
상기 단계 d)에서 상기 회로 패턴을 형성한 후, 회로 패턴의 층간 연결을 위한 비아홀을 형성하고, 그 비아홀에 도전성 물질을 충전하는 단계를 더 포함하는 인쇄회로기판의 제조방법.
8. The method of claim 7,
Further comprising forming a via hole for interlayer connection of a circuit pattern after the circuit pattern is formed in the step d) and filling the via hole with a conductive material.
제7항에 있어서,
상기 관통홀의 내벽면을 도전성 물질로 도금하는 공정을 더 포함하는 인쇄회로기판의 제조방법.8. The method of claim 7,
And a step of plating the inner wall surface of the through hole with a conductive material.
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