KR20150048333A - Semiconductor memory device and its test method - Google Patents

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Abstract

The present invention provides a semiconductor memory device and a test method thereof, which reduces data writing time by writing the data for testing at multiple cells. The semiconductor memory device according to a first invention of the present application comprises: a data storage unit which has a normal area and a redundancy area; a column decoder which selects one of the column lines through decoding an inputted column address; and a column selector made to simultaneously enable an individual cell within multiple areas, separated by using a fuse reset signal representing the state of a fuse before a block and a fuse enable signal representing the state of a fuse after the block, with any one column line electrically connected.

Description

반도체 기억 소자 및 그 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND ITS TEST METHOD}Technical Field [0001] The present invention relates to a semiconductor memory device,

본 발명은 반도체 기억 소자에 관한 것으로, 더욱 상세하게는 반도체 기억 소자에 대하여 리페어 동작을 수행한 후 테스트하는 시간을 줄이는 기술에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device, and more particularly, to a technique for reducing a test time after a repair operation is performed on a semiconductor memory device.

일반적으로 DRAM, Flash Memory, SRAM 등과 같은 반도체 기억 소자는 무수히 많은 메모리 셀을 구비하고 있으며, 공정 기술의 발달에 따라 그 집적도가 점차 증가하여 메모리 셀의 개수 역시 증가하고 있다. 이러한 메모리 셀들 중 1개라도 불량이 발생하면 반도체 기억 소자는 원하는 동작을 수행하지 못하기 때문에 폐기 처분되어야 한다. 2. Description of the Related Art In general, semiconductor memory devices such as DRAM, Flash memory, and SRAM have numerous memory cells. As the process technology is developed, the degree of integration is gradually increased, and the number of memory cells is also increasing. If any one of these memory cells is defective, the semiconductor memory device can not perform the desired operation and must be discarded.

하지만, 반도체 기억 소자의 공정 기술이 발전함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하며, 이처럼 수 개의 메모리 셀에 발생한 불량으로 인하여 반도체 기억 소자를 불량품으로 폐기 처분하기에는 제품의 수율을 고려하여 볼 때 매우 비효율적이다. However, as the process technology of the semiconductor memory device develops, defects occur only in a small amount of memory cells. In order to dispose of the semiconductor memory device as a defective product due to defects occurring in several memory cells, It is very inefficient when viewed.

따라서, 이를 보완하기 위하여 반도체 기억 소자는 노말 메모리 셀 뿐 아니라 리던던시 메모리 셀을 추가로 구비하며, 만일 노말 메모리 셀에 불량이 발생하는 경우 리던던시 메모리 셀로 대체하여 사용한다.Therefore, in order to compensate for this, the semiconductor memory device further includes a redundancy memory cell as well as a normal memory cell. If a failure occurs in the normal memory cell, the redundancy memory cell is used in place of the redundancy memory cell.

도 1은 종래기술에 따른 구비한 반도체 기억 소자의 주요 블럭도로서, 메모리 셀 영역(110)과 컬럼 드라이버(120)을 포함한다.FIG. 1 is a main block diagram of a conventional semiconductor memory device, which includes a memory cell region 110 and a column driver 120.

메모리 셀 영역(110)은 복수의 노말 셀 영역과 리던던시 셀 영역을 포함하는데, 예컨대, 복수의 노말 메모리 셀 영역은 노말 셀 영역 A(111)과 노말 셀 영역(B)을 포함하고, 리던던시 셀 영역은 리던던시 셀 영역A(115)과 리던던시 셀 영역B(117)을 포함한다.The memory cell region 110 includes a plurality of normal cell regions and a redundancy cell region. For example, the plurality of normal memory cell regions include a normal cell region A 111 and a normal cell region B, Includes a redundancy cell area A (115) and a redundancy cell area B (117).

도 1에 따르면, 노말 셀 영역A(111) 내 셀 CA가 페일(fail)이므로 리던던시 셀 영역A(115) 내 셀 RA로 대체되고, 노말 셀 영역B(113) 내 노말 셀 DB가 페일(fail)이므로 리던던시 셀 영역B(117) 내 리던던시 셀 RB로 대체된다. 1, the cell CA in the normal cell area A 111 is replaced by the cell RA in the redundancy cell area A 115 because the cell CA in the normal cell area A 111 fails and the normal cell DB in the normal cell area B 113 fails ), It is replaced with the redundancy cell RB in the redundancy cell region B (117).

이후, 각각의 셀에 데이터를 라이트(Write) 하고, 각각의 셀에 라이트 된 데이터를 리드(Read) 함으로써 메모리의 정상 동작 여부를 테스트한다.Thereafter, data is written in each cell, and data written in each cell is read to test whether or not the memory operates normally.

라이트 동작은 하나의 컬럼 라인(YI1)에 대하여 각각의 워드 라인(WL1, WL2)을 순차적으로 인에이블시켜 데이터를 기입하는 방식으로 이루어진다.The write operation is performed in such a manner that data is written by sequentially enabling each of the word lines WL1 and WL2 with respect to one column line YI1.

나머지 컬럼 라인들(YI2, RYI)에 대해서도 마찬가지로 각각의 워드 라인(WL1, WL2)을 순차적으로 인에이블시켜 데이터를 기입하는 방식으로 이루어진다.Likewise, the other word lines WL1 and WL2 are enabled for the other column lines YI2 and RYI to write data.

즉, 각각의 워드 라인을 순차적으로 인에이블시켜 데이터를 기입하므로 반도체 기억 소자 내 각 셀에 대하여 데이터를 기입하는 데에 소요되는 시간이 많이 걸리는 문제가 있다.
That is, since each word line is sequentially enabled to write data, there is a problem that it takes much time to write data to each cell in the semiconductor memory device.

본 발명은 테스트 시간을 감축시킬 수 있는 반도체 기억 소자 및 그 테스트 방법을 제공한다.The present invention provides a semiconductor memory device and a test method thereof capable of reducing a test time.

또한, 본 발명은 테스트를 위한 데이터 기입 시간을 단축시킬 수 있는 반도체 기억 소자 및 그 테스트 방법을 제공한다.Further, the present invention provides a semiconductor memory element and a test method thereof capable of shortening a data write time for a test.

또한, 본 발명은 복수의 셀에 테스트용 데이터를 동시에 기입함으로써 데이터 기입 시간을 단축시킬 수 있는 반도체 기억 소자 및 그 테스트 방법을 제공한다.
In addition, the present invention provides a semiconductor memory element and a test method thereof that can shorten the data write time by simultaneously writing test data in a plurality of cells.

본원의 제1 발명에 따른 반도체 기억 소자는, 노말 영역과 리던던시 영역으로 구성된 데이터 저장 영역을 포함하는 반도체 기억 소자에 있어서, 입력되는 컬럼 어드레스를 디코딩하여 복수의 컬럼 라인 중 어느 하나의 컬럼 라인을 선택하도록 구성된 컬럼 디코더; 및 퓨즈의 차단 전 상태를 표현하는 퓨즈 리셋 신호, 및 퓨즈의 차단 후 상태를 표현하는 퓨즈 인에이블 신호를 이용하여 구분되는 복수의 영역 내 개별 셀과 전기적으로 연결된 상기 어느 하나의 컬럼 라인을 동시에 인에이블 시키도록 구성된 컬럼 셀렉터를 포함한다.A semiconductor memory device according to a first aspect of the present invention is a semiconductor memory device including a data storage area composed of a normal area and a redundancy area, wherein the column address is decoded to select any one of the plurality of column lines Lt; / RTI > And a fuse reset signal representing a state before cutoff of the fuse and a fuse enable signal representing a state after cutoff of the fuse are simultaneously applied to any one of the column lines electrically connected to the individual cells in the plurality of regions And a column selector configured to disable the column selector.

바람직하게는, 상기 컬럼 셀렉터는, 라이트 명령에 동기되어 인가되는 라이트 플래그 신호와, 상기 퓨즈 리셋 신호가 동시에 인에이블되면 라이트 드라이버가 복수의 노말 영역 내 개별 노말 셀에 데이터를 동시적으로 라이트 하도록 상기 복수의 컬럼 라인 중 어느 하나의 노말 컬럼 라인을 인에이블 시키도록 구성된다.Preferably, the column selector is arranged to simultaneously write the data to the individual normal cells in the plurality of normal regions when the write flag signal applied in synchronization with the write command and the fuse reset signal are simultaneously enabled, And is configured to enable the normal column line of any one of the plurality of column lines.

바람직하게는, 상기 컬럼 셀렉터는, 라이트 명령에 동기되어 인가되는 라이트 플래그 신호와, 상기 퓨즈 인에이블 신호가 동시에 인에이블되면 라이트 드라이버가 복수의 리던던시 영역 내 개별 리던던시 셀에 데이터를 동시적으로 라이트 하도록 상기 복수의 컬럼 라인 중 어느 하나의 리던던시 컬럼 라인을 인에이블 시키도록 구성된다.Preferably, when the write flag signal applied in synchronization with the write command and the fuse enable signal are simultaneously enabled, the column selector may simultaneously write data to the individual redundant cells in the plurality of redundant areas And to enable any one redundancy column line among the plurality of column lines.

바람직하게는, 상기 컬럼 셀렉터는, 개별 퓨즈의 차단 여부에 따라 상태를 달리하는 퓨즈 컷 데이터 신호를 이용하여 상기 데이터 저장 영역 내 개별 셀로부터 데이터를 리드 하도록 구성된다.Advantageously, the column selector is configured to read data from individual cells in the data storage area using a fuse cut data signal having a different state depending on whether the individual fuses are blocked.

바람직하게는, 상기 반도체 기억 소자는 DRAM, 플래시 메모리, 및 SRAM 중 어느 하나이다.Preferably, the semiconductor memory element is one of a DRAM, a flash memory, and an SRAM.

또한, 본원의 제2 발명에 따른 반도체 기억 소자의 테스트 방법은, 노말 영역과 리던던시 영역을 포함하는 반도체 기억 소자를 테스트 하는 방법에 있어서, 컬럼 디코더가 입력되는 컬럼 어드레스를 디코딩하여 복수의 컬럼 라인 중 어느 하나의 컬럼 라인을 선택하는 선택 단계; 및 컬럼 셀렉터가 퓨즈의 차단 전 상태를 표현하는 퓨즈 리셋 신호, 및 퓨즈의 차단 후 상태를 표현하는 퓨즈 인에이블 신호를 이용하여 구분되는 복수의 영역 내 개별 셀과 전기적으로 연결된 상기 어느 하나의 컬럼 라인을 동시에 인에이블 시키는 인에이블 단계를 포함한다.A method of testing a semiconductor memory device according to a second aspect of the present invention is a method of testing a semiconductor memory device including a normal region and a redundancy region, the method comprising: decoding a column address to which a column decoder is input, A selection step of selecting any one of the column lines; And a column selector electrically connected to one of the plurality of column lines electrically connected to individual cells in a plurality of regions, which are distinguished by using a fuse reset signal representing a state before breaking of the fuse and a fuse enable signal representing a state after the fuse is cut off, At the same time.

바람직하게는, 상기 선택 단계 전에, 상기 노말 영역 내 페일된 노말 셀을 상기 리던던시 영역 내 리던던시 셀로 대체하는 단계를 수행한다.
Preferably, before said selecting step, replacing a normal cell that is paled in said normal area with a redundancy cell in said redundancy area is performed.

본 발명의 반도체 기억 소자의 테스트 방법에 따르면, 리페어 후 라이트 테스트 시간을 감축시킬 수 있고, 복수의 셀에 테스트용 데이터를 동시에 기입함으로써 데이터 기입 시간을 단축시킬 수 있다.
According to the method for testing a semiconductor memory device of the present invention, it is possible to reduce the post-repair write test time, and the data write time can be shortened by simultaneously writing test data in a plurality of cells.

도 1은 종래기술에 따른 구비한 반도체 기억 소자의 주요 블럭도,
도 2는 본 발명의 일실시예에 따른 반도체 기억 소자의 주요 블럭도,
도 3은 본 발명의 일실시예에 따른 반도체 기억 소자에 퓨즈 리셋 신호를 인가한 경우의 주요 신호 타이밍도,
도 4는 본 발명의 일실시예에 따른 반도체 기억 소자에 퓨즈 인에이블 신호를 인가한 경우의 주요 신호 타이밍도, 및
도 5는 본 발명의 일실시예에 따른 반도체 기억 소자의 라이트 동작 타이밍도이다.1 is a main block diagram of a conventional semiconductor memory device,
2 is a main block diagram of a semiconductor memory device according to an embodiment of the present invention,
3 is a timing chart of a main signal when a fuse reset signal is applied to a semiconductor memory device according to an embodiment of the present invention,
4 is a timing chart of main signals when a fuse enable signal is applied to a semiconductor memory device according to an embodiment of the present invention, and Fig.
5 is a timing chart of a write operation of the semiconductor memory device according to an embodiment of the present invention.

이하, 본 발명의 바람직한 실시예(들)에 대하여 첨부도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기되었음에 유의하여야 한다. 또한, 하기의 설명에서는 많은 특정사항들이 도시되어 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. Hereinafter, preferred embodiments (s) of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used to designate the same or similar components in the drawings. In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention, and it is to be understood that the present invention may be practiced without these specific details, It will be obvious to you.

도 1의 구조에서 복수의 워드 라인을 동시에 인에이블시키면 다음과 같은 문제가 발생한다. When the plurality of word lines are simultaneously enabled in the structure of FIG. 1, the following problem arises.

복수의 워드 라인(WL1, WL2)을 인에이블시킨 상태에서 페일된 노말 셀 CA 대신 리던던시 셀 RA에 데이터를 기입하기 위해 리던던시 컬럼 라인(RYI)을 인에이블시키면 리던던시 셀 RA 뿐 아니라 리던던시 셀 RB에도 데이터가 기입되어 페일된 노말 영역 B의 노말 셀 DB를 대체하기 위해 사용되어야 하는 리던던시 셀 RB에 원하지 데이터를 기입하는 결과를 야기한다. When the redundancy column line RYI is enabled to write data in the redundancy cell RA in place of the failed normal cell CA in a state in which the plurality of word lines WL1 and WL2 are enabled, the redundancy cell RB as well as the redundancy cell RB Is written to write the desired data to the redundancy cell RB that should be used to replace the normal cell DB of the failed normal region B. [

따라서, 본 발명에서는 불요의 데이터를 기입하지 않으면서도 복수의 셀에 데이터를 동시에 기입할 수 있는 기술을 제공하고자 한다.
Therefore, the present invention provides a technique for simultaneously writing data in a plurality of cells without writing unnecessary data.

도 2는 본 발명의 일실시예에 따른 반도체 기억 소자의 주요 블럭도이고, 도 3은 본 발명의 일실시예에 따른 반도체 기억 소자에 퓨즈 리셋 신호(Fuse reset)를 인가한 경우의 주요 신호 타이밍도이고, 도 4는 본 발명의 일실시예에 따른 반도체 기억 소자에 퓨즈 인에이블 신호(Fuse EN)를 인가한 경우의 주요 신호 타이밍도이고, 도 5는 본 발명의 일실시예에 따른 반도체 기억 소자의 라이트 동작 타이밍도이다.FIG. 2 is a main block diagram of a semiconductor memory device according to an embodiment of the present invention. FIG. 3 is a timing chart showing main signal timings when a fuse reset signal (Fuse reset) is applied to a semiconductor memory device according to an embodiment of the present invention FIG. 4 is a timing chart of main signals when a fuse enable signal (Fuse EN) is applied to a semiconductor memory device according to an embodiment of the present invention. FIG. 5 is a timing chart of main signal timings when a semiconductor memory device according to an embodiment of the present invention And Fig.

반도체 기억 소자는 메모리 셀 영역(210)과 컬럼 드라이버(220)를 포함한다.The semiconductor memory element includes a memory cell region 210 and a column driver 220.

메모리 셀 영역(210)은 도 1의 대응하는 구성과 동일한 구조이다.The memory cell region 210 has the same structure as the corresponding structure of FIG.

컬럼 드라이버(220)는 컬럼 디코더(221)와, 컬럼 셀렉터(225)를 포함한다.The column driver 220 includes a column decoder 221 and a column selector 225.

컬럼 디코더(221)는 입력되는 컬럼 어드레스(C-address)를 디코딩하여 복수의 컬럼 라인 중 어느 하나를 선택한다.The column decoder 221 decodes the input column address (C-address) to select any one of the plurality of column lines.

컬럼 셀렉터(225)는 라이트 명령에 동기되어 인가되는 라이트 플래그 신호(WTS), 퓨즈를 차단하기 전의 상태를 표현하는 퓨즈 리셋 신호(Fuse reset), 퓨즈를 차단한 후의 상태를 표현하는 퓨즈 인에이블 신호(Fuse EN), 및 개별 퓨즈의 차단 정보가 포함된 퓨즈 컷 데이터 신호(Fuse Cut Data)를 입력받는다. 예컨대, 퓨즈 리셋 신호(Fuse reset)는 "H"상태를, 퓨즈 인에이블 신호(Fuse EN)는 "L"상태를 가질 수 있다. 한편, 이와 반대로, 퓨즈 리셋 신호(Fuse reset)가 "L"상태를, 퓨즈 인에이블 신호(Fuse EN)가 "H"상태를 가질 수 있다는 것 또한, 이 업계에 종사하는 통상의 지식을 가진 자에게 자명하다.
The column selector 225 outputs a write flag signal WTS applied in synchronization with the write command, a fuse reset signal FUSE reset signal representing a state before the fuse is cut off, a fuse enable signal FUSE representing a state after the fuse is cut off, (Fuse EN), and a fuse cut data signal including cutoff information of individual fuses. For example, the fuse reset signal Fuse reset may have the "H" state and the fuse enable signal Fuse EN may have the "L" state. On the other hand, the fact that the fuse reset signal (Fuse reset) can be in the "L" state and the fuse enable signal (Fuse EN) can be in the "H" state, To be clear to.

도 3에 도시된 바와 같이, 퓨즈를 차단하기 전의 상태를 "H"상태로 표현하는 퓨즈 리셋 신호(Fuse reset)와 라이트 플래그 신호(WTS)가 동시에 인에이블되면 노말 컬럼 라인(Normal Column Line)을 인에이블 시켜 노말 셀(Normal Cells) CA, CB에 데이터를 동시적으로 기입하고, 후속하는 라이트 플래그 신호(WTS)에서 노말 셀(Normal Cells) DA, DB에 데이터를 동시적으로 기입한다.
As shown in FIG. 3, when a fuse reset signal (Fuse reset) and a write flag signal (WTS), which represent the state before the fuse is cut off, in the "H" state are simultaneously enabled, a normal column line Data is simultaneously written to the normal cells CA and CB and the data is simultaneously written to the normal cells DA and DB in the subsequent write flag signal WTS.

도 4에 도시된 바와 같이, 퓨즈를 차단한 후의 상태를 "L"상태로 표현하는 퓨즈 인에이블 신호(Fuse EN)와 라이트 플래그 신호(WTS)가 동시에 인에이블되면 리던던시 컬럼 라인(Redundancy Column Line)을 인에이블 시켜 리던던시 셀(Redundancy Cells) RA, RB에 데이터를 동시적으로 기입하고, 후속하는 라이트 플래그 신호(WTS)에 복수의 다른 리던던시 셀(Redundancy Cells)에 데이터를 동시적으로 기입한다.
4, when the fuse enable signal Fuse EN and the write flag signal WTS, which represent the state after the fuse is cut off in the "L" state, are simultaneously enabled, the redundancy column line To simultaneously write data to the redundancy cells RA and RB, and simultaneously write data to a plurality of other redundancy cells in a subsequent write flag signal WTS.

테스트 리드 동작시에는 라이트 플래그 신호(WTS)가 없기 때문에 퓨즈 컷 데이터 신호(Fuse cut data)를 이용하여 해당 셀의 데이터를 독출할 수 있다.
In the test read operation, since there is no write flag signal (WTS), data of the corresponding cell can be read using the fuse cut data signal (Fuse cut data).

본 발명은 DRAM, 플래시 메모리, SRAM 등 리던던시 셀 영역을 구비하는 모든 메모리에 적용가능하다.
The present invention is applicable to all memories having redundancy cell regions such as DRAM, flash memory, and SRAM.

210: 메모리 셀 영역
220: 컬럼 드라이버
221: 컬럼 디코더
225: 컬럼 셀렉터210: memory cell area
220: Column driver
221: column decoder
225: Column selector

Claims (10)

노말 영역과 리던던시 영역으로 구성된 데이터 저장 영역을 포함하는 반도체 기억 소자에 있어서,
입력되는 컬럼 어드레스를 디코딩하여 복수의 컬럼 라인 중 어느 하나의 컬럼 라인을 선택하도록 구성된 컬럼 디코더; 및
퓨즈의 차단 전 상태를 표현하는 퓨즈 리셋 신호, 및 퓨즈의 차단 후 상태를 표현하는 퓨즈 인에이블 신호를 이용하여 구분되는 복수의 영역 내 개별 셀과 전기적으로 연결된 상기 어느 하나의 컬럼 라인을 동시에 인에이블 시키도록 구성된 컬럼 셀렉터
를 포함하는 반도체 기억 소자.
A semiconductor memory device comprising a data storage area configured by a normal area and a redundancy area,
A column decoder configured to decode an input column address to select any one of the plurality of column lines; And
A fuse reset signal representing a state before cutoff of a fuse and a fuse enable signal representing a state after cutoff of the fuse are simultaneously enabled at the same time as any one of the column lines electrically connected to individual cells within a plurality of regions A column selector configured to
And a semiconductor memory element.
제1항에 있어서, 상기 컬럼 셀렉터는,
라이트 명령에 동기되어 인가되는 라이트 플래그 신호와, 상기 퓨즈 리셋 신호가 동시에 인에이블되면 라이트 드라이버가 복수의 노말 영역 내 개별 노말 셀에 데이터를 동시적으로 라이트 하도록 상기 복수의 컬럼 라인 중 어느 하나의 노말 컬럼 라인을 인에이블 시키도록 구성되는 반도체 기억 소자.
The apparatus of claim 1, wherein the column selector comprises:
A write flag signal applied in synchronism with a write command and a fuse reset signal when the write driver simultaneously writes data to individual normal cells in a plurality of normal regions, And to enable a column line.
제1항에 있어서, 상기 컬럼 셀렉터는,
라이트 명령에 동기되어 인가되는 라이트 플래그 신호와, 상기 퓨즈 인에이블 신호가 동시에 인에이블되면 라이트 드라이버가 복수의 리던던시 영역 내 개별 리던던시 셀에 데이터를 동시적으로 라이트 하도록 상기 복수의 컬럼 라인 중 어느 하나의 리던던시 컬럼 라인을 인에이블 시키도록 구성되는 반도체 기억 소자.
The apparatus of claim 1, wherein the column selector comprises:
And the write driver simultaneously writes the data to the individual redundancy cells in the plurality of redundancy areas if the write flag signal applied in synchronization with the write command and the fuse enable signal are simultaneously enabled, And to enable a redundancy column line.
제2항 또는 제3항에 있어서, 상기 컬럼 셀렉터는,
개별 퓨즈의 차단 여부에 따라 상태를 달리하는 퓨즈 컷 데이터 신호를 이용하여 상기 데이터 저장 영역 내 개별 셀로부터 데이터를 리드 하도록 구성되는 반도체 기억 소자.
The apparatus of claim 2 or 3, wherein the column selector comprises:
And to read data from individual cells in the data storage area using a fuse cut data signal having different states depending on whether or not the individual fuses are blocked.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 반도체 기억 소자는 DRAM, 플래시 메모리, 및 SRAM 중 어느 하나인 반도체 기억 소자.
4. The method according to any one of claims 1 to 3,
Wherein the semiconductor memory element is any one of a DRAM, a flash memory, and an SRAM.
노말 영역과 리던던시 영역을 포함하는 반도체 기억 소자를 테스트 하는 방법에 있어서,
컬럼 디코더가 입력되는 컬럼 어드레스를 디코딩하여 복수의 컬럼 라인 중 어느 하나의 컬럼 라인을 선택하는 선택 단계; 및
컬럼 셀렉터가 퓨즈의 차단 전 상태를 표현하는 퓨즈 리셋 신호, 및 퓨즈의 차단 후 상태를 표현하는 퓨즈 인에이블 신호를 이용하여 구분되는 복수의 영역 내 개별 셀과 전기적으로 연결된 상기 어느 하나의 컬럼 라인을 동시에 인에이블 시키는 인에이블 단계
를 포함하는 반도체 기억 소자의 테스트 방법.
A method for testing a semiconductor memory device including a normal region and a redundancy region,
A selecting step of decoding a column address to which a column decoder is input to select any one of the plurality of column lines; And
The column selector is connected to any one of the column lines electrically connected to individual cells in a plurality of regions, which are distinguished by using a fuse reset signal representing a state before cutoff of the fuse and a fuse enable signal representing a state after cutoff of the fuse An enable step
The method comprising the steps of:
제6항에 있어서,
상기 선택 단계 전에, 상기 노말 영역 내 페일된 노말 셀을 상기 리던던시 영역 내 리던던시 셀로 대체하는 단계를 수행하는 반도체 기억 소자의 테스트 방법.
The method according to claim 6,
And replacing the normal cell which is paled in the normal area with the redundancy cell in the redundancy area before the selection step.
제7항에 있어서, 상기 인에이블 단계는,
라이트 명령에 동기되어 인가되는 라이트 플래그 신호와, 상기 퓨즈 리셋 신호가 동시에 인에이블되면 라이트 드라이버가 복수의 노말 영역 내 개별 노말 셀에 데이터를 동시적으로 라이트 하도록 상기 복수의 컬럼 라인 중 어느 하나의 노말 컬럼 라인을 인에이블 시키는 반도체 기억 소자의 테스트 방법.
8. The method of claim 7, wherein the enabling step comprises:
A write flag signal applied in synchronism with a write command and a fuse reset signal when the write driver simultaneously writes data to individual normal cells in a plurality of normal regions, A method of testing a semiconductor memory device that enables column lines.
제7항에 있어서, 상기 인에이블 단계는,
라이트 명령에 동기되어 인가되는 라이트 플래그 신호와, 상기 퓨즈 인에이블 신호가 동시에 인에이블되면 라이트 드라이버가 복수의 리던던시 영역 내 개별 리던던시 셀에 데이터를 동시적으로 라이트 하도록 상기 복수의 컬럼 라인 중 어느 하나의 리던던시 컬럼 라인을 인에이블 시키는 반도체 기억 소자의 테스트 방법.
8. The method of claim 7, wherein the enabling step comprises:
And the write driver simultaneously writes the data to the individual redundancy cells in the plurality of redundancy areas if the write flag signal applied in synchronization with the write command and the fuse enable signal are simultaneously enabled, A method of testing a semiconductor memory device that enables a redundancy column line.
제8항 또는 제9항에 있어서, 상기 인에이블 단계는,
개별 퓨즈의 차단 여부에 따라 상태를 달리하는 퓨즈 컷 데이터 신호를 이용하여 상기 데이터 저장 영역 내 개별 셀로부터 데이터를 리드 하는 단계를 더 포함하는 반도체 기억 소자의 테스트 방법.
10. The method as claimed in claim 8 or 9,
Further comprising the step of reading data from individual cells in the data storage area using a fuse cut data signal having different states depending on whether the individual fuses are blocked.
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KR20070077520A (en) * 2006-01-24 2007-07-27 주식회사 하이닉스반도체 Column address decoder
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