KR20150030512A

KR20150030512A - 전력 증폭기의 이중 전원 전압 공급기를 구동하는 구동신호 생성 방법 및 그에 따른 장치

Info

Publication number: KR20150030512A
Application number: KR20130109874A
Authority: KR
Inventors: 이성준; 정재호; 이광천
Original assignee: 한국전자통신연구원
Priority date: 2013-09-12
Filing date: 2013-09-12
Publication date: 2015-03-20
Also published as: US20150071371A1; KR102052394B1; US8958498B1

Abstract

전력증폭기의 이중 전원 전압 공급기를 구동하는 구동신호 생성 방법이 개시된다. 그러한 구동신호 생성 방법은, 송신될 기저대역 신호로부터 복소 신호의 크기를 얻는 후에, 상기 복소 신호의 크기를 설정된 임계 값과 비교하는 단계; 상기 복소 신호의 현재 크기가 상기 설정된 임계 값 이상이거나 또는 이전 N 개의 비교에서 상시 설정된 임계 값 이상인 결과가 있으면 제1 논리레벨로 구성된 디지털 보드 출력 신호를 디지털 아날로그 컨버터를 통해 출력하는 단계; 및 상기 복소 신호의 현재 크기가 상기 설정된 임계 값 미만이고 그리고 이전 N 개의 비교에서 상기 설정된 임계 값 이상인 결과가 없으면 제2 논리레벨로 구성된 디지털 보드 출력 신호를 상기 디지털 아날로그 컨버터를 통해 출력하는 단계를 포함한다.

Description

전력 증폭기의 이중 전원 전압 공급기를 구동하는 구동신호 생성 방법 및 그에 따른 장치{Method of generating driving signal for driving Dual-Mode Supply Modulator and thereof device}

본 발명은 전력 증폭기에 전원 전압(supply voltage)을 공급하는 기술에 관한 것으로, 더욱 상세하게는, 3-레벨 EDSM (Envelope Delta Sigma Modulator) 송신 구조에서 전력 증폭기의 이중 전원 전압 공급기를 구동하는 구동신호 생성 방법 및 그에 따른 장치에 관한 것이다.

IEEE 802.16이나 3GPP (3rd Generation Partnership Project) LTE (Long Term Evolution)와 같은 현대 통신 규격 (modern communication standard)은 제한된 주파수 자원 내에서 보다 높은 데이터 속도를 얻기 위해 복잡한 변조 방식 (complex modulation scheme)을 사용한다. 이로 인해 송신신호는 높은 PAPR (Peak-to-Average Power Ratio)을 갖게 되는데 이는 전력 증폭기의 효율 성능에 있어 불리한 조건이 된다.

현재의 기지국 시스템은 소형화를 지향하므로, 다른 어떤 때보다 고효율 전력 증폭기 구조가 요구되는 실정이다.

EER (Envelope Elimination and Restoration) 송신 구조는 고효율 전력 증폭기 구조 중 하나로, 고효율 획득을 위해 신호의 크기 성분과 위상 성분을 분리하여 처리 후 재결합하는 구조를 갖는다.

전통적으로는 EER 구조라 하면 Kahn 구조를 의미하지만, improved Kahn구조나 DPM (Digital Polar Modulator) 구조 등 신호의 크기 성분과 위상 성분을 분리하여 처리하는 모든 구조는 EER 구조라 할 수 있다.

EER 구조 중 크기 성분에 DSM (Delta Sigma Modulator)을 적용하는 구조를 특별히 EDSM (Envelope Delta Sigma Modulator) 구조라고 한다.

3-레벨 EDSM 송신 구조에서 전력 증폭기가 단일 트랜지스터로 구성되는 경우, 고효율 획득이라는 의도를 충실히 따라가기 위해서는, 전력 증폭기에 2개의 전원 전압을 공급하여야 한다.

이를 위해서 구동 신호에 따라 2개의 전원 전압을 공급하는 이중 전원 전압 공급기가 사용되며, 그 기능은 2-레벨 (VL, VH)로 구성된 구동신호에 따라 2개의 전원 전압 ('VDD low'와 'VDD high')을 공급하는 것이다. 즉, 구동신호가 VL인 시간에는 VDD low를 공급하고 구동신호가 VH인 시간에는 VDD high를 공급한다. 따라서, 전력 증폭기에 2개의 전원 전압을 적절하게 공급하기 위해서는 이중 전원 전압 공급기를 구동하는 신호가 적절하게 구성되어야 할 필요가 있다.

본 발명이 해결하고자 하는 기술적 과제는, 3-레벨 EDSM 송신 구조에서 전원 전압 공급용 이중 전원 전압 공급기를 구동하는 구동신호 생성 방법 및 그에 따른 장치를 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념적 실시 예의 일 양상에 따라, 전력 증폭기에 전원 전압을 공급하는 이중 전원 전압 공급기를 구동하는 구동신호 생성 방법은,

송신될 기저대역 신호로부터 복소 신호의 크기를 얻는 단계;

상기 복소 신호의 크기를 설정된 임계 값과 비교하는 단계;

상기 복소 신호의 현재 크기가 상기 설정된 임계 값 이상이거나 또는 이전 N 개의 비교에서 상기 설정된 임계 값 이상인 결과가 있으면 제1 논리레벨로 구성된 디지털 보드 출력 신호를 디지털 아날로그 컨버터를 통해 출력하는 단계; 및

상기 복소 신호의 현재 크기가 상기 설정된 임계 값 미만이고 그리고 이전 N 개의 비교에서 상기 설정된 임계 값 이상인 결과가 없으면 제2 논리레벨로 구성된 디지털 보드 출력 신호를 상기 디지털 아날로그 컨버터를 통해 출력하는 단계를 포함한다.

본 발명의 실시 예들에 따르면, 따르면 3-레벨 EDSM 송신 구조에서 고효율 획득이라는 의도를 충실히 반영하는, 구현 가능하며 유의미한, 이중 전원 전압 공급기를 구동하는 신호를 생성하는 방법 및 장치가 제공된다. 그러한 방법은 운용 중에 디지털 보드에서 알고리즘 파라미터인 'V_TH' 와 'N'의 조정을 통해, 그 특성 변경이 가능하다.

도 1은, 단일 전원 전압을 사용하는 전력 증폭기가 사용된, 3-레벨 EDSM 송신 장치의 구조도.
도 2는 도 1에 따른 전력 증폭기 입력 신호 파형의 예시도.
도 3은 도 1에 관련되어 전력 증폭 효율을 나타내는 예시도.
도 4는 이중 전원 전압을 사용하는 경우에 대한 전력 증폭 효율을 나타내는 예시도.
도 5는 본 발명의 실시 예에 따른, 이중 전원 전압을 사용하는 전력 증폭기가 사용된, 3-레벨 EDSM 송신 장치의 구조도.
도 6은 도 5에 관련된 좁은 구간 확인에서의 파형의 예시도.
도 7은 도 5에 관련된 넓은 구간 확인에서의 파형의 예시도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 변조기나 디지털 입력신호들을 아나로그 신호롤 변환하는 컨버터 소자들에 관한 들에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은, 단일 전원 전압을 사용하는 전력 증폭기가 사용된, 3-레벨 EDSM 송신 장치의 구조를 나타낸다. 또한, 도 2는 도 1에 따른 전력 증폭기 입력 신호 파형의 예시이고, 도 3은 도 1에 관련되어 전력 증폭 효율을 나타내는 예시이다.

도 1을 참조하면, 전력 증폭 시스템은 복수의 DAC들(10,11,12)로 이루어진 디지털 보드(101)와, I/Q 변조기(20)와 LPDSM(24:Low Pass Delta Sigma Modulator) 및 믹서(26)로 구성된 변조부(201), 및 전력 증폭기(30)를 포함하는 전력 증폭기 보드(301)로 구성된다. 여기서, 디지털 보드(101)와 변조부(201)의 동작은 어떠한 3-레벨 EDSM 송신 구조에 있어서나 동일 또는 유사하다.

송신될 기저대역 신호 c(nT_DAC)는 아래의 수학식 1과 같이 복소 신호의 크기 a(nT_DAC)와 복소 신호의 위상 ø(nT_DAC)로 분리될 수 있다. 여기서, T_DAC는 DAC (Digital-to-Analog Converter) 동작속도의 역수를 의미한다.

크기 신호 a(nT_DAC)와, 위상 신호에 관련된 cos[ø(nT_DAC)]및 sin[ø(nT_DAC)]가 대응되는 DAC들(10,11,12)을 거치면, DAC들(10,11,12)의 변환기능에 의해 아날로그 신호인a(t)와 cos[ø(t)] 및 sin[ø(t)]가 출력 라인들(L3,L1,L2)에 각기 대응적으로 나타난다.

상기 크기 신호 a(t)가 LPDSM(24)을 통과한 출력 m(t)는 하기의 수학식 2와 같고, 위상 신호에 관련된 cos[ø(t)] 및 sin[ø(t)]가 I/Q 모듈레이터(20)를 통과한 출력 up(t)는 수학식 3과 같다. 하기의 수학식들에서, e(t)는 LPDSM(24)의 성형 양자화 잡음(shaped quantization noise)를, f_c는 반송파를 의미한다.

신호 복구용 믹서(Restoration mixer:26)는 상기 m(t)와 up(t)를 결합시켜 전력 증폭기(30)를 구동하는 변조부(201)의 출력 d(t)을 생성한다. 상기 출력 d(t)는 하기의 수학식 4로 나타낼 수 있다.

수학식 4로 정의되는 전력 증폭기(30)의 입력신호는 도 2와 같이 ‘0’,‘1’, 또는 ‘2’의 크기를 갖게 된다. 즉, 전력 증폭기(30)를 구동하는 입력신호는 순간 순간을 관측하면 그 크기 (amplitude)가 (‘0’, ‘1’, ‘2’)중 하나인 정현파와 같은 파형 (waveform)으로 나타난다. 여기서, 정현파의 주파수는 f_c에 해당된다.

전력 증폭기(30)가 단일 트랜지스터로 구성되는 경우, 고정된 전원 전압을 사용한다면 도 3에서 볼 수 있는 바와 같이 '1’의 크기를 갖는 입력이 이슈로 된다. 즉, '1'의 크기를 갖는 입력이 전력 증폭기를 구동하는 시간 동안에 전력 증폭기(30)는 최대 효율 값에서 많이 벗어나서 동작하게 되는 것이다. 여기서, 단일 트랜지스터는 여러 트랜지스터를 결합(combine)하여 보다 높은 전력을 출력하는 단일 트랜지스터처럼 사용하는 경우를 포함할 수 있다는 것을 유의하라.

도 3에서 가로축은 dBm 단위의 입력 전력을, 세로축은 상기 f_c에서 전력 증폭기의 드레인 효율을 나타낸다. 도 3에서 A 포인트는 '1'의 크기에 해당되는 전력을 나타내고, (A+6) 포인트는 '2'의 크기에 해당되는 전력을 나타낸다.

도 4는 이중 전원 전압 사용의 경우에 전력 증폭 효율을 나타내는 예시도이다.

도 3에서 탈피하여, 고효율 획득이라는 목표를 충실하게 따라가기 위해서는 도 4와 같이 '1'의 크기를 갖는 입력이 전력 증폭기를 구동하는 시간에는 전력 증폭기가 사용하는 전원 전압을 낮추어, '1'의 크기를 갖는 입력에 대해서도 전력 증폭기가 최대 효율 값 근방에서 동작될 수 있게 해야 한다. 즉, '1'의 크기를 갖는 입력에 대해서는 'VDD low'의 전원 전압을 공급하고, '2'의 크기를 갖는 입력에 대해서는 'VDD high'의 전원 전압을 공급하는 것이다.

이를 위해 LPDSM(24)에서 restoration mixer(26)로 인가되는 출력과 별도로, 출력을 외부로 뽑아 사용할 수 있도록 설계하고, 이를 이용하여 이중 전원 전압 공급기를 구동하는 방법을 생각해 볼 수 있다. 즉, LPDSM(24)이 '0' 또는 '1'을 출력하는 경우에 이중 전원 전압 공급기(32)는 'VDD low'를 출력하고, LPDSM(24)이 '2'를 출력하는 경우에는 'VDD high'를 출력하는 것이다. 하지만 이 경우 이중 전원 전압 공급기(32)는 수백 MHz의 속도로 동작하는 LPDSM(24)의 출력 변화를 따라가야 하는데, 이러한 트랙킹(tracking) 동작이 용이하지 않다.

따라서, 마치 LPDSM(24) 출력을 일정한 길이를 갖는 창(window)으로 훑어 창 내에 하나라도 '2'가 존재하면 그 구간에서는 VH(VDD high’를 명령)를 출력하는 것과 같은 펄스 성형이 필요하다. 이 경우 '0' 또는 '1'의 크기를 갖는 전력 증폭기 입력에 대해서도 'VDD high'가 공급될 수 있기에, 이중 전원 전압 공급기가 이상적으로 LPDSM의 출력을 따라가는 경우에 비해 효율 개선의 정도(고정 전원 전압을 사용한 경우 대비)가 덜 할 수도 있다. 하지만, 펄스 성형의 경우에 이중 전원 전압 공급기(32)가 상기 출력 변화를 용이하게 따라갈 가능성이 높아진다. 즉, 이러한 펄스 성형은 구현 가능한 범위 내에서 이중 전원 전압의 사용을 통해 효율 개선 효과를 획득하는 것이다.

또한, 이러한 펄스 성형은 ‘2’의 크기를 갖는 전력증폭기 입력에 대해서는 ‘VDD low’가 인가되지 않도록 한다는 점에서 의미를 찾을 수 있다. 이에 대해 구체적으로 설명하면 다음과 같다.

‘1’의 크기를 갖는 입력에 대해, ‘VDD high’가 전원 전압으로 공급될 때에 비해 ‘VDD low’가 전원 전압으로 공급될 때가 효율이 높은 이유는 전원 전압을 줄임에 의해 전력증폭기가 더 일찍 포화되기 때문이다. 즉, ‘VDD low’가 전원 전압으로 인가된 경우에는 ‘1’의 크기를 갖는 입력이 전력증폭기를 포화시키는 조건에 해당하여 높은 효율을 가질 수 있게 되는 것이다. 하지만, ‘1’의 크기를 갖는 입력에서 전력증폭기가 포화되었기에 ‘2’의 크기를 갖는 입력에 대한 전력증폭기 출력 크기는 ‘1’의 크기를 갖는 입력에 대한 전력증폭기 출력과 비슷한 크기가 될 것이다. 이는 입력에서 2배의 크기 차이가 출력에서는 1배의 크기 차이로 나타난다는 의미이기에 신호 품질의 악화로 이어질 것이다.

하지만, LPDSM 출력을 입력으로 받아 회로적으로 이러한 펄스 성형 기능을 구현하는 것을 사실상 불가능하다. 그 이유는 non-casual system은 존재할 수 없기 때문이다.

도 5는 본 발명의 실시 예에 따른 이중 전원 전압을 사용하는 전력 증폭기가 사용된, 3-레벨 EDSM 송신 장치의 구조를 나타낸다. 또한, 도 6과 도 7은 LPDSM 출력 신호 파형과 이중 전원 전압 공급기 구동 신호 파형의 예시이다.

도 5를 참조하면, 전력 증폭 시스템은, 복수의 DAC들(10,11,12,13)로 이루어진 디지털 보드(100)와, I/Q 변조기(20)와 LPDSM(24) 및 믹서(26)로 구성된 변조부(200), 및 전력 증폭기(30)와 이중 전원 전압 공급기(32)를 포함하는 전력 증폭기 보드(300)로 구성된다. 여기서, 디지털 보드(100)과 변조부(200)의 동작은 도 1의 디지털 보드(101)과 변조부(201)의 동작과 거의 유사하며, 아래 설명에서 수학식 1 내지 수학식 4의 표현들이 사용될 것이다.

상기 디지털 보드(100)는 송신될 기저대역 신호 c(nT_DAC)의 크기 a(nT_DAC)와 위상과 관련된 cos[φ(nT_DAC)] 및 sin[φ(nT_DAC)]를 디지털 아날로그 컨버터들(10,11,12)을 통해 아날로그 신호인 a(t)와 cos[φ(t)] 및 sin[φ(t)]로 변환하여 변조부(200)로 출력한다.

상기 변조부(200)는 상기 위상과 관련된 신호 cos[φ(t)] 및 sin[φ(t)]을 수신하여 변조하는 I/Q 변조기(20)와, 상기 크기 신호 a(t)를 수신하여 변조하는 LPDSM(24)과, 상기 I/Q 변조기(20) 및 LPDSM(24)의 출력을 서로 믹싱하는 믹서(26)를 포함한다.

상기 전력 증폭기 보드(300)는 상기 믹서(26)의 출력을 수신하는 전력 증폭기(30)와, 상기 전력 증폭기(30)에 이중 전원 전압을 공급하는 이중 전원 전압 공급기(32)를 포함한다.

도 5의 디지털 보드(100)는 상기 복소 신호의 크기를 설정된 임계 값과 비교하는 기능을 수행하며, 현재 비교 결과와 이전 N 개의 비교 결과로부터 그 출력 값을 결정한다. 즉, 상기 복소 신호의 현재 크기가 상기 설정된 임계 값 이상이거나 또는 이전 N 개의 비교에서 상기 설정된 임계 값 이상인 결과가 있으면 제 1 논리레벨(예컨대 하이레벨, VH)을 상기 디지털 아날로그 컨버터들 중 하나(13)를 통해 출력한다. 이와 달리, 상기 복소 신호의 현재 크기가 상기 설정된 임계 값 미만이고 그리고 이전 N 개의 비교에서 상기 설정된 임계 값 이상인 결과가 없으면 제2 논리레벨(예컨대 로우레벨, VL)을 상기 디지털 아날로그 컨버터들 중 하나(13)를 통해 출력한다.

즉, 본 발명에서는 도 5와 같은 구조의 디지털 영역에서 수학식 5와 같은 알고리즘을 적용함에 의해 디지털 보드(100)에서 이중 전원 전압 공급기(32)를 구동하는 신호가 출력된다. 이는 기저대역 복소 신호의 크기 a(nT_DAC)와 이의 DAC 출력인 a(t)를 LPDSM한 결과 간에 상관성이 있어, 복소 신호의 크기가 크면 LPDSM(24)의 출력이 '2'일 가능성이 크다는 가정에 기반한 것이다.

이를 다시 설명하면 다음과 같다. 신호 입력(IN3)에서 나타나는 복소 신호의 현재 크기 a(nT_DAC)가 설정한 임계전압 'V_TH’이상이거나 또는 과거 N개의 크기 a((n-1)T_DAC), ~, a((n-N)T_DAC) 중에 상기 설정한 임계전압 ‘V_TH’이상인 값이 있으면 현재 이중 전원 전압 공급기(32)를 구동하는 신호 입력(IN4)에서 나타나는 b(nT_DAC)은 VH ('VDD high’를 명령)로 설정되어 상기 디지털 보드(100)내의 DAC(13)를 통해 출력된다.

반면에, 복소 신호의 현재 크기 a(nT_DAC)가 설정한 임계전압 'V_TH’미만이고 그리고 과거 N개의 크기 a((n-1)T_DAC), ~, a((n-N)T_DAC) 중에 상기 설정한 임계 값 'V_TH’이상인 값이 없으면 현재 이중 전원 전압 공급기(32)를 구동하는 b(nT_DAC)은 VL (‘VDD low’를 명령)로 설정되어 상기 디지털 보드(100)내의 DAC(13)를 통해 출력된다.

본 발명의 구현 방법을 적용한 시뮬레이션 결과가 하기의 표 1에 나타나 있다. 시뮬레이션에서 기저대역 신호로 64-QAM (Quadrature Amplitude Modulation)을 사용하는 대역폭 10 MHz의 LTE 신호를 가정하였다. 이 기저대역 신호는 CFR의 적용으로 약 8.5 dB의 PAPR을 가지며, extended CP (Cyclic Prefix)를 사용하는 5개의 OFDM 심볼로 구성되어 있다. DAC 동작속도와 LPDSM 동작속도로 각각 122.88 MHz와 522.24 MHz로 가정하였다.

수학식 5로 기술되는 알고리즘에서 0~2 범위를 갖는 a(nT_DAC)에 대해 임계전압 ‘V_TH’는 0.95로, ‘N’은 3으로 설정한 경우에 대한 것이다. 또한, LPDSM의 회로 파라미터인 ‘Hinf (out of band gain)’는 1.5인 경우에 대한 것이다.

표 1의 결과는 b(nT_DAC)가 S&H(sample-and-hold) DAC(13)를 통과함에 의해 나타나는 아날로그 출력 b(t)의 값을 522.24 MH의 속도에서 확인한 것이다. 즉, LPDSM(24)의 출력이 발생할 때마다, 그 때의 b(t)의 값을 확인한 것이다. Extended CP를 가진 1개의 OFDM 심볼이 522.24 MHz로 내삽 (interpolation) 되었을 때의 샘플 수는 43,520개이기에, 5개 OFDM 심볼의 샘플 수는 217,600개 (=43,520*5) 로 된다. 여기서 볼 수 있는 바와 같이, 전력 증폭기 입력신호의 크기가 ‘2’인 경우, 디지털 보드(100)의 DAC(13)는 VH (‘VDD high’를 명령)를 출력하여 이중 전원 전압 공급기(32)가 구동되도록 한다. 또한, 전력 증폭기(30) 입력신호의 크기가 ‘0’ 또는 ‘1’인 경우, 디지털 보드(100)에서는 VH (‘VDD high’를 명령) 보다 많은 빈도의 VL (‘VDD low’를 명령)을 DAC(13)를 통해 출력하여, 전력증폭기 효율개선에 기여한다.

도 6 및 도 7에서는 LPDSM(24)의 출력 파형과, 본 발명에 따른 이중 전원 전압 공급기(32)를 구동하는 신호 b(t)의 파형이 함께 나타나 있다. 도 6 및 도 7에서 일점 쇄선은 신호 b(t)의 파형을 가리킨다. 도 6에서 파형들(F1~F4)은 신호 b(t)의 파형들을 나타내고 있다.

상기의 표 1 및 도 6 및 도 7에서 확인되는 바와 같이, 도 5의 구성에 따른 본 발명의 방법은, 상기한 바와 같은 펄스 성형의 기능을 수행한다. 즉, LPDSM 출력을 마치, 일정한 길이를 갖는 창(window)으로 훑어 창 내에 하나라도 ‘2’가 존재하면 그 구간에서는 VH (‘VDD high’를 명령)를 출력하는 것과 같은 펄스 성형 기능을 수행함을 알 수 있다.

덧붙여, 본 발명에 따른 구현 방법은, 디지털 보드에서 DAC를 구동하는 속도 (위 예에서 122.88 MHz)로 수학식 5의 알고리즘을 적용하는, 용이하게 구현될 수 있는 방법이다.

하기의 표 2는, 나머지 조건은 표 1과 동일하게 유지한 채, LPDSM의 회로 파라미터인 'Hinf'를 변화시켜 가며 본 발명의 방법을 적용한 결과를 보여준다.

회로 파라미터 'Hinf’가 증가하면, 복소 신호의 크기 a(nT_DAC)와 이의 DAC 출력인 a(t)를 LPDSM한 결과간에 상관성이 줄어들어, 이러한 상관성에 기반한 본 발명의 방법을 적용한 결과가 의도와 달라짐을 알 수 있다. 즉, 전력 증폭기 입력신호의 크기가 ‘2’인 경우에도 디지털 보드에서 VL (‘VDD low’를 명령)을 출력하는 수가 늘어나기에, 신호품질이 열화될 것이며 이는 의도한 펄스성형의 효과가 아니라는 의미이다.

하기의 표 3은 ‘Hinf’ 변화에 따른, 기저대역 등가 시뮬레이션을 통한, EVM (Error Vector Magnitude)과 ACLR (Adjacent Channel Leakage Ration) 결과를 나타낸다. 여기에서, ‘Hinf’ 변화에 따른 성능 변화가 매우 미미함을 볼 수 있다.

상기의 표 2 및 표 3으로부터, LPDSM의 회로 파라미터인 'Hinf (out of band gain)’를 낮은 값으로 제한하는데 아무런 문제가 없음을 알 수 있다.

본 발명에서는, 전력 증폭기가 단일 트랜지스터로 구성된 도 5의 3-레벨 EDSM 송신 구조에서 LPDSM 회로 파라미터인 'Hinf(out of band gain)'를 낮은 값으로(예 1.5) 제한하고, 이러한 구조에 (식 5)의 알고리즘을 적용하는 최종적인 '이중 전원 전압 공급기 구동신호 생성 구조 및 방법' 이 구현되었다. 본 발명에 따르면 3-레벨 EDSM 송신 구조에서 고효율 획득이라는 의도를 충실히 반영하는, 구현 가능하며 유의미한, 이중 전원 전압 공급기를 구동하는 신호를 생성하는 방법 및 장치가 제공된다. 그러한 방법은 운용 중에 디지털 보드에서 알고리즘 파라미터인 ‘V_TH’와‘N’의 조정을 통해, 그 특성 변경이 가능하다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

*도면의 주요 부분에 대한 부호의 설명*
100: 디지털 보드
200: 변조부
300: 전력 증폭기 보드

Claims

전력 증폭기에 전원 전압을 공급하는 이중 전원 전압 공급기를 구동하는 구동신호 생성 방법에 있어서:
송신될 기저대역 신호로부터 복소 신호의 크기를 얻는 단계;
상기 복소 신호의 크기를 설정된 임계 값과 비교하는 단계;
상기 복소 신호의 현재 크기가 상기 설정된 임계 값 이상이거나 또는 이전 N(여기서 N은 양의 정수)개의 비교에서 상기 설정된 임계 값 이상인 결과가 있으면 제1 논리레벨로 구성된 디지털 보드 출력 신호를 디지털 아날로그 컨버터를 통해 출력하는 단계; 및
상기 복소 신호의 현재 크기가 상기 설정된 임계 값 미만이고 그리고 이전 N 개의 비교에서 상기 설정된 임계 값 이상인 결과가 없으면 제2 논리레벨로 구성된 디지털 보드 출력 신호를 상기 디지털 아날로그 컨버터를 통해 출력하는 단계를 포함하는 구동신호 생성 방법.
제1항에 있어서, 상기 제1,2 논리레벨로 구성된 디지털 보드 출력 신호는 상기 이중 전원 전압 공급기를 구동하기 위해 전력 증폭기 보드의 상기 이중 전원 전압 공급기로 인가되는 구동신호 생성 방법.
제2항에 있어서, 상기 이중 전원 전압 공급기는 상기 제1 논리레벨로 구성된 디지털 보드 출력 신호가 제공될 동안에는 상기 전력 증폭기에 VDD HIGH 전압을 공급하고, 상기 제2 논리레벨로 구성된 디지털 보드 출력 신호가 제공될 동안에는 상기 전력 증폭기에 VDD LOW 전압을 공급하는 구동신호 생성 방법.
제1항에 있어서, 상기 구동신호 생성 방법은 운용 중에 상기 임계 값 및 상기 N의 조정을 통해 그 특성 변경이 가능한 구동신호 생성 방법.
제1항에 있어서, 상기 임계 값과의 비교는 상기 디지털 아날로그 변환기 동작 속도로 이루어지는 구동신호 생성 방법
제1항에 있어서, 상기 이중 전원 전압 공급기 구동 방법은 3-레벨 EDSM 송신 구조에 적용되는 구동신호 생성 방법.
제6항에 있어서, 상기 3-레벨 EDSM 송신 구조를 구성하는 LPDSM의 회로 파라미터인 'Hinf'가 낮은 경우에 적용되는 구동신호 생성 방법.
전력 증폭기에 전원 전압을 공급하는 이중 전원 전압 공급기를 구동하는 구동신호 생성 방법 적용을 위한 구조에 있어서:
송신될 기저대역 신호로부터 복소 신호의 크기를 얻고,
상기 복소 신호의 크기를 설정된 임계 값과 비교하고,
상기 복소 신호의 현재 크기가 상기 설정된 임계 값 이상이거나 또는 이전 N 개의 비교에서 상시 설정된 임계 값 이상인 결과가 있으면 제1 논리레벨로 구성된 디지털 보드 출력 신호를 디지털 아날로그 컨버터를 통해 출력하고,
상기 복소 신호의 현재 크기가 상기 설정된 임계 값 미만이고 그리고 이전 N 개의 비교에서 상기 설정된 임계 값 이상인 결과가 없으면 제2 논리레벨로 구성된 디지털 보드 출력 신호를 상기 디지털 아날로그 컨버터를 통해 출력하는 디지털 보드와;
구동신호에 따라 전력 증폭기에 이중 전원 전압을 공급하는 이중 전원 전압 공급기를 포함하는 구조.
송신될 기저대역 신호로부터 분리된 입력신호들을 각기 변환하는 디지털 아날로그 컨버터들을 포함하는 디지털 보드;
상기 분리된 입력신호들 중 복소 신호의 위상들을 변환하는 상기 디지털 아날로그 컨버터들의 출력을 수신하여 변조하는 제1 변조기와, 상기 분리된 입력신호들 중 복소 신호의 크기를 변환하는 상기 디지털 아날로그 컨버터의 출력을 수신하여 변조하는 제2 변조기와, 상기 제 1 및 제2 변조기들의 출력을 서로 믹싱하는 믹서를 포함하는 변조부; 및
상기 믹서의 출력을 수신하는 전력 증폭기와, 상기 전력 증폭기에 이중 전원 전압을 공급하는 이중 전원 전압 공급기를 구비하는 전력 증폭기 보드를 포함하되,
송신될 기저대역 신호로부터 얻은 복소 신호의 크기를 설정된 임계 값과 비교하여, 상기 복소 신호의 현재 크기가 상기 설정된 임계 값 이상이거나 또는 이전 N(여기서 N은 양의 정수)개의 비교에서 상기 설정된 임계 값 이상인 결과가 있으면 제1 논리레벨로 구성된 디지털 보드 출력 신호를 상기 디지털 보드를 통해 출력하고, 상기 복소 신호의 현재 크기가 상기 설정된 임계 값 미만이고 그리고 이전 N 개의 비교에서 상기 설정된 임계 값 이상인 결과가 없으면 제2 논리레벨로 구성된 디지털 보드 출력 신호를 상기 디지털 보드를 통해 출력하는 장치.
제9항에 있어서, 상기 이중 전원 전압 공급기는 상기 제1 논리레벨로 구성된 디지털 보드 출력 신호가 제공될 동안에는 상기 전력 증폭기에 VDD HIGH 전압을 공급하고, 상기 제1 논리레벨로 구성된 디지털 보드 출력 신호가 제공될 동안에는 상기 전력 증폭기에 VDD LOW 전압을 공급하는 장치.
제9항에 있어서, 제1 변조기는 I/Q 변조기이고, 상기 제2 변조기는 로우패스 델타 시그마 변조기인 장치.
제9항에 있어서, 상기 디지털 보드 출력 신호들은 FPGA(Field Proigrammable Gate Array) 나 ASIC에 의해 생성되는 장치.
제9항에 있어서, 상기 디지털 보드 출력 신호들은 마이크로프로세서에 의해 생성되는 장치.