KR20150029941A - Data splicer, RF tag receiver comprising the same and data splice method - Google Patents

Data splicer, RF tag receiver comprising the same and data splice method Download PDF

Info

Publication number
KR20150029941A
KR20150029941A KR20130109005A KR20130109005A KR20150029941A KR 20150029941 A KR20150029941 A KR 20150029941A KR 20130109005 A KR20130109005 A KR 20130109005A KR 20130109005 A KR20130109005 A KR 20130109005A KR 20150029941 A KR20150029941 A KR 20150029941A
Authority
KR
South Korea
Prior art keywords
data
signal
comparator
clock
output signal
Prior art date
Application number
KR20130109005A
Other languages
Korean (ko)
Other versions
KR101511138B1 (en
Inventor
이재성
김동현
조영아
Original Assignee
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고려대학교 산학협력단 filed Critical 고려대학교 산학협력단
Priority to KR20130109005A priority Critical patent/KR101511138B1/en
Priority to PCT/KR2014/005675 priority patent/WO2015037816A1/en
Publication of KR20150029941A publication Critical patent/KR20150029941A/en
Application granted granted Critical
Publication of KR101511138B1 publication Critical patent/KR101511138B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines

Abstract

The present invention relates to a data splicer, an RF rag receiver comprising the same and a data splice method. More particularly, it includes a comparator which compares a predetermined reference voltage with an input voltage received according to a data signal received from the outside and outputs a first output signal; and a D flip flop which receives the first output signal outputted from the comparator and samples the first output signal by responding to a predetermined delayed clock. By this configuration, the data splicer, the RF rag receiver comprising the same and the data splice method can improve the accuracy of a demodulated signal by allowing the D flip flop to convert an output signal outputted from the comparator according to a delayed clock to change a high signal into a low signal and initializing it with the high signal according to the reference clock of the comparator.

Description

데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법{Data splicer, RF tag receiver comprising the same and data splice method}[0001] The present invention relates to a data slicer, an RF tag receiver including the same, and a data slice method,

본 발명은 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법에 관한 것으로, 특히 소모 전력을 감소시킬 수 있는 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법에 관한 것이다.
The present invention relates to a data slicer, an RF tag receiver including the same and a data slicing method, and more particularly, to a data slicer capable of reducing power consumption, an RF tag receiver including the slicer, and a data slicing method.

IT 기술의 발전에 따라 정보를 송수신하는 다양한 분야에서 RF(Radio Frequency) 통신이 사용되고 있다. 이러한 RF통신은 라디오 주파수(RF 신호)를 이용하여 데이터를 송수신하는 통신방법으로서, 송신하고자 하는 데이터를 RF신호 형태로 전송하는 RF 송신기와, 상기 RF 송신기로부터 전송된 RF 신호를 수신하여 데이터를 획득하는 RF 수신기로 이루어진다. As IT technology develops, radio frequency (RF) communication is used in various fields of transmitting and receiving information. This RF communication is a communication method for transmitting and receiving data using a radio frequency (RF signal), and includes a RF transmitter for transmitting data to be transmitted in the form of an RF signal, and a controller for receiving the RF signal transmitted from the RF transmitter, .

특히, 상기 RF 수신기는 상기 RF 송신기로부터 RF 신호를 통해 데이터를 수신하므로, 수신한 RF 신호를 원래의 신호상태로 복원해야 전송한 데이터를 획득할 수 있다. Particularly, since the RF receiver receives data through the RF signal from the RF transmitter, it can recover the received RF signal to the original signal state to acquire the transmitted data.

하지만 이러한 RF 신호의 복원 과정에서, 일부 구간이 원신호와 다른 값을 갖는 신호로 복조되는 경우가 발생하여, 전송 데이터의 정확성이 떨어지는 문제점이 발생했다. However, in the process of restoring such an RF signal, some sections are demodulated into a signal having a value different from that of the original signal, resulting in a problem that the accuracy of transmission data is degraded.

상술한 바와 같이, 본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법을 살펴보면 다음과 같다. As described above, the data slicer, the RF tag receiver including the data slicer, and the data slicing method of the present invention will be described as follows.

선행기술 1은 한국공개특허 제2000-0025918호(2000.05.06)로서, 데이터 슬라이서에 관한 것이다. 이러한 선행기술 1은 아날로그 신호를 입력받아 샘플링시키는 ADC; 상기 ADC 출력신호의 잡음 성분을 감쇄시키는 전처리부; 상기 NTSC VBI 라인21 및 NTSC VBI 라인21의 좌우 두 라인을 감지하는 라인 검출부; 상기 라인 검출부의 출력신호가 NTSC VBI 라인21의 신호인지의 여부를 판단하며 업퍼/로우어 레벨을 출력하는 레퍼런스 레벨 결정부, 연속하이/로우 검출 방식이 적용된 정현파 감지부와, 시작비트 감지부로 구성된 자막 신호 판독부; 상기 전처리부의 출력신호와 상기 레퍼런스 레벨 결정부의 업퍼/로우어 레벨을 각각 비교하여 이들의 크기 비교 결과를 산출하는 비교부; 상기 자막 신호 판독부에서 자막 신호로 인식된 테이터에 한해 프로세싱하고 실질적인 코드 데이터를 출력하는 데이터 판독부; 상기 자막 신호 판독부와 데이터 판독부를 제어하는 제어부를 포함함으로써, 별도의 PLL이 필요하지 않아 H/W의 크기가 작아지면서 가격이 감소하며 7사이클 정현파 자체가 열화 또는 NTSC 자막 신호와 비슷한 형태로 왜곡된 파형 등의 잡음으로부터의 오동작을 방지하여 캡션 데이터 검출에 신뢰성을 향상시키는 효과가 있다.Prior Art 1 is Korean Patent Publication No. 2000-0025918 (May 05, 2000), which relates to a data slicer. The prior art 1 includes an ADC that receives and samples an analog signal; A preprocessor for attenuating a noise component of the ADC output signal; A line detector for detecting two lines of the NTSC VBI line 21 and the NTSC VBI line 21; A reference level determining unit for determining whether the output signal of the line detecting unit is a signal of the NTSC VBI line 21 and outputting an upper / lower level, a sine wave detecting unit to which a continuous high / low detecting method is applied, A caption signal reading unit; A comparison unit for comparing the output signal of the preprocessing unit with the upper and lower levels of the reference level determination unit to calculate the magnitude comparison result; A data reading unit for processing only data recognized as a caption signal by the caption signal reading unit and outputting substantial code data; And a control unit for controlling the subtitle signal reading unit and the data reading unit. Thus, the PLL is not required, the size of the H / W is reduced, the price is reduced, and the 7-cycle sine wave itself is deteriorated or distorted It is possible to prevent erroneous operation from noise such as a waveform or the like, thereby improving reliability in detecting caption data.

또한, 선행기술 2는 한국공개특허 제1999-0060496호(1999.07.26)로서, 데이터 슬라이서의 슬라이스 레벨 결정장치에 관한 것이다. Prior Art 2 is Korean Patent Laid-Open Publication No. 1999-0060496 (July 27, 1999), which relates to a slice level determination apparatus for a data slicer.

이러한 선행기술 2는 수직 귀선 구간 21 라인의 7 사이클 정현파 영역에 3개의 플래그를 차례로 발생시키는 플래그 발생부와, 상기 플래그 발생부에서 발생되는 플래그 구간 각각에서 디지탈 복합신호의 최소/최대 값을 산출하여 이들 데이터의 차이값과 임시 슬라이스 레벨을 출력하는 멀티영역 슬라이스 레벨 산출부와, 허용 가능한 차이값 레벨을 계산하고 이 값과 상기 멀티영역 슬라이스 레벨 산출부에서 출력된 차이값을 비교하여 비교결과에 따라 차이값 유효여부 신호를 출력하는 유효여부 신호 출력부와, 상기 멀티영역 슬라이스 레벨 산출부에서 출력된 3 플래그 각각의 임시 슬라이스 레벨을 이용하여 임시 기준 슬라이스 레벨을 연산한 후 상기 유효여부 신호 출력부에서 출력된 유효여부 신호에 따라 기준 슬라이스 레벨로 출력하는 슬라이스 레벨 결정부로 구성되어 VBI 라인 21의 7 사이클 정현파가 고스트에 의해 신호 제거된 경우나 심한 글리치에 의해 왜곡된 경우라도 가장 신뢰성 있는 기준 슬라이스 레벨을 결정할 수 있는 효과가 있다.
The prior art 2 includes a flag generating unit for generating three flags in order in the 7-cycle sine wave region of the 21 line in the vertical retrace interval and a minimum / maximum value of the digital composite signal in each flag interval generated in the flag generating unit A multi-area slice level calculating unit for calculating a difference value and a temporary slice level of the data, calculating an allowable difference value level, comparing the difference value with the difference value output from the multi-area slice level calculating unit, A validity signal output unit for outputting a difference value validity signal and a temporary slice level calculating unit for calculating a temporary reference slice level using the temporary slice level of each of the three flags output from the multi-area slice level calculating unit, A slice which outputs the reference slice level according to the output validity signal Level decision section, the most reliable reference slice level can be determined even when the 7-cycle sinusoidal wave of the VBI line 21 is distorted due to ghosting or severe glitches.

상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 D 플립플롭이 비교기로부터 출력된 신호를 지연된 클럭을 이용하여 샘플링함으로써, RF신호의 복조 시 오류를 정정하여 복조된 데이터의 정확성을 향상시킬 수 있는 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법을 제공하고자 한다.
In order to solve the problems of the conventional art as described above, the D flip-flop samples a signal output from the comparator using a delayed clock to improve the accuracy of the demodulated data by correcting an error in demodulating the RF signal A data slicer, an RF tag receiver including the slicer, and a data slicing method.

위와 같은 과제를 해결하기 위한 본 발명의 한 실시 예에 따른 데이터 슬라이서는 기준 클럭에 응답하여 외부로부터 수신한 데이터 신호에 따른 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 비교기; 및 상기 비교기로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링하는 D 플립플롭;을 포함한다. According to an aspect of the present invention, there is provided a data slicer comprising: a comparator for outputting a first output signal in response to a reference clock by comparing an input voltage according to a data signal received from the outside with a predetermined reference voltage; And a D flip-flop that receives the first output signal output from the comparator and samples the first output signal in response to a predetermined delayed clock.

특히, 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 지연된 클럭일 수 있다. In particular, the reference clock may be a delayed clock which is a clock generated by delaying the reference clock for a predetermined time.

위와 같은 과제를 해결하기 위한 본 발명의 다른 실시 예에 따른 RF 태그 수신기는 기준 클럭에 응답하여 외부로부터 수신한 데이터 신호에 따른 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 비교기와, 상기 비교기로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링하는 D 플립플롭으로 이루어지는 데이터 슬라이서;를 포함한다. According to another aspect of the present invention, there is provided an RF tag receiver including a comparator that compares an input voltage according to a data signal received from the outside in response to a reference clock and a predetermined reference voltage to output a first output signal, And a D flip-flop which receives the first output signal from the comparator and samples the first output signal in response to a predetermined delayed clock.

특히, 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 지연된 클럭일 수 있다. In particular, the reference clock may be a delayed clock which is a clock generated by delaying the reference clock for a predetermined time.

위와 같은 과제를 해결하기 위한 본 발명의 또 다른 실시 예에 따른 데이터 슬라이스 방법은 비교기가 외부로부터 데이터 신호에 따른 입력전압을 입력받는 단계; 상기 비교기가 기준 클럭에 응답하여 상기 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 단계; D 플립플롭이 상기 제1 출력신호를 입력받는 단계; 및 상기 D 플립플롭이 상기 제1 출력신호를 미리 설정된 지연된 클럭에 응답하여 샘플링하는 단계;를 포함한다. According to another aspect of the present invention, there is provided a data slicing method including: receiving an input voltage according to a data signal from an external device; Comparing the input voltage with a preset reference voltage in response to a reference clock and outputting a first output signal; The D flip-flop receiving the first output signal; And the D flip-flop sampling the first output signal in response to a predetermined delayed clock.

특히, 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 지연된 클럭일 수 있다.
In particular, the reference clock may be a delayed clock which is a clock generated by delaying the reference clock for a predetermined time.

본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법은 D 플립플롭이 비교기로부터 출력된 출력신호를 지연된 클럭에 따라 하이 신호에서 로우 신호로 변환하여 비교기의 기준 클럭 한 주기마다 하이신호로 초기화되어 복조된 신호의 정확성을 향상시킬 수 있는 효과가 있다. The data slicer, the RF tag receiver, and the data slice method include a D flip-flop that converts an output signal output from the comparator into a low signal according to a delayed clock and outputs a high signal And the accuracy of the initialized and demodulated signal can be improved.

또한, 본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법은 아날로그 증폭기가 아닌 디지털 센스 증폭기 형태를 이용함으로써, DC 전력 소모량을 줄일 수 있는 효과가 있다.
Further, the data slicer, the RF tag receiver and the data slicing method including the data slicer of the present invention can reduce DC power consumption by using a digital sense amplifier instead of an analog amplifier.

도 1은 본 발명의 일 실시 예에 따른 데이터 슬라이서의 블록도이다.
도 2는 데이터 슬라이서의 비교기와 D 플립플롭의 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른 데이터 슬라이서를 포함하는 RF 태그 수신기의 블록도이다.
도 4는 본 발명의 다른 실시 예에 따른 데이터 슬라이스 방법의 순서도이다.
도 5는 본 발명에 따른 데이터 슬라이스 방법의 타이밍도이다.1 is a block diagram of a data slicer in accordance with an embodiment of the present invention.
2 is a circuit diagram of a comparator and a D flip-flop of the data slicer.
3 is a block diagram of an RF tag receiver including a data slicer in accordance with another embodiment of the present invention.
4 is a flowchart of a data slicing method according to another embodiment of the present invention.
5 is a timing diagram of a data slicing method in accordance with the present invention.

이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예에 한정되는 것은 아니다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, the present invention will be described in detail with reference to preferred embodiments and accompanying drawings, which will be easily understood by those skilled in the art. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

이하, 도 1을 참조하여 본 발명의 데이터 슬라이서에 대하여 자세히 살펴보도록 한다. Hereinafter, the data slicer of the present invention will be described in detail with reference to FIG.

도 1은 본 발명의 일 실시 예에 따른 데이터 슬라이서의 블록도이다. 1 is a block diagram of a data slicer in accordance with an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 데이터 슬라이서(100)는 비교기(120) 및 D 플립플롭(140)을 포함한다. As shown in FIG. 1, the data slicer 100 of the present invention includes a comparator 120 and a D flip-flop 140.

비교기(120)는 외부에 위치하는 RF 송신기로부터 전송되는 RF 형태의 데이터 신호에 따른 입력전압 VENV 을 입력받고, 내부 클럭에 응답하여 수신한 상기 입력전압 VENV 을 미리 설정된 기준전압 VREF 과 전압 레벨을 비교하여, 비교결과를 나타내는 제1 출력신호 D 로 출력한다. 이때, 상기 비교기(120)는 기준 클럭의 한 주기마다 출력신호를 하이(High)신호로 자동 출력함에 따라, 상기 제1 출력신호 D 는 일부 구간에서 입력받은 상기 데이터 신호와 상이한 값을 가지게 된다. The comparator 120 compares the input voltage V ENV according to the RF data signal transmitted from the external RF transmitter Receives the input voltage V ENV in response to the internal clock, With a predetermined reference voltage V REF and a voltage level, and outputs the result as a first output signal D indicating a comparison result. At this time, the comparator 120 automatically outputs the output signal as a high signal every one period of the reference clock, so that the first output signal D has a different value from the data signal received in a certain period.

D 플립플롭(140)은 상기 비교기(120)의 후단에 배치되어, 상기 비교기(120)로부터 출력된 제1 출력신호 D 를 입력받고, 사용자에 의해 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링한다. 이때, 사용되는 상기 미리 설정된 지연된 클럭은 앞서 상기 비교기(120)에서 사용한 기준 클럭을 사용자에 의해 미리 설정한 시간동안 지연시킨 클럭이 사용될 수 있다. 이에 따라, 상기 제1 출력신호 D 가 처음 입력받은 데이터 신호에 해당하는 하이신호가 아닌 비교기(120)를 통해 클럭의 한 주기마다 자동으로 설정되는 하이(High)신호에서 로우(Low)신호로 변환될 수 있다. 이에 따라, 상기 D 플립플롭(140)의 샘플링과정을 통해 출력된 신호는 상기 비교기(120)로 입력받은 원래의 데이터 신호와 동일하게 복조될 수 있다. The D flip flop 140 is disposed at the rear end of the comparator 120 and receives the first output signal D output from the comparator 120. The D flip flop 140 receives the first output signal D in response to a delayed clock preset by the user, . At this time, the predetermined delayed clock to be used may be a clock delayed by a user for a predetermined time before the reference clock used in the comparator 120 is used. Accordingly, when the first output signal D is not a high signal corresponding to the first received data signal, it is converted from a high signal, which is automatically set for each period of the clock through a comparator 120, to a low signal . Accordingly, the signal output through the sampling process of the D flip-flop 140 may be demodulated in the same manner as the original data signal input to the comparator 120.

이러한 데이터 슬라이서의 비교기 및 D 플립플롭에 대한 각각의 회로 구성은 도 2와 같이 구현될 수 있다. The respective circuit configurations for the comparator and D flip-flop of this data slicer can be implemented as shown in FIG.

도 3은 본 발명의 다른 실시 예에 따른 데이터 슬라이서를 포함하는 RF 태그 수신기의 블록도이다. 3 is a block diagram of an RF tag receiver including a data slicer in accordance with another embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 데이터 슬라이서를 포함하는 RF 태그 수신기(200)는 전원공급부(210), 필터부(220), 클럭생성부(230) 및 데이터 슬라이서인 비교기(240)와 D 플립플롭(250)을 포함한다. 3, the RF tag receiver 200 including the data slicer of the present invention includes a power supply unit 210, a filter unit 220, a clock generation unit 230, a comparator 240 as a data slicer, And a D flip flop 250.

전원공급부(210, ED)는 RF 태그 수신기의 동작 구동을 위한 전원전압 VDD 과, 외부로부터 수신한 데이터 신호에 따른 입력전압 VRF 을 제공한다. The power supply unit 210 (ED) provides a power supply voltage V DD for operating the RF tag receiver and an input voltage V RF according to a data signal received from the outside.

필터부(220, LPF)는 상기 전원공급부(210)로부터 수신한 전원전압 VDD 에 대하여 미리 설정한 저역대역의 주파수 신호만을 통과시켜, 추후 데이터 신호와의 크기 비교 시, 기준이 되는 기준 전압 VREF 을 생성하여 비교기(240)로 전달한다. 이러한 상기 필터부(220)는 저역통과필터(LPF, Low Pass Filter)를 포함할 수 있다. The filter unit 220 passes only a frequency signal of a low frequency band previously set with respect to the power supply voltage V DD received from the power supply unit 210 and outputs a reference voltage V REF and transmits it to the comparator 240. The filter unit 220 may include a low pass filter (LPF).

클럭생성부(230, Osc)는 전원전압 VDD 을 입력받아, 내부에서 시스템의 구동을 위해 사용되는 기준 클럭 CKB 을 생성하여 비교기(240)로 전달하고, 또한 상기 기준 클럭 CKB 을 사용자에 의해 일정시간 동안 지연시킨 클럭 CKD 을 생성하여 D 플립플롭(250)으로 전달한다. The clock generating unit 230 (Osc) receives the power supply voltage V DD and generates a reference clock CK B And transmits the generated reference clock CK B to the comparator 240. The clock CK D, which is the reference clock CK B delayed by the user for a predetermined time, And transmits the generated signal to the D flip-flop 250.

비교기(240, Comp)는 상기 전원공급부(210)를 통해 외부로부터 수신한 데이터 신호에 따른 입력전압 VENV 을 입력받고, 상기 필터부(220)로부터 생성된 기준 전압 VREF 을 수신하여, 상기 입력전압 VENV 과 기준 전압 VREF 간 전압레벨을 비교한다. 이에 따라, 상기 비교기(240)는 상기 클럭생성부(230)로부터 입력받은 기준 클럭 CKB 에 응답하여 상기 입력전압 VENV 이 상기 기준전압 VREF 보다 크기가 큰 경우에는 하이(High)신호를 출력하고, 상기 입력전압 VENV 이 상기 기준전압 VREF 보다 크기가 작은 경우에는 로우(Low)신호를 출력한다. 하지만 이때, 상기 비교기(240)는 상기 기준 클럭 CKB 의 한 주기 마다 입력 전압 VENV 과 기준 전압 VREF 간의 크기 비교결과와 상관없이 무조건 하이신호를 출력한다. 따라서, 상기 비교기(240)로부터 출력된 제1 출력신호는 외부로부터 수신한 데이터 신호와 일부 구간에서 상이하게 된다. The comparator 240 receives the input voltage V ENV according to the data signal received from the outside through the power supply unit 210 and receives the reference voltage V REF generated from the filter unit 220, Voltage V ENV And the reference voltage V REF . The comparator 240 outputs a high signal when the input voltage V ENV is greater than the reference voltage V REF in response to the reference clock CK B received from the clock generator 230 And the input voltage V ENV Is smaller than the reference voltage V REF , it outputs a low signal. But this time, the comparator 240 is a voltage input for each one period of the reference clock CK B V ENV And the reference voltage V REF regardless of the magnitude comparison result. Therefore, the first output signal output from the comparator 240 is different in a section from the data signal received from the outside.

D 플립플롭(250, D-FF)은 상기 비교기(240)로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭 CKD 를 수신한 후, 이에 응답하여 상기 제1 출력신호를 샘플링한다. 이때, D 플립플롭(250)은 상기 제1 출력신호를 미리 설정된 지연된 클럭 CKD 에 응답함에 따라, 일부 구간을 하이(High)신호에서 로우(Low)신호로 변환하여 샘플링한다. 이때, 상기 미리 설정된 지연된 클럭 CKD 은 앞서 상기 비교기(240)에서 사용되는 기준 클럭 CKB 을 사용자에 의해 미리 설정한 시간동안 지연시킨 클럭이 사용될 수 있다. 그러므로, 비교기(240)로부터 출력된 상기 제1 출력신호가 데이터 신호에 해당하는 하이신호가 아닌, 상기 비교기(240)로 인가되는 클럭의 한 주기마다 자동으로 출력되는 하이(High)신호가 로우(Low)신호로 변환됨에 따라, 상기 D 플립플롭(250)의 샘플링과정을 통해 RF 송신기로부터 송신된 데이터 신호와 같이 동일한 값을 갖는 신호를 복조할 수 있다. The D flip-flop 250 receives the first output signal from the comparator 240, receives the delayed clock CK D , and samples the first output signal in response thereto. At this time, the D flip-flop 250 converts the first output signal into a low signal from a high signal and samples a part of the signal by responding to the delayed clock CK D set in advance. At this time, the predetermined delayed clock CK D may be a clock delayed by the user for a preset time, which is the reference clock CK B used in the comparator 240. Therefore, when the first output signal outputted from the comparator 240 is not a high signal corresponding to the data signal but the High signal which is automatically outputted every one cycle of the clock applied to the comparator 240 is low The signal having the same value as the data signal transmitted from the RF transmitter through the sampling process of the D flip-flop 250 can be demodulated.

도 4는 본 발명의 다른 실시 예에 따른 데이터 슬라이스 방법의 순서도이다.4 is a flowchart of a data slicing method according to another embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 데이터 슬라이스 방법은 비교기가 외부로부터 데이터 신호에 따른 입력전압을 수신한다(S310).As shown in FIG. 4, in the data slicing method of the present invention, the comparator receives an input voltage according to a data signal from the outside (S310).

상기 비교기가 내부에서 사용되는 기준 클럭에 응답하여 수신한 상기 입력전압과 미리 설정된 기준전압의 레벨을 비교한 후, 비교결과를 제1 출력신호로 출력한다(S320). The comparator compares the input voltage received in response to a reference clock used therein and a predetermined reference voltage level, and outputs the comparison result as a first output signal at step S320.

상기 비교기의 후단에 배치된 D 플립플롭이 상기 비교기로부터 상기 제1 출력신호를 입력받는다(S330). The D flip flop disposed at the rear end of the comparator receives the first output signal from the comparator (S330).

상기 D 플립플롭이 상기 비교기로 전달된 기준 클럭이 아닌, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링한다(S340). 이때, 상기 지연된 클럭은 상기 비교기로 전달된 기준 클럭을 사용자에 의해 미리 설정된 시간동안 지연시켜 생성된 클럭을 나타낸다.The D flip-flop samples the first output signal in response to a predetermined delayed clock, rather than a reference clock transmitted to the comparator (S340). At this time, the delayed clock represents a clock generated by delaying a reference clock transmitted to the comparator by a user for a preset time.

도 5는 본 발명에 따른 데이터 슬라이스 방법의 타이밍도이다. 5 is a timing diagram of a data slicing method in accordance with the present invention.

도 5에 도시된 바와 같이, 외부로부터 비교기로 데이터 신호에 따른 입력전압이 인가되면, 상기 비교기가 내부 장치의 구동을 위해 사용되는 기준 클럭 CK 에 응답하여 상기 입력전압 D 과 미리 설정된 기준전압 VRef 간 전압 레벨을 비교한다. 예를 들어, 미리 설정된 기준전압 VRef 이 0.5 v 라고 가정한 경우에, 0.4 내지 0.6 v 의 입력전압 D 이 상기 비교기로 인가되면, 상기 비교기가 입력전압 D 의 크기와 상기 기준전압 VRef 의 크기를 비교한다. 5, when the input voltage according to the data signal is applied to the comparator from the outside, the comparator compares the input voltage D and the preset reference voltage V Ref in response to the reference clock CK used for driving the internal device, To compare the voltage levels. For example, assuming that a preset reference voltage V Ref is 0.5 v, when an input voltage D of 0.4 to 0.6 v is applied to the comparator, the comparator compares the magnitude of the input voltage D and the magnitude of the reference voltage V Ref .

이에 따라, 입력전압 D 이 0.6 v 인 경우에, 기준전압 0.5v 보다 전압 레벨이 높기 때문에, 상기 비교기는 기준 클럭 CK 에 응답하여 하이(High)신호를 출력한다. Accordingly, when the input voltage D is 0.6 V, since the voltage level is higher than the reference voltage of 0.5 V, the comparator outputs a high signal in response to the reference clock CK.

이와 같이, 입력전압 D 이 0.6 v 의 전압으로 연속하여 비교기로 인가되다, 0.4 v 로 전압이 변경되어 인가된다. 이와 같이, 입력전압 D 이 0.4 v가 인가되는 경우에는 기준전압 VRef 0.5 v 보다 전압 레벨이 낮으므로, 상기 비교기가 기준 클럭에 응답하여 로우(Low)신호를 출력한다. 하지만, 입력전압 D 이 0.4v 로 인가되면, 상기 입력전압 D 의 레벨이 상기 기준전압 VRef 보다 낮음에도 불구하고, 비교기가 기준 클럭 CK 의 한 주기마다 출력값을 하이신호로 출력하는 특징으로 인하여, 원래의 데이터 신호와 다른 값을 출력한다.Thus, the input voltage D is continuously applied to the comparator at a voltage of 0.6 v, and the voltage is changed and applied at 0.4 v. In this way, when the input voltage D is 0.4V, the voltage level is lower than the reference voltage V Ref 0.5 v, so that the comparator outputs a low signal in response to the reference clock. However, when the input voltage D is applied at 0.4V, the comparator outputs the output value as a high signal every one cycle of the reference clock CK, even though the level of the input voltage D is lower than the reference voltage V Ref . And outputs a value different from the original data signal.

즉, 비교기가 입력전압 D 의 전압 레벨이 기준전압 VRef 보다 높은 경우에는 기준 클럭에 응답하여 정상적인 하이신호를 출력하지만, 입력전압 D 의 전압 레벨이 기준전압 VRef 보다 낮은 경우에는 기준 클럭에 응답하여 로우신호를 출력해야 함에도 불구하고, 기준 클럭 CK 한 주기마다 출력값을 무조건 하이신호로서 자동 출력하는 것이다. 이에 따라, 원래의 데이터 신호 중 하이 신호 부분에서는 오류가 발생하지 않지만, 하이신호에서 로우신호로 변환하는 구간에서 오류 데이터가 발생하게 된다. That is, when the voltage level of the input voltage D is higher than the reference voltage V Ref , the comparator outputs a normal high signal in response to the reference clock. When the voltage level of the input voltage D is lower than the reference voltage V Ref , So that the output value is automatically output as a high signal unconditionally every one cycle of the reference clock CK. Thereby, no error occurs in the high signal portion of the original data signal, but error data occurs in the section that converts the high signal to the low signal.

이후, 상기 비교기를 통해 출력된 신호 즉, 제1 출력신호 Vout - comp 가 D 플립플롭의 입력값으로 인가된다. 또한, 상기 D 플립플롭으로 RF 수신기에서 사용되는 기준 클럭 CK 이 아닌, 상기 기준 클럭 CK 을 사용자에 의해 미리 설정한 일정 시간동안 지연시켜 생성된 클럭 CKD이 전달된다. 이에 따라, 전달된 지연된 클럭 CKD 에 응답하여 상기 제1 출력신호 Vout - comp 을 샘플링한다. Then, the signal output through the comparator, that is, the first output signal V out - comp, is applied as the input value of the D flip flop. Further, the delays for the D flip-flop to be set by the user to the reference clock CK, instead of the reference clock CK to be used in RF receivers is transmitted to a predetermined time, the generated clock CK D. Thus, the transmitted delayed clock CK D The first output signal V out - comp Lt; / RTI >

이때, 상기 D 플립플롭은 상기 지연된 클럭 CKD 에 응답하여 상기 제1 출력신호 Vout - comp 을 샘플링하는 과정을 살펴보도록 한다. At this time, the D flip-flop outputs the delayed clock CK D The first output signal V out - comp The process of sampling is as follows.

상기 제1 출력신호 Vout - comp 가 연속하여 하이신호인 경우에, 상기 D 플립플롭은 지연된 클럭 CKD 에 응답하여 하이신호를 출력한다. The first output signal V out - comp The D flip-flop outputs the delayed clock CK D And outputs a high signal.

하지만, 상기 D 플립플롭으로 상기 제1 출력신호 Vout - comp 가 하이신호와 로우신호가 교번하여 인가되는 경우에는 상기 D 플립플롭이 상기 지연된 클럭 CKD 에 응답하여 샘플링함에 따라 연속하여 로우신호를 출력한다. However, the first output signal V out - comp When the high and low signals are alternately applied, the D flip-flop outputs the delayed clock CK D And sequentially outputs a low signal as it is sampled.

이와 같이, 상기 D 플립플롭을 통해 최종 출력된 신호 Vout 는 상기 비교기로 처음 입력된 데이터 신호 D 와 동일한 형태를 가지며, 일부 지연된 형태인 것을 알 수 있다. As described above, the signal V out Has the same form as the data signal D input first by the comparator, and it can be seen that the data signal D is partially delayed.

뿐만 아니라, D 플립플롭에서 사용하는 지연된 클럭을 별도로 생성하는 것이 아니라, 기존의 내부 장치의 구동을 위해 생성된 기준 클럭을 이용하여 일정시간 지연만 시킨 후, D 플립플롭으로 전달됨에 따라, 장치의 효율성을 향상시킬 수 있다. In addition, instead of separately generating the delayed clock used in the D flip-flop, the delayed clock is delayed for a certain time using the reference clock generated for driving the existing internal device, and then transmitted to the D flip-flop. The efficiency can be improved.

또한, 아날로그 증폭기가 아닌 디지털 센스 증폭기를 이용하여 RF 신호의 복조가 이루어짐에 따라, 소모되는 DC 전력량이 감소하는 것을 알 수 있다. Also, it can be seen that as the RF signal is demodulated using a digital sense amplifier rather than an analog amplifier, the amount of consumed DC power decreases.

또한, 이러한 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법은 컴퓨터로 실행하기 위한 프로그램이 기록된 컴퓨터 판독가능 기록매체에 저장될 수 있다. 이때, 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 장치의 예로는 ROM, RAM, CD-ROM, DVD±ROM, DVD-RAM, 자기 테이프, 플로피 디스크, 하드 디스크(hard disk), 광데이터 저장장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 장치에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.Further, such a data slicer, an RF tag receiver including the same, and a data slice method can be stored in a computer-readable recording medium on which a program for executing by a computer is recorded. At this time, the computer-readable recording medium includes all kinds of recording apparatuses in which data that can be read by a computer system is stored. Examples of the computer readable recording medium include ROM, RAM, CD-ROM, DVD 占 ROM, DVD-RAM, magnetic tape, floppy disk, hard disk, optical data storage, and the like. In addition, the computer-readable recording medium may be distributed to network-connected computer devices so that computer-readable codes can be stored and executed in a distributed manner.

본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법은 D 플립플롭이 비교기로부터 출력된 출력신호를 지연된 클럭에 따라 하이 신호에서 로우 신호로 변환하여 비교기의 기준 클럭 한 주기마다 하이신호로 초기화되어 복조된 신호의 정확성을 향상시킬 수 있는 효과가 있다. The data slicer, the RF tag receiver, and the data slice method include a D flip-flop that converts an output signal output from the comparator into a low signal according to a delayed clock and outputs a high signal And the accuracy of the initialized and demodulated signal can be improved.

또한, 본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법은 아날로그 증폭기가 아닌 디지털 센스 증폭기 형태를 이용함으로써, DC 전력 소모량을 줄일 수 있는 효과가 있다. Further, the data slicer, the RF tag receiver and the data slicing method including the data slicer of the present invention can reduce DC power consumption by using a digital sense amplifier instead of an analog amplifier.

상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Do.

120: 비교기 140: D 플립플롭120: comparator 140: D flip flop

Claims (7)

기준 클럭에 응답하여 외부로부터 수신한 데이터 신호에 따른 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 비교기; 및
상기 비교기로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링하는 D 플립플롭;
을 포함하는 데이터 슬라이서.
A comparator for comparing an input voltage according to a data signal received from the outside in response to a reference clock, and a preset reference voltage to output a first output signal; And
A D flip-flop which receives the first output signal from the comparator and samples the first output signal in response to a predetermined delayed clock;
≪ / RTI >
제1항에 있어서,
상기 지연된 클럭은 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 것을 특징으로 하는 데이터 슬라이서.
The method according to claim 1,
Wherein the delayed clock is a clock generated by delaying the reference clock for a preset time.
기준 클럭에 응답하여 외부로부터 수신한 데이터 신호에 따른 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 비교기와, 상기 비교기로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링하는 D 플립플롭으로 이루어지는 데이터 슬라이서;
를 포함하는 RF 태그 수신기.
A comparator which compares an input voltage according to a data signal received from the outside in response to a reference clock and a predetermined reference voltage to output a first output signal; a comparator for receiving a first output signal from the comparator, And a D flip-flop for sampling the first output signal in response to the first output signal;
Gt; RF < / RTI >
제3항에 있어서,
상기 지연된 클럭은 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 것을 특징으로 하는 RF 태그 수신기.
The method of claim 3,
Wherein the delayed clock is a clock generated by delaying the reference clock for a predetermined time.
비교기가 외부로부터 데이터 신호에 따른 입력전압을 입력받는 단계;
상기 비교기가 기준 클럭에 응답하여 상기 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 단계;
D 플립플롭이 상기 제1 출력신호를 입력받는 단계; 및
상기 D 플립플롭이 상기 제1 출력신호를 미리 설정된 지연된 클럭에 응답하여 샘플링하는 단계;
를 포함하는 데이터 슬라이스 방법.
A comparator receiving an input voltage according to a data signal from outside;
Comparing the input voltage with a preset reference voltage in response to a reference clock and outputting a first output signal;
The D flip-flop receiving the first output signal; And
Sampling the first output signal in response to a predetermined delayed clock;
/ RTI >
제5항에 있어서,
상기 지연된 클럭은 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 것을 특징으로 하는 데이터 슬라이스 방법.
6. The method of claim 5,
Wherein the delayed clock is a clock generated by delaying the reference clock for a predetermined time.
제5항 내지 제6항 중 어느 한 항에 따른 방법을 컴퓨터로 실행하기 위한 프로그램이 기록된 컴퓨터 판독가능 기록매체.A computer-readable recording medium on which a program for executing the method according to any one of claims 5 to 6 is recorded.
KR20130109005A 2013-09-11 2013-09-11 Data splicer, RF tag receiver comprising the same and data splice method KR101511138B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20130109005A KR101511138B1 (en) 2013-09-11 2013-09-11 Data splicer, RF tag receiver comprising the same and data splice method
PCT/KR2014/005675 WO2015037816A1 (en) 2013-09-11 2014-06-26 Data slicer, rf tag receiver including same, and method for slicing data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130109005A KR101511138B1 (en) 2013-09-11 2013-09-11 Data splicer, RF tag receiver comprising the same and data splice method

Publications (2)

Publication Number Publication Date
KR20150029941A true KR20150029941A (en) 2015-03-19
KR101511138B1 KR101511138B1 (en) 2015-04-10

Family

ID=52665887

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130109005A KR101511138B1 (en) 2013-09-11 2013-09-11 Data splicer, RF tag receiver comprising the same and data splice method

Country Status (2)

Country Link
KR (1) KR101511138B1 (en)
WO (1) WO2015037816A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102259231B1 (en) 2014-10-08 2021-06-01 삼성디스플레이 주식회사 Organic light emitting diode display and method for manufacturing organic light emitting diode display

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689033B1 (en) * 2001-02-02 2007-03-08 삼성전자주식회사 Data slicer and RF receiver employing the same
US7099400B2 (en) * 2003-01-22 2006-08-29 Agere Systems Inc. Multi-level pulse amplitude modulation receiver
JP4297763B2 (en) * 2003-09-29 2009-07-15 三洋電機株式会社 Data slicer circuit, integrated circuit, and data detection method
CN100499619C (en) * 2004-04-05 2009-06-10 鼎芯通讯（上海）有限公司 Binary frequency shift keying demodulator
ATE403968T1 (en) * 2006-04-21 2008-08-15 Alcatel Lucent DATA SLICER CIRCUIT, DEMODULATION STAGE, RECEIVE SYSTEM AND METHOD FOR DEMODULATION OF JUMP CODED SIGNALS

Also Published As

Publication number Publication date
WO2015037816A1 (en) 2015-03-19
KR101511138B1 (en) 2015-04-10

Similar Documents

Publication Publication Date Title
US7336702B2 (en) Jitter detecting apparatus and phase locked loop using the detected jitter
KR101511138B1 (en) Data splicer, RF tag receiver comprising the same and data splice method
US20160301367A1 (en) Reference Signal Generation for Lock-In Amplifier in High Sensitivity Gas Sensing System
JP4621756B2 (en) Optical receiver and optical signal break detection method for optical receiver
JP4829337B2 (en) Signal receiving apparatus and signal processing method
US7298202B2 (en) FSK demodulator
JP2009060203A (en) Optical receiving signal interruption detection circuit and optical receiving signal interruption detection method
JP2011066520A (en) Timing detector
JP2010251821A (en) Fsk reception device, fsk reception method and program
JP2011203023A (en) Radiowave range finding device and method
JP2006157221A (en) Signal decoding apparatus and signal decoding method
US20200034580A1 (en) Information reproducing device and information reproducing method
US11677464B2 (en) Optical transceiver and method for controlling optical transceiver
US9020012B1 (en) Oversampled receiver for transition encoded signaling
JP3670985B2 (en) Data service signal detector
EP2790403B1 (en) Video signal decoding apparatus and associated method
US7880129B2 (en) Light receiving circuit, light receiving method, and storage medium
JP4287490B2 (en) Chroma killer detection circuit
JP2006333456A (en) Sampling clock generation circuit and teletext broadcasting data sampling circuit
JP5482085B2 (en) Receiving apparatus and program
KR100226022B1 (en) A system for showing an action completion state of equalizer
JP2001111487A (en) Optical transmitting device and signal receiving method
US8000383B2 (en) Data reproduction apparatus and method capable of determining level value of viterbi decoder, and computer-readable recording medium having recorded thereon program for implementing the data reproduction method
JPH0654009A (en) Reception input electric field strength detection circuit
US8767897B2 (en) Apparatus and method for timing error detection decision lock

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180406

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 5