KR20150022846A - 개선형 전력 증폭기 순방향 전력 검출용 통합 기술 - Google Patents

개선형 전력 증폭기 순방향 전력 검출용 통합 기술 Download PDF

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Abstract

RF 전력 증폭기를 포함하는 본 발명에 따른 전력 증폭기는 전력 검출 기능을 가지며, 상기 전력 증폭기는 이득 스테이지 입력, 이득 스테이지 출력, 및 상기 전력 증폭기의 입력 및 출력 사이에 연결된 피드백 루프를 포함하는 이득 스테이지를 가진다. 검출 회로는 상기 이득 스테이지 입력에 전기적으로 연결되는 제 1 검출 회로 입력과, 검출 회로 출력을 가진다. 진폭 제어 회로 및 위상 제어 회로는, 상기 이득 스테이지 출력 및 제 2 검출 회로 입력 사이에 함께 직렬로 전기적으로 연결된다. 상기 진폭 제어 회로 및 위상 제어 회로는, 상기 검출 회로가 전력 증폭기 출력 부하 미스매치에 무감한, 상기 전력 증폭기의 순방향 전력 출력에 비례하는 전력을 가진 신호를 상기 검출 회로의 출력에서 검출할 수 있도록, 상기 제 2 검출 회로 입력에 의해 수신되는 신호를 생성한다.

Description

개선형 전력 증폭기 순방향 전력 검출용 통합 기술 {INTEGRATED TECHNIQUE FOR ENHANCED POWER AMPLIFIER FOWRARD POWER DETECTION}
본 발명은 전력 증폭기 성능의 향상에 관한 것이고, 구체적으로, 환경에 의해 야기되는 가변적 로딩 조건 하에 순방향 전력 검출의 개선에 관한 것이다.
많은 전력 증폭기들이 송신 신호의 전력량이 명시된 범위 내에 있어야 하는 환경에 사용된다. 예를 들어, 연방 통신 위원회(FCC)와 같은 연방 조직들은 무선 LAN 통신에서 송신되는 신호에서 허용가능한 전력량을 제한한다. 이러한 제어된 환경에서 전력 증폭기를 포함하는 회로의 전력 검출은, 송신 신호의 전력이 FCC 규정에 부합함을 보장함에 있어 중요하다.
전력 증폭기에서 정확한 전력 검출은, 특히, 셀 폰 사용자가 건물 외부로부터 건물 내부로 이동할 때와 같이, 전력 증폭기의 출력 상의 부하 조건이 시간에 걸쳐 변화할 때, 도전적인 사항일 수 있다. 전력 증폭기의 성능은 새로운 부하 조건과 함께 변화하고, 이러한 성능 변화는 신뢰가능하게 검출되어야 한다. 전력 증폭기에서 전력 검출을 위한 기존 해법은 크고 값비싼 인쇄 회로 보드(PCB) 레벨 방향성 커플러에 의존할 수 있다. 다른 기존 해법들은 전력 증폭기의 출력에서의 전력 검출에 의존하며, 이는 순방향 전력을 검출하기 위해 상당한 양의 변화를 생성한다. 또 다른 기존 해법은 전력 증폭기의 최종 이득 스테이지의 입력에서의 전력 검출에 의존하는데, 이러한 배열은 전력 증폭기 설계와 검출기 간의 의존적 관계에 시달리게 되고, 전력 증폭기 설계에 있어서 검출기의 설계 파라미터를 고려해야 하기 때문에, 전력 증폭기 기능을 제한하게 된다.
따라서, 전력 증폭기의 출력 신호의 전력을 정확하게 검출하는 기능을 희생하지 않으면서 전력 증폭기의 성능으로부터 자유도를 제공하면서 전력 증폭기 설계 파라미터에 독립적일 수 있는, 표준 CMOS/BiCMOS 또는 GaAs 프로세스와 같은, 모놀리식 해법에 통합될 수 있는 전력 증폭기의 전력 검출에서의 개선책이 필요하다.
본 발명의 목적은 전력 증폭기의 순방향 전력 검출의 개선에 적합한 방법 및 장치 구조를 제공하는 것이다.
예시적인 전력 증폭기는 전력 검출 기능을 가진다. 이러한 장치 및 방법은, RF 전력 증폭기를 포함하고, 상기 전력 증폭기는 이득 스테이지 입력, 이득 스테이지 출력, 및 상기 전력 증폭기의 입력 및 출력 사이에 연결된 피드백 루프를 포함하는 이득 스테이지를 가진다. 검출 회로는 상기 이득 스테이지 입력에 전기적으로 연결되는 제 1 검출 회로 입력과, 검출 회로 출력을 가진다. 진폭 제어 회로 및 위상 제어 회로는, 상기 이득 스테이지 출력 및 제 2 검출 회로 입력 사이에 함께 직렬로 전기적으로 연결된다. 상기 진폭 제어 회로 및 위상 제어 회로는, 상기 검출 회로가 상기 전력 증폭기의 순방향 전력 출력에 비례하는 전력을 가진 신호를 상기 검출 회로의 출력에서 검출할 수 있도록, 상기 제 2 검출 회로 입력에 의해 수신되는 신호를 생성한다.
전력 증폭기에 연결된 검출 회로의 순방향 전력 검출 방법이 또한 개시된다. 제 1 진폭제어 회로가 교정된 입력 신호의 생성을 위해 전력 증폭기의 이득 스테이지의 입력에 직렬로 연결된다. 제 2 진폭 제어 회로 및 제 2 위상 제어 회로가 교정된 출력 신호의 생성을 위해 상기 전력 증폭기의 이득 스테이지의 출력에 직렬로 연결된다. 교정된 입력 신호 및 교정된 출력 신호가 합산되어, 상기 전력 증폭기의 순방향 전력 출력에 비례하는 합산 노드 신호를 생성한다. 합산 노드 신호는 상기 검출 회로에 공급되어, 상기 전력 증폭기의 순방향 전력 출력을 검출한다.
도 1은 매칭된 전력 조건 하에 전력 증폭기와 함께 이용하기 위한 선행 기술의 전력 검출 회로.
도 2는 미스매칭된 전력 조건 하에 도 1에 도시되는 전력 검출 회로.
도 3은 미스매칭 조건 하에서 외부 방향성 커플러와 통합된 선행 기술의 순방향 전력 검출 회로.
도 4는 미스매칭 조건 하에서 전력 증폭기의 출력에서의 전압을 검출하는 검출 회로와 통합된 선행 기술의 순방향 전력 검출 회로.
도 5는 미스매칭 조건 하에서 전력 증폭기의 최종 이득 스테이지의 입력 상에서의 전압을 검출하는 검출 회로를 구비한 선행 기술의 일체형 순방향 전력 검출 회로.
도 6은 본 발명의 형태에 따른 일체형 순방향 전력 검출기.
도 7은 본 발명의 형태에 따른 일체형 순방향 전력 검출기의 다른 실시예.
도 8은 제 1 진폭 및 위상 제어 회로와 제 2 진폭 및 위상 제어 회로에 전기적으로 연결되는 예시적 합산 검출 회로.
도 9는 진폭 및 위상 제어 회로 조합용 예시적 저항기 및 커패시터 튜닝 회로.
도 10은 전력 증폭기의 전력 검출이 개시되는 전력 검출기에 의해 수행될 때 VWSR-무감형 순방향 전력 검출 개선책의 그래픽 표현도.
도면 - 반드시 축적에 맞게 그려진 것이 아님 - 에서, 개시되는 시스템 및 방법의 유사 또는 대응 요소들이 동일 도면 부호에 의해 표시된다.
Microsemi Corporation® 사에서 제조한 LX5586 및 5588 Integrated Front End Modules의 제품과 같은 전력 증폭기의 전력을 검출하기 위해, 개시되는 회로 및 방법은 전력 증폭기로부터 설계 자유도를 제공하는 일체형 전력 검출 해법을 제공한다. 일체형 전력 검출기를 구비한 개시되는 전력 증폭기는 전력 손실을 최소화하고, 평탄한 주파수 응답, 개선된 방향성을 가지며, 전력 증폭기로부터 독립적으로 함께 통합될 수 있고, 다이 영역을 보존할 만큼 물리적으로 작다. 일체형 전력 검출기를 구비한 개시되는 전력 증폭기의 모든 이러한 특징들은, 전력 증폭기에 대한 전력 검출 비용 및 크기를 개선시킨다. 발명의 회로 및 방법은 전력 증폭기의 최종 스테이지의 입력 및 출력을 샘플링하여, 전력 증폭기로부터 송신되는 신호의 전력을 정확하게 검출할 수 있다.
도 1-5는 전력 증폭기의 전력을 검출하기 위한 선행 기술의 해법을 보여준다. 도 1 및 2는 각각 매칭 및 미스매칭 신호 조건 하에서 전력 증폭기(100)로부터 안테나(104)를 통해 송신되고 있는 신호의 전력을 검출하는 방향성 커플러(102)를 구비한 선행 기술의 전력 증폭기(100)를 보여준다. 도 1 및 도 2에서 도시되는 선행 기술 전력 검출기에서, 방향성 커플러(102) 및 안테나(104)는 집적 회로 다이 또는 칩(106)으로부터 벗어나 위치한다. 도 1에 도시되는 미스매칭 조건 하에서, VSWR이 0보다 크다. VSWR 연산은 전송 경로 상에서 최대 및 최소 RF 전압 진폭의 비다. 전압 진폭의 변화는 0이 아닌 반사 전력(Prev)에 의해 야기된다. 이러한 역방향 전력은 전력 증폭기의 출력에 대한 부하 미스매치에 의해 야기되고, 이는 다시 전력 증폭기를 향한 순방향 전력을 반영한다.
매칭 신호는 부하(즉, 전력 증폭기로부터 신호를 송신하는 안테나)에 전달되는 전력과 동일한 순방향 전력 Pfwd(108)를 갖는 신호다. 이러한 조건 하에서, 반사되는 전력 Prev(110)는 0이다. 순방향 전력(Pfwd)(108)은 전력 증폭기(100)로부터 안테나(104)를 통해 송신되고 있는 신호의 전력이다. 반사 전력 Prev(110)는 안테나(104)로부터 다시 증폭기를 향해 부하 매칭으로 인해 반사되고 있는 전력이다. 반사 전력 Prev(110)는 안테나(104)에 의해 신호가 되돌아올 때 발생되며, 이는 신호가 금속 박스, 건물, 차량, 등과 같이 물체로부터 반사되기 쉬운 구역에서 송신될 때 종종 발생한다.
도 2는 순방향 전력 Pfwd(108)가 부하에 전달되는 전력와 더이상 동일하지 않은, 선행 기술의 전력 검출 해법을 보여준다. 소정 양의 전력이 미스매칭 정도에 따라 반사된다. 이러한 조건 하에서, Prev는 더이상 0이 아니다. 이러하 미스매칭 조건에서는 전송 경로 내의 전압 진폭 변화가 생기고, 순방향 전력 Pfwd(108)가 전력 증폭기로부터 출력되는 전력 신호의 전압 진폭에 더이상 비례하지 않게 된다. 이러한 변화는 전압 검출-기반 해법에서 정확한 전력 검출을 막는다. 미스매칭의 위상 및 크기 변화는 순방향 전력 Pfwd(108)의 정확한 검출을 어렵게 하며, 이는 일체형 검출 기법이 전압 도메인에서 가장 쉽게 실현되기 때문이다.
미스매칭 존재시에, 시스템 내 임의의 주어진 위치에서 전압 신호의 위상 및 진폭이 변화한다. 도 1 및 도 2에 도시되는 선행 기술의 검출기는 출력 전압의 샘플링에만 의존하고, 이는 순방향 전력 Pfwd(108)가 더이상 전력 증폭기로부터의 출력 신호의 전력의 전압 진폭에 비례하지 않기 때문에 이 해법을 내재적으로 부정확하게 한다.
도 3은 동일 칩(306) 상에서 모두 전력 증폭기(300)에 의해 출력되는 순방향 전력 Pfwd(304)을 검출하는 외부 온-칩 방향성 커플러(302)를 구현하는 선행 기술의 전력 증폭기를 보여준다. 방향성 커플러(302)의 크기가 커짐에 따라, 구조의 손실이 증가하고 온-칩 해법의 면적 비용이 증가한다. 방향성 커플러(302)의 거동은 주파수 응답과 크기(손실로 변환됨) 사이에서 현저한 절충을 경험할 수 있다. 더욱이, 이러한 선행 기술의 온-칩 방향성 커플러(302)는 전력 증폭기(300)의 거동에 직접적으로 연관되며, 이는 전력 증폭기(300)의 설계를 복잡하게 하고, 검출기용 전력 증폭기 성능 또는 방향성 커플러 성능과 타협하게 된다.
도 4는 전력 증폭기(400)가 위치하는 칩(404)으로부터 방향성 커플러(402)가 떨어져 위치하는, 전력 검출기(402)를 구비한 다른 선행 기술의 전력 증폭기(400)를 보여준다. 도 4에 도시되는 예에서 전력 증폭기(400)로부터의 전력은 전력 증폭기(400)의 출력에서 검출된다. 앞서 설명한 바와 같이, 반사 전력 Prev(408)은 순방향 전력 Pfwd(410)와 상호작용하여, 전력 증폭기(400) 출력과 미스매치 간의 주어진 지점에서의 전압 진폭이 전압 진폭을 변화시키게 한다. 전력 증폭기(400) 출력 상의 전압 검출은 일정한 순방향 전력 Pfwd(410)의 상당한 정도의 변화를 생성한다.
도 5는 동일 칩(504) 상에 위치하는 전력 검출기(502)를 구비한 또 다른 선행 기술의 전력 증폭기(500)를 보여준다. 전력 검출기(502)는 도 1-4를 참조하여 앞서 설명한 선행 기술의 예에 도시되는 바와 같이, 방향성 커플러 필요없이, 전력 증폭기(500)의 최종 이득 스테이지(506)의 입력측에서 전력을 온-칩 상태로 검출한다. 전력 증폭기(500)의 최종 이득 스테이지(506)의 입력은 미스매칭 신호에 덜 민감한데, 이는 전력 증폭기의 최종 스테이지 내 트랜지스터들이 음전압 이득 및 유한 역전 분리(finite reverse isolation)를 가져서, 미스매칭된 신호로 인한 VSWR의 영향이 감소될 수 있기 때문이다. 그러나, 도 5에 도시되는 검출기(502)와 같은, 전력 증폭기의 최종 이득 스테이지의 입력측에서 전력을 검출하는 검출기 설계는 전력 증폭기 설계에 관련된 종속성, 전력 증폭기 최종 이득 스테이지의 입력측에서 발견될 수 있는 위상 및 진폭 미스매칭 제어 기능의 감소, 그리고, 비교적 저전력 값 신호의 검출 능력 저하로 인해 시달린다.
이제 도 6 및 도 7을 살펴보면, 본 발명의 형태에 따른, 전력 증폭기로부터 출력되는 신호의 전력을 검출하는 전력 검출기를 구비한 2개의 전력 증폭기가 개시된다. 도 6에서, 전력 증폭기(600) 및 검출기(602)는 모두 동일 칩(604) 상에 위치한다. 전력 증폭기(600)는 최종 이득 스테이지(606)를 포함한, 복수의 이득 스테이지를 가진 RF 전력 증폭기일 수 있다. 전력 증폭기(600)의 최종 이득 스테이지(606)는 입력 및 출력을 갖고, 전력 증폭기(600)의 입력과 출력 사이에 피드백 루프(608)가 연결된다. 검출기(602)는 검출 회로(610)를 포함하고, 상기 검출 회로는 전력 증폭기(600)의 최종 이득 스테이지(606) 입력에 전기적으로 연결되는 검출 회로 입력과, 검출 회로 출력(도 8의 예에서 840)을 가진다. 진폭 제어 회로(612) 및 위상 제어 회로(614)가 최종 이득 스테이지(606) 출력과 제 2 검출 회로(610) 입력 사이에 전기적으로 연결된다. 진폭 제어 회로(612) 및 위상 제어 회로(614)는 전기적으로 직렬로 연결될 수 있고, 그 순서는 다른 예에서 뒤집힐 수 있다. 진폭 제어 회로(612) 및 위상 제어 회로(614)는, 검출 회로(610)가 전력 증폭기(600)의 순방향 전력 출력에 비례하는 출력 신호를 생성하도록, 제 2 검출 회로(610) 입력에 의해 수신되는 신호를 생성한다.
도 6에 도시되는 전력 증폭기(600)의 검출 회로(610)는 전력 증폭기(600) 설계 파라미터에 독립적일 수 있고, 이는 전력 증폭기(600) 출력 신호에서 VSWR-무감 순방향 전력 검출을 생성한다. 진폭 제어 회로(612) 및 위상 제어 회로(614)에 의해 진폭 및 위상 신호 미스매치가 모두 교정된 출력 신호와 전력 증폭기(600)의 최종 이득 스테이지(606)의 입력 상의 검출 회로(610) 입력에 의해 검출되는 신호는, 전력 증폭기(600)에 내재적인 성능 특성에 독립적으로 검출 회로(610)에서 합산된다. 검출 회로(610)는 본 예에서 전력 증폭기(600)와는 별도로 작동한다.
도 7은 본 발명의 형태에 따라 전력 증폭기(700)로부터 출력되는 신호의 전력을 검출하는 전력 검출기(702)를 구비한 전력 증폭기(700)의 다른 실시예를 도시한다. 도 6과 유사하게, 전력 증폭기(700) 및 검출기(702)는 동일 칩(704) 상에 위치한다. 본 예에서, 전력 증폭기(700)의 최종 이득 스테이지(706)는 입력 및 출력과, 입력 및 출력 사이에 연결되는 피드백 루프(708)를 가진다. 검출기(702)는 제 1 위상 제어 회로(712) 및 제 1 진폭 제어 회로(714)에 전기적으로 연결되는 검출 회로 입력을 가진 검출 회로(710)를 포함한다. 제 1 위상 제어 회로(712) 및 제 1 진폭 제어 회로(714)에 대한 입력은 전력 증폭기(700)의 최종 이득 스테이지(706)의 입력에 전기적으로 연결된다.
검출 회로(710)는 제 2 위상 제어 회로(716) 및 제 2 진폭 제어 회로(718)에 전기적으로 연결되는 검출 회로 출력을 또한 포함한다. 제 2 위상 제어 회로(716) 및 제 2 진폭 제어 회로(718)의 출력은 전력 증폭기(700)의 최종 이득 스테이지(706)의 출력에 전기적으로 연결된다. 제 1 및 제 2 위상 제어 회로(712, 716) 및 진폭 제어 회로(714, 718)의 순서가 역전될 수 있다. 도 6을 참조하여 앞서 설명한 방식과 마찬가지로, 제 1 위상 및 진폭 제어 회로(712, 714)에 의해 생성되는 신호 및 제 2 위상 및 진폭 제어 회로(716, 718)에 의해 생성되는 신호는 검출 회로(710)에서 합산되어, 합산된 RF 신호를 생성한다. 합산된 RF 신호는 전력 증폭기(700)의 순방향 전력 출력에 비례하는 전력을 가진다.
위상 제어 회로(712)는, 진폭 제어 회로(714)가 최종 이득 스테이지(706) 입력에 전기적으로 연결된 상태를 유지하게 하면서, 생략될 수 있다. 전력 증폭기의 최종 이득 스테이지는 앞서 설명한 바와 같이, 입력 및 출력과, 입력 및 출력 사이에 연결되는 피드백 루프를 가진다. 검출기는 제 1 진폭 제어 회로에 전기적으로 연결된 검출 회로 입력을 가진 검출 회로를 포함한다. 제 1 진폭 제어 회로에 대한 입력은 전력 증폭기의 최종 이득 스테이지의 입력에 전기적으로 연결된다. 이러한 검출 회로는 직렬로 함께 전기적으로 연결된 위상 제어 회로 및 제 2 진폭 제어 회로에 전기적으로 연결되는 검출 회로 출력을 또한 포함한다. 위상 제어 회로 및 제 2 진폭 제어 회로의 출력은 전력 증폭기의 최종 이득 스테이지의 출력에 전기적으로 연결된다. 위상 및 제 2 진폭 제어 회로의 순서는 역전될 수 있다. 검출 회로는 본 예에서 제 1 진폭 제어 회로와, 조합된 제 2 진폭 제어 회로 및 위상 제어 회로 사이에 전기적으로 연결된다. 전력 증폭기에 의한 신호 출력 또는 이득 스테이지 출력은 앞서 설명한 예시적 전력 증폭기 및 검출기 중 어느 하나에서 0보다 큰 VSWR을 나타낸다.
이제 도 8을 참조하면, 도 7에 도시되는 검출기를 예시하는 예시적 합산 검출 회로가 개시된다. 합산 검출 회로는 제 1 위상 및 진폭 제어 회로(804), 제 2 위상 및 진폭 제어 회로(806), 합산 노드(808), 및 검출 회로(810)를 포함한다. 제 1 위상 및 진폭 제어 회로(804)에 대한 입력은 전력 증폭기의 최종 이득 스테이지의 입력(812)에 전기적으로 연결된다. 제 2 위상 및 진폭 제어 회로의 출력(814)은 전력 증폭기의 최종 이득 스테이지의 출력에 전기적으로 연결된다. 제 1 위상 및 진폭 제어 회로(804)는 커패시터(816), 가변 또는 선택가능 차단 커패시터(818), 트랜지스터(820), 및 전류 소스(822)를 포함한다. 제 2 위상 및 진폭 제어 회로(806)는 2개의 커패시터(824, 826), 가변 또는 선택가능 차단 커패시터(828), 및 프로그래머블 저항기(830)를 포함한다. 제 1 위상 및 진폭 제어 회로(804)의 출력은 검출 회로(810)의 합산 노드(808)에서 제 2 위상 및 진폭 제어 회로(806)의 입력과 전기적으로 연결되거나 합산된다. 도 8은 합산 노드(808)의 일례를 보여주며, 제 1 위상 및 진폭 제어 회로(804) 및 제 2 위상 및 진폭 제어 회로(806)의 출력의 합산이 다양한 방식으로 실현될 수 있다.
도 8에 도시되는 검출 회로(702)는 RF 신호를 DC 전압으로 변환할 수 있는 다이오드 또는 다른 회로 요소와 같은 정류기(834), 전류 소스(836), 및 커패시터(838)를 포함한다. 검출 회로(702)의 출력(840)은 전력 증폭기의 RF 신호 출력에 비례한다. 검출 회로는 합산 노드(808)에서 RF 신호의 진폭에 비례하는 직류(DC) 전압을 생성한다. 검출 회로(702)에 의해 생성되는 DC 전압은 전력 증폭기로부터 출력되는 신호의 전력과 연관된 전압에 또한 비례한다. 신호가 이제 저주파수 신호, 즉, DC 신호이기 때문에, RF 전송 시스템의 다른 요소에 정확하게 전송될 수 있다.
도 9는 도 8에 도시되는 제 2 위상 및 진폭 제어 회로(806)의 예를 보여준다. 차단 커패시터(828)는 스위치(938, 940, 942)의 개/폐 여부에 따라 서로 다른 커패시터 값을 제공하는 3개의 커패시터(932, 934, 936) 및 각자의 스위치를 포함한다. 3개의 커패시터(932, 934, 936)는 함께 병렬로 전기적 연결된다. 프로그래머블 저항기(832)는 3개의 저항기(944, 946, 948) 및 각자의 스위치(950, 952, 954)를 포함하며, 일부 예에서 이러한 스위치는 게이트-제어 FET일 수 있다. 모든 저항기 스위치(950, 952, 954)가 열려 있을 때, 총 저항은 모두 3개의 저항기(944, 946, 948)의 값들의 합과 동일하다. 모든 저항기 스위치(950, 952, 954)들이 닫혀 있을 경우, 총 저항은 선저항이고, 3개의 저항기(944, 946, 948)는 회로에 어떤 저항도 부가하지 않는다. 프로그래머블 저항기 간의 저항은 요망되는 대로, 스위치(950, 952, 954) 중 하나 이상을 열고 닫음으로써 변경될 수 있다. 도 9에 도시되는 위상 및 진폭 제어 회로(806)의 프로그래머블 성질 때문에, 검출기는 전력 증폭기의 출력 신호의 전력 변화에 응답하여 프로그래밍될 수 있다. 예를 들어, 도 6-8을 참조하여 앞서 논의한 위상 및 진폭 제어 회로 중 어느 하나가, 전력 증폭기의 출력 신호의 전력 변화에 응답하여 프로그래밍될 수 있는 프로그래머블 구성요소를 가질 수 있다.
도 10은 전력 검출기를 구비한, 개시되는 전력 증폭기를 이용하여 순방향 전력 검출의 성능 개선점의 그래픽도를 보여준다. 각각의 그래프에 대하여, 순방향 전력은 X-축을 따라 샘플링되었고, 일정 전압은 Y-축을 따라 그려졌다. 각각의 선은 가변 위상(60도 스텝)에 3:1 VSWR(미스매칭 크기)에서의 서로 다른 부하 조건을 나타낸다. 제 1 그래프(1000)는 순방향 전력에 대한 최종 검출기 응답을 보여주고, 전력 증폭기의 최종 이득 스테이지에 입력되는 RF 신호의 진폭을 나타낸다. 제 2 그래프(1002)는 RF 출력 전압 신호의 진폭을 나타낸다. 출력 전압 신호는 전력 증폭기의 최종 이득 스테이지에 입력되는 RF 신호의 진폭 및 변화보다 동일 순방향 전력에 대해 훨씬 높은 진폭 및 훨씬 큰 변화를 가진다.
제 1 그래프(1000)는 125mV의 일정 RF 진폭이, (1004)에서 개시되는 검출기없이 (1006)에서 개시되는 검출기로, 전력 증폭기의 순방향 전력 검출을 나타내는 1.9dB의 순방향 전력 변화를 가진다는 것을 보여준다. 도 5에 도시되는 검출기와 같이, 전력 증폭기의 최종 이득 스테이지의 입력에서 RF 진폭 검출에만 의존하는 검출기 해법은 이러한 변화와 관련하여 개선될 수 없다. 최종 검출기 출력 전압 VDET[0]의 변화는 개시되는 검출기가 전력 증폭기와 함께 사용될 때 동일 RF 진폭에 대해 단지 1.4dB이다. 마찬가지로, 제 2 그래프는 (1008)에서 개시되는 검출기없이 (1010)에서 개시되는 검출기로, 측정된 출력 값을 갖는 8dB 순방향 전력 변화를 가진 일정 RF 출력 진폭을 보여준다. 도 4에 도시되는 검출기와 같이, 전력 증폭기의 출력에서 RF 진폭을 검출하는데만 의존하는 검출기는, 일정 순방향 전력을 위한 검출기 전압의 과도한 변화에 시달린다. 개시되는 검출기를 이용한 전력 증폭기의 전력 검출은 다른 가능한 해법에 걸쳐 현저한 성능 상의 장점을 제공한다.
전력 증폭기에 연결된 검출 회로에서 순방향 전력을 검출하는 방법이 또한 개시된다. 이러한 방법은 교정 입력 신호 생성을 위해 전력 증폭기의 이득 스테이지의 입력에 제 1 진폭 제어 회로를 직렬로 연결하는 단계와, 교정 출력 신호 생성을 위해 전력 증폭기의 이득 스테이지의 출력에 제 2 진폭 제어 회로 및 제 2 위상 제어 회로를 직렬로 연결하는 단계와, 전력 증폭기의 순방향 전력 출력에 비례하는 합산 노드 신호 생성을 위해 교정 입력 신호 및 교정 출력 신호를 합산하는 단계와, 순방향 전력 출력을 검출하기 위해 검출 회로에 합산된 노드 신호를 인가하는 단계를 포함할 수 있다. 본 예에서, 합산 노드 신호는 전력을 가진 RF 신호일 수 있다. 이 방법은 합산 노드 신호 전력에 비례하는 전력을 가진 DC 출력 신호를 생성하는 단계를 또한 포함할 수 있다. 이러한 출력 신호는 0보다 큰 VSWR을 가질 수 있다. 합산 노드 신호의 검출은 앞서 설명한 바와 같이, 전력 증폭기의 출력 신호 내 VSWR 변화에 독립적으로 수행될 수 있다.
선호되는 실시예를 통해 발명의 원리를 설명 및 예시하였으나, 발명은 이러한 원리를 벗어나지 않으면서 구체적 세부사항들이 변형될 수 있다. 우리는 다음의 청구범위의 사상 및 범위 내에 있는 모든 변형예 및 변화를 모두 청구한다.

Claims (17)

  1. 전력 검출 기능을 가진 전력 증폭기에 있어서,
    RF 전력 증폭기 - 상기 전력 증폭기는 이득 스테이지 입력, 이득 스테이지 출력, 및 상기 전력 증폭기의 입력 및 출력 사이에 연결된 피드백 루프를 포함하는 이득 스테이지를 가짐 - 와,
    상기 이득 스테이지 입력에 전기적으로 연결되는 제 1 검출 회로 입력과, 검출 회로 출력을 가진 검출 회로와,
    상기 이득 스테이지 출력 및 제 2 검출 회로 입력 사이에 함께 직렬로 전기적으로 연결되는 진폭 제어 회로 및 위상 제어 회로를 포함하며,
    상기 진폭 제어 회로 및 위상 제어 회로는, 상기 검출 회로가 상기 전력 증폭기의 순방향 전력 출력에 비례하는 전력을 가진 신호를 상기 검출 회로의 출력에서 검출하도록, 상기 제 2 검출 회로 입력에 의해 수신되는 신호를 생성하는
    전력 증폭기.
  2. 제 1 항에 있어서,
    상기 진폭 제어 회로는 제 1 진폭 제어 회로이고,
    상기 제 1 검출 회로 입력과 이득 스테이지 입력 사이에 직렬로 전기적으로 연결되는 제 2 진폭 제어 회로를 더 포함하는
    전력 증폭기.
  3. 제 2 항에 있어서,
    상기 위상 제어 회로는 제 1 위상 제어 회로이고,
    상기 제 1 진폭 제어 회로와 상기 제 1 검출 회로 입력 사이에 직렬로 전기적으로 연결되는 제 2 위상 제어 회로를 더 포함하는
    전력 증폭기.
  4. 제 3 항에 있어서,
    상기 제 1 위상 제어 회로의 출력과 상기 제 2 위상 제어 회로의 출력이 합산되어 합산 RF 신호를 생성하는
    전력 증폭기.
  5. 제 1 항에 있어서,
    상기 전력 증폭기의 이득 스테이지 출력은 1보다 큰 전압 정재파비(VSWR)를 나타내는
    전력 증폭기.
  6. 제 1 항에 있어서,
    상기 전력 증폭기, 진폭 제어 회로, 위상 제어 회로, 및 검출 회로는 각각 집적 회로 다이 상에 물리적으로 함께 위치하는
    전력 증폭기.
  7. 전력 증폭기에 연결된 검출 회로의 순방향 전력 검출 방법에 있어서,
    교정된 입력 신호의 생성을 위해 전력 증폭기의 이득 스테이지의 입력에 제 1 진폭 제어 회로를 직렬로 연결하는 단계와,
    교정된 출력 신호의 생성을 위해 상기 전력 증폭기의 이득 스테이지의 출력에 제 2 진폭 제어 회로 및 제 2 위상 제어 회로를 직렬로 연결하는 단계와,
    상기 전력 증폭기의 순방향 전력 출력에 비례하는 합산 노드 신호의 생성을 위해 상기 교정된 입력 신호 및 교정된 출력 신호를 합산하는 단계와,
    상기 순방향 전력 출력의 검출을 위해 상기 검출 회로에 합산 노드 신호를 공급하는 단계를 포함하는
    순방향 전력 검출 방법.
  8. 제 7 항에 있어서,
    상기 합산 노드 신호는 전력을 가진 RF 신호이고,
    합산 노드 신호 전력에 비례하는 전력을 가진 직류(DC) 출력 신호를 생성하는 단계를 더 포함하는
    순방향 전력 검출 방법.
  9. 제 7 항에 있어서,
    상기 이득 스테이지 입력과 상기 제 1 진폭 제어 회로 사이에 제 1 진폭 제어 회로와 직렬로 제 1 위상 제어 회로를 연결하는 단계를 더 포함하는
    순방향 전력 검출 방법.
  10. 제 7 항에 있어서,
    상기 전력 증폭기의 출력 신호는 1보다 큰 전압 정재파비를 갖는
    순방향 전력 검출 방법.
  11. 제 7 항에 있어서,
    상기 전력 증폭기의 이득 스테이지의 입력에 제 1 진폭 제어 회로를 연결하는 단계와, 상기 전력 증폭기의 이득 스테이지의 출력에 상기 제 2 진폭 제어 회로 및 제 2 위상 제어 회로를 연결하는 단계와, 상기 교정된 입력 신호 및 교정된 출력 신호를 합산하는 단계는, 상기 전력 증폭기의 이득 스테이지의 피드백 루프와 병렬로 이루어지는
    순방향 전력 검출 방법.
  12. 제 11 항에 있어서,
    상기 전력 증폭기의 출력 신호 내 VSWR 변화에 독립적으로 상기 합산 노드 신호를 검출하는 단계를 더 포함하는
    순방향 전력 검출 방법.
  13. 제 12 항에 있어서,
    상기 전력 증폭기의 이득 스테이지의 입력에 제 1 진폭 제어 회로를 연결하는 단계와, 상기 전력 증폭기의 이득 스테이지의 출력에 상기 제 2 진폭 제어 회로 및 제 2 위상 제어 회로를 연결하는 단계와, 합산 노드 신호의 생성을 위해 상기 교정된 입력 신호 및 교정된 출력 신호를 합산하는 단계와, 합산 노드 신호를 검출하는 단계는, 모두 동일한 집적 회로 다이 상에서 이루어지는
    순방향 전력 검출 방법.
  14. 제 7 항에 있어서,
    상기 전력 증폭기의 출력 신호의 전력 변화에 응답하여, 상기 제 1 진폭 제어 회로, 제 2 진폭 제어 회로, 및 제 2 위상 제어 회로 중 적어도 하나를 프로그래밍하는 단계를 더 포함하는
    순방향 전력 검출 방법.
  15. 제 14 항에 있어서,
    상기 제 1 진폭 제어 회로, 제 2 진폭 제어 회로, 및 제 2 위상 제어 회로 각각은 차단 커패시터(blocking capacitor)를 포함하는
    순방향 전력 검출 방법.
  16. 제 15 항에 있어서,
    제 1 진폭 제어 회로, 제 2 진폭 제어 회로, 및 제 2 위상 제어 회로 중 적어도 하나를 프로그래밍하는 단계는, 상기 차단 커패시터의 커패시턴스를 조정하는 단계를 포함하는
    순방향 전력 검출 방법.
  17. 제 7 항에 있어서,
    상기 합산 노드 신호를 검출하는 단계는, 검출 회로의 입력에서 상기 교정된 입력 신호 및 교정된 출력 신호를 수신하는 단계를 포함하는
    순방향 전력 검출 방법.
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