KR20150020668A - Semiconductor device and method for manufacturing same, and rinsing fluid - Google Patents

Semiconductor device and method for manufacturing same, and rinsing fluid Download PDF

Info

Publication number
KR20150020668A
KR20150020668A KR1020157000349A KR20157000349A KR20150020668A KR 20150020668 A KR20150020668 A KR 20150020668A KR 1020157000349 A KR1020157000349 A KR 1020157000349A KR 20157000349 A KR20157000349 A KR 20157000349A KR 20150020668 A KR20150020668 A KR 20150020668A
Authority
KR
South Korea
Prior art keywords
interlayer insulating
wiring
semiconductor
insulating layer
layer
Prior art date
Application number
KR1020157000349A
Other languages
Korean (ko)
Other versions
KR101682836B1 (en
Inventor
쇼코 오노
야스히사 가야바
히로후미 다나카
가즈오 고무라
츠네지 스즈키
Original Assignee
미쓰이 가가쿠 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰이 가가쿠 가부시키가이샤 filed Critical 미쓰이 가가쿠 가부시키가이샤
Publication of KR20150020668A publication Critical patent/KR20150020668A/en
Application granted granted Critical
Publication of KR101682836B1 publication Critical patent/KR101682836B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G73/00—Macromolecular compounds obtained by reactions forming a linkage containing nitrogen with or without oxygen or carbon in the main chain of the macromolecule, not provided for in groups C08G12/00 - C08G71/00
    • C08G73/02—Polyamines
    • C08G73/0206—Polyalkylene(poly)amines
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D179/00—Coating compositions based on macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing nitrogen, with or without oxygen, or carbon only, not provided for in groups C09D161/00 - C09D177/00
    • C09D179/02—Polyamines
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02082—Cleaning product to be cleaned
    • H01L21/02093—Cleaning of porous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02334—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment in-situ cleaning after layer formation, e.g. removing process residues
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02343—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Medicinal Chemistry (AREA)
  • Polymers & Plastics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Wood Science & Technology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명에서는, 오목부를 갖는 층간 절연층과, 오목부의 저면의 적어도 일부에 적어도 일부가 노출되는 구리를 포함하는 배선을 구비한 반도체 기판에, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머를 함유하고 Na 및 K의 함유량이 원소 기준으로 10질량ppb 이하인 반도체용 시일 조성물을 부여하여, 적어도 오목부의 저면 및 측면에 시일층을 형성하는 공정과, 반도체 기판의 시일층이 형성된 측의 면을, 온도 200℃ 이상 425℃ 이하의 조건에서 열처리하여, 배선의 노출면 상에 형성된 시일층의 적어도 일부를 제거하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다. In the present invention, a semiconductor substrate having an interlayer insulating layer having a concave portion and wiring including copper at least partially exposed on at least a part of a bottom surface of the concave portion is provided with a polymer having a cationic functional group and a weight average molecular weight of 2000 to 1000000 And a content of Na and K of 10 mass ppb or less on the element basis to form a seal layer on at least the bottom surface and the side surface of the concave portion; and a step of forming a seal layer on the side of the semiconductor substrate on which the seal layer is formed , And a step of performing heat treatment at a temperature of 200 占 폚 or higher and 425 占 폚 or lower to remove at least a part of the seal layer formed on the exposed surface of the wiring.

Description

반도체 장치 및 그의 제조 방법, 및 린스액{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME, AND RINSING FLUID}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device, a manufacturing method thereof, and a rinse solution,

본 발명은 반도체 장치 및 그의 제조 방법, 및 린스액에 관한 것이다. The present invention relates to a semiconductor device, a method of manufacturing the same, and a rinsing liquid.

미세화가 진행되는 반도체 장치의 분야에서, 반도체의 층간 절연층으로서 다공질 구조를 갖는 저유전율의 재료(이하, 「low-k 재료」라고 하는 경우가 있다)가 여러 가지 검토되고 있다. In the field of semiconductor devices in which miniaturization proceeds, various materials having a low dielectric constant (hereinafter sometimes referred to as " low-k material ") having a porous structure as an interlayer insulating layer of a semiconductor are being investigated.

이와 같은 다공질의 층간 절연층에 있어서는, 유전율을 더욱 저하시키기 위해서 공극률을 크게 하면, 배선 재료로서 매설되는 구리 등의 금속 성분이나, 플라즈마 처리에 의한 플라즈마 성분(라디칼 및 이온의 적어도 1종. 이하 동일.) 등이 반도체 층간 절연층 중의 세공에 들어가기 쉬워져, 유전율이 상승하거나, 누설 전류가 발생하거나 하는 경우가 있었다. In such a porous interlayer insulating layer, if the porosity is increased in order to further lower the dielectric constant, a metal component such as copper buried as a wiring material, a plasma component (at least one of radicals and ions) Or the like tends to enter the pores in the semiconductor interlayer insulating layer, resulting in an increase in dielectric constant or a leakage current.

또한, 다공질이 아닌 층간 절연층에 있어서도, 금속 성분이나 플라즈마 성분 등이 침투하는 경우가 있어, 다공질의 층간 절연층과 마찬가지로, 유전율이 상승하거나, 누설 전류가 발생하는 경우가 있었다. In addition, even in a non-porous interlayer insulating layer, a metal component, a plasma component, or the like may penetrate into the interlayer insulating layer. As with the porous interlayer insulating layer, the dielectric constant increases and leakage current sometimes occurs.

그래서, 양이온성 작용기를 갖는 폴리머를 이용하여 층간 절연층(층간 절연층이 다공질 층간 절연층인 경우에는 해당 다공질 층간 절연층에 존재하는 세공(포어))을 피복(시일)하는 기술이 검토되고 있다. Thus, a technique of coating (sealing) the interlayer insulating layer (when the interlayer insulating layer is a porous interlayer insulating layer, pores (pores) present in the porous interlayer insulating layer) using a polymer having a cationic functional group is studied .

예컨대, 다공질의 층간 절연층에 대한 세공 피복성(시일성)이 우수한 반도체용 시일 조성물로서, 2 이상의 양이온성 작용기를 갖는 중량 평균 분자량 2000∼100000의 폴리머를 함유하는 반도체용 시일 조성물이 알려져 있다(예컨대, 국제 공개 제2010/137711호 팜플렛 참조). For example, there has been known a seal composition for a semiconductor containing a polymer having a weight average molecular weight of 2,000 to 100,000 and having at least two cationic functional groups, which is excellent in pore coverage (sealability) for a porous interlayer insulating layer See, for example, International Publication No. 2010/137711 pamphlet).

또한, 오목부(트렌치 또는 비어)가 형성된 층간 절연층과, 트렌치 또는 비어의 저면(底面)의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 배선을 갖는 구성의 반도체 기판이 알려져 있다. 이러한 구성의 반도체 기판은, 후의 공정에서, 트렌치 또는 비어에 별도의 배선 등이 매설되고, 트렌치 또는 비어에 매설된 배선과, 그 일부가 트렌치 또는 비어의 저면에 노출되어 있었던 배선이 전기적으로 접속된다(예컨대, 국제 공개 제2009/153834호 팜플렛 참조). Further, there is known a semiconductor substrate having an interlayer insulating layer in which a recess (trench or via) is formed, and a wiring in which at least a part of the surface of the interlayer insulating layer is exposed at least on a bottom surface of the trench or via. In the semiconductor substrate having such a configuration, in a subsequent step, a separate wiring or the like is buried in the trench or via, wiring electrically buried in the trench or the via, and part of the wiring exposed in the bottom of the trench or via are electrically connected (See, for example, International Publication No. 2009/153834 pamphlet).

그런데, 오목부(트렌치, 비어 등)가 설치된 층간 절연층과, 상기 오목부의 저면의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 구리를 포함하는 배선을 갖는 반도체 기판의 상기 오목부의 벽면을, 양이온성 작용기 함유 폴리머를 포함하는 반도체용 시일층에 의해서 시일하면, 이하의 문제를 일으키는 경우가 있다. By the way, the wall surface of the concave portion of the semiconductor substrate having the wiring including the interlayer insulating layer provided with the concave portion (the trench, the via and the like) and the copper having at least a part of the surface thereof exposed on at least a part of the bottom surface of the concave portion, Sealing with a sealing layer for a semiconductor containing a cationic functional group-containing polymer may cause the following problems.

즉, 상기 반도체용 시일층은, 상기 오목부의 벽면(측면 및 저면) 중, 측면뿐만 아니라 저면에도, 즉, 저면에 노출되어 있는 배선 상에도 형성된다. 이러한 배선 상의 반도체용 시일층을 남긴 채로, 후의 공정에서 오목부에 배선을 형성하면, 오목부에 형성된 배선과, 그 일부가 오목부의 저면에 노출되어 있었던 배선의 사이에 반도체용 시일층이 끼워져 들어가, 이들 배선 사이의 전기 신호가 저해되는(배선 사이의 접속 저항이 상승하는) 경우가 있다. That is, the semiconductor-use seal layer is formed not only on the side surface but also on the bottom surface of the concave portion (side surface and bottom surface), that is, on the wiring exposed on the bottom surface. If a wiring is formed in the concave portion in the subsequent step while leaving the semiconductor sealing layer on the wiring, the semiconductor sealing layer is sandwiched between the wiring formed in the concave portion and the wiring portion of which part is exposed on the bottom surface of the concave portion , And the electric signal between these wirings is inhibited (the connection resistance between wirings increases).

한편, 이 문제를 해결하고자 하여, 오목부에 배선을 형성하기 전에, 오목부의 저면(특히, 해당 저면에 노출되어 있는 배선) 상의 반도체용 시일층을 린스액 등으로 제거하고자 하면, 오목부의 저면뿐만 아니라 오목부의 측면의 반도체용 시일층까지 제거되어 버려, 오목부의 측면에 대한 시일성이 저하되는 경우가 있다. 이 상태로 오목부에 배선을 형성하면, 형성된 배선의 재료(금속 성분)가 층간 절연층에 침입하여, 층간 절연층의 절연성이 저하되는 경우가 있다. On the other hand, in order to solve this problem, before the wiring is formed in the concave portion, if the semiconductor sealing layer on the bottom surface of the concave portion (in particular, the wiring exposed on the bottom surface) is to be removed by rinsing liquid or the like, But is also removed to the semiconductor sealing layer on the side surface of the concave portion, so that the sealing performance against the side surface of the concave portion may be deteriorated. If a wiring is formed in the concave portion in this state, the material (metal component) of the formed wiring may enter the interlayer insulating layer, thereby lowering the insulating property of the interlayer insulating layer.

이상의 이유에 의해, 오목부가 설치된 층간 절연층과, 상기 오목부의 저면의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 구리를 포함하는 배선을 갖는 반도체 기판의 상기 오목부의 적어도 측면에 반도체용 시일층을 형성함에 있어서, 오목부의 저면에 노출되는 배선 상에는, 최대한, 반도체용 시일층을 설치하지 않도록 하는 기술이 요구되고 있다. For this reason, an interlayer insulating layer provided with a concave portion and at least a portion of the bottom surface of the concave portion is provided with at least a side surface of the semiconductor sealing layer There is a demand for a technique of not providing a semiconductor sealing layer as much as possible on the wiring exposed on the bottom surface of the concave portion.

또한, 반도체 장치의 제조 공정에 있어서는, 반도체용 시일층이 노출된 상태로 플라즈마에 의해 반도체 장치가 클리닝되는 경우나, 플라즈마 CVD법 등으로 반도체용 시일층 상에 층을 형성하는 경우가 있다. 이 때문에, 반도체용 시일층에는 플라즈마 내성이 요구되는 경우가 있다. In the manufacturing process of the semiconductor device, there is a case where the semiconductor device is cleaned by the plasma in the state that the sealing layer for the semiconductor is exposed, or the layer is formed on the sealing layer for the semiconductor by the plasma CVD method or the like. For this reason, plasma resistance may be required for the semiconductor sealing layer.

본 발명(제 1 발명∼제 5 발명)은 상기에 비추어 이루어진 것으로, 이하의 목적을 달성하는 것을 과제로 한다. The present invention (first to fifth inventions) is made in view of the above, and aims to achieve the following objects.

즉, 제 1 발명의 목적은, 층간 절연층에 설치된 오목부의 저면에 노출되어 있는 배선 상으로의 반도체용 시일층의 형성을 억제하면서, 상기 오목부의 적어도 측면에 반도체용 시일층을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다. That is, an object of the first invention is to provide a semiconductor device which can form a semiconductor sealing layer on at least a side surface of a recess while suppressing the formation of a semiconductor sealing layer on a wiring exposed on a bottom surface of a recess provided in an interlayer insulating layer And a method for manufacturing a semiconductor device.

또한, 제 2 발명의 목적은, 배선의 노출면 상의 반도체용 시일층을 효과적으로 제거할 수 있는 린스액을 제공하는 것이다. An object of the second invention is to provide a rinsing liquid capable of effectively removing the semiconductor sealing layer on the exposed surface of the wiring.

또한, 제 3 발명의 목적은, 반도체용 시일층의 플라즈마 내성을 향상시킬 수 있는 린스액을 제공하는 것이다. An object of the third invention is to provide a rinsing liquid capable of improving the plasma resistance of the semiconductor sealing layer.

또한, 제 4 발명의 목적은, 층간 절연층으로의 배선 재료(예컨대 구리)의 확산이 억제되고, 또한, 배선 사이의 접속부에서의 접속 저항의 상승이 억제된 반도체 장치를 제공하는 것이다. An object of the fourth invention is to provide a semiconductor device in which the diffusion of a wiring material (for example, copper) into an interlayer insulating layer is suppressed and an increase in connection resistance at a connection portion between wirings is suppressed.

또한, 제 5 발명의 목적은, 반도체용 시일층의 플라즈마 내성이 향상된 반도체 장치를 제공하는 것이다. An object of the fifth invention is to provide a semiconductor device with improved plasma resistance of the semiconductor sealing layer.

상기 과제를 해결하기 위한 구체적 수단은 이하와 같다. Specific means for solving the above problems are as follows.

<1> 오목부가 설치된 층간 절연층과, 상기 오목부의 저면의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 구리를 포함하는 배선을 구비한 반도체 기판의 적어도 상기 오목부의 저면 및 측면에, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머를 함유하고 나트륨 및 칼륨의 함유량이 각각 원소 기준으로 10질량ppb 이하인 반도체용 시일 조성물을 부여하여, 적어도 상기 오목부의 저면 및 측면에 반도체용 시일층을 형성하는 시일 조성물 부여 공정과, 상기 반도체 기판의 상기 반도체용 시일층이 형성된 측의 면을, 온도 200℃ 이상 425℃ 이하의 조건에서 열처리하여, 상기 배선의 노출면 상에 형성된 반도체용 시일층의 적어도 일부를 제거하는 제거 공정을 갖는, 반도체 장치의 제조 방법이다. A method of manufacturing a semiconductor device, comprising the steps of: (1) providing an interlayer insulating layer provided with a concave portion and a wiring including copper that at least part of its surface is exposed on at least a part of a bottom surface of the concave portion; Functional group and having a weight average molecular weight of 2000 to 1000000 and a content of sodium and potassium of 10 mass ppm or less based on the element, respectively, so that at least a sealing layer for semiconductor is formed on the bottom and side surfaces of the recess Forming a semiconductor sealing layer on the exposed surface of the wiring by heat-treating the surface of the semiconductor substrate on which the semiconductor sealing layer is formed at a temperature of from 200 캜 to 425 캜; And a removing step of removing at least a part of the semiconductor device.

본 명세서 중에서는, 상기 <1>에 기재된 반도체 장치의 제조 방법을 「제 1 발명에 따른 반도체 장치의 제조 방법」이라고도 한다. In the present specification, the manufacturing method of the semiconductor device described in the above item <1> is also referred to as "the manufacturing method of the semiconductor device according to the first invention".

제 1 발명에 따른 반도체 장치의 제조 방법에 의하면, 층간 절연층에 설치된 오목부의 저면에 노출되어 있는 배선 상으로의 반도체용 시일층의 형성을 억제하면서, 상기 오목부의 적어도 측면에 반도체용 시일층을 형성할 수 있다. According to the method for manufacturing a semiconductor device of the first invention, while suppressing the formation of the semiconductor sealing layer on the wiring exposed on the bottom surface of the recess provided in the interlayer insulating layer, the semiconductor sealing layer .

<2> 상기 폴리머는, 양이온성 작용기 당량이 27∼430인, <1>에 기재된 반도체 장치의 제조 방법이다. &Lt; 2 > The method for producing a semiconductor device according to < 1 >, wherein the polymer has a cationic functional group equivalent of 27 to 430.

<3> 상기 폴리머가 폴리에틸렌이민 또는 폴리에틸렌이민 유도체인, <1> 또는 <2>에 기재된 반도체 장치의 제조 방법이다. <3> The process for producing a semiconductor device according to <1> or <2>, wherein the polymer is a polyethyleneimine or a polyethyleneimine derivative.

<4> 상기 시일 조성물 부여 공정의 후이면서 상기 제거 공정 전에, 15℃∼100℃의 린스액으로 적어도 상기 오목부의 측면 및 저면을 세정하는 세정 공정을 갖는, <1>∼<3> 중 어느 하나에 기재된 반도체 장치의 제조 방법이다. <4> The method according to any one of <1> to <3>, which has a cleaning step of cleaning at least the side surface and the bottom surface of the concave portion with a rinsing liquid at 15 ° C. to 100 ° C. after the sealing composition applying step and before the removing step And a semiconductor device.

<5> 상기 린스액의 온도가 30℃∼100℃인, <4>에 기재된 반도체 장치의 제조 방법이다. <5> The method for manufacturing a semiconductor device according to <4>, wherein the temperature of the rinsing liquid is 30 ° C. to 100 ° C.

<6> 상기 시일 조성물 부여 공정의 후이면서 상기 제거 공정 전에, 25℃에서의 pH가 6 이하인 린스액으로 적어도 상기 오목부의 측면 및 저면을 세정하는 세정 공정을 갖는, <1>∼<5> 중 어느 하나에 기재된 반도체 장치의 제조 방법이다. <6> The method according to any one of <1> to <5>, wherein the cleansing step of cleansing at least the side surface and the bottom surface of the concave portion with a rinsing liquid having a pH of not more than 6 at 25 ° C., A method of manufacturing a semiconductor device according to any one of claims 1 to 3.

<7> 상기 린스액이, 1분자 내에, 활성종을 차폐하는 부위 A, 및 상기 폴리머와의 사이에서 가열에 의해 결합을 형성하는 부위 B 중 적어도 한쪽을 갖는 화합물을 포함하는, <6>에 기재된 반도체 장치의 제조 방법이다. &Lt; 7 > The pharmaceutical composition according to < 7 >, wherein the rinsing liquid includes a compound having at least one of a site A that shields the active species within a molecule and a site B that forms a bond by heating with the polymer. And a method for manufacturing the semiconductor device.

<8> <1>∼<7> 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서의 상기 시일 조성물 부여 공정에서 형성된 반도체용 시일층의 적어도 일부의 제거에 이용되고, 25℃에서의 pH가 6 이하인, 린스액이다. <8> A method for producing a semiconductor device according to any one of <1> to <7>, which is used for removing at least a part of a semiconductor sealing layer formed in the sealing composition application step, Or less.

본 명세서 중에서는, 상기 <8>에 기재된 린스액을 「제 2 발명에 따른 린스액」이라고도 한다. In the present specification, the rinsing solution described in <8> is also referred to as "rinsing solution according to the second invention".

제 2 발명에 따른 린스액에 의하면, 배선의 노출면 상의 반도체용 시일층을 효과적으로 제거할 수 있다. According to the rinsing liquid according to the second invention, the semiconductor sealing layer on the exposed surface of the wiring can be effectively removed.

제 2 발명에 따른 린스액은, 제 1 발명에 있어서의 반도체용 시일층의 적어도 일부의 제거에 이용되는 린스액이다. The rinsing liquid according to the second invention is a rinsing liquid used for removing at least a part of the semiconductor sealing layer in the first invention.

<9> 층간 절연층을 구비한 반도체 기판의 해당 층간 절연층의 표면에 형성된, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머에서 유래하는 반도체용 시일층용의 린스액으로서, 1분자 내에, 활성종을 차폐하는 부위 A, 및 상기 폴리머와의 사이에서 가열에 의해 결합을 형성하는 부위 B 중 적어도 한쪽을 갖는 화합물을 포함하는, 린스액이다. A rinsing liquid for a semiconductor sealing layer derived from a polymer having a cationic functional group and having a weight average molecular weight of 2000 to 1000000, formed on the surface of a corresponding interlayer insulating layer of a semiconductor substrate having an interlayer insulating layer, A site A that shields the active species, and a site B that forms a bond by heating between the site and the polymer.

본 명세서 중에서는, 상기 <9>에 기재된 린스액을 「제 3 발명에 따른 린스액」이라고도 한다. In the present specification, the rinsing liquid described in <9> is also referred to as "rinsing liquid according to the third invention".

제 3 발명에 따른 린스액에 의하면, 반도체용 시일층의 플라즈마 내성을 향상시킬 수 있다. According to the rinsing liquid according to the third invention, the plasma resistance of the semiconductor sealing layer can be improved.

<10> 상기 화합물이, 1분자 내에, 상기 부위 B로서 카복실기를 2개 이상 갖고, 또한 1분자 내에, 이웃하는 2개의 탄소 원자의 각각에 카복실기가 결합한 구조, 및 3개 나열된 탄소 원자 중의 양단의 탄소 원자의 각각에 카복실기가 결합한 구조 중 적어도 한쪽을 갖는, <9>에 기재된 린스액이다. &Lt; 10 > The positive resist composition according to any one of < 10 > to &lt; 10 &gt;, wherein the compound has two or more carboxyl groups in one molecule and two or more carboxyl groups in the molecule and a carboxyl group is bonded to each of two neighboring carbon atoms, A structure in which a carboxyl group is bonded to each of carbon atoms, and a structure in which a carboxyl group is bonded to each of carbon atoms.

<11> 상기 화합물이, 상기 부위 A 및 상기 부위 B를 갖고, 상기 부위 A가, 방향환 구조, 지환 구조, 망간 원자 및 규소 원자로 이루어지는 군으로부터 선택되는 적어도 하나이며, 상기 부위 B가 카복실기인, <9>에 기재된 린스액이다. Wherein the compound has at least one of the moiety A and the moiety B and the moiety A is at least one selected from the group consisting of an aromatic ring structure, an alicyclic structure, a manganese atom and a silicon atom, and the moiety B is a carboxyl group, &Lt; 9 >.

<12> 반도체 기판 상에, 오목부가 설치된 층간 절연층과, 상기 오목부에 설치된 구리를 포함하는 제 1 배선과, 적어도 상기 층간 절연층의 상기 오목부의 측면과 상기 제 1 배선 사이에 존재하는, 양이온성 작용기를 갖는 중량 평균 분자량 2000∼1000000의 폴리머를 포함하는 반도체용 시일층과, 상면이 상기 오목부의 저면의 적어도 일부를 구성함과 함께, 해당 상면에서 상기 제 1 배선과 전기적으로 접속되어 있는, 구리를 포함하는 제 2 배선을 구비하고, 상기 제 1 배선과 상기 제 2 배선의 접속부에서의 상기 반도체용 시일층의 두께가 5nm 이하인, 반도체 장치이다. A second wiring provided between the first wiring and the side surface of the concave portion of the interlayer insulating layer; and a second wiring formed on the semiconductor substrate, A semiconductor sealing layer containing a polymer having a weight average molecular weight of from 2,000 to 1,000,000 and having a cationic functional group; and a semiconductor sealing layer having a top surface constituting at least a part of a bottom surface of the concave portion and electrically connected to the first wiring on the top surface And a second wiring including copper, and the thickness of the semiconductor sealing layer at the connection portion between the first wiring and the second wiring is 5 nm or less.

본 명세서 중에서는, 상기 <12>에 기재된 반도체 장치를 「제 4 발명에 따른 반도체 장치」라고도 한다. In the present specification, the semiconductor device described in the above < 12 > is also referred to as &quot; the semiconductor device according to the fourth invention &quot;.

제 4 발명에 따른 반도체 장치에 의하면, 층간 절연층으로의 배선 재료(예컨대 구리)의 확산이 억제되고, 또한, 배선 사이의 접속부에서의 접속 저항의 상승이 억제된다. According to the semiconductor device of the fourth invention, the diffusion of the wiring material (for example, copper) into the interlayer insulating layer is suppressed, and the increase of the connection resistance at the connection portion between the wirings is suppressed.

제 4 발명에 따른 반도체 장치는, 공지된 반도체 장치의 제조 방법으로는 제조할 수 없고, 제 1 발명에 따른 반도체 장치의 제조 방법에 의해서 비로소 제조되는 것이다. The semiconductor device according to the fourth invention can not be manufactured by a known semiconductor device manufacturing method but can be manufactured only by the semiconductor device manufacturing method according to the first invention.

<13> 반도체 기판 상에, 층간 절연층과, 구리를 포함하는 제 1 배선과, 상기 층간 절연층과 상기 제 1 배선 사이에 존재하는, 양이온성 작용기를 갖는 중량 평균 분자량 2000∼1000000의 폴리머를 포함하는 반도체용 시일층을 구비하고, 상기 반도체용 시일층이, 이미드 결합 및 아마이드 결합으로 이루어지는 군으로부터 선택되는 적어도 하나, 및 방향환 구조, 망간 원자 및 규소 원자로 이루어지는 군으로부터 선택되는 적어도 하나를 포함하는, 반도체 장치이다. <13> A method for producing a semiconductor device, comprising the steps of: forming on a semiconductor substrate an interlayer insulating layer, a first wiring including copper, and a polymer having a weight average molecular weight of 2000 to 1000000 and having a cationic functional group present between the interlayer insulating layer and the first wiring Wherein the semiconductor sealing layer comprises at least one selected from the group consisting of imide bonds and amide bonds, and at least one selected from the group consisting of aromatic ring structures, manganese atoms and silicon atoms A semiconductor device.

본 명세서 중에서는, 상기 <13>에 기재된 반도체 장치를 「제 5 발명에 따른 반도체 장치」라고도 한다. In the present specification, the semiconductor device described in (13) above is also referred to as &quot; the semiconductor device according to the fifth invention &quot;.

제 5 발명에 따른 반도체 장치에 의하면, 반도체용 시일층의 플라즈마 내성이 향상된다. According to the semiconductor device of the fifth invention, the plasma resistance of the semiconductor sealing layer is improved.

제 5 발명에 따른 반도체 장치는, 공지된 반도체 장치의 제조 방법으로는 제작할 수 없고, 제 3 발명에 따른 린스액을 이용하는 것에 의해서 비로소 제작되는 것이다. The semiconductor device according to the fifth aspect of the invention can not be manufactured by a known semiconductor device manufacturing method but can be manufactured only by using the rinse solution according to the third invention.

<14> 상기 폴리머는, 양이온성 작용기 당량이 27∼430인, <12> 또는 <13>에 기재된 반도체 장치이다. <14> The polymer according to <12> or <13>, wherein the cationic functional group equivalent is 27 to 430.

<15> 상기 폴리머가 폴리에틸렌이민 또는 폴리에틸렌이민 유도체인, <12>∼<14> 중 어느 하나에 기재된 반도체 장치이다. <15> The semiconductor device according to any one of <12> to <14>, wherein the polymer is a polyethyleneimine or a polyethyleneimine derivative.

<16> 상기 층간 절연층은, 평균 세공 반경이 0.5nm∼3.0nm인 다공질 층간 절연층인, <12>∼<15> 중 어느 하나에 기재된 반도체 장치이다. <16> The interlayer insulating layer is a semiconductor device according to any one of <12> to <15>, wherein the interlayer insulating layer is a porous interlayer insulating layer having an average pore radius of 0.5 nm to 3.0 nm.

제 1 발명에 의하면, 층간 절연층에 설치된 오목부의 저면에 노출되어 있는 배선 상으로의 반도체용 시일층의 형성을 억제하면서, 상기 오목부의 적어도 측면에 반도체용 시일층을 형성할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다. According to the first aspect of the present invention, there is provided a semiconductor device capable of forming a semiconductor sealing layer on at least a side surface of a recess while suppressing formation of a semiconductor sealing layer on a wiring exposed on a bottom surface of a recess provided in an interlayer insulating layer A manufacturing method can be provided.

또한, 제 2 발명에 의하면, 배선의 노출면 상의 반도체용 시일층을 효과적으로 제거할 수 있는 린스액을 제공할 수 있다. According to the second invention, it is possible to provide a rinsing liquid capable of effectively removing the semiconductor sealing layer on the exposed surface of the wiring.

또한, 제 3 발명에 의하면, 반도체용 시일층의 플라즈마 내성을 향상시킬 수 있는 린스액을 제공할 수 있다. According to the third invention, it is possible to provide a rinsing liquid capable of improving the plasma resistance of the semiconductor sealing layer.

또한, 제 4 발명에 의하면, 층간 절연층으로의 배선 재료(예컨대 구리)의 확산이 억제되고, 또한 배선 사이의 접속부에서의 접속 저항의 상승이 억제된 반도체 장치를 제공할 수 있다. According to the fourth invention, it is possible to provide a semiconductor device in which diffusion of a wiring material (for example, copper) into an interlayer insulating layer is suppressed and an increase in connection resistance at a connection portion between wirings is suppressed.

또한, 제 5 발명에 의하면, 반도체용 시일층의 플라즈마 내성이 향상된 반도체 장치를 제공할 수 있다. According to the fifth invention, it is possible to provide a semiconductor device with improved plasma resistance of the semiconductor sealing layer.

도 1은 제 1 발명에 따른 반도체 장치의 제조 방법의 일례에 있어서의, 시일 조성물 부여 공정 전의 반도체 기판의 단면을 모식적으로 나타내는 개략 단면도이다.
도 2는 제 1 발명에 따른 반도체 장치의 제조 방법의 일례에 있어서의, 시일 조성물 부여 공정 후의 반도체 기판의 단면을 모식적으로 나타내는 개략 단면도이다.
도 3은 제 1 발명에 따른 반도체 장치의 제조 방법의 일례에 있어서의, 제거 공정 후의 반도체 기판의 단면을 모식적으로 나타내는 개략 단면도이다.
도 4는 제 4 발명에 따른 반도체 장치의 일례에 있어서의, 반도체 장치의 단면을 모식적으로 나타내는 개략 단면도이다. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic cross-sectional view schematically showing a cross section of a semiconductor substrate before a seal composition application process in an example of a method for manufacturing a semiconductor device according to the first invention; FIG.
2 is a schematic cross-sectional view schematically showing a cross-section of a semiconductor substrate after a seal composition application process in an example of a method of manufacturing the semiconductor device according to the first invention.
3 is a schematic cross-sectional view schematically showing a cross-section of a semiconductor substrate after a removal process in an example of a manufacturing method of a semiconductor device according to the first invention.
4 is a schematic cross-sectional view schematically showing a cross section of a semiconductor device in an example of the semiconductor device according to the fourth invention;

이하, 본 발명(제 1 발명∼제 5 발명)에 대하여 상세히 설명한다. Hereinafter, the present invention (first to fifth inventions) will be described in detail.

≪제 1 발명에 따른 반도체 장치의 제조 방법≫&Lt; Method of manufacturing semiconductor device according to the first invention &

제 1 발명에 따른 반도체 장치의 제조 방법(이하, 「제 1 발명에 따른 제조 방법」이라고도 한다)은, 오목부가 설치된 층간 절연층과, 상기 오목부의 저면의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 구리를 포함하는 배선을 구비한 반도체 기판의 적어도 상기 오목부의 저면 및 측면에, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머를 함유하고 나트륨 및 칼륨의 함유량이 각각 원소 기준으로 10질량ppb 이하인 반도체용 시일 조성물을 부여하여, 적어도 상기 오목부의 저면 및 측면에 반도체용 시일층을 형성하는 시일 조성물 부여 공정과, 상기 반도체 기판의 상기 반도체용 시일층이 형성된 측의 면을, 온도 200℃ 이상 425℃ 이하의 조건에서 열처리하여, 상기 배선의 노출면 상에 형성된 반도체용 시일층의 적어도 일부를 제거하는 제거 공정을 갖는다. 제 1 발명에 따른 제조 방법은, 필요에 따라 그 밖의 공정을 갖고 있어도 좋다. The method for manufacturing a semiconductor device according to the first invention (hereinafter, also referred to as &quot; the manufacturing method according to the first invention &quot;) comprises an interlayer insulating layer provided with a recessed portion, and at least a part of the surface of the recessed portion Wherein the semiconductor substrate has a cationic functional group and a polymer having a weight average molecular weight of 2000 to 1000000 and a content of sodium and potassium of 10 A seal composition applying step of forming a semiconductor seal layer on at least the bottom and side surfaces of the concave portion by applying a seal composition for semiconductor having a mass ppb or less; Lt; 0 &gt; C to 425 &lt; 0 &gt; C or less, so that at least a part of the semiconductor sealing layer formed on the exposed surface of the wiring Removal process. The manufacturing method according to the first invention may have other steps as required.

제 1 발명에 따른 제조 방법에 의하면, 층간 절연층에 설치된 오목부의 저면에 노출되어 있는 배선 상으로 반도체용 시일층의 형성을 억제하면서, 상기 오목부의 측면에 반도체용 시일층을 형성할 수 있다. According to the manufacturing method of the first invention, the semiconductor sealing layer can be formed on the side surface of the concave portion while suppressing the formation of the semiconductor sealing layer on the wiring exposed on the bottom surface of the concave portion provided in the interlayer insulating layer.

이러한 효과가 얻어지는 이유는 이하와 같이 추측되지만, 제 1 발명은 이하의 이유에 의해서는 한정되는 것은 아니다. The reason why such an effect is obtained is presumed as follows, but the first invention is not limited by the following reasons.

즉, 제 1 발명에 따른 제조 방법에서는, 상기 시일 조성물 부여 공정에 의해, 층간 절연층의 적어도 오목부의 저면 및 측면에, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머의 양이온성 작용기가 다점(多點) 흡착되어, 오목부의 측면 및 저면(층간 절연층이 다공질의 층간 절연층인 경우에는, 해당 다공질의 층간 절연층의 오목부의 측면 및 저면에 존재하는 세공(포어))이, 상기 폴리머를 포함하는 반도체용 시일층(이하, 「시일층」이나 「폴리머층」이라고도 한다)에 의해서 피복된다. That is, in the production method according to the first aspect of the present invention, the cationic functional group of the polymer having a cationic functional group and having a weight average molecular weight of 2000 to 1000000 is formed on the bottom surface and the side surface of at least the concave portion of the interlayer insulating layer (Pores existing on the side and bottom of the concave portion of the porous interlayer insulating layer in the case where the interlayer insulating layer is a porous interlayer insulating layer) (Hereinafter also referred to as &quot; seal layer &quot; or &quot; polymer layer &quot;) containing a polymer.

이 시일층은, 층간 절연층에 대하여 우수한 시일성을 나타낸다. 예컨대, 오목부의 측면에 형성된 시일층에 의해, 후의 공정에서 상기 오목부에 배선이 형성되었을 때의, 층간 절연층으로의 배선의 성분(금속 성분 등)의 확산이 억제된다. 게다가, 상기 폴리머가 형성하는 시일층은 박층(예컨대, 5nm 이하)이기 때문에, 오목부에 배선을 설치했을 때에, 오목부에 형성되는 배선과 층간 절연층의 밀착성이 우수하고, 또한 비유전율의 변화가 억제된다. This seal layer exhibits excellent sealability with respect to the interlayer insulating layer. For example, by the seal layer formed on the side surface of the recess, diffusion of components (such as metal components) of the wiring to the interlayer insulating layer when wiring is formed in the recess in a subsequent step is suppressed. Furthermore, since the seal layer formed by the polymer is a thin layer (for example, 5 nm or less), when the wiring is provided in the concave portion, the adhesion between the wiring formed in the concave portion and the interlayer insulating layer is excellent, Is suppressed.

또, 제 1 발명에 따른 제조 방법에서는, 상기 제거 공정에 의해, 상기 오목부의 저면 중, 구리를 포함하는 배선의 노출면 상에 형성된 시일층이, 상기 노출면 이외의 부분(예컨대, 상기 오목부의 측면)에 형성된 시일층보다도 우선적으로(바람직하게는 선택적으로) 제거된다. 이 이유는 분명하지는 않지만, 상기 조건의 열처리에 의해, 배선에 포함되는 구리의 촉매 작용이 발현되고, 이 촉매 작용에 의해서, 상기 배선 상의 시일층에 포함되는 폴리머가 분해되기 때문이라고 추측된다. In the manufacturing method according to the first aspect of the present invention, it is preferable that the sealing layer formed on the exposed surface of the wiring including copper in the bottom surface of the concave portion by the removing step is a portion other than the exposed surface (for example, (Preferably, selectively) than the seal layer formed on the side surface (the side surface). Although the reason for this is not clear, it is presumed that the catalytic action of copper included in the wiring is manifested by the heat treatment under the above conditions, and the polymer contained in the sealing layer on the wiring is decomposed by the catalytic action.

또, 이 제거 공정 후에도, 상기 노출면 이외의 부분(예컨대 오목부의 측면)의 시일층은 충분히 잔존하기 때문에, 잔존한 시일층에 의해, 층간 절연층에 대한 우수한 시일성이 유지된다. Further, even after this removal step, since the seal layer at a portion other than the exposed surface (for example, the side surface of the concave portion) sufficiently remains, excellent sealability to the interlayer insulating layer is maintained by the remaining seal layer.

다음으로, 제 1 발명에 따른 제조 방법의 일례에 대하여, 도면을 참조하면서 설명하지만, 제 1 발명은 이하의 일례에 한정되는 것은 아니다. 도면(도 1∼도 4)에서는, 제 1 발명에 있어서 필수적이지는 않은 구성(예컨대 에칭 스토퍼층 등)에 대해서는 도시를 생략하고 있다. 또한, 이하에서는, 동일 부재에는 동일 부호를 붙여, 중복된 설명을 생략하는 경우가 있다. Next, an example of the manufacturing method according to the first invention will be described with reference to the drawings, but the first invention is not limited to the following examples. In the drawings (Figs. 1 to 4), a configuration that is not essential in the first invention (for example, an etching stopper layer) is omitted. In the following description, the same members are denoted by the same reference numerals, and redundant description may be omitted.

도 1은 시일 조성물 부여 공정 전의 반도체 기판의 단면을 모식적으로 나타내는 개략 단면도이다. 1 is a schematic cross-sectional view schematically showing a cross section of a semiconductor substrate before a seal composition application process.

도 1에 나타내는 바와 같이, 반도체 기판(10) 상에, 제 1 층간 절연층(14)과, 제 1 층간 절연층(14)보다도 하층측(반도체 기판(10)에 가까운 측)에 배치된 제 2 층간 절연층(12)과, 제 2 층간 절연층(12)에 매설된 배선(20)이 설치되어 있다. 배선(20)은 적어도 구리를 포함하고 있다. The first interlayer insulating layer 14 and the second interlayer insulating layer 14 are formed on the semiconductor substrate 10 such that the first interlayer insulating layer 14 and the first interlayer insulating layer 14 are formed on the lower layer side (the side closer to the semiconductor substrate 10) A two-layer insulating layer 12 and a wiring 20 buried in the second interlayer insulating layer 12 are provided. The wiring 20 includes at least copper.

제 1 층간 절연층(14)에는, 드라이 에칭 등의 에칭에 의해 미리 오목부(16)가 설치되어 있고, 오목부(16)의 저면의 적어도 일부에는, 배선(20)이 노출되어 있다. 즉, 오목부(16)의 저면의 적어도 일부는, 배선(20)의 노출면(20a)에 의해서 구성되어 있다. The first interlayer insulating layer 14 is provided with a concave portion 16 in advance by etching such as dry etching or the like and at least a part of the bottom surface of the concave portion 16 is exposed with the wiring 20. That is, at least a part of the bottom surface of the concave portion 16 is constituted by the exposed surface 20a of the wiring 20.

단, 제 1 발명에 있어서의 시일 조성물 부여 공정 전의 반도체 기판은, 이 일례에 한정되는 것은 아니다. However, the semiconductor substrate before the seal composition application step in the first invention is not limited to this example.

예컨대, 오목부(16)의 측면의 적어도 일부에는, 배리어층 등이 설치되어 있어도 좋다. For example, a barrier layer or the like may be provided on at least a part of the side surface of the recess 16.

또한, 제 1 층간 절연층(14)과 제 2 층간 절연층(12) 사이에는, 에칭 스토퍼층 등의 다른 층이 존재하고 있어도 좋다. 또한, 제 1 층간 절연층(14)과 제 2 층간 절연층(12)이 일체로 되어 하나의 층간 절연층을 구성하고 있어도 좋다. Further, another layer such as an etching stopper layer may be present between the first interlayer insulating layer 14 and the second interlayer insulating layer 12. In addition, the first interlayer insulating layer 14 and the second interlayer insulating layer 12 may be integrated to form one interlayer insulating layer.

또한, 도 1에 나타내는 오목부(16)의 단면 형상은, 2종의 깊이를 가지는(계단 형상의) 단면 형상으로 되어 있지만, 제 1 발명에 있어서의 오목부의 단면 형상은 이 일례에 한정되지 않고, 1종만의 깊이를 가지는(즉, 깊이가 일정한) 단면 형상이어도 좋고, 3종 이상의 깊이를 가지는 단면 형상이어도 좋다. 또한, 층간 절연층에는, 상기 오목부(16)에 더하여, 상기 오목부(16)와는 최심부의 깊이가 다른 별도의 오목부가 설치되어 있어도 좋다. The cross-sectional shape of the concave portion 16 shown in Fig. 1 is a cross-sectional shape having two depths (stepped shape), but the cross-sectional shape of the concave portion in the first invention is not limited to this example , A cross-sectional shape having only one kind of depth (that is, a constant depth), or a cross-sectional shape having three or more kinds of depth. The interlayer insulating layer may be provided with another concave portion having a depth different from that of the concave portion 16 in addition to the concave portion 16.

또한, 반도체 기판(10)과 배선(20) 및 제 2 층간 절연층(12) 사이에는, 필요에 따라, 트랜지스터 등의 반도체 회로 등이 설치되어 있어도 좋다. A semiconductor circuit or the like such as a transistor may be provided between the semiconductor substrate 10 and the wiring 20 and the second interlayer insulating layer 12 as necessary.

도 2는 시일 조성물 부여 공정 후의 반도체 기판의 단면을 모식적으로 나타내는 개략 단면도이다. 2 is a schematic cross-sectional view schematically showing a cross section of the semiconductor substrate after the seal composition application step.

도 2에 나타내는 바와 같이, 시일 조성물 부여 공정에서는, 도 1에 나타낸 반도체 기판(10)의 제 1 층간 절연층(14) 등이 설치된 측에 반도체용 시일 조성물이 부여되어, 적어도 오목부(16)의 저면 및 측면에, 반도체용 시일층으로서 시일층(30)이 형성된다. 이 때, 시일층(30)은, 배선(20)의 노출면(20a) 상에도 형성된다. 2, the sealing composition for semiconductor is applied to the side of the semiconductor substrate 10 shown in Fig. 1 on which the first interlayer insulating layer 14 and the like are provided, so that at least the concave portion 16, A sealing layer 30 is formed as a semiconductor sealing layer. At this time, the seal layer 30 is also formed on the exposed surface 20a of the wiring 20.

도 3은 제거 공정 후의 반도체 기판의 단면을 모식적으로 나타내는 개략 단면도이다. 3 is a schematic cross-sectional view schematically showing a cross section of the semiconductor substrate after the removal process.

제거 공정에서는, 도 2에 나타낸 시일 조성물 부여 공정 후의 반도체 기판의 시일층(30)이 형성된 측의 면을, 온도 200℃ 이상 425℃ 이하의 조건에서 열처리하는 것에 의해, 배선(20)의 노출면(20a) 상의 반도체용 시일층이 제거된다. 여기서, 노출면(20a) 상의 반도체용 시일층은, 모두가 제거될 필요는 없고, 후의 공정에서 오목부(16)에 매설되는 배선(예컨대, 후술하는 도 4 중의 제 1 배선(40))과 배선(20)의 접속 저항을 상승시키지 않는 정도로 제거되면 된다. In the removal step, the surface of the semiconductor substrate on which the seal layer 30 is formed after the seal composition application step shown in Fig. 2 is subjected to heat treatment under the condition of a temperature of 200 ° C or higher and 425 ° C or lower, The semiconductor sealing layer on the semiconductor substrate 20a is removed. Here, not all of the semiconductor sealing layers on the exposed surface 20a need to be removed, but the wiring (for example, the first wiring 40 in Fig. 4 described later) embedded in the concave portion 16 in a later step It may be removed to such an extent that the connection resistance of the wiring 20 is not increased.

이상과 같이, 제거 공정에 의해, 오목부(16)의 측면의 시일층(30)을 남기면서, 배선(20) 상의 시일층의 적어도 일부를 제거할 수 있다. As described above, at least part of the seal layer on the wiring 20 can be removed by leaving the seal layer 30 on the side surface of the concave portion 16 by the removing process.

이것에 의해, 오목부(16)의 측면의 적어도 측면에 시일층(30)을 구비함과 함께, 배선(20) 상으로의 반도체용 시일층의 형성이 억제된 반도체 장치(100)가 제조된다. As a result, the semiconductor device 100 having the seal layer 30 on at least the side surface of the side surface of the recess 16 and suppressing the formation of the semiconductor seal layer on the wiring 20 is manufactured .

이상, 제 1 발명에 따른 제조 방법의 일례를 나타내었지만, 제 1 발명은 이 일례에 한정되는 것은 아니다. Although an example of the manufacturing method according to the first invention has been described above, the first invention is not limited to this example.

예컨대, 후술하는 바와 같이, 시일 조성물 부여 공정과 제거 공정 사이에는, 적어도 오목부(16)의 측면 및 저면을, 린스액으로 세정하는 세정 공정이 마련되어 있는 것이 바람직하다. 이것에 의해, 배선 상의 시일층의 제거성이 더욱 향상된다. For example, as described later, it is preferable that a cleaning step for cleaning at least the side surface and the bottom surface of the concave portion 16 with the rinsing liquid is provided between the seal composition applying step and the removing step. This further improves the removability of the seal layer on the wiring.

또한, 제 1 발명에 따른 제조 방법은, 제거 공정 후에 마련되는, 오목부에 배선을 매설하는 배선 형성 공정 등 그 밖의 공정을 갖고 있어도 좋다. Further, the manufacturing method according to the first invention may have other steps, such as a wiring forming step for embedding wiring in the concave portion provided after the removing step.

다음으로, 제 1 발명에 따른 제조 방법의 각 공정에 대하여 상술한다. Next, each step of the manufacturing method according to the first invention will be described in detail.

<시일 조성물 부여 공정>&Lt; Seal composition application step &

제 1 발명에 있어서의 시일 조성물 부여 공정은, 오목부가 설치된 층간 절연층과, 상기 오목부의 저면의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 구리를 포함하는 배선을 구비한 반도체 기판의 적어도 상기 오목부의 저면 및 측면에, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머를 함유하고 나트륨 및 칼륨의 함유량이 각각 원소 기준으로 10질량ppb 이하인 반도체용 시일 조성물을 부여하여, 적어도 상기 오목부의 저면 및 측면에 반도체용 시일층을 형성하는 공정이다. The seal composition applying step of the first invention is characterized in that the step of providing the seal composition includes a step of forming an interlayer insulating layer having a concave portion and at least a portion of the bottom surface of the concave portion, A sealant composition for semiconductor having a cationic functional group and a polymer having a weight average molecular weight of 2000 to 1000000 and containing sodium and potassium in an amount of 10 mass ppm or less based on the element is provided on the bottom and side surfaces of the concave portion, And forming a semiconductor sealing layer on the bottom and side surfaces.

상기 반도체 기판으로서는, 통상 이용되는 반도체 기판이면 제한 없이 이용할 수 있지만, 구체적으로는 실리콘 웨이퍼나, 실리콘 웨이퍼 상에 트랜지스터 등의 회로가 형성된 것을 이용할 수 있다. As the semiconductor substrate, any of commonly used semiconductor substrates can be used without limitation. Specifically, a silicon wafer or a circuit formed of a transistor or the like on a silicon wafer can be used.

이 반도체 기판 상에는, 적어도, 오목부가 설치된 층간 절연층과, 상기 오목부의 저면의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 구리를 포함하는 배선이 설치되어 있다. On this semiconductor substrate, at least an interlayer insulating layer provided with a concave portion and a wiring including copper exposed at least a part of the surface of at least a part of the bottom surface of the concave portion are provided.

상기 층간 절연층의 적어도 일부는, 다공질 층간 절연층인 것이 바람직하다. At least a part of the interlayer insulating layer is preferably a porous interlayer insulating layer.

이러한 형태에서는, 다공질 층간 절연층의 세공을 상기 반도체용 시일 조성물에 의해서 피복할 수 있기 때문에, 세공으로의 금속 성분(구리 등)의 침입에 의해 생기는 경우가 있는, 유전율의 상승이나 누설 전류의 발생을 보다 억제할 수 있다. In this form, since the pores of the porous interlayer insulating layer can be covered with the sealing composition for semiconductor, it is possible to prevent the increase of the dielectric constant and the generation of leakage current, which may be caused by intrusion of a metal component (copper or the like) Can be further suppressed.

또, 상기 다공질 층간 절연층은, 다공질 실리카를 포함하고, 그 표면(바람직하게는, 오목부의 측면 등, 반도체용 시일 조성물이 부여되는 면)에 상기 다공질 실리카에서 유래하는 실란올 잔기를 갖는 것이 바람직하다. 이 실란올 잔기와 상기 폴리머에 포함되는 양이온성 작용기가 상호 작용하는 것에 의해, 상기 폴리머에 의한 세공 피복성이 보다 향상된다. The porous interlayer insulating layer preferably contains porous silica and has silanol residues derived from the porous silica on its surface (preferably, the side to which the sealing composition for semiconductor is applied, such as the side of the recess) Do. By interacting the silanol residues with the cationic functional groups contained in the polymer, the pore coverage of the polymer is further improved.

상기 다공질 층간 절연층에 있어서의 세공 반경(포어 반경)에는 특별히 한정은 없지만, 상기 반도체용 시일층에 의한 시일성의 효과를 보다 효과적으로 발휘하는 관점에서, 상기 세공 반경은, 0.5∼3.0nm가 바람직하고, 1.0∼2.0nm가 보다 바람직하다. The pore radius (pore radius) in the porous interlayer insulating layer is not particularly limited, but from the viewpoint of more effectively exhibiting the sealing effect of the semiconductor sealing layer, the pore radius is preferably 0.5 to 3.0 nm , And more preferably 1.0 to 2.0 nm.

상기 다공질 실리카로서는, 반도체 장치의 층간 절연층에 통상 이용되는 다공질 실리카를 특별히 제한 없이 이용할 수 있다. 예컨대, 국제 공개 제91/11390호 팜플렛에 기재된 실리카 겔과 계면활성제 등을 이용하여, 밀봉한 내열성 용기 내에서 수열(水熱) 합성하는 유기 화합물과 무기 화합물의 자기 조직화를 이용한 균일한 메소세공을 가지는 산화물이나, Nature지, 1996년, 379권(703페이지) 또는 Supramolecular Science지, 1998년, 5권(247페이지 등)에 기재된 알콕시실레인류의 축합물과 계면활성제로 제조되는 다공질 실리카 등을 들 수 있다. As the porous silica, porous silica generally used for an interlayer insulating layer of a semiconductor device can be used without particular limitation. For example, by using the silica gel described in WO 91/11390 and a surfactant, a homogeneous meso process using the self-organization of an organic compound and an inorganic compound to be hydrothermally synthesized in a sealed heat resistant container is carried out Or a condensation product of alkoxysilanes described in Nature, 1996, vol. 379 (page 703) or Supramolecular Science, 1998, vol. 5 (page 247, etc.) and porous silica prepared with a surfactant .

상기 다공질 실리카로서는, 국제 공개 제2009/123104호 팜플렛이나 국제 공개 제2010/137711호 팜플렛에 기재된 다공질 실리카(예컨대, 특정한 실록세인 화합물을 포함하는 조성물을 이용하여 형성된 다공질 실리카)를 이용하는 것도 바람직하다. As the porous silica, it is also preferable to use the porous silica (for example, porous silica formed using a composition containing a specific siloxane compound) described in International Publication No. 2009/123104 or International Publication No. 2010/137711 pamphlet.

다공질 층간 절연층은, 예컨대, 상기의 다공질 실리카의 형성용 조성물을 반도체 기판 상에 도포한 후, 적절히 가열 처리 등을 행하는 것에 의해 형성할 수 있다. The porous interlayer insulating layer can be formed, for example, by applying the above composition for forming porous silica on a semiconductor substrate, and then appropriately performing heat treatment or the like.

상기 층간 절연층에 설치된 오목부는, 에칭 등에 의해서 층간 절연층에 형성된 오목부(공극)이다. 상기 오목부는, 후의 공정에서, 예컨대 배선 재료를 매설하기 위해서 설치되는 것이다. 상기 오목부의 구체예로서는, 트렌치, 비어 등을 들 수 있다. The concave portion provided in the interlayer insulating layer is a concave portion (void) formed in the interlayer insulating layer by etching or the like. The concave portion is provided in order to embed a wiring material in a later step, for example. Specific examples of the recesses include trenches, vias, and the like.

상기 오목부의 폭은, 예컨대 10nm∼32nm로 할 수 있다. The width of the concave portion may be, for example, 10 nm to 32 nm.

한편, 오목부의 저면이란, 오목부의 벽면 중, 오목부의 최심부에 위치하는 면(즉, 반도체 기판 표면으로부터의 거리가 가장 가까운 면)으로서, 반도체 기판 표면과 대략 평행한 면을 가리킨다. 또한, 오목부의 측면이란, 오목부의 벽면 중, 상기 저면 이외의 면을 가리킨다. On the other hand, the bottom surface of the concave portion refers to a surface of the concave portion located at the deepest portion of the concave portion (that is, a surface closest to the surface of the semiconductor substrate), and is substantially parallel to the surface of the semiconductor substrate. The side surface of the concave portion refers to a surface other than the bottom surface among the wall surface of the concave portion.

후술하는 바와 같이, 오목부의 저면 및 측면에 반도체용 시일 조성물을 부여함으로써, 후의 공정에서 배선 재료를 오목부에 매설할 때에, 배선 재료를 구성하는 성분이 상기 다공질 층간 절연층의 구멍부로 확산되는 것을 효과적으로 억제할 수 있어, 유용하다. As described later, by providing the sealing composition for semiconductor to the bottom surface and the side surface of the concave portion, it is possible to prevent the components constituting the wiring material from diffusing into the hole portion of the porous interlayer insulating layer when the wiring material is buried in the concave portion in a later step It can be effectively suppressed and is useful.

상기 층간 절연층에 오목부를 형성하는 공정은, 통상 이용되는 반도체 장치의 제조 프로세스 조건에 따라서 행할 수 있다. 예컨대, 층간 절연층 상에, 하드 마스크와 포토레지스트를 형성하여, 포토레지스트의 패턴대로 에칭함으로써, 원하는 패턴을 갖는 오목부를 형성할 수 있다. 또한 전술한 바와 같이 다공질 층간 절연층이 다공질 실리카를 포함하는 경우, 오목부의 형성에 수반하여 다공질 실리카의 표면이 깎이기 때문에, 상기 표면의 실란올기의 밀도가 증가하는 경향이 있다. The step of forming the concave portion in the interlayer insulating layer can be performed in accordance with the manufacturing process conditions of the semiconductor device which is usually used. For example, a concave portion having a desired pattern can be formed by forming a hard mask and a photoresist on the interlayer insulating layer and etching the patterned portion in accordance with the pattern of the photoresist. In addition, when the porous interlayer insulating layer contains porous silica as described above, the surface of the porous silica is shaved along with the formation of the recess, so that the density of the silanol groups on the surface tends to increase.

상기 반도체 기판에는, 구리를 포함하는 배선이 설치되어 있고, 이 배선의 표면의 적어도 일부가, 상기 오목부의 저면의 적어도 일부에 노출되어 있다. 즉, 오목부의 저면의 적어도 일부는, 구리를 포함하는 배선의 노출면으로 되어 있다. 해당 노출면에 의해, 해당 노출면을 갖는 배선과, 후의 공정에서 오목부에 매설되는 배선이 전기적으로 접속된다. The semiconductor substrate is provided with a wiring including copper, and at least a part of the surface of the wiring is exposed at least a part of the bottom surface of the concave portion. That is, at least a part of the bottom surface of the concave portion is the exposed surface of the wiring including copper. The wiring having the exposed surface is electrically connected to the wiring embedded in the recess in a subsequent step by the exposed surface.

제 1 발명에 있어서의 구리를 포함하는 배선(예컨대, 후술하는 제 1 배선 및 제 2 배선을 포함한다)은, 구리를 주성분으로서 포함하는 것이 바람직하다. It is preferable that the wiring including copper (for example, the first wiring and the second wiring to be described later) in the first invention contains copper as a main component.

여기서, 주성분이란, 함유 비율(원자%)이 가장 높은 성분을 가리킨다. Here, the main component indicates the component having the highest content (atomic%).

상기 함유 비율은 50원자% 이상이 바람직하고, 80원자% 이상이 바람직하고, 90원자% 이상이 바람직하다. The content is preferably 50 atomic% or more, more preferably 80 atomic% or more, and more preferably 90 atomic% or more.

상기 배선에는, 필요에 따라, 그 밖의 원소(예컨대, Ta, Ti, Mn, Co, W, Ru, N)가 포함되어 있어도 좋다. (For example, Ta, Ti, Mn, Co, W, Ru, and N) may be included in the wiring if necessary.

상기 오목부의 저면의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 구리를 포함하는 배선(예컨대, 후술하는 제 2 배선)도, 후의 공정에서 오목부에 매설되는 배선(예컨대, 후술하는 제 1 배선)도, 공지된 프로세스 조건에 따라서 형성할 수 있다. 예컨대, 실리콘 웨이퍼 상에 직접, 또는 상기의 오목부가 형성된 층간 절연층 상에, 메탈 CVD법, 스퍼터링법 또는 전해 도금법에 의해 구리 배선을 형성하고, 케미컬 메카니컬 폴리싱(CMP)에 의해 막을 평활화한다. 또한, 필요하면, 그 막의 표면에 캡막(cap film)을 형성하고, 이어서 하드 마스크를 형성하여, 층간 절연층의 형성 및 배선 형성 공정을 반복함으로써 다층화할 수 있다. A wiring (for example, a second wiring to be described later) including copper in which at least a part of its surface is exposed on at least a part of the bottom surface of the concave portion is also electrically connected to a wiring (for example, ) Can also be formed according to known process conditions. For example, a copper wiring is formed directly on a silicon wafer or on an interlayer insulating layer in which the concave portion is formed by a metal CVD method, a sputtering method, or an electrolytic plating method, and the film is smoothed by chemical mechanical polishing (CMP). If necessary, a cap film may be formed on the surface of the film, and then a hard mask may be formed. By repeating the formation of the interlayer insulating layer and the wiring forming process, the film can be multilayered.

전술한 반도체 기판(반도체 장치)의 구성에 대해서는, 예컨대, 국제 공개 제2009/153834호 팜플렛(특히, 단락 0040∼0041, 도 2E)에 기재된 반도체 장치의 구성을 참조할 수도 있다. The structure of the semiconductor substrate (semiconductor device) described above may be referred to, for example, in the pamphlet of International Publication No. 2009/153834 (particularly paragraphs 0040 to 0041, Fig. 2E).

(반도체용 시일 조성물)(Seal composition for semiconductor)

상기 반도체용 시일 조성물은, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머를 함유하고 나트륨 및 칼륨의 함유량이 각각 원소 기준으로 10질량ppb 이하이다. The sealing composition for a semiconductor contains a polymer having a cationic functional group and a weight average molecular weight of 2000 to 1000000, and the content of sodium and potassium is 10 mass ppb or less on an element basis, respectively.

상기 폴리머는, 양이온성 작용기의 적어도 1종을 갖는 것이지만, 필요에 따라, 음이온성 작용기나 비이온성 작용기를 추가로 갖고 있어도 좋다. 또한 상기 폴리머는, 양이온성 작용기를 갖는 반복 단위 구조를 갖는 것이어도 좋고, 또한 특정한 반복 단위 구조를 가지지 않고, 폴리머를 구성하는 모노머가 분기적으로 중합하여 형성되는 랜덤한 구조를 갖는 것이어도 좋다. 제 1 발명에 있어서는, 금속 성분의 확산 억제의 관점에서, 상기 폴리머는 특정한 반복 단위 구조를 가지지 않고, 폴리머를 구성하는 모노머가 분기적으로 중합되어 형성되는 랜덤한 구조를 갖는 것인 것이 바람직하다. The polymer has at least one kind of cationic functional group, but may further have an anionic functional group or a nonionic functional group, if necessary. The polymer may have a repeating unit structure having a cationic functional group or may have a random structure in which monomers constituting the polymer are polymerized and formed without having a specific repeating unit structure. In the first aspect of the invention, from the viewpoint of suppressing the diffusion of the metal component, it is preferable that the polymer has a random structure in which the polymer constituting the polymer is polymerized by polymerization, without having a specific repeating unit structure.

상기 양이온성 작용기는, 양전하를 띨 수 있는 작용기이면 특별히 제한은 없다. 예컨대, 아미노기, 4급 암모늄기 등을 들 수 있다. 그 중에서도 금속 성분의 확산 억제의 관점에서, 1급 아미노기 및 2급 아미노기로부터 선택된 적어도 1종인 것이 바람직하다. The cationic functional group is not particularly limited as long as it is a functional group capable of positively charging. Examples thereof include an amino group and a quaternary ammonium group. Among them, at least one selected from a primary amino group and a secondary amino group is preferable from the viewpoint of suppressing diffusion of a metal component.

또한, 상기 비이온성 작용기는, 수소 결합 수용기여도, 수소 결합 공여기여도 좋다. 예컨대, 하이드록시기, 카보닐기, 에터 결합 등을 들 수 있다. The nonionic functional group may also have a hydrogen bonding acceptance and a hydrogen bonding donating group. Examples thereof include a hydroxyl group, a carbonyl group, an ether bond and the like.

또 상기 음이온성 작용기는, 음전하를 띨 수 있는 작용기이면 특별히 제한은 없다. 예컨대, 카복실산기, 설폰산기, 황산기 등을 들 수 있다. The anionic functional group is not particularly limited as long as it is a functional group capable of forming a negative charge. Examples thereof include a carboxylic acid group, a sulfonic acid group, and a sulfuric acid group.

상기 폴리머는, 1분자 중에 양이온성 작용기를 가짐으로써, 금속 성분의 확산을 억제할 수 있다. 또한, 금속 성분의 확산 억제의 관점에서, 양이온 밀도가 높은 폴리머인 것이 바람직하다. 구체적으로는, 양이온성 작용기 당량이, 27∼430인 것이 바람직하고, 43∼430인 것이 보다 바람직하고, 200∼400인 것이 특히 바람직하다. By having a cationic functional group in one molecule, the polymer can suppress diffusion of a metal component. From the viewpoint of suppressing the diffusion of the metal component, it is preferable that the polymer is a polymer having a high cation density. Specifically, the equivalent of the cationic functional group is preferably 27 to 430, more preferably 43 to 430, and particularly preferably 200 to 400.

또, 다공질의 층간 절연층의 표면을 공지된 방법, 예컨대, 국제 공개 제04/026765호 팜플렛 , 국제 공개 제06/025501호 팜플렛 등에 기재된 방법으로 소수화 처리한 경우는, 상기 표면의 극성기의 밀도가 감소하기 때문에, 200∼400인 것도 또한 바람직하다. When the surface of the porous interlayer insulating layer is subjected to hydrophobic treatment by a known method, for example, a method described in International Publication No. 04/026765, International Publication No. 06/025501, etc., the density of the polar group on the surface is Therefore, it is also preferable that it is 200 to 400.

여기서, 양이온성 작용기 당량이란, 양이온성 작용기당 중량 평균 분자량을 의미하고, 폴리머의 중량 평균 분자량(Mw)을, 1분자에 상당하는 폴리머가 포함하는 양이온성 작용기수(n)로 나누어 얻어지는 값(Mw/n)이다. 이 양이온성 작용기 당량이 클수록 양이온성 작용기의 밀도가 낮고, 한편 양이온성 작용기 당량이 작을수록 양이온성 작용기의 밀도가 높다. Here, the cationic functional group equivalent means a weight average molecular weight per cationic functional group, and a value obtained by dividing the weight average molecular weight (Mw) of the polymer by the number (n) of cationic functional groups contained in the polymer corresponding to one molecule Mw / n). The larger the cationic functional group equivalent is, the lower the density of the cationic functional groups, and the smaller the cationic functional group equivalent is, the higher the density of the cationic functional groups.

제 1 발명에 있어서의 폴리머가, 양이온성 작용기를 갖는 반복 단위 구조(이하, 「특정 단위 구조」라고 하는 경우가 있다)를 갖는 것인 경우, 상기 양이온성 작용기는, 특정 단위 구조에 있어서, 주쇄의 적어도 일부로서 포함되어 있어도, 측쇄의 적어도 일부로서 포함되어 있어도 좋고, 또 주쇄의 적어도 일부 및 측쇄의 적어도 일부로서 포함되어 있어도 좋다. When the polymer according to the first aspect of the present invention has a repeating unit structure having a cationic functional group (hereinafter sometimes referred to as a &quot; specific unit structure &quot;), the cationic functional group has, Or may be contained as at least part of the side chain or may be contained as at least part of the main chain and at least part of the side chain.

또, 상기 특정 단위 구조가 양이온성 작용기를 2 이상 포함하는 경우, 2 이상의 양이온성 작용기는 동일해도 상이해도 좋다. When the specific unit structure contains two or more cationic functional groups, the two or more cationic functional groups may be the same or different.

또한 상기 양이온성 작용기는, 다공질 층간 절연층의 표면에 존재하는 양이온성 작용기의 흡착점(예컨대, 실란올 잔기) 사이의 평균 거리에 대한, 특정 단위 구조의 주쇄 길이의 비(이하, 「양이온성 작용기 사이의 상대 거리」라고 하는 경우가 있다)가, 0.08∼1.2가 되도록 포함되어 있는 것이 바람직하고, 0.08∼0.6이 되도록 포함되어 있는 것이 보다 바람직하다. 이러한 태양이므로 폴리머가 다공질 층간 절연층의 표면에 보다 효율적으로 다점 흡착되기 쉬워진다. The cationic functional group has a ratio of a main chain length of a specific unit structure (hereinafter, referred to as &quot; cationic functional group &quot;) to an average distance between the adsorption points (for example, silanol residues) of cationic functional groups present on the surface of the porous interlayer insulating layer Relative distance between functional groups ") is preferably in the range of 0.08 to 1.2, and more preferably in the range of 0.08 to 0.6. This is because the polymer is more likely to be more efficiently adsorbed to the surface of the porous interlayer insulating layer at a higher efficiency.

제 1 발명에 있어서, 상기 특정 단위 구조는, 층간 절연층으로의 흡착성의 관점에서, 분자량이 30∼500인 것이 바람직하고, 40∼200인 것이 보다 바람직하다. 한편, 특정 단위 구조의 분자량이란, 특정 단위 구조를 구성하는 모노머의 분자량을 의미한다. In the first invention, the specific unit structure preferably has a molecular weight of 30 to 500, more preferably 40 to 200, from the viewpoint of adsorption to the interlayer insulating layer. On the other hand, the molecular weight of the specific unit structure means the molecular weight of the monomer constituting the specific unit structure.

제 1 발명에 있어서의 특정 단위 구조는, 층간 절연층으로의 흡착성의 관점에서, 양이온성 작용기 사이의 상대 거리가 0.08∼1.2이고, 분자량이 30∼500인 것이 바람직하고, 양이온성 작용기 사이의 상대 거리가 0.08∼0.6이고, 분자량이 40∼200인 것이 보다 바람직하다. The specific unit structure in the first aspect of the invention is preferably a polymer having a relative distance between cationic functional groups of from 0.08 to 1.2 and a molecular weight of from 30 to 500 from the viewpoint of adsorption to the interlayer insulating layer, It is more preferable that the distance is 0.08 to 0.6 and the molecular weight is 40 to 200. [

제 1 발명에 있어서, 양이온성 작용기를 포함하는 특정 단위 구조로서, 구체적으로는, 에틸렌이민에서 유래하는 단위 구조, 알릴아민에서 유래하는 단위 구조, 다이알릴 다이메틸 암모늄염에서 유래하는 단위 구조, 바이닐피리딘에서 유래하는 단위 구조, 라이신에서 유래하는 단위 구조, 메틸바이닐피리딘에서 유래하는 단위 구조, p-바이닐피리딘에서 유래하는 단위 구조 등을 들 수 있다. 그 중에서도, 층간 절연층으로의 흡착성의 관점에서, 에틸렌이민에서 유래하는 단위 구조 및 알릴아민에서 유래하는 단위 구조 중 적어도 한쪽인 것이 바람직하다. Specific examples of the unit structure containing a cationic functional group in the first invention include a unit structure derived from ethyleneimine, a unit structure derived from allylamine, a unit structure derived from a diallyl dimethylammonium salt, , A unit structure derived from lysine, a unit structure derived from methylvinylpyridine, and a unit structure derived from p-vinylpyridine. Among them, at least one of a unit structure derived from ethyleneimine and a unit structure derived from allylamine is preferable from the viewpoint of adsorption to the interlayer insulating layer.

또한, 상기 폴리머는, 비이온성 작용기를 포함하는 단위 구조 및 음이온성 작용기를 포함하는 단위 구조 중 적어도 1종을 추가로 포함하고 있어도 좋다. The polymer may further include at least one of a unit structure including a nonionic functional group and a unit structure including an anionic functional group.

상기 비이온성 작용기를 포함하는 단위 구조로서, 구체적으로는, 바이닐 알코올에서 유래하는 단위 구조, 알킬렌 옥사이드에서 유래하는 단위 구조, 바이닐 피롤리돈에서 유래하는 단위 구조 등을 들 수 있다. Specific examples of the unit structure containing the nonionic functional group include a unit structure derived from vinyl alcohol, a unit structure derived from alkylene oxide, and a unit structure derived from vinylpyrrolidone.

또, 음이온성 작용기를 포함하는 단위 구조로서, 구체적으로는, 스타이렌설폰산에서 유래하는 단위 구조, 바이닐황산에서 유래하는 단위 구조, 아크릴산에서 유래하는 단위 구조, 메타크릴산에서 유래하는 단위 구조, 말레산에서 유래하는 단위 구조, 푸마르산에서 유래하는 단위 구조 등을 들 수 있다. Specific examples of the unit structure containing an anionic functional group include a unit structure derived from styrene sulfonic acid, a unit structure derived from vinyl sulfuric acid, a unit structure derived from acrylic acid, a unit structure derived from methacrylic acid, A unit structure derived from an acid, and a unit structure derived from a fumaric acid.

제 1 발명에 있어서, 상기 폴리머가 특정 단위 구조를 2종 이상 포함하는 경우, 각각의 특정 단위 구조는, 함유하는 극성기의 종류 또는 수, 분자량 등의 어느 것인가가 다르면 된다. 또한 상기 2종 이상의 특정 단위 구조는, 블록 코폴리머로서 포함되어 있어도, 랜덤 코폴리머로서 포함되어 있어도 좋다. In the first invention, in the case where the polymer contains two or more specific unit structures, the specific unit structure may be any one of the kind, number, molecular weight and the like of the polar group contained therein. The two or more specific unit structures may be included as a block copolymer or as a random copolymer.

또한, 상기 폴리머는 상기 특정 단위 구조 이외의 반복 단위 구조(이하, 「제 2 단위 구조」라고 하는 경우가 있다)의 적어도 1종을 추가로 포함하고 있어도 좋다. 상기 폴리머가 제 2 단위 구조를 포함하는 경우, 특정 단위 구조와 제 2 단위 구조는, 블록 코폴리머로서 포함되어 있어도, 랜덤 코폴리머로서 포함되어 있어도 좋다. The polymer may further include at least one repeating unit structure other than the specific unit structure (hereinafter sometimes referred to as &quot; second unit structure &quot;). When the polymer comprises a second unit structure, the specific unit structure and the second unit structure may be included as a block copolymer or as a random copolymer.

상기 제 2 단위 구조로서는, 상기 특정 단위 구조를 구성하는 모노머와 중합 가능한 모노머에서 유래하는 단위 구조이면 특별히 제한은 없다. 예컨대, 올레핀에서 유래하는 단위 구조 등을 들 수 있다. The second unit structure is not particularly limited as long as it is a unit structure derived from a monomer capable of polymerizing with the monomer constituting the specific unit structure. For example, a unit structure derived from olefin.

또한, 제 1 발명에 있어서의 폴리머가, 특정한 반복 단위 구조를 가지지 않고, 폴리머를 구성하는 모노머가 분기적으로 중합하여 형성되는 랜덤한 구조를 갖는 것인 경우, 상기 양이온성 작용기는, 주쇄의 적어도 일부로서 포함되어 있어도, 측쇄의 적어도 일부로서 포함되어 있어도 좋고, 또, 주쇄의 적어도 일부 및 측쇄의 적어도 일부로서 포함되어 있어도 좋다. When the polymer according to the first aspect of the present invention does not have a specific repeating unit structure but has a random structure in which the monomers constituting the polymer are polymerized and formed, the cationic functional group has at least Or may be included as at least part of the side chain or may be included as at least part of the main chain and at least part of the side chain.

이러한 폴리머를 구성할 수 있는 모노머로서는, 예컨대, 에틸렌이민 및 그의 유도체를 들 수 있다. Monomers capable of forming such a polymer include, for example, ethyleneimine and derivatives thereof.

제 1 발명에 있어서의 양이온성 작용기를 포함하는 폴리머로서 구체적으로는, 폴리에틸렌이민(PEI), 폴리알릴아민(PAA), 폴리다이알릴다이메틸암모늄(PDDA), 폴리바이닐피리딘(PVP), 폴리라이신, 폴리메틸피리딜바이닐(PMPyV), 프로톤화 폴리(p-피리딜바이닐렌)(R-PHPyV), 및 이들의 유도체를 들 수 있다. 그 중에서도, 폴리에틸렌이민(PEI) 또는 그의 유도체, 폴리알릴아민(PAA) 등이 바람직하고, 보다 바람직하게는 폴리에틸렌이민(PEI) 또는 그의 유도체이다. Specific examples of the polymer containing a cationic functional group in the first aspect of the invention include polyethyleneimine (PEI), polyallylamine (PAA), polydiallyldimethylammonium (PDDA), polyvinylpyridine (PVP) , Polymethylpyridylvinyl (PMPyV), protonated poly (p-pyridylvinylene) (R-PhyV), and derivatives thereof. Among them, polyethyleneimine (PEI) or a derivative thereof, polyallylamine (PAA) and the like are preferable, and polyethyleneimine (PEI) or a derivative thereof is more preferable.

폴리에틸렌이민(PEI)은, 일반적으로는 에틸렌이민을 통상 이용되는 방법으로 중합하는 것에 의해 제조할 수 있다. 중합 촉매, 중합 조건 등도, 에틸렌이민의 중합에 일반적으로 이용되는 것으로부터 적절히 선택할 수 있다. 구체적으로는 예컨대, 유효량의 산 촉매, 예컨대 염산의 존재 하에 0∼200℃에서 반응시킬 수 있다. 또 폴리에틸렌이민을 베이스로 하여 에틸렌이민을 부가 중합시켜도 좋다. 또한 제 1 발명에 있어서의 폴리에틸렌이민은, 에틸렌이민의 단독 중합체여도, 에틸렌이민과 공중합 가능한 화합물, 예컨대 아민류와 에틸렌이민의 공중합체여도 좋다. 이와 같은 폴리에틸렌이민의 제조 방법에 대해서는, 예컨대, 일본 특허공고 소43-8828호 공보, 일본 특허공고 소49-33120호 공보 등을 참조할 수 있다. Polyethyleneimine (PEI) can generally be prepared by polymerizing ethyleneimine by a commonly used method. The polymerization catalyst, polymerization conditions and the like can also be appropriately selected from those generally used for polymerization of ethyleneimine. Specifically, for example, the reaction can be carried out at 0 to 200 ° C in the presence of an effective amount of an acid catalyst such as hydrochloric acid. Further, ethyleneimine may be subjected to addition polymerization using polyethyleneimine as a base. The polyethyleneimine in the first invention may be a homopolymer of ethyleneimine or a copolymerizable compound with ethyleneimine such as a copolymer of amines and ethyleneimine. For example, JP-B-43-8828 and JP-A-49-33120 disclose such a method for producing polyethyleneimine.

또한 제 1 발명에 있어서의 폴리에틸렌이민은, 모노에탄올아민으로부터 얻어지는 조(粗)에틸렌이민을 이용하여 얻어진 것이어도 좋다. 구체적으로는 예컨대 일본 특허공개 2001-2123958호 공보 등을 참조할 수 있다. Further, the polyethyleneimine in the first invention may be obtained by using crude (coarse) ethyleneimine obtained from monoethanolamine. Specifically, for example, Japanese Patent Application Laid-Open No. 2001-2123958 can be referred to.

상기와 같이 하여 제조되는 폴리에틸렌이민은, 에틸렌이민이 개환되어 직쇄상(直鎖狀)으로 결합한 부분 구조뿐만 아니라, 분기상(分岐狀)으로 결합한 부분 구조, 직쇄상의 부분 구조끼리가 가교 연결된 부분 구조 등을 갖는 복잡한 골격을 갖고 있다. 이러한 구조의 양이온성 작용기를 갖는 폴리머를 이용함으로써, 폴리머가 보다 효율적으로 다점 흡착된다. 또 폴리머 사이의 상호 작용에 의해, 보다 효과적으로 피복층(시일층)이 형성된다. The polyethyleneimine thus produced is not only a partial structure in which ethyleneimine is ring-opened and bound in a linear form, but also a partial structure in which branched partial structures are bonded to each other, a portion in which linear partial structures are cross- Structure and so on. By using a polymer having a cationic functional group having such a structure, the polymer is more efficiently adsorbed at multiple points. Further, the coating layer (seal layer) is formed more effectively by the interaction between the polymers.

또한, 폴리에틸렌이민 유도체인 것도 바람직하다. 폴리에틸렌이민 유도체로서는, 상기 폴리에틸렌이민을 이용하여 제조 가능한 화합물이면 특별히 제한은 없다. 구체적으로는, 폴리에틸렌이민에 알킬기(바람직하게는 탄소수 1∼10)나 아릴기를 도입한 폴리에틸렌이민 유도체, 폴리에틸렌이민에 하이드록실기 등의 가교성 기를 도입하여 얻어지는 폴리에틸렌이민 유도체 등을 들 수 있다. It is also preferable to use a polyethyleneimine derivative. The polyethyleneimine derivative is not particularly limited as long as it is a compound that can be produced using the above-mentioned polyethyleneimine. Specific examples thereof include a polyethyleneimine derivative in which an alkyl group (preferably having a carbon number of 1 to 10) or an aryl group is introduced into a polyethyleneimine, and a polyethyleneimine derivative obtained by introducing a crosslinkable group such as a hydroxyl group into a polyethyleneimine.

이들 폴리에틸렌이민 유도체는, 폴리에틸렌이민을 이용하여 통상 행해지는 방법에 의해 제조할 수 있다. 구체적으로는 예컨대, 일본 특허공개 평6-016809호 공보 등에 기재된 방법에 준거하여 제조할 수 있다. These polyethyleneimine derivatives can be produced by a method usually carried out using polyethyleneimine. Specifically, it can be produced in accordance with the method described in, for example, Japanese Patent Application Laid-Open No. 06-016809.

또한, 상기 폴리에틸렌이민 및 그의 유도체는, 시판되는 것이어도 좋다. 예컨대, (주)닛폰쇼쿠바이(NIPPON SHOKUBAI CO., LTD.), BASF사 등에서 시판되고 있는 폴리에틸렌이민 및 그의 유도체로부터 적절히 선택하여 이용할 수도 있다. The above-mentioned polyethyleneimine and derivatives thereof may be commercially available. For example, it may be appropriately selected from polyethyleneimine and derivatives thereof commercially available from NIPPON SHOKUBAI CO., LTD., BASF, etc.

제 1 발명에 있어서의 상기 폴리머의 중량 평균 분자량은 2000∼1000000이지만, 2000∼600000인 것이 바람직하고, 2000∼300000인 것이 보다 바람직하고, 2000∼100000인 것이 더 바람직하고, 10000∼80000인 것이 더 바람직하고, 20000∼60000인 것이 특히 바람직하다. 상기 폴리머의 중량 평균 분자량이 2000∼1000000인 것에 의해, 층간 절연층의 오목부에 대한 우수한 피복성(시일성)이 얻어져, 폴리머층(시일층)을 형성했을 때의 유전율의 저하가 억제된다. The weight average molecular weight of the polymer in the first invention is preferably 2,000 to 100,000, more preferably 2,000 to 600,000, more preferably 2,000 to 300,000, even more preferably 2,000 to 100,000, and even more preferably 10,000 to 800,000 And particularly preferably 20,000 to 60,000. When the polymer has a weight average molecular weight of 2000 to 1000000, an excellent covering property (sealing property) to the concave portion of the interlayer insulating layer is obtained, and the lowering of the dielectric constant when the polymer layer (sealing layer) is formed is suppressed .

예컨대, 상기 폴리머의 중량 평균 분자량이 1000000보다도 크면, 폴리머 분자의 크기가 오목부보다도 커져, 폴리머가 오목부에 들어갈 수 없어, 오목부에 대한 피복성이 저하되는 경우가 있다. For example, when the weight average molecular weight of the polymer is larger than 1000000, the size of the polymer molecules becomes larger than that of the concave portions, so that the polymer can not enter the concave portions, resulting in lowering of coverage of the concave portions.

상기 폴리머의 중량 평균 분자량이 2000 미만이면, 상기 폴리머의 분자가 층간 절연층에 다점에서 흡착되지 않는 경우가 있다. 또한, 층간 절연층의 세공 직경보다도 폴리머 분자의 크기가 작아져, 수지 분자가 층간 절연층의 세공에 들어가 층간 절연층의 유전율이 상승하는 경우가 있다. If the weight average molecular weight of the polymer is less than 2000, the molecules of the polymer may not be adsorbed to the interlayer insulating layer at many points. Further, the size of the polymer molecules becomes smaller than the pore diameter of the interlayer insulating layer, and the resin molecules may enter the pores of the interlayer insulating layer to increase the dielectric constant of the interlayer insulating layer.

한편, 제 1 발명에 있어서의 중량 평균 분자량 및 분자량 분포는, GPC(Gel Permeation Chromatography)법에 의해서 측정된, 폴리에틸렌 글리콜 환산의 중량 평균 분자량 및 분자량 분포를 가리킨다. On the other hand, the weight average molecular weight and the molecular weight distribution in the first invention indicate the weight average molecular weight and the molecular weight distribution in terms of polyethylene glycol as measured by GPC (Gel Permeation Chromatography).

구체적으로는, 제 1 발명에 있어서의 중량 평균 분자량 및 분자량 분포는, 전개 용매로서 아세트산 농도 0.5mol/L, 질산나트륨 농도 0.1mol/L의 수용액을 이용하여, 분석 장치 Shodex GPC-101 및 컬럼 Asahipak GF-7M HQ를 이용하여 측정하고, 폴리에틸렌 글리콜을 표준품으로 하여 산출된다. Specifically, the weight average molecular weight and the molecular weight distribution in the first aspect of the present invention were measured using an aqueous solution having an acetic acid concentration of 0.5 mol / L and a sodium nitrate concentration of 0.1 mol / L as a developing solvent, using an analyzer Shodex GPC-101 and a column Asahipak GF-7M HQ, and polyethylene glycol as a standard product.

또한, 상기 폴리머는, 물 용매 중에서의 임계 마이셀(micelle) 농도가 1질량% 이상이거나, 실질적으로 마이셀 구조를 형성하지 않는 폴리머인 것도 또한 바람직하다. 여기서 실질적으로 마이셀 구조를 형성하지 않는다는 것은, 상온의 물 용매 중 등의 통상의 조건 하에서는 마이셀을 형성하지 않는다는 것, 즉 임계 마이셀 농도를 측정할 수 없다는 것을 말한다. 이러한 폴리머인 것에 의해, 두께가 분자 레벨인 얇은 폴리머층(예컨대, 5nm 이하)을 형성할 수 있어, 층간 절연층의 유전율의 상승을 효과적으로 억제할 수 있다. 또 층간 절연층과 배선 재료의 밀착성이 보다 효과적으로 향상된다. It is also preferable that the polymer is a polymer having a critical micelle concentration of 1% by mass or more in a water solvent or substantially not forming a micelle structure. Here, the fact that no substantial micellar structure is formed means that no micelles are formed under ordinary conditions such as a room temperature water solvent, that is, the critical micelle concentration can not be measured. With such a polymer, a thin polymer layer (for example, 5 nm or less) having a molecular level in thickness can be formed, and the rise of the dielectric constant of the interlayer insulating layer can be effectively suppressed. Further, adhesion between the interlayer insulating layer and the wiring material is improved more effectively.

또, 제 1 발명에 있어서의 폴리머는, 중량 평균 분자량이 2000∼600000이고, 양이온성 작용기 당량이 43∼430인 폴리에틸렌이민인 것이 바람직하고, 중량 평균 분자량이 10000∼80000이고, 양이온성 작용기 당량이 200∼400인 폴리에틸렌이민인 것이 보다 바람직하다. 이러한 태양인 것에 의해, 층간 절연층으로의 금속 성분의 확산이 보다 효과적으로 억제되어, 층간 절연층과 배선 재료의 밀착성이 보다 향상된다. The polymer in the first aspect of the present invention is preferably a polyethyleneimine having a weight average molecular weight of 2000 to 600000 and a cationic functional group equivalent of 43 to 430. The polymer preferably has a weight average molecular weight of 10,000 to 80000 and a cationic functional group equivalent And more preferably 200 to 400 polyethyleneimine. With this structure, the diffusion of the metal component into the interlayer insulating layer is more effectively suppressed, and the adhesion between the interlayer insulating layer and the wiring material is further improved.

상기 반도체용 시일 조성물에 있어서의 상기 폴리머의 함유량에는 특별히 제한은 없고, 예컨대 0.01∼1.0질량%로 할 수 있고, 0.02∼0.3질량%인 것이 바람직하다. 또한 상기 반도체용 시일 조성물을 이용하여 폴리머층을 형성하는 면의 면적 및 세공 밀도에 기초하여, 상기 조성물에 있어서의 상기 폴리머의 함유량을 조정할 수도 있다. The content of the polymer in the sealing composition for semiconductor is not particularly limited and may be, for example, 0.01 to 1.0% by mass, and preferably 0.02 to 0.3% by mass. The content of the polymer in the composition may be adjusted based on the area of the surface on which the polymer layer is formed and the pore density using the seal composition for semiconductor.

상기 반도체용 시일 조성물은, 나트륨 및 칼륨의 함유량이 각각 원소 기준으로 10ppb 이하이다. 10ppb 이하란, 나트륨 및 칼륨을 적극적으로는 포함하지 않는 것을 말한다. 나트륨 또는 칼륨의 함유량이 각각 원소 기준으로 10ppb를 초과하면, 누설 전류가 발생하는 경우가 있다. The content of sodium and potassium in the sealing composition for semiconductor is 10 ppb or less on an element basis. 10 ppb or less refers to not actively including sodium and potassium. If the content of sodium or potassium exceeds 10 ppb on an element basis, a leakage current may occur.

상기 반도체용 시일 조성물은, 상기 폴리머에 더하여 필요에 따라 용매를 포함할 수 있고, 적어도 시일 조성물 부여 공정에서는, 용매가 포함된다. 상기 용매로서는, 상기 폴리머가 균일하게 용해되어, 마이셀을 형성하기 어려운 용매이면 특별히 한정되지 않는다. 예컨대, 물(바람직하게는, 초순수), 수용성 유기 용제(예컨대, 알코올류 등) 등을 들 수 있다. 제 1 발명에 있어서는, 마이셀 형성성의 관점에서, 물, 또는 물과 수용성 유기 용제의 혼합물을 용매로서 이용하는 것이 바람직하다. The seal composition for semiconductor may include a solvent in addition to the polymer, if necessary, and at least a solvent is included in the seal composition application step. The solvent is not particularly limited as long as the polymer is uniformly dissolved so that it is difficult to form micelles. Water (preferably, ultrapure water), a water-soluble organic solvent (e.g., alcohols, etc.), and the like. In the first invention, water or a mixture of water and a water-soluble organic solvent is preferably used as a solvent from the viewpoint of micelle-forming property.

또한, 상기 용매의 비점은 특별히 제한되지 않지만, 210℃ 이하인 것이 바람직하고, 160℃ 이하가 더 바람직하다. 용매의 비점이 상기 범위이므로, 예컨대, 시일 조성물 부여 공정 후, 세정 공정이나 건조 공정을 마련한 경우, 층간 절연층의 절연성을 크게 손상시키는 일이 없고, 또한 상기 시일 조성물을 상기 층간 절연층으로부터 박리시키는 일이 없는 낮은 온도에서, 상기 용매를 제거하여, 반도체용 시일층을 형성할 수 있다. 한편, 이들 반도체용 시일층을 형성하고 있는 경우도, 반도체용 시일 조성물이라고 한다. The boiling point of the solvent is not particularly limited, but is preferably 210 ° C or lower, more preferably 160 ° C or lower. The boiling point of the solvent is in the above range. For example, when the cleaning step or the drying step is provided after the seal composition application step, the insulation property of the interlayer insulating layer is not greatly deteriorated and the seal composition is peeled off from the interlayer insulating layer The solvent can be removed at a low temperature without any work to form a semiconductor sealing layer. On the other hand, also in the case where these semiconductor sealing layers are formed, they are also called semiconductor sealing compositions.

또, 상기 반도체용 시일 조성물은, 제 1 발명의 효과를 손상시키지 않는 범위에서, 필요에 따라 세슘 이온 등의 양이온을 추가로 포함하고 있어도 좋다. 세슘 등의 양이온을 포함함으로써, 반도체용 시일 조성물 중의 수지가 보다 균일하게 층간 절연층의 표면에 퍼지기 쉬워진다. The sealing composition for semiconductor may further contain cations such as cesium ions as necessary within a range not to impair the effect of the first aspect of the invention. By including cations such as cesium, the resin in the semiconductor sealing composition can more easily spread on the surface of the interlayer insulating layer.

또, 상기 반도체용 시일 조성물은, 층간 절연층을 부식이나 용해시키는 화합물을 첨가하지 않는 것이 바람직하다. 구체적으로는 예컨대, 특히 층간 절연층의 주재가 실리카 등의 무기 화합물인 경우, 불소 화합물 등이 제 1 발명에 있어서의 조성물 중에 포함되면, 상기 층간 절연층이 용해되어 절연성이 손상되고, 비유전율이 증가하는 경우가 있다. It is preferable that the sealing composition for a semiconductor does not contain a compound which corrodes or dissolves the interlayer insulating layer. Specifically, for example, particularly when the main component of the interlayer insulating layer is an inorganic compound such as silica, if the fluorine compound or the like is contained in the composition of the first invention, the interlayer insulating layer is dissolved to impair the insulating property, .

상기 반도체용 시일 조성물은, 210℃ 이하, 바람직하게는 160℃ 이하의 비점을 갖는 화합물이나, 250℃까지 열처리해도 분해성을 갖지 않는 화합물만을 포함하는 것이 바람직하다. It is preferable that the sealant composition for semiconductor contains only a compound having a boiling point of 210 캜 or lower, preferably 160 캜 or lower, or a compound having no decomposability even after heat treatment to 250 캜.

한편, 상기 「250℃까지 열처리해도 분해성을 갖지 않는 화합물」이란, 25℃에서 측정한 질량에 대한, 250℃, 질소 하에서 1시간 유지한 후의 질량의 변화가 50% 미만인 화합물을 말한다. Refers to a compound having a mass change of less than 50% after holding at 250 DEG C for one hour under nitrogen at a temperature measured at 25 DEG C by the heat treatment at 250 DEG C.

상기 반도체용 시일 조성물의 pH에는 특별히 제한은 없지만, 폴리머의 층간 절연층으로의 흡착성의 관점에서, pH가 층간 절연층의 등전점 이상인 것이 바람직하다. 또한 상기 폴리머가, 극성기로서 양이온성 작용기를 갖는 경우, 상기 반도체용 시일 조성물의 pH는, 상기 양이온성 작용기가 양이온의 상태인 pH의 범위인 것이 바람직하다. 상기 반도체용 시일 조성물이 이러한 pH인 것에 의해, 층간 절연층과 폴리머의 정전 상호 작용에 의해, 상기 폴리머가 층간 절연층의 표면에 보다 효율적으로 흡착된다. The pH of the sealing composition for semiconductor is not particularly limited, but from the viewpoint of adsorption of the polymer into the interlayer insulating layer, pH is preferably equal to or higher than the isoelectric point of the interlayer insulating layer. When the polymer has a cationic functional group as a polar group, the pH of the semiconductor sealing composition is preferably in the range of pH at which the cationic functional group is in a cationic state. Since the semiconductor sealing composition has such a pH, the polymer is more efficiently adsorbed to the surface of the interlayer insulating layer by electrostatic interaction between the interlayer insulating layer and the polymer.

상기 층간 절연층의 등전점은, 층간 절연층을 구성하는 화합물이 나타내는 등전점이며, 예컨대, 층간 절연층을 구성하는 화합물이 다공질 실리카인 경우, 등전점은 pH 2 부근(25℃)이 된다. The isoelectric point of the interlayer insulating layer is an isoelectric point indicated by a compound constituting the interlayer insulating layer. For example, when the compound constituting the interlayer insulating layer is porous silica, the isoelectric point is about 2 (25 DEG C).

또한, 상기 양이온성 작용기가 양이온의 상태인 pH의 범위란, 반도체용 시일 조성물의 pH가, 양이온성 작용기를 포함하는 수지의 pKb 이하인 것을 말한다. 예컨대, 양이온성 작용기를 포함하는 수지가 폴리알릴아민인 경우, pKb는 8∼9이며, 폴리에틸렌이민인 경우, pKb는 7∼11이다. The pH range in which the cationic functional group is in the cation state means that the pH of the sealing composition for semiconductor is not more than the pKb of the resin containing the cationic functional group. For example, when the resin containing the cationic functional group is polyallylamine, the pKb is 8 to 9, and when the resin containing the cationic functional group is polyethyleneimine, the pKb is 7 to 11.

즉, 제 1 발명에 있어서 반도체용 시일 조성물의 pH는, 층간 절연층을 구성하는 화합물 종류와, 수지의 종류에 따라 적절히 선택할 수 있고, 예컨대, pH 2∼11인 것이 바람직하고, pH 7∼11인 것이 보다 바람직하다. 한편, pH(25℃)는 통상 이용되는 pH 측정 장치를 이용하여 측정된다. That is, in the first invention, the pH of the sealing composition for semiconductor can be appropriately selected depending on the kind of the compound constituting the interlayer insulating layer and the kind of the resin, and for example, the pH is preferably 2 to 11, Is more preferable. On the other hand, the pH (25 캜) is measured by a commonly used pH measuring apparatus.

상기 반도체용 시일 조성물로서는, 예컨대, 국제 공개 제2010/137711호 팜플렛이나 국제 공개 제2012/033172호 팜플렛에 기재된 반도체용 시일 조성물을 이용하는 것도 적합하다. As the seal composition for semiconductor, for example, it is also suitable to use the seal composition for semiconductor described in the pamphlet of International Publication No. 2010/137711 or in International Publication No. 2012/033172 pamphlet.

(반도체용 시일 조성물의 부여 방법)(Method of applying seal composition for semiconductor)

상기 시일 조성물 부여 공정에서, 상기 반도체용 시일 조성물을 부여하는 방법으로서는 특별히 제한은 없고, 통상 이용되는 방법을 이용할 수 있다. In the seal composition application step, the method for applying the seal composition for a semiconductor is not particularly limited and a commonly used method can be used.

예컨대, 디핑법(예컨대, 미국 특허 제5208111호 명세서 참조), 스프레이법(예컨대, Schlenoff 등, Langmuir, 16(26), 9968, 2000이나, Izuquierdo 등, Langmuir, 21(16), 7558, 2005 참조), 및 스핀 코팅법(예컨대, Lee 등, Langmuir, 19(18), 7592, 2003이나, J. Polymer Science, part B, polymer physics, 42, 3654, 2004 참조) 등에 의해, 상기 층간 절연층의 적어도 오목부의 저면 및 측면에, 반도체용 시일 조성물을 접촉시키는 방법을 이용할 수 있다. (See, for example, Schlenoff et al., Langmuir, 16 (26), 9968, 2000 or Izuquierdo et al., Langmuir, 21 (16), 7558, 2005) ), And spin coating (see, for example, Lee et al., Langmuir, 19 (18), 7592, 2003 or J. Polymer Science, part B, polymer physics, 42, 3654, 2004) A method in which the sealing composition for semiconductor is brought into contact with at least the bottom face and the side face of the concave portion can be used.

상기 스핀 코팅법에 의한 반도체용 시일 조성물의 부여 방법으로서는 특별히 한정은 없고, 예컨대, 층간 절연층이 형성된 기판을 스핀 코터로 회전시키면서, 해당 층간 절연층 상에 반도체용 시일 조성물을 적하하고, 이어서 물 등의 린스액을 적하하여 린스 처리를 행하고, 이어서 기판의 회전수를 높여 건조시키는 방법을 이용할 수 있다. 이 때, 반도체용 시일 조성물의 적하 및 물의 적하를 복수회 반복한 후, 건조시켜도 좋다. 또한, 반도체용 시일 조성물을 적하 후, 회전수를 높여 건조시키고, 건조 후에 일단 핫 플레이트 등의 가열 처리기로 옮겨 가열 처리를 행하고, 가열 처리 후에 다시 스핀 코터로 되돌려, 린스 처리 및 건조를 행해도 좋다(이상의 조작을 복수회 반복해도 좋다). The method for applying the semiconductor seal composition by the spin coating method is not particularly limited. For example, the substrate having the interlayer insulating layer formed thereon is rotated by a spin coater, the sealant composition for semiconductor is dropped onto the interlayer insulating layer, Or the like may be dropped to perform a rinsing process, and then the number of revolutions of the substrate may be increased to dry. At this time, the dropping of the seal composition for semiconductor and dropping of the water may be repeated a plurality of times and then dried. Further, after the sealing composition for semiconductor is dripped, the rotational number is increased to dryness, and after drying, transferred to a heat treatment apparatus such as a hot plate once, heat treatment is performed, and after the heat treatment, it is returned to the spin coater and rinsing treatment and drying may be performed (The above operation may be repeated a plurality of times).

상기 스핀 코팅법에 의한 반도체용 시일 조성물의 부여 방법에 있어서, 기판의 회전수, 반도체용 시일 조성물의 적하량 및 적하 시간, 건조 시의 기판의 회전수, 린스액의 적하량 및 적하 시간 등의 여러 조건에 대해서는 특별히 제한은 없고, 형성하는 폴리머층(시일층)의 두께 등을 고려하면서 적절히 조정할 수 있다. In the method of applying the seal composition for a semiconductor according to the spin coating method, the number of revolutions of the substrate, the dropping amount and the dropping time of the seal composition for semiconductor, the number of revolutions of the substrate at the time of drying, There are no particular restrictions on various conditions, and it can be adjusted appropriately in consideration of the thickness of the polymer layer (seal layer) to be formed and the like.

상기 시일 조성물 부여 공정에서는, 상기 반도체 기판의 적어도 상기 오목부의 저면 및 측면에 상기 반도체용 시일 조성물을 부여함으로써, (추가로 필요에 따라, 적절히, 통상 이용되는 방법으로 건조함으로써,) 적어도 상기 오목부의 저면 및 측면에 시일층이 형성된다. 또한, 반도체용 시일 조성물의 부여 후, 가교하여 폴리머를 중합시켜도 좋다. In the seal composition applying step, the semiconductor sealing composition is applied to at least the bottom surface and the side surface of at least the concave portion of the semiconductor substrate so that at least the concave portion A seal layer is formed on the bottom and side surfaces. Further, after the application of the seal composition for semiconductor, the polymer may be polymerized by crosslinking.

상기 반도체용 시일층의 두께에는 특별히 제한은 없지만, 예컨대, 0.3nm∼5nm이며, 바람직하게 0.5nm∼2nm이다. The thickness of the semiconductor sealing layer is not particularly limited, but is, for example, 0.3 nm to 5 nm, preferably 0.5 nm to 2 nm.

한편, 상기 시일층은, 층간 절연층이 다공질의 층간 절연층인 경우에는, 상기 폴리머만으로 이루어지는 층의 형태뿐만 아니라, 다공질의 층간 절연층의 세공에 폴리머가 스며든 구성으로 되어 있는 층(이른바 삼입층(渗入層))의 형태도 포함한다. On the other hand, in the case where the interlayer insulating layer is a porous interlayer insulating layer, the above-mentioned seal layer is not only in the form of a layer made of only the polymer but also a layer in which the polymer is impregnated in the pores of the porous interlayer insulating layer Layer (impregnation layer)).

또, 상기 시일 조성물 부여 공정에 이용하는 반도체용 시일 조성물에 포함되는 상기 폴리머의 농도는, 상기 폴리머의 임계 마이셀 농도 미만인 것이 바람직하다. 이것에 의해, 상기 폴리머를 박층 형상(예컨대, 5nm 이하, 바람직하게는 2nm 이하)으로 층간 절연층에 부여할 수 있어, 유전율의 상승을 억제할 수 있다. The concentration of the polymer contained in the sealant composition for semiconductor used in the seal composition application step is preferably less than the critical micelle concentration of the polymer. As a result, the polymer can be applied to the interlayer insulating layer in a thin layer shape (for example, 5 nm or less, preferably 2 nm or less), and the rise of the dielectric constant can be suppressed.

<제거 공정><Removal Process>

제 1 발명에 있어서의 제거 공정은, 이미 기술한 반도체용 시일 조성물 부여공정보다도 후에 마련되는 공정이며, 상기 반도체 기판의 상기 반도체용 시일층이 형성된 측의 면을, 온도 200℃ 이상 425℃ 이하의 조건에서 열처리하여, 상기 배선의 노출면 상에 형성된 반도체용 시일층의 적어도 일부를 제거하는 공정이다. The removal step in the first invention is a step which is provided later than the already described step of applying the seal composition for a semiconductor and is a step in which the surface of the semiconductor substrate on which the semiconductor sealing layer is formed is heated to a temperature of from 200 캜 to 425 캜 And removing at least a part of the semiconductor sealing layer formed on the exposed surface of the wiring.

본 공정에서는, 상기 조건의 열처리에 의해, 구리를 포함하는 배선의 노출면 상에 형성된 시일층이, 상기 노출면 이외의 부분(예컨대, 상기 오목부의 측면)에 형성된 시일층보다도 우선적으로(바람직하게는 상기 노출면 이외의 부분에 형성된 시일층에 대하여 선택적으로) 제거된다. In this step, by heat treatment under the above conditions, the seal layer formed on the exposed surface of the wiring including copper is preferentially (preferably Is selectively removed with respect to the seal layer formed on the portion other than the exposed surface).

여기서, 온도는, 상기 반도체 기판의 상기 반도체용 시일층이 형성된 측의 면의 온도이다. Here, the temperature is the temperature of the surface of the semiconductor substrate on which the semiconductor sealing layer is formed.

상기 온도가 200℃ 미만이면, 배선의 노출면 상의 시일층을 제거하는 효과가 불충분해진다. If the temperature is less than 200 占 폚, the effect of removing the seal layer on the exposed surface of the wiring becomes insufficient.

또한, 상기 온도가 425℃를 초과하면, 구리의 마이그레이션이 발생하기 쉬워진다. If the temperature exceeds 425 DEG C, migration of copper tends to occur.

상기 온도는, 250℃ 이상 400℃ 이하가 바람직하고, 300℃ 이상 400℃ 이하가 보다 바람직하다. The temperature is preferably 250 ° C to 400 ° C, more preferably 300 ° C to 400 ° C.

또한, 상기 열처리가 행해지는 압력(상기 열처리 시에 반도체용 시일층이 노출되는 분위기의 압력)에는 특별히 제한은 없지만, 절대압 17Pa 초과 대기압 이하가 바람직하다. The pressure at which the heat treatment is performed (the pressure in the atmosphere in which the semiconductor sealing layer is exposed during the heat treatment) is not particularly limited, but is preferably atmospheric pressure exceeding 17 Pa in absolute pressure.

상기 절대압이 17Pa을 초과하면, 배선의 노출면 상의 시일층을 제거할 때의 제거 속도가 보다 향상된다. When the absolute pressure exceeds 17 Pa, the removal rate at the time of removing the seal layer on the exposed surface of the wiring is further improved.

상기 절대압이 대기압 이하이면, 배선의 노출면 상의 시일층을 제거할 때의 제거 속도를 보다 조정하기 쉽다. If the absolute pressure is below the atmospheric pressure, the removal rate at the time of removing the seal layer on the exposed surface of the wiring can be more easily adjusted.

상기 절대압은, 1000Pa 이상 대기압 이하가 보다 바람직하고, 5000Pa 이상 대기압 이하가 더 바람직하고, 10000Pa 이상 대기압 이하가 특히 바람직하다. More preferably, the absolute pressure is not less than 1000 Pa and not more than atmospheric pressure, more preferably not less than 5000 Pa and not more than atmospheric pressure, and particularly preferably not less than 10,000 Pa and not more than atmospheric pressure.

본 공정에서의 가열(열처리)은, 노(爐)나 핫 플레이트를 이용한 통상의 방법에 의해 행할 수 있다. 노로서는, 예컨대, 아펙스사(APEX Co., Ltd.)제의 SPX-1120이나, 고요써모시스템(주)(Koyo Thermo Systems Co., Ltd.)제의 VF-1000LP를 이용할 수 있다. The heating (heat treatment) in this step can be performed by a conventional method using a furnace or a hot plate. As the furnace, for example, SPX-1120 manufactured by APEX Co., Ltd. or VF-1000LP manufactured by Koyo Thermo Systems Co., Ltd. can be used.

또한, 본 공정에서의 가열(열처리)은, 대기 분위기 하에서 행해도 좋지만, 배선 재료인 구리의 산화를 억제하는 관점 등에서는, 불활성 가스(질소 가스, 아르곤 가스, 헬륨 가스 등) 분위기 하에서 행하는 것이 보다 바람직하고, 질소 가스 분위기 하에서 행하는 것이 특히 바람직하다. The heating (heat treatment) in this step may be performed in an atmospheric atmosphere. However, it is preferable to conduct the heating in an atmosphere of an inert gas (nitrogen gas, argon gas, helium gas, etc.) It is particularly preferable to carry out the reaction in a nitrogen gas atmosphere.

가열(열처리)의 시간에 대해서는 특별히 제한은 없지만, 예컨대 1시간 이하이며, 30분간 이하가 바람직하고, 10분간 이하가 보다 바람직하고, 5분간 이하가 특히 바람직하다. 가열(열처리)의 시간의 하한에는 특별히 제한은 없지만, 예컨대0.1분간으로 할 수 있다. The time for heating (heat treatment) is not particularly limited, but is, for example, 1 hour or less, preferably 30 minutes or less, more preferably 10 minutes or less, and particularly preferably 5 minutes or less. The lower limit of the time of heating (heat treatment) is not particularly limited, but may be, for example, 0.1 minute.

가열(열처리)의 시간이 1시간 이하이면, 시일층에 의한 층간 절연층에 대한 시일성이 보다 높게 유지된다. If the time of heating (heat treatment) is 1 hour or less, the sealability to the interlayer insulating layer by the seal layer is maintained to be higher.

<세정 공정><Cleaning step>

제 1 발명에 따른 반도체 장치의 제조 방법은, 상기 시일 조성물 부여 공정의 후이면서 상기 제거 공정 전에, 적어도 상기 오목부의 측면 및 저면을 린스액으로 세정하는 세정 공정을 갖는 것이 바람직하다. It is preferable that the method for manufacturing a semiconductor device according to the first invention has a cleaning step for cleaning at least the side surfaces and the bottom surface of the concave portion with the rinsing liquid after the sealing composition applying step and before the removing step.

이 세정 공정을 갖는 것에 의해, 상기 배선의 노출면 상의 시일층의 제거성이 더욱 향상된다. By having this cleaning step, the removability of the seal layer on the exposed surface of the wiring is further improved.

상기 린스액으로서는 특별히 제한은 없지만, 세정 효율 향상의 관점에서, 극성이 높은 용매를 포함하는 것이 바람직하다. The rinsing liquid is not particularly limited, but from the viewpoint of improving the cleaning efficiency, it is preferable to include a solvent having a high polarity.

상기 반도체용 시일 조성물(이하, 「시일 조성물」이라고도 한다)은, 양이온성 작용기를 갖는 폴리머를 포함하고 있고 극성이 높기 때문에, 극성이 높은 용매에 녹기 쉽다. 이 때문에, 극성이 높은 용매를 포함하는 린스액을 이용함으로써, 배선의 노출면 상의 시일층의 제거성이 더욱 향상된다. The above-mentioned seal composition for semiconductor (hereinafter also referred to as &quot; seal composition &quot;) contains a polymer having a cationic functional group and is high in polarity, so that it tends to be easily dissolved in a solvent having a high polarity. Therefore, by using a rinsing liquid containing a solvent having a high polarity, the removability of the seal layer on the exposed surface of the wiring is further improved.

구체적으로는, 상기 린스액은, 물, 메탄올, 에탄올, 프로판올, 뷰탄올, 프로필렌 글리콜 모노메틸 에터 아세테이트 등의 극성 용매를 포함하는 것이 바람직하다. Specifically, the rinsing liquid preferably contains a polar solvent such as water, methanol, ethanol, propanol, butanol, propylene glycol monomethyl ether acetate and the like.

또한, 이와 같은 극성 용매는, 층간 절연층과 반도체용 시일 조성물의 상호작용을 크게 손상시키는 일은 없다. 이 때문에, 이러한 극성 용매를 포함하는 린스액에 의해서 세정을 행해도, 층간 절연층 상의 시일층(유효하게 기능하고 있는 시일층)은 제거되기 어렵다는 점에서 바람직하다. Such a polar solvent does not significantly impair the interaction between the interlayer insulating layer and the semiconductor sealing composition. Therefore, even if cleaning is carried out with the rinsing liquid containing such a polar solvent, the sealing layer (sealing layer functioning effectively) on the interlayer insulating layer is preferable because it is difficult to remove.

상기 린스액은, 극성 용매를 1종만 포함하고 있어도 좋고, 2종 이상 포함하고 있어도 좋다. The rinsing liquid may contain only one polar solvent or two or more polar solvents.

본 공정에서의 린스액의 온도는, 15℃∼100℃가 바람직하고, 30℃∼100℃가보다 바람직하고, 40℃∼100℃가 더 바람직하고, 50℃∼100℃가 특히 바람직하다. The temperature of the rinsing liquid in this step is preferably from 15 to 100 캜, more preferably from 30 to 100 캜, even more preferably from 40 to 100 캜, and particularly preferably from 50 to 100 캜.

상기 린스액의 온도가 15℃ 이상(보다 바람직하게는 30℃ 이상)이면, 배선의 노출면 상의 시일층의 제거성이 더욱 향상된다. If the temperature of the rinsing liquid is 15 DEG C or higher (more preferably 30 DEG C or higher), the removability of the seal layer on the exposed surface of the wiring is further improved.

상기 린스액의 온도가 100℃ 이하이면, 린스액의 증발을 보다 억제할 수 있다. When the temperature of the rinsing liquid is 100 DEG C or less, evaporation of the rinsing liquid can be further suppressed.

또한, 본 공정에서의 세정은, 린스액에 초음파를 인가하면서 행해도 좋다. The cleaning in this step may be performed while applying ultrasonic waves to the rinsing liquid.

또한, 상기 린스액은, 구리를 포함하는 배선 재료의 산화를 억제한다고 하는 관점에서, 환원제나 환원 작용이 있는 화합물을 포함하는 것도 바람직하다. 환원제나 환원 작용이 있는 화합물로서, 예컨대 폼알린을 들 수 있다. It is also preferable that the rinsing liquid contains a reducing agent or a compound having a reducing action from the viewpoint of suppressing the oxidation of the wiring material including copper. As the compound having a reducing agent or a reducing action, for example, form aline can be mentioned.

또한, 상기 린스액은, 시일 조성물의 폴리머 중의 탄소 탄소 결합 등의 해열(解裂)을 방지하여, 층간 절연층의 표면에 설치된 시일층(유효하게 기능하고 있는 시일층)의 박리를 억제하는 관점에서, 산화성 화합물(예컨대, 과산화수소, 질산)의 함유량이 10질량% 이하인 것이 바람직하고, 산화성 화합물을 포함하지 않는 것이 더 바람직하다. In addition, the rinsing liquid can prevent cracking of the carbon-carbon bonds and the like in the polymer of the seal composition and prevent separation of the seal layer (seal layer functioning effectively) provided on the surface of the interlayer insulating layer , The content of the oxidizing compound (for example, hydrogen peroxide, nitric acid) is preferably 10 mass% or less, more preferably no oxidizing compound.

또한, 상기 린스액은, 이온 강도가 0.003 이상인 것이 바람직하고, 0.01 이상인 것이 바람직하다. The rinsing liquid preferably has an ionic strength of 0.003 or more and preferably 0.01 or more.

이온 강도가 0.003 이상이면, 상기 시일층(상기 폴리머)을 보다 용해시키기 쉬운 한편, 층간 절연층과 시일층의 상호 작용을 크게 손상시키는 일이 없다는 점에서 바람직하다. When the ionic strength is 0.003 or more, it is preferable to dissolve the above-mentioned seal layer (the above polymer) more easily, while preventing the interaction between the interlayer insulating layer and the seal layer from being largely impaired.

또한, 이온 강도의 상한에 대해서는 특별히 한정은 없고, 이온성 화합물이 용해될 수 있는 농도의 이온 강도이면 된다. The upper limit of the ionic strength is not particularly limited and may be an ionic strength at a concentration at which the ionic compound can be dissolved.

또 상기 이온 강도는, 하기 식으로 표시되는 것이다. The ionic strength is represented by the following formula.

이온 강도=1/2×Σ(c×Z2)Ionic strength = 1/2 × Σ (c × Z 2)

(c는 린스액에 포함되는 이온성 화합물의 몰농도, Z는 린스액에 포함되는 이온성 화합물의 이온 원자가를 나타낸다)(c is the molar concentration of the ionic compound contained in the rinse liquid, and Z is the ionic valence of the ionic compound contained in the rinse liquid)

또한, 이온 강도를 조정하기 위해서, 후술하는 산이나, 유기 염기(암모니아, 피리딘, 에틸아민 등) 등의 이온성 화합물을 필요에 따라 첨가할 수도 있다. In order to adjust the ionic strength, an ionic compound such as an acid described later or an organic base (ammonia, pyridine, ethylamine, etc.) may be added as occasion demands.

또, 구리를 벗긴 후에 구리 이온을 포착하는 폴리머(예컨대 폴리에틸렌이민)를 첨가해도 좋다. Further, a polymer (for example, polyethyleneimine) for capturing copper ions may be added after copper is stripped.

또한, 상기 린스액은, 25℃에서의 pH가 6 이하(바람직하게는 5 이하)인 린스액인 것도 바람직하다. 이러한 린스액을 이용함으로써, 배선의 노출면 상의 시일층의 제거성이 더욱 향상된다. 또, 배선의 노출면에 형성된 산화구리를 용해시켜 제거할 수 있다. It is also preferable that the rinsing liquid is a rinsing liquid having a pH of at most 6 (preferably at most 5) at 25 ° C. By using such a rinsing liquid, the removability of the seal layer on the exposed surface of the wiring is further improved. It is also possible to dissolve and remove copper oxide formed on the exposed surface of the wiring.

또한, 이 경우의 린스액의 pH의 하한에는 특별히 한정은 없지만, pH는 1 이상이 바람직하고, 2 이상이 보다 바람직하다. The lower limit of the pH of the rinsing liquid in this case is not particularly limited, but the pH is preferably 1 or more, more preferably 2 or more.

pH가 1 이상이면, 층간 절연층의 용해를 보다 저감할 수 있기 때문에, 층간 절연층의 표면에 설치된 시일층을 보다 적합하게 유지할 수 있다. When the pH is 1 or more, dissolution of the interlayer insulating layer can be further reduced, so that the seal layer provided on the surface of the interlayer insulating layer can be more appropriately maintained.

상기 린스액의 pH는, 배선의 노출면 상의 시일층의 제거성과, 층간 절연층의 표면에 설치된 시일층의 유지를 보다 효과적으로 양립시키는 관점에서, 1∼6이 바람직하고, 2∼5가 보다 바람직하고, 2∼4가 특히 바람직하다. The pH of the rinsing liquid is preferably from 1 to 6, more preferably from 2 to 5, from the viewpoint of more effectively balancing the removal of the seal layer on the exposed surface of the wiring and the maintenance of the seal layer provided on the surface of the interlayer insulating layer And 2 to 4 are particularly preferable.

또한, 상기 린스액(특히 25℃에서의 pH가 6 이하인 린스액)은, 적어도 1종류의 산을 포함하는 것도 바람직하다. It is also preferable that the rinsing liquid (particularly, a rinsing liquid having a pH of at most 6 at 25 DEG C) contains at least one acid.

상기 산으로서는 특별히 한정은 없지만, 층간 절연층을 오염 또는 파괴시키기 어려운 것이고, 또한, 반도체 기판 상에 잔류하기 어려운 것이 바람직하다. The acid is not particularly limited, but it is preferable that it is difficult to contaminate or break the interlayer insulating layer and is hard to remain on the semiconductor substrate.

구체적으로는, 상기 산으로서는, 폼산, 아세트산 등의 모노카복실산; 옥살산, 말론산, 석신산, 글루타르산, 아디프산, 피멜산, 말레산, 푸마르산, 프탈산 등의 다이카복실산; 트라이멜리트산, 트라이카발릴산 등의 트라이카복실산; 하이드록시뷰티르산, 락트산, 살리실산 등의 옥시모노카복실산; 말산, 타르타르산 등의 옥시다이카복실산; 시트르산 등의 옥시트라이카복실산; 아스파르트산, 글루탐산 등의 아미노카복실산; 파라톨루엔설폰산, 메테인설폰산 등의 유기산; 염산, 질산, 인산 등의 무기산을 들 수 있다. Specifically, examples of the acid include monocarboxylic acids such as formic acid and acetic acid; Dicarboxylic acids such as oxalic acid, malonic acid, succinic acid, glutaric acid, adipic acid, pimelic acid, maleic acid, fumaric acid and phthalic acid; Tricarboxylic acids such as trimellitic acid and tricarballyl acid; Oximmonocarboxylic acids such as hydroxybutyric acid, lactic acid and salicylic acid; Oxydicarboxylic acids such as malic acid and tartaric acid; Oxytricarboxylic acid such as citric acid; Aminocarboxylic acids such as aspartic acid and glutamic acid; Organic acids such as para-toluenesulfonic acid and methanesulfonic acid; And inorganic acids such as hydrochloric acid, nitric acid and phosphoric acid.

또한, 상기 산으로서는, 후술하는 특정 화합물 중, 산인 특정 화합물도 들 수 있다. As the acid, specific compounds which are acid among specific compounds to be described later are also exemplified.

또한, 반도체 장치의 제조 공정에 있어서는, 시일층이 노출된 상태로 플라즈마에 의해 반도체 장치가 클리닝되거나, 플라즈마 CVD법 등으로 시일층 상에 층을 형성하는 경우가 있다. In the manufacturing process of the semiconductor device, the semiconductor device may be cleaned by plasma with the seal layer exposed, or a layer may be formed on the seal layer by the plasma CVD method or the like.

이 때문에, 시일층에는 플라즈마 내성이 요구되는 경우가 있다. For this reason, the seal layer may be required to have plasma resistance.

시일층의 플라즈마 내성을 향상시킨다고 하는 관점에서 보면, 상기 린스액은, 1분자 내에, 활성종(예컨대, 라디칼, 이온, 전자 등의 플라즈마 활성종)을 차폐하는 부위 A, 및 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머(상기 반도체용 시일층을 형성하기 위한 폴리머)와의 사이에서 가열에 의해 결합을 형성하는 부위 B(바람직하게는 작용기. 이하 동일.) 중 적어도 한쪽(바람직하게는 양쪽)을 갖는 화합물(이하, 「특정 화합물」이라고도 한다)을 적어도 1종 함유하는 것이 바람직하다. From the viewpoint of improving the plasma resistance of the seal layer, the rinse liquid contains, within one molecule, a site A for shielding active species (for example, plasma active species such as radicals, ions, electrons, etc.) and a cationic functional group At least one of (preferably, a functional group) which forms a bond by heating between a polymer having a weight average molecular weight of 2000 to 1000000 (a polymer for forming the above-mentioned semiconductor sealing layer) (Hereinafter, also referred to as &quot; specific compound &quot;).

이하에서는, 특정 화합물을 함유하는 린스액을 「제 3 발명에 따른 린스액」이라고 하는 경우가 있다. 제 3 발명에 따른 린스액은, 시일층의 플라즈마 내성 향상용의 린스액으로서 적합하다. Hereinafter, a rinse solution containing a specific compound may be referred to as &quot; rinse solution according to the third invention &quot;. The rinsing liquid according to the third invention is suitable as a rinsing liquid for improving the plasma resistance of the sealing layer.

특정 화합물은, 산인 것이 바람직하다. The specific compound is preferably an acid.

제 3 발명에 따른 린스액이, 특정 화합물로서의 산을 포함하는 경우에는, 시일층의 플라즈마 내성 향상의 효과와 함께, 전술한, 배선의 노출면 상의 시일층을 제거할 때의 제거성 향상의 효과를 기대할 수 있다. When the rinsing liquid according to the third invention contains an acid as a specific compound, the effect of improving the plasma resistance of the sealing layer and the effect of improving the removability at the time of removing the sealing layer on the exposed surface of the wiring Can be expected.

또한, 제 3 발명에 따른 린스액은, 산이 아닌 특정 화합물과, 산을, 각각 함유하고 있어도 좋다. Further, the rinsing liquid according to the third invention may contain a specific compound other than an acid and an acid, respectively.

또한, 제 3 발명에 따른 린스액은, 상기 제거성 향상의 효과를 보다 효과적으로 발휘하는 관점에서, 25℃에서의 pH가 6 이하인 것이 바람직하다. The rinsing liquid according to the third invention preferably has a pH at 25 DEG C of 6 or less from the viewpoint of more effectively exhibiting the above-described removability.

부위 A로서는 특별히 한정되지 않지만, 예컨대, 공액계를 갖는 작용기, 지환 구조, 금속 원자가 바람직하고, 구체적으로는, 방향환 구조, 지환 구조, 망간 원자, 규소 원자 등을 들 수 있다. The moiety A is not particularly limited, and for example, a functional group having a conjugated system, an alicyclic structure, and a metal atom are preferable, and specific examples include an aromatic ring structure, an alicyclic structure, a manganese atom, and a silicon atom.

특정 화합물의 형태로서는, 1분자 내에, 부위 A로서, 벤젠환, 바이페닐 골격, 나프탈렌 골격, 벤조페논 골격, 다이페닐에터 골격, 및 바이사이클로 골격으로 이루어지는 군으로부터 선택되는 적어도 하나를 갖는 것이 바람직하다. As the form of the specific compound, it is preferable that at least one member selected from the group consisting of a benzene ring, a biphenyl skeleton, a naphthalene skeleton, a benzophenone skeleton, a diphenyl ether skeleton, and a bicyclo Do.

바이사이클로 골격은, 포화 바이사이클로 골격이어도 불포화 바이사이클로 골격이어도 좋다. The bicyclo skeleton may be a saturated bicyclo skeleton or an unsaturated bicyclo skeleton.

또한, 부위 A로서 망간 원자를 갖는 특정 화합물로서는, 비스아세트산 망간(II)을 들 수 있다. Specific examples of the specific compound having a manganese atom as the site A include manganese bis (II) acetate.

또한, 부위 A로서 규소 원자를 갖는 특정 화합물로서는, 알콕시실레인 화합물(예컨대, 비스트라이에톡시실릴에테인, 다이메틸다이에톡시실레인 등), 다이실릴 화합물(예컨대, 헥사메틸다이실록세인 등) 등을 들 수 있다. 알콕시실레인 화합물 및 다이실릴 화합물로서는, 국제 공개 제2009/123104호 팜플렛이나 국제 공개 제2010/137711호 팜플렛에 기재된, 알콕시실레인 화합물 및 다이실릴 화합물을 이용할 수도 있다. Specific examples of the compound having a silicon atom as the site A include alkoxysilane compounds (e.g., bistriethoxysilylethane, dimethyldiethoxysilane, etc.), disilyl compounds (e.g., hexamethyldisiloxane and the like) And the like. As the alkoxysilane compound and the diacyl compound, an alkoxysilane compound and a disilyl compound described in WO 2009/123104 and International Publication WO 2010/137711 can be used.

상기 부위 B로서는, 카복실기를 들 수 있다. 예컨대, 시일층이, 1급 아미노기 및 2급 아미노기(이미노기) 중 적어도 한쪽을 포함하는 폴리머(예컨대 폴리에틸렌이민)를 포함하는 경우에는, 카복실기가, 이 폴리머 중의 1급 아미노기 및 2급 아미노기(이미노기) 중 적어도 한쪽과 반응하여, 아마이드 결합이나 이미드 결합이 형성된다. Examples of the site B include a carboxyl group. For example, when the seal layer contains a polymer (e.g., polyethyleneimine) containing at least one of a primary amino group and a secondary amino group (imino group), it is preferable that the carboxyl group is a primary amino group and a secondary amino group Anion), and an amide bond or an imide bond is formed.

이것에 의해, 시일층의 플라즈마 내성이 보다 향상된다. This further improves the plasma resistance of the seal layer.

특정 화합물에 있어서, 상기 부위 B의 1분자 내에서의 수는, 1개 이상이 바람직하고, 2개 이상이 보다 바람직하고, 3개 이상이 더 바람직하고, 4개 이상이 특히 바람직하다. In the specific compound, the number of the sites B in one molecule is preferably one or more, more preferably two or more, more preferably three or more, and particularly preferably four or more.

이 수의 상한에는 특별히 제한은 없지만, 이 수는, 예컨대, 6개 이하로 할 수 있다. There is no particular limitation on the upper limit of this number, but this number may be, for example, 6 or less.

다음으로, 시일층의 플라즈마 내성을 향상시킨다고 하는 관점에서 본 바람직한 특정 화합물을 예시한다. Next, specific preferred compounds exemplified from the viewpoint of improving the plasma resistance of the seal layer are exemplified.

산인 특정 화합물로서, 구체적으로는, 전술한 모노카복실산, 다이카복실산, 트라이카복실산, 옥시모노카복실산, 옥시다이카복실산, 옥시트라이카복실산, 아미노카복실산, 유기산을 들 수 있다. Specific examples of the acid-specific compound include the above-mentioned monocarboxylic acid, dicarboxylic acid, tricarboxylic acid, oximonocarboxylic acid, oxydicarboxylic acid, oxytricarboxylic acid, aminocarboxylic acid and organic acid.

산인 특정 화합물로서, 더 바람직하게는, 나프탈렌 테트라카복실산(예컨대, 나프탈렌-2,3,6,7-테트라카복실산, 나프탈렌-1,4,5,8-테트라카복실산), 바이페닐테트라카복실산(예컨대, 3,3',4,4'-바이페닐테트라카복실산), 벤조페논 테트라카복실산(예컨대, 3,3',4,4'-벤조페논테트라카복실산), 벤젠 헥사카복실산, 피로멜리트산, 트라이멜리트산(즉, 1,2,4-벤젠트라이카복실산), 다이페닐 에터 테트라카복실산(3,3',4,4'-다이페닐 에터 테트라카복실산), 페닐렌 다이아세트산(예컨대, 메타페닐렌 다이아세트산, 오쏘페닐렌 다이아세트산), 바이사이클로[2.2.2]옥트-7-엔-2,3,5,6-테트라카복실산, 에틸렌다이아민 테트라아세트산, 시트르산, meso-뷰테인-1,2,3,4-테트라카복실산, 폴리아크릴산 등의 다가 카복실산, 바르비투르산이다. As the acid-specific compound, more preferably, naphthalene tetracarboxylic acid (e.g., naphthalene-2,3,6,7-tetracarboxylic acid, naphthalene-1,4,5,8-tetracarboxylic acid), biphenyltetracarboxylic acid 3,3 ', 4,4'-biphenyltetracarboxylic acid), benzophenone tetracarboxylic acid (e.g., 3,3', 4,4'-benzophenonetetracarboxylic acid), benzene hexacarboxylic acid, pyromellitic acid, trimellitic acid (E.g., 1,2,4-benzene tricarboxylic acid), diphenyl ether tetracarboxylic acid (3,3 ', 4,4'-diphenyl ether tetracarboxylic acid), phenylene diacetic acid (such as metaphenylene diacetic acid, Octophenylene diacetic acid), bicyclo [2.2.2] oct-7-ene-2,3,5,6-tetracarboxylic acid, ethylenediaminetetraacetic acid, citric acid, meso-butane- 4-tetracarboxylic acid, polyacrylic acid and the like, and barbituric acid.

폴리아크릴산의 중량 평균 분자량으로서는, 1000∼800000이 바람직하고, 1000∼600000이 보다 바람직하고, 1000∼200000이 더 바람직하고, 5000∼80000이 더 바람직하고, 10000∼50000이 더 바람직하고, 20000∼30000인 것이 특히 바람직하다. 폴리아크릴산의 중량 평균 분자량은, 시일층에 포함되는 폴리머의 중량 평균 분자량과 마찬가지로 하여 측정된다. The weight average molecular weight of the polyacrylic acid is preferably from 1,000 to 800,000, more preferably from 1,000 to 600,000, still more preferably from 1,000 to 200,000, still more preferably from 5,000 to 80,000, even more preferably from 10,000 to 50,000, Is particularly preferable. The weight average molecular weight of the polyacrylic acid is measured in the same manner as the weight average molecular weight of the polymer contained in the seal layer.

또한, 산이 아닌 특정 화합물로서, 오쏘프탈 알데하이드, 테레프탈 알데하이드, 비스아세트산 망간(II), 벤조트라이아졸을 들 수 있다. Specific compounds which are not acid include orthophthalaldehyde, terephthalaldehyde, manganese bis (II) acetate and benzotriazole.

전술한 것 중에서도, 산인 특정 화합물이 바람직하고, 그 중에서도 다가 카복실산이 보다 바람직하고, 나프탈렌 테트라카복실산, 바이페닐테트라카복실산, 벤조페논 테트라카복실산, 벤젠 헥사카복실산, 피로멜리트산이 특히 바람직하다. Among them, acid-specific compounds are preferable, among which polyvalent carboxylic acids are more preferable, and naphthalenetetracarboxylic acid, biphenyltetracarboxylic acid, benzophenonetetracarboxylic acid, benzenehexacarboxylic acid and pyromellitic acid are particularly preferable.

또한, 특정 화합물로서는, 1분자 내에, 상기 부위 B로서 카복실기를 2개 이상 갖고, 또한 이웃하는 2개의 탄소 원자의 각각에 카복실기가 결합한 구조, 또는 3개 나열된 탄소 원자 중의 양단의 탄소 원자의 각각에 카복실기가 결합한 구조를 갖는 화합물인 것도 바람직하다. Specific examples of the specific compound include a structure in which two or more carboxyl groups are contained in one molecule as the site B and a carboxyl group is bonded to each of two neighboring carbon atoms or a structure in which each of carbon atoms at both ends in three carbon atoms It is also preferable that the compound is a compound having a structure in which a carboxyl group is bonded.

이것에 의해, 특히, 시일층이 1급 아미노기 및 2급 아미노기(이미노기) 중 적어도 한쪽을 포함하는 폴리머(예컨대 폴리에틸렌이민)를 포함하는 경우에 있어서, 특정 화합물 중의 카복실기와 상기 폴리머 중의 1급 아미노기 및 2급 아미노기(이미노기) 중 적어도 한쪽의 반응에 의해, 이미드 결합이 보다 효과적으로 형성된다. 그 결과, 시일층의 플라즈마 내성이 보다 향상된다. Thus, in the case where the seal layer contains a polymer (e.g., polyethyleneimine) containing at least one of a primary amino group and a secondary amino group (imino group), it is preferable that the ratio of the carboxyl group in the specific compound to the primary amino group And imino groups are more effectively formed by the reaction of at least one of a primary amino group and a secondary amino group (imino group). As a result, the plasma resistance of the seal layer is further improved.

이 경우의 특정 화합물은, 상기 부위 A를 갖고 있어도 좋고, 상기 부위 A를 갖고 있지 않아도 좋다. The specific compound in this case may have the above-mentioned site A, or may not have the above site A.

여기서, 이웃하는 2개의 탄소 원자의 각각에 카복실기가 결합한 구조로서는, 예컨대, 시트르산의 구조나, 벤젠환의 오쏘 위치에 카복실기가 결합한 구조, 나프탈렌환의 2위치 및 3위치(또는 6위치 및 7위치)에 카복실기가 결합한 구조 등을 들 수 있다. Examples of the structure in which a carboxyl group is bonded to each of two neighboring carbon atoms include a structure having citric acid structure, a structure in which a carboxyl group is bonded to an ortho position of a benzene ring, a structure in which a carboxyl group is bonded to a 2 position and a 3 position (or 6 position and 7 position) A structure in which a carboxyl group is bonded, and the like.

또한, 3개 나열된 탄소 원자 중의 양단의 탄소 원자의 각각에 카복실기가 결합한 구조로서는, 예컨대, 나프탈렌환의 1위치 및 8위치(또는 4위치 및 5위치)에 카복실기가 결합한 구조 등을 들 수 있다Examples of a structure in which a carboxyl group is bonded to each of the carbon atoms at both terminals of the three carbon atoms is a structure in which a carboxyl group is bonded to the 1-position and 8-position (or 4-position and 5-position) of the naphthalene ring

이 경우의 특정 화합물로서는, 3,3',4,4'-다이페닐 에터 테트라카복실산, 3,3',4,4'-바이페닐테트라카복실산, 3,3',4,4'-벤조페논테트라카복실산, 나프탈렌-2,3,6,7-테트라카복실산, 나프탈렌-1,4,5,8-테트라카복실산, 벤젠 헥사카복실산, 피로멜리트산, 트라이멜리트산, 바이사이클로[2.2.2]옥트-7-엔-2,3,5,6-테트라카복실산, meso-뷰테인-1,2,3,4-테트라카복실산, 시트르산이 특히 바람직하다. Specific compounds in this case include 3,3 ', 4,4'-diphenyl ether tetracarboxylic acid, 3,3', 4,4'-biphenyl tetracarboxylic acid, 3,3 ', 4,4'-benzophenone Tetracarboxylic acid, naphthalene-2,3,6,7-tetracarboxylic acid, naphthalene-1,4,5,8-tetracarboxylic acid, benzene hexacarboxylic acid, pyromellitic acid, trimellitic acid, bicyclo [2.2.2] 7-ene-2,3,5,6-tetracarboxylic acid, meso-butane-1,2,3,4-tetracarboxylic acid, and citric acid are particularly preferred.

특정 화합물은, 상기 부위 A 및 상기 부위 B를 모두 갖고, 상기 부위 A가 방향환 구조, 지환 구조, 망간 원자 및 규소 원자로 이루어지는 군으로부터 선택되는 적어도 하나이며, 상기 부위 B가 카복실기인 것도 바람직하다. It is also preferable that the specific compound has both of the above-mentioned site A and the above-mentioned site B, said site A is at least one selected from the group consisting of an aromatic ring structure, an alicyclic structure, a manganese atom and a silicon atom, and said site B is a carboxyl group.

이 경우의 특정 화합물로서는, 3,3',4,4'-다이페닐 에터 테트라카복실산, 3,3',4,4'-바이페닐테트라카복실산, 3,3',4,4'-벤조페논테트라카복실산, 나프탈렌-2,3,6,7-테트라카복실산, 나프탈렌-1,4,5,8-테트라카복실산, 벤젠 헥사카복실산, 피로멜리트산, 트라이멜리트산, 바이사이클로[2.2.2]옥트-7-엔-2,3,5,6-테트라카복실산, 메타페닐렌 다이아세트산이 특히 바람직하다. Specific compounds in this case include 3,3 ', 4,4'-diphenyl ether tetracarboxylic acid, 3,3', 4,4'-biphenyl tetracarboxylic acid, 3,3 ', 4,4'-benzophenone Tetracarboxylic acid, naphthalene-2,3,6,7-tetracarboxylic acid, naphthalene-1,4,5,8-tetracarboxylic acid, benzene hexacarboxylic acid, pyromellitic acid, trimellitic acid, bicyclo [2.2.2] 7-ene-2,3,5,6-tetracarboxylic acid, and metaphenylene diacetic acid are particularly preferable.

전술한 제 3 발명에 따른 린스액은, 시일층에 플라즈마 내성을 부여하는 관점에서는, 오목부 이외의 부분에 설치된 시일층이나, 구리를 포함하는 배선이 노출되어 있지 않는 반도체 기판에 설치된 시일층에 대하여 사용할 수도 있다. The rinsing liquid according to the third aspect of the present invention can be applied to a sealing layer provided on a portion other than a recess or a sealing layer provided on a semiconductor substrate on which a wiring including copper is not exposed from the viewpoint of imparting plasma resistance to the sealing layer .

한편, 상기 플라즈마로서는, 예컨대, 수소 가스, 헬륨 가스, 아르곤 가스, 질소 가스, 암모니아 가스 등으로부터 생성된 플라즈마를 들 수 있다. 상기 플라즈마를 발생시키는 조건에는 특별히 한정은 없지만, 상기 오목부의 적어도 측면에 퇴적되어 있는, 시일 기능에 대한 기여가 큰 폴리머층(시일층)을 지나치게 제거하지 않는 정도의 조건이 바람직하다. 이와 같은 조건의 예로서, 예컨대 전체압 20∼200mTorr, 가스 유량 20∼100sccm, 캐쏘드 전극 직경 5∼15cm, 방전 전력 20∼200W, 처리 시간(방전 시간) 10∼60초라는 조건을 예시할 수 있다. On the other hand, examples of the plasma include plasma generated from hydrogen gas, helium gas, argon gas, nitrogen gas, ammonia gas, and the like. The condition for generating the plasma is not particularly limited, but it is preferable that the condition is such that the polymer layer (seal layer), which is deposited on at least the side surface of the concave portion and has a large contribution to the sealing function, is not excessively removed. Examples of such conditions include conditions under which the total pressure is 20 to 200 mTorr, the gas flow rate is 20 to 100 sccm, the cathode electrode diameter is 5 to 15 cm, the discharge power is 20 to 200 W, and the treatment time (discharge time) have.

상기 린스액(제 3 발명에 따른 린스액을 포함한다. 이하 동일.)에 포함되는 경우가 있는, 전술한 용매, 산, 환원제, 이온성 화합물, 특정 화합물 등의 양에는 특별히 제한은 없지만, 예컨대, 상기 린스액의 pH와 이온 강도가 전술한 바람직한 범위가 되도록 적절히 조정할 수 있다. The amount of the solvent, acid, reducing agent, ionic compound, specific compound, etc., which may be contained in the rinsing liquid (including the rinsing liquid according to the third aspect of the present invention, hereinafter the same), is not particularly limited, , And the pH and ionic strength of the rinsing liquid may be properly adjusted as described above.

또한, 상기 린스액은, 예컨대, 전술한 용매, 산, 환원제, 이온성 화합물, 특정 화합물 등을 혼합함으로써 조제할 수 있지만, 반도체 회로에 대한 오염을 막기 위해서, 클린 룸 등 청정한 환경 하에서 제작하거나, 린스액을 제작한 후, 정제나 여과 등에 의해 반도체 회로에 대한 오염 성분을 제거하는 것이 바람직하다. The rinsing liquid may be prepared by mixing the above-mentioned solvent, acid, reducing agent, ionic compound, specific compound, etc. In order to prevent contamination of the semiconductor circuit, the rinsing liquid may be prepared in a clean environment such as a clean room, It is preferable to remove the contamination component to the semiconductor circuit by purification, filtration, or the like after manufacturing the rinse solution.

전술한 제거 공정과 조합함으로써, 본 공정에서는, 상기 린스액에 의해, 배선 상에 형성된 여분의 시일층을, 층간 절연층을 시일하고 있는 유효한 시일층을 유지하면서, 신속히 제거 세정(린스)할 수 있다. 게다가, 전술한 바와 같이, 배선 재료의 산화물을 제거할 수도 있고, 그것에 의해 배선 재료와 저유전율 재료나 배선 재료끼리의 박리를 억제할 수 있다. In combination with the above-described removing step, in this step, the rinsing liquid can quickly remove and rinse (maintain) the extra sealing layer formed on the wiring while maintaining the effective sealing layer sealing the interlayer insulating layer have. In addition, as described above, the oxide of the wiring material can be removed, whereby the peeling of the wiring material and the low dielectric constant material and the wiring material can be suppressed.

또한, 본 공정에서의 세정은, 비산화성 분위기 하에서 행하는 것도 바람직하다. 세정을 비산화성 분위기 하에서 행하는 것에 의해, 린스하기 전에 존재한 배선 표면의 산화구리가 린스액으로 제거된 후, 다시 배선 표면의 구리가 산화되어 산화구리가 되고 이 산화구리를 린스액이 또 용해(제거)한다고 하는 반복에 의해, 구리 배선이 과잉으로 제거되는 것을 막을 수 있다. 비산화성 분위기 하로 하기 위해서는, 예컨대, 환원 분위기 가스를 사용하면 된다. The cleaning in this step is also preferably performed in a non-oxidizing atmosphere. The cleaning is performed in a non-oxidizing atmosphere so that the copper oxide on the surface of the wiring existing before the rinsing is removed by the rinsing liquid and then the copper on the wiring surface is oxidized to become copper oxide and the copper oxide is further dissolved The copper wiring can be prevented from being excessively removed. In order to set the non-oxidizing atmosphere, for example, a reducing atmosphere gas may be used.

본 공정에서의 세정은, 통상 이용되는 방법으로 행할 수 있고, 그 방법에는 특별히 제한은 없다. The cleaning in this step can be carried out by a commonly used method, and the method is not particularly limited.

세정 시간은 특별히 한정은 없지만, 예컨대 0.1∼60분으로 할 수 있고, 0.1∼10분이 더 바람직하다. The cleaning time is not particularly limited, but may be, for example, 0.1 to 60 minutes, more preferably 0.1 to 10 minutes.

<그 밖의 공정><Other Processes>

제 1 발명에 따른 반도체 장치의 제조 방법은, 그 밖의 공정으로서, 필요에 따라 배선 형성 공정이나 배리어층 형성 공정 등의 통상 행해지는 공정을 추가로 포함하고 있어도 좋다. The method for manufacturing a semiconductor device according to the first invention may further include, as other steps, a step that is usually performed, such as a wiring forming step or a barrier layer forming step, if necessary.

배선 형성 공정으로서는, 예컨대, 이미 기술한 제거 공정 후, 오목부에 배선을 형성하는 공정을 들 수 있다. Examples of the wiring forming step include a step of forming a wiring in the concave portion after the already-described removing step.

배선 형성 공정은, 공지된 프로세스 조건에 따라서 행할 수 있다. 예컨대, 메탈 CVD법, 스퍼터링법 또는 전해 도금법에 의해 구리 배선을 형성하고, CMP에 의해 막을 평활화한다. 이어서 그 막의 표면에 캡막을 형성한다. 추가로 필요하면 하드 마스크를 형성하고, 상기의 공정을 반복함으로써 다층화할 수 있다. The wiring forming step can be performed according to known process conditions. For example, a copper wiring is formed by a metal CVD method, a sputtering method, or an electrolytic plating method, and the film is smoothed by CMP. Subsequently, a cap film is formed on the surface of the film. If necessary, a hard mask may be formed, and the above process may be repeated to form a multilayer structure.

또, 제 1 발명에 따른 반도체 장치의 제조 방법은, 배선 형성 공정 전에 배리어층(구리 배리어층) 형성 공정을 추가로 마련할 수 있다. 배리어층을 형성함으로써 층간 절연층으로의 금속 성분의 확산을 보다 효과적으로 억제할 수 있다. In the method of manufacturing a semiconductor device according to the first invention, a step of forming a barrier layer (copper barrier layer) may be further provided before the wiring forming step. By forming the barrier layer, diffusion of the metal component into the interlayer insulating layer can be more effectively suppressed.

상기 배리어층 형성 공정은, 통상 이용되는 프로세스 조건에 따라서 행할 수 있고, 예컨대, 이미 기술한 제거 공정 후(제거 공정 후, 이미 기술한 세정 공정을 갖는 경우에는 해당 세정 공정 후)에, 예컨대 기상 성장법(CVD)에 의해, 타이타늄 화합물(질화타이타늄 등), 탄탈럼 화합물(질화탄탈럼 등), 루테늄 화합물, 망간 화합물, 코발트 화합물(CoW 등), 텅스텐 화합물 등으로 이루어지는 배리어층을 형성할 수 있다. The barrier layer forming step may be performed in accordance with a commonly used process condition. For example, the barrier layer forming step may be performed after the removing step (after the removing step, after the cleaning step described above, A barrier layer composed of a titanium compound (such as titanium nitride), a tantalum compound (such as a tantalum nitride), a ruthenium compound, a manganese compound, a cobalt compound (CoW or the like), or a tungsten compound can be formed by CVD .

또, 제 1 발명에 따른 반도체 장치의 제조 방법은, 상기 세정 공정 후(상기 제거 공정 전 또는 후)에, 반도체 기판 상에 남는 상기 린스액을 추가로 세정하는 후(後)린스 공정을 포함해도 좋다. 후린스 공정은, 통상 이용되는 방법으로 행할 수 있고, 특별히 한정되지 않지만, 구체적으로는 일본 특허공개 2008-47831호 공보에 기재되어 있는 바와 같은 후린스 방법으로 세정할 수 있다. 또한 후린스 공정에 이용되는 린스액(이하, 후린스액이라 함)은, 상기 린스액을 용해나 분해함으로써 제거할 수 있는 것이면, 특별히 한정되지 않지만, 구체적으로는 알코올과 같은 극성을 갖는 유기 용매나 물, 상기 극성을 갖는 유기 용매와 물의 혼합물, 분해성을 갖는 질산, 황산 등의 산이나 오존을 포함하는 용매를 이용할 수 있다. The method for manufacturing a semiconductor device according to the first invention may further include a rinsing step after the rinsing liquid remaining on the semiconductor substrate is further cleaned after the cleaning step (before or after the removing step) good. The furring process can be carried out by a commonly used method, and is not particularly limited, but specifically, it can be cleaned by a furring method as disclosed in JP-A-2008-47831. The rinsing liquid (hereinafter, referred to as a rinsing liquid) used in the fur rinsing step is not particularly limited as long as it can be removed by dissolving or decomposing the rinsing liquid. Specifically, it is preferably an organic solvent having polarity such as alcohol Or a mixture of water and an organic solvent having the above polarity, a decompositionally-decomposing nitric acid, or a solvent containing an acid such as sulfuric acid or ozone.

다음으로, 전술한 제 3 발명에 따른 린스액의 용도에 대하여 추가로 설명한다.Next, the use of the rinsing liquid according to the third invention described above will be further described.

제 3 발명에 따른 린스액은, 반도체용 시일층의 플라즈마 내성 향상용의 린스액으로서 적합하다. The rinsing liquid according to the third invention is suitable as a rinsing liquid for improving the plasma resistance of the semiconductor sealing layer.

예컨대, 제 3 발명에 따른 린스액은, 제 1 발명에 따른 반도체 장치의 제조 방법이 상기 세정 공정을 갖는 경우에 있어서의 해당 세정 공정에 이용하는 린스액으로서 적합하다. For example, the rinsing liquid according to the third invention is suitable as a rinsing liquid used in the cleaning step in the case where the manufacturing method of the semiconductor device according to the first invention has the cleaning step.

그러나, 제 3 발명에 따른 린스액은, 제 1 발명에 따른 반도체 장치의 제조 방법 이외에도, 층간 절연층을 구비한 반도체 장치의 해당 층간 절연층의 표면에 형성된 반도체용 시일층의 플라즈마 내성을 향상시키는 용도 일반에 이용할 수 있다. However, the rinsing liquid according to the third invention can be used for improving the plasma resistance of the semiconductor sealing layer formed on the surface of the interlayer insulating layer of the semiconductor device having the interlayer insulating layer, in addition to the method for manufacturing the semiconductor device according to the first invention It is available for general use.

예컨대, 제 3 발명에 따른 린스액은, 층간 절연층을 구비한 반도체 기판의 해당 층간 절연층의 표면에 형성된, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머에서 유래하는 반도체용 시일층의 플라즈마 내성을 향상시키기 위한 린스액으로서도 적합하며, 보다 구체적으로는, 이하의, 플라즈마 공정을 갖는 반도체 장치의 제조 방법의 세정 공정에 이용하는 린스액으로서도 적합하다. For example, the rinsing liquid according to the third invention is a rinsing liquid according to the third invention, which is formed on the surface of a corresponding interlayer insulating layer of a semiconductor substrate having an interlayer insulating layer, and which has a cationic functional group and has a weight average molecular weight of 2000 to 1000000 And more specifically, it is also suitable as a rinsing liquid used in a cleaning process of the following manufacturing method of a semiconductor device having a plasma process.

즉, 플라즈마 공정을 갖는 반도체 장치의 제조 방법은, (오목부가 설치되어 있어도 좋은) 층간 절연층을 구비한 반도체 기판의 해당 층간 절연층의 표면에, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머를 함유하고 나트륨 및 칼륨의 함유량이 각각 원소 기준으로 10질량ppb 이하인 반도체용 시일 조성물을 부여하여, 상기 층간 절연층의 표면에 반도체용 시일층을 형성하는 시일 조성물 부여 공정과, 형성된 반도체용 시일층을 린스액으로 세정하는 세정 공정과, 상기 세정 공정 후의 상기 반도체 기판의 상기 반도체용 시일층이 형성된 측의 면을 플라즈마에 노출시키는 플라즈마 공정을 갖는 제조 방법이다. That is, a manufacturing method of a semiconductor device having a plasma process is characterized in that a surface of a corresponding interlayer insulating layer of a semiconductor substrate having an interlayer insulating layer (which may have a concave portion) has a cationic functional group and a weight average molecular weight of 2000 to 1000000 A sealing composition providing step of forming a sealing layer for a semiconductor on the surface of the interlayer insulating layer by applying a seal composition for semiconductor having a phosphorus-containing polymer and containing sodium and potassium in an amount of 10 mass ppb or less on an element basis, A cleaning step of cleaning the sealing layer with a rinsing liquid and a plasma process in which the surface of the semiconductor substrate after the cleaning process on the side on which the semiconductor sealing layer is formed is exposed to the plasma.

이 제조 방법에 있어서, 층간 절연층에 오목부가 설치되어 있는 경우, 반도체용 시일층은, 층간 절연층의 오목부의 벽면, 및 층간 절연층의 오목부 이외의 부분(평평한 부분) 중 적어도 한쪽에 설치할 수 있다. In this manufacturing method, when the concave portion is provided in the interlayer insulating layer, the semiconductor sealing layer is provided on at least one of the wall surface of the concave portion of the interlayer insulating layer and the portion (flat portion) other than the concave portion of the interlayer insulating layer .

여기서, 반도체용 시일층이 층간 절연층의 오목부의 벽면 및 오목부 이외의 부분(평평한 부분)에 설치되어 있는 경우, 세정 공정의 조작 및 플라즈마 공정의 조작은, 오목부의 벽면에 설치된 시일층에 대하여 실시되어도 좋고, 오목부 이외의 부분(평평한 부분)에 설치된 반도체용 시일층에 대하여 실시되어도 좋다. Here, when the semiconductor sealing layer is provided on a portion (flat portion) other than the wall surface and the concave portion of the concave portion of the interlayer insulating layer, the operation of the cleaning process and the operation of the plasma process are performed with respect to the sealing layer provided on the wall surface of the concave portion Or may be performed on a semiconductor sealing layer provided on a portion (flat portion) other than the concave portion.

또한, 이 제조 방법에 있어서, 반도체용 시일 조성물이 부여되는 반도체 기판에는, 구리를 포함하는 배선이나 반도체 회로(트랜지스터) 등이 설치되어 있어도 좋다. Further, in this manufacturing method, a semiconductor substrate to which a sealing composition for a semiconductor is applied may be provided with a wiring or a semiconductor circuit (transistor) including copper.

상기 플라즈마 공정에서의 플라즈마로서는, 예컨대, 수소 가스, 헬륨 가스, 질소 가스, 암모니아 가스 등으로부터 생성된 플라즈마를 들 수 있다. 상기 플라즈마 공정의 구체적인 형태로서는, 상기 반도체용 시일층이 형성된 반도체 기판을 플라즈마에 의해서 클리닝하는 플라즈마 클리닝 공정이나, 상기 반도체용 시일층이 형성된 반도체 기판에 플라즈마 CVD법에 의해서 층을 형성하는 플라즈마 CVD 공정을 들 수 있다. Examples of the plasma in the plasma process include plasma generated from hydrogen gas, helium gas, nitrogen gas, ammonia gas and the like. As a specific example of the plasma process, a plasma cleaning process for cleaning the semiconductor substrate on which the semiconductor sealing layer is formed by plasma, a plasma CVD process for forming a layer on the semiconductor substrate on which the semiconductor sealing layer is formed by the plasma CVD process .

상기 플라즈마에 노출시키는 조건에는 특별히 한정은 없지만, 상기 오목부의 적어도 측면에 퇴적되어 있는, 시일 기능에 대한 기여가 큰 폴리머층(시일층)을 지나치게 제거하지 않는 정도의 조건으로 하는 것이 바람직하다. 이와 같은 조건의 예로서, 예컨대, 전체압 20∼200mTorr, 가스 유량 20∼100sccm, 캐쏘드 전극 직경 5∼15cm, 방전 전력 20∼200W, 처리 시간(방전 시간) 10∼60초라는 조건을 예시할 수 있다. The conditions for exposing to the plasma are not particularly limited, but it is preferable that the condition is such that the polymer layer (seal layer), which is deposited on at least the side surface of the recess, and which contributes a great deal to the sealing function is not excessively removed. Examples of such conditions include a total pressure of 20 to 200 mTorr, a gas flow rate of 20 to 100 sccm, a cathode electrode diameter of 5 to 15 cm, a discharge power of 20 to 200 W, and a treatment time (discharge time) of 10 to 60 seconds .

상기 플라즈마 공정을 갖는 반도체 장치의 제조 방법에 있어서, 시일 조성물 부여 공정 및 세정 공정의 바람직한 범위는, 제 1 발명에 따른 반도체 장치의 제조 방법에 있어서의 시일 조성물 부여 공정 및 세정 공정의 바람직한 범위와 마찬가지이다. In the method of manufacturing a semiconductor device having the plasma process, the preferable range of the seal composition application step and the cleaning step is the same as the preferable range of the seal composition application step and the cleaning step in the method of manufacturing the semiconductor device according to the first invention to be.

상기 플라즈마 공정을 갖는 반도체 장치의 제조 방법은, 시일 조성물 부여 공정과 세정 공정 사이에 전술한 제거 공정을 마련해도 좋다. In the method of manufacturing a semiconductor device having the plasma process, the above-described removal process may be provided between the seal composition application process and the cleaning process.

한편, 상기 플라즈마 공정을 갖는 반도체 장치의 제조 방법에 있어서, 세정 공정과 플라즈마 공정 사이에 전술한 제거 공정을 마련한 형태는, 제 1 발명에 따른 반도체 장치의 제조 방법의 범위에 포함된다. On the other hand, in the method of manufacturing a semiconductor device having the plasma process, the above-described removal process between the cleaning process and the plasma process is included in the manufacturing method of the semiconductor device according to the first invention.

상기 플라즈마 공정을 갖는 반도체 장치의 제조 방법의 바람직한 형태는, 세정 공정과 플라즈마 공정 사이에 전술한 제거 공정이 마련되지 않는 것, 및 층간 절연막에 오목부가 설치되어 있는 형태(예컨대, 층간 절연층의 오목부의 저면에 구리를 포함하는 배선이 노출되어 있는 형태)로는 한정되지 않는 것 이외는, 제 1 발명에 따른 반도체 장치의 제조 방법의 바람직한 형태와 마찬가지이다. A preferable mode of the method for manufacturing a semiconductor device having the plasma process is that the above-described removal process is not provided between the cleaning process and the plasma process, and that the interlayer insulating film is provided with a recess (for example, Except that the wiring including the copper is exposed on the bottom surface of the substrate) is not limited to the configuration of the semiconductor device according to the first aspect of the present invention.

플라즈마 공정을 갖는 반도체 장치의 제조 방법의 보다 구체적 형태로서는, 예컨대, 오목부가 설치된 층간 절연층과, 상기 오목부의 저면의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 구리를 포함하는 배선을 구비한 반도체 기판의 적어도 상기 오목부의 저면 및 측면에, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머를 함유하고 나트륨 및 칼륨의 함유량이 각각 원소 기준으로 10질량ppb 이하인 반도체용 시일 조성물을 부여하여, 적어도 상기 오목부의 저면 및 측면에 반도체용 시일층을 형성하는 시일 조성물 부여 공정과, 형성된 반도체용 시일층을 린스액으로 세정하는 세정 공정과, 상기 세정 공정 후의 상기 반도체 기판의 상기 반도체용 시일층이 형성된 측의 면을 플라즈마에 노출시키는 플라즈마 공정을 갖는 형태를 들 수 있다. As a more specific form of the manufacturing method of a semiconductor device having a plasma process, for example, there is a method of manufacturing a semiconductor device including a wiring including an interlayer insulating layer provided with a concave portion and copper including at least a part of the surface of which is exposed on at least a part of the bottom surface of the concave portion A sealant composition for semiconductor containing a polymer having a cationic functional group and a weight average molecular weight of 2000 to 1000000 and having a content of sodium and potassium of 10 mass ppb or less on an element basis is provided on at least a bottom surface and a side surface of at least the concave portion of the semiconductor substrate A sealing composition forming step of forming a sealing layer for a semiconductor on at least a bottom surface and a side surface of the concave portion; a cleaning step of cleaning the formed semiconductor sealing layer with a rinsing liquid; Having a plasma process for exposing the surface of the substrate .

≪린스액≫«Rinse liquid»

<제 2 발명에 따른 린스액><Rinse solution according to the second invention>

제 2 발명에 따른 린스액은, 이미 기술한 제 1 발명에 따른 반도체 장치의 제조 방법에 있어서의 상기 시일 조성물 부여 공정에서 형성된 반도체용 시일층의 적어도 일부의 제거에 이용되고, 25℃에서의 pH가 6 이하인, 린스액이다. The rinsing liquid according to the second invention is used for removing at least a part of the semiconductor sealing layer formed in the sealing composition application step in the method of manufacturing a semiconductor device according to the first aspect of the present invention described above, Is 6 or less.

제 2 발명에 따른 린스액에 의하면, 배선의 노출면 상의 반도체용 시일층을 효과적으로 제거할 수 있다. According to the rinsing liquid according to the second invention, the semiconductor sealing layer on the exposed surface of the wiring can be effectively removed.

제 2 발명에 따른 린스액은, 상기 시일 조성물 부여 공정의 후이면서 상기 제거 공정 전에, 적어도 상기 오목부의 측면 및 저면을 린스액으로 세정하는 세정 공정에서의, 해당 린스액으로서 이용되는 것인 것이 바람직하다. The rinsing liquid according to the second invention is preferably used as the rinsing liquid in the cleaning step for cleaning at least the side surfaces and the bottom surface of the concave portion with the rinsing liquid after the seal composition applying step and before the removing step Do.

제 2 발명에 따른 린스액의 특히 바람직한 형태에 대해서는, 이미 기술한 제 1 발명에 있어서의 세정 공정의 항에서 설명한 대로이다. A particularly preferable form of the rinsing liquid according to the second invention is as described in the section of the cleaning process in the first invention described above.

제 2 발명에 따른 린스액의 용매로서는, 전술한 극성 용매가 바람직하다. As the solvent of the rinsing liquid according to the second invention, the aforementioned polar solvent is preferable.

<제 3 발명에 따른 린스액><Rinse solution according to the third invention>

제 3 발명에 따른 린스액은, 전술한 바와 같이, 상기 특정 화합물을 적어도 1종 포함하는 린스액이다. The rinsing liquid according to the third invention is a rinsing liquid containing at least one specific compound as described above.

제 3 발명에 따른 린스액에 의하면, 반도체용 시일층의 플라즈마 내성을 향상시킬 수 있다. According to the rinsing liquid according to the third invention, the plasma resistance of the semiconductor sealing layer can be improved.

또한, 제 3 발명에 따른 린스액의 25℃에서의 pH를 6 이하로 하는 것에 의해, 제 2 발명에 따른 린스액과 마찬가지로, 상기 배선의 노출면 상의 반도체용 시일층을 효과적으로 제거할 수 있다. Also, by setting the pH of the rinse solution according to the third invention at 25 DEG C to 6 or less, the semiconductor sealing layer on the exposed surface of the wiring can be effectively removed like the rinse solution according to the second invention.

제 3 발명에 따른 린스액은, 층간 절연층을 구비한 반도체 기판의 해당 층간 절연층의 표면에 형성된, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머에서 유래하는 반도체용 시일층용의 린스액인 것이 바람직하다. The rinsing liquid according to the third invention is a rinse liquid for a semiconductor sealing layer derived from a polymer having a cationic functional group and a weight average molecular weight of 2000 to 10000, which is formed on a surface of a corresponding interlayer insulating layer of a semiconductor substrate having an interlayer insulating layer Liquid.

제 3 발명에 따른 린스액의 보다 바람직한 범위에 대해서는, 이미 기술한 제 1 발명에 있어서의 세정 공정의 항에서 설명한 대로이다. A more preferable range of the rinsing liquid according to the third invention is as described in the section of the cleaning process in the first invention described above.

제 3 발명에 따른 린스액의 용매로서는, 전술한 극성 용매가 바람직하다. As the solvent of the rinse liquid according to the third invention, the aforementioned polar solvent is preferable.

≪반도체 장치≫«Semiconductor device»

<제 4 발명에 따른 반도체 장치><Semiconductor device according to the fourth invention>

제 4 발명에 따른 반도체 장치는, 반도체 기판 상에, 층간 절연층과, 구리를 포함하는 제 1 배선과, 상기 층간 절연층과 상기 제 1 배선 사이에 존재하는, 양이온성 작용기를 갖는 중량 평균 분자량 2000∼1000000의 폴리머를 포함하는 반도체용 시일층과, 상기 제 1 배선과 전기적으로 접속되고 구리를 포함하는 제 2 배선을 구비하고, 상기 제 1 배선과 상기 제 2 배선의 접속부에서의 상기 반도체용 시일층의 두께가 5nm 이하이다. A semiconductor device according to a fourth aspect of the present invention is a semiconductor device comprising: a semiconductor substrate having on a semiconductor substrate an interlayer insulating layer, a first wiring including copper, and a second wiring interposed between the interlayer insulating layer and the first wiring, And a second wiring which is electrically connected to the first wiring and includes copper, wherein the second wiring includes a semiconductor sealing layer containing a polymer of 2000 to 1000000, The thickness of the seal layer is 5 nm or less.

제 4 발명에 따른 반도체 장치의 바람직한 형태는, 반도체 기판 상에, 오목부가 설치된 층간 절연층과, 상기 오목부에 설치된 구리를 포함하는 제 1 배선과, 적어도 상기 층간 절연층의 오목부의 측면과 상기 제 1 배선 사이에 존재하는 상기 반도체용 시일층과, 상면이 상기 오목부의 저면의 적어도 일부를 구성함과 함께, 해당 상면에서 상기 제 1 배선과 전기적으로 접속되어 있는, 구리를 포함하는 제 2 배선을 구비하고, 상기 제 1 배선과 상기 제 2 배선의 접속부에서의 상기 반도체용 시일층의 두께가 5nm 이하인 형태이다. A preferred embodiment of the semiconductor device according to the fourth aspect of the present invention is a semiconductor device comprising: a semiconductor substrate; an interlayer insulating layer provided with a concave portion; a first wiring including copper provided on the concave portion; And a second wiring including copper, which is electrically connected to the first wiring on the upper surface, and the second wiring including copper, the upper surface of which forms at least a part of the bottom surface of the concave portion, And a thickness of the semiconductor sealing layer at a connection portion between the first wiring and the second wiring is 5 nm or less.

제 4 발명에 있어서, 「제 1 배선」은, 층간 절연층의 오목부에 설치되는 배선을 가리킨다. In the fourth invention, the &quot; first wiring &quot; indicates a wiring provided in the concave portion of the interlayer insulating layer.

또한, 「제 2 배선」이란, 제 1 배선에 대하여 하층측(반도체 기판에 가까운 측)에 설치되는 배선이며, 또한 그의 상면에서 제 1 배선과 전기적으로 접속되는 배선이다. The &quot; second wiring &quot; is a wiring provided on the lower layer side (the side closer to the semiconductor substrate) with respect to the first wiring and also a wiring electrically connected to the first wiring on the upper surface thereof.

제 4 발명에 따른 반도체 장치에 있어서, 층간 절연층, 폴리머 등의 각 요소의 바람직한 범위는, 상기 제 1 발명에 따른 반도체 장치의 제조 방법에서 설명한 각 요소의 바람직한 범위와 마찬가지이다. In the semiconductor device according to the fourth aspect of the present invention, preferable ranges of the respective elements such as the interlayer insulating layer, the polymer and the like are the same as the preferable ranges of the respective elements described in the semiconductor device manufacturing method according to the first invention.

다음으로, 제 4 발명에 따른 반도체 장치의 일례에 대하여, 도면을 참조하면서 설명하지만, 제 4 발명은 이하의 일례에 한정되는 것은 아니다. Next, an example of the semiconductor device according to the fourth invention will be described with reference to the drawings, but the fourth invention is not limited to the following examples.

도 4는 제 4 발명에 따른 반도체 장치의 일례에 따른 반도체 장치(200)의 단면을 모식적으로 나타내는 개략 단면도이다. 4 is a schematic cross-sectional view schematically showing a cross section of a semiconductor device 200 according to an example of the semiconductor device according to the fourth invention.

도 4에 나타내는 바와 같이, 반도체 장치(200)는, 반도체 기판(10) 상에, 오목부가 설치된 제 1 층간 절연층(14)과, 제 1 층간 절연층(14)의 하층측에 배치된 제 2 층간 절연층(12)으로 이루어지는 층간 절연층을 구비하고 있다. 반도체 장치(200)는, 추가로, 상기 제 2 층간 절연층(12)에 매설된 구리를 포함하는 제 2 배선(50)과, 상기 오목부에 매설된, 구리를 포함하는 제 1 배선(40)을 구비하고 있다. 반도체 장치(200)는, 추가로 적어도 제 1 층간 절연층(14)의 오목부의 측면과 제 1 배선(40) 사이에 설치된 시일층(30)을 구비하고 있다. 4, the semiconductor device 200 includes a first interlayer insulating layer 14 provided with a concave portion and a second interlayer insulating layer 14 disposed on the lower layer side of the first interlayer insulating layer 14, And an interlayer insulating layer composed of a two-layer insulating layer 12. The semiconductor device 200 further includes a second wiring 50 including copper buried in the second interlayer insulating layer 12 and a first wiring 40 including copper embedded in the concave portion . The semiconductor device 200 further includes at least a sealing layer 30 provided between the side surface of the concave portion of the first interlayer insulating layer 14 and the first wiring 40.

제 1 배선(40)과 제 2 배선(50)은 전기적으로 접속되어 있고, 이 접속부에는 시일층(30)이 존재하지 않고 있다. The first wiring 40 and the second wiring 50 are electrically connected to each other, and the sealing layer 30 is not present at the connecting portion.

이러한 반도체 장치(200)는, 전술한 반도체 장치(100)(도 3)의 오목부(16)에 제 1 배선(40)이 매설된 구성의 반도체 장치이다. The semiconductor device 200 is a semiconductor device in which the first wiring 40 is buried in the concave portion 16 of the semiconductor device 100 (FIG. 3) described above.

반도체 장치(200)에 있어서의 반도체 기판(10), 제 1 층간 절연층(14), 제 2 층간 절연층(12), 제 2 배선(50), 시일층(30)의 구성은, 각각, 반도체 장치(100)에 있어서의 반도체 기판(10), 제 1 층간 절연층(14), 제 2 층간 절연층(12), 배선(20), 시일층(30)의 구성과 동일하다. 반도체 장치(200)의 변형예도, 반도체 장치(100)의 변형예와 마찬가지이다. The constitution of the semiconductor substrate 10, the first interlayer insulating layer 14, the second interlayer insulating layer 12, the second interconnection 50, and the seal layer 30 in the semiconductor device 200 are, The first interlayer insulating layer 14, the second interlayer insulating layer 12, the wiring 20 and the sealing layer 30 in the semiconductor device 100 are the same as those of the semiconductor substrate 10, the first interlayer insulating layer 14, the second interlayer insulating layer 12, The modified example of the semiconductor device 200 is also the same as the modified example of the semiconductor device 100. [

또한, 반도체 장치(200)에서는, 제 1 층간 절연층(14)의 오목부의 측면과 제 1 배선(40) 사이 이외의 부분(즉, 제 1 층간 절연층(14) 상)에도 시일층(30)이 존재하고 있지만, 이 제 1 층간 절연층(14) 상의 시일층(30)은, 존재하고 있지 않아도 좋다. 예컨대, 이 제 1 층간 절연층(14) 상의 시일층(30)은, 제 1 배선(40)을 형성할 때의 평탄화 처리(예컨대 CMP)에 의해 제거되어 있어도 좋다. In the semiconductor device 200, the sealing layer 30 (not shown) is formed also on the side surface of the concave portion of the first interlayer insulating layer 14 and the portion other than the portion between the first wiring 40 (i.e., on the first interlayer insulating layer 14) However, the seal layer 30 on the first interlayer insulating layer 14 may not be present. For example, the seal layer 30 on the first interlayer insulating layer 14 may be removed by a planarization process (for example, CMP) when forming the first wiring 40. [

제 4 발명에 따른 반도체 장치에서는, 상기 층간 절연층과 상기 제 1 배선 사이(예컨대 층간 절연층에 설치된 오목부의 측면과 제 1 배선의 측면 사이)에 상기 반도체 시일층이 존재하고 있으면 되고, 상기 층간 절연층(예컨대 오목부의 측면)과 상기 반도체 시일층 사이나, 상기 반도체 시일층과 상기 제 1 배선(예컨대 제 1 배선의 측면) 사이에, 배리어층 등의 다른 층이 존재하고 있어도 좋다. In the semiconductor device according to the fourth invention, the semiconductor sealing layer may be present between the interlayer insulating layer and the first wiring (for example, between the side surface of the concave portion provided in the interlayer insulating layer and the side surface of the first wiring) Another layer such as a barrier layer may be present between the insulating layer (for example, the side surface of the concave portion) and the semiconductor sealing layer or between the semiconductor sealing layer and the first wiring (for example, the side surface of the first wiring).

또한, 상기 제 1 배선과 상기 제 2 배선은 전기적으로 접속되어 있으면 되고, 직접 접속되어 있어도 좋고, 도전성을 갖는 다른 층을 개재해서 접속되어 있어도 좋다. In addition, the first wiring and the second wiring need only be electrically connected, may be directly connected, or may be connected via another layer having conductivity.

상기 제 1 배선과 상기 제 2 배선의 접속부에서의 상기 반도체용 시일층의 두께가 5nm 이하인 것은, 해당 접속부에, 실질적으로 상기 반도체용 시일층이 존재하지 않는 것을 의미한다. 이에 의해, 상기 제 1 배선과 상기 제 2 배선 사이의 접속 저항의 상승이 억제된다. The thickness of the semiconductor sealing layer at the connection between the first wiring and the second wiring is 5 nm or less means that the semiconductor sealing layer does not substantially exist at the connecting portion. As a result, an increase in the connection resistance between the first wiring and the second wiring is suppressed.

상기 접속부에서의 상기 반도체용 시일층의 두께는, 예컨대, 전계 방출형 투과형 전자 현미경(FE-TEM)에 의해서 측정된다. The thickness of the semiconductor sealing layer at the connection portion is measured by, for example, a field emission type transmission electron microscope (FE-TEM).

상기 접속부에서의 상기 반도체용 시일층의 두께는, 3nm 이하가 바람직하고, 2nm 이하가 보다 바람직하고, 1nm 이하가 특히 바람직하고, 0nm(즉, 상기 접속부에 상기 반도체용 시일층이 존재하지 않는 것)가 가장 바람직하다. The thickness of the semiconductor sealing layer in the connecting portion is preferably 3 nm or less, more preferably 2 nm or less, particularly preferably 1 nm or less, and preferably 0 nm (i.e., the semiconductor sealing layer ) Is most preferable.

한편, 제 4 발명에 따른 반도체 장치는, 상기 층간 절연층과 상기 제 1 배선 사이에, 층간 절연층에 대한 시일성이 우수한 폴리머층(시일층)이 존재하고 있기 때문에, 층간 절연층 중으로의 제 1 배선의 재료의 확산이 억제된다. On the other hand, in the semiconductor device according to the fourth invention, since the polymer layer (seal layer) having excellent sealing property against the interlayer insulating layer exists between the interlayer insulating layer and the first wiring, Diffusion of the material of one wiring is suppressed.

제 4 발명에 따른 반도체 장치는, 이미 기술한 반도체용 시일 조성물 부여 공정 및 제거 공정(및 필요에 따라 마련되는 세정 공정)을 갖는 제 1 발명에 따른 반도체 장치의 제조 방법에 의해서 적합하게 제작된다. The semiconductor device according to the fourth invention is suitably manufactured by the manufacturing method of the semiconductor device according to the first invention having the already described sealing composition applying step for the semiconductor and the removing step (and cleaning step if necessary).

또한, 제 4 발명에 따른 반도체 장치는, 공지된 반도체 장치의 제조 방법으로는 제작할 수 없고, 상기 제 1 발명에 따른 반도체 장치의 제조 방법에 의해서 비로소 제작되는 것이다. Further, the semiconductor device according to the fourth invention can not be manufactured by a known semiconductor device manufacturing method, but is manufactured only by the semiconductor device manufacturing method according to the first invention.

<제 5 발명에 따른 반도체 장치><Semiconductor device according to the fifth invention>

제 5 발명에 따른 반도체 장치는, 반도체 기판 상에, 층간 절연층과, 구리를 포함하는 제 1 배선과, 상기 층간 절연층과 상기 제 1 배선 사이에 존재하는, 양이온성 작용기를 갖는 중량 평균 분자량 2000∼1000000의 폴리머를 포함하는 반도체용 시일층을 구비하고, 상기 반도체용 시일층이, 이미드 결합 및 아마이드 결합으로 이루어지는 군으로부터 선택되는 적어도 하나, 및 방향환 구조, 망간 원자 및 규소 원자로 이루어지는 군으로부터 선택되는 적어도 하나를 포함하는, 반도체 장치이다. A semiconductor device according to a fifth aspect of the present invention is a semiconductor device according to the fifth aspect of the present invention, comprising: a semiconductor substrate having on a semiconductor substrate an interlayer insulating layer, a first interconnection including copper and a second interconnection interposed between the interlayer insulating layer and the first interconnection, And a semiconductor sealing layer containing a polymer of 2000 to 1000000, wherein the semiconductor sealing layer is at least one selected from the group consisting of imide bonds and amide bonds, and at least one selected from the group consisting of aromatic ring structures, manganese atoms and silicon atoms And at least one selected from the group consisting of:

제 5 발명에 따른 반도체 장치에 의하면, 반도체용 시일층의 플라즈마 내성이 보다 향상된다. According to the semiconductor device of the fifth invention, the plasma resistance of the semiconductor sealing layer is further improved.

제 5 발명에 따른 반도체 장치에 있어서, 층간 절연층, 폴리머 등의 각 요소의 바람직한 범위는, 상기 제 1 발명에 따른 반도체 장치의 제조 방법에서 설명한 각 요소의 바람직한 범위와 마찬가지이다. In the semiconductor device according to the fifth aspect of the present invention, preferable ranges of the respective elements such as the interlayer insulating layer, the polymer, and the like are the same as the preferable ranges of the respective elements described in the semiconductor device manufacturing method according to the first invention.

제 5 발명에 따른 반도체 장치는, 제 3 발명에 따른 린스액을 이용하여 적합하게 제작된다. The semiconductor device according to the fifth invention is suitably manufactured using the rinsing liquid according to the third invention.

또, 제 5 발명에 따른 반도체 장치는, 공지된 반도체 장치의 제조 방법으로는 제작할 수 없고, 제 3 발명에 따른 린스액을 이용하는 것에 의해서 비로소 제작되는 것이다. The semiconductor device according to the fifth invention can not be manufactured by a known semiconductor device manufacturing method but can be manufactured only by using the rinse solution according to the third invention.

제 3 발명에 따른 린스액을 이용한 반도체 장치의 제조 방법으로서, 구체적으로는, (오목부가 설치되어 있어도 좋은) 층간 절연층을 구비한 반도체 기판의 해당 층간 절연층 상에, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머를 함유하고 나트륨 및 칼륨의 함유량이 각각 원소 기준으로 10질량ppb 이하인 반도체용 시일 조성물을 부여하여, 상기 층간 절연층 상에 반도체용 시일층을 형성하는 시일 조성물 부여 공정과, 형성된 반도체용 시일층을 제 3 발명에 따른 린스액으로 세정하는 세정 공정과, 세정된 반도체용 시일층의 적어도 일부에 구리를 포함하는 제 1 배선을 형성하는 배선 형성 공정을 갖는 제조 방법(이하, 「제 6 발명에 따른 반도체 장치의 제조 방법」이라고도 한다)이 적합하다. A method of manufacturing a semiconductor device using a rinsing liquid according to a third aspect of the present invention is a method of manufacturing a semiconductor device using a rinsing liquid according to a third aspect of the present invention, Providing a sealing composition for semiconductor containing a polymer having an average molecular weight of 2000 to 1000000 and containing sodium and potassium in an amount of 10 mass ppb or less on an element basis to form a sealing layer for a semiconductor on the interlayer insulating layer A cleaning step of cleaning the formed semiconductor sealing layer with a rinsing solution according to the third invention and a wiring forming step of forming a first wiring including copper in at least a part of the cleaned semiconductor sealing layer Hereinafter also referred to as a &quot; method for manufacturing a semiconductor device according to the sixth invention &quot;) is suitable.

제 6 발명에 따른 반도체 장치의 제조 방법에 있어서, 시일 조성물 부여 공정, 세정 공정, 및 배선 형성 공정의 바람직한 범위는, 각각, 제 1 발명에 따른 반도체 장치의 제조 방법에 있어서의 시일 조성물 부여 공정, 세정 공정, 및 배선 형성 공정의 바람직한 범위와 마찬가지이다. In the method for manufacturing a semiconductor device according to the sixth aspect of the present invention, the preferable ranges of the seal composition application step, the cleaning step and the wiring formation step are the seal composition application step in the method for manufacturing a semiconductor device according to the first invention, The cleaning process, and the wiring forming process.

상기 제 6 발명에 따른 반도체 장치의 제조 방법은, 세정 공정과 배선 형성 공정 사이에 전술한 제거 공정을 마련해도 좋다. In the method of manufacturing a semiconductor device according to the sixth aspect of the present invention, the removing step may be provided between the cleaning step and the wiring forming step.

또한, 상기 제 6 발명에 따른 반도체 장치의 제조 방법은, 세정 공정 이후(제거 공정이 마련되는 경우에는, 바람직하게는 제거 공정 이후)에, 전술한 플라즈마 공정이 마련되어 있어도 좋다. In the method of manufacturing a semiconductor device according to the sixth invention, the above-described plasma process may be provided after the cleaning process (if a removal process is provided, preferably after the removal process).

한편, 제 6 발명에 따른 반도체 장치의 제조 방법에 있어서, 세정 공정과 배선 형성 공정 사이에 전술한 제거 공정을 마련한 형태는, 제 1 발명에 따른 반도체 장치의 제조 방법의 범위에 포함된다. On the other hand, in the method for manufacturing a semiconductor device according to the sixth aspect of the present invention, the above-described removal step provided between the cleaning step and the wiring formation step is included in the manufacturing method of the semiconductor device according to the first invention.

제 6 발명에 따른 반도체 장치의 제조 방법의 바람직한 형태는, 층간 절연막에 오목부가 설치되어 있는 형태(예컨대, 층간 절연층의 오목부의 저면에 구리를 포함하는 배선이 노출되어 있는 형태)에 한정되지 않는 것 이외는, 제 1 발명에 따른 반도체 장치의 제조 방법의 바람직한 형태와 마찬가지이다. A preferred form of the method for manufacturing a semiconductor device according to the sixth invention is not limited to the form in which the concave portion is provided in the interlayer insulating film (for example, the wiring including copper is exposed on the bottom surface of the concave portion of the interlayer insulating layer) , The same as the preferred embodiment of the method for manufacturing a semiconductor device according to the first invention.

실시예Example

이하, 본 발명을 실시예에 의해 구체적으로 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다. Hereinafter, the present invention will be described concretely with reference to Examples, but the present invention is not limited to these Examples.

본 실시예에서 이용한 각 성분의 상세는 이하와 같다. Details of each component used in this embodiment are as follows.

-알콕시실레인 화합물-- alkoxysilane compounds -

비스트라이에톡시실릴에테인(Gelest제, (C2H5O)3SiCH2CH2Si(OC2H5)3)을 증류 정제한 것이다. (C 2 H 5 O) 3 SiCH 2 CH 2 Si (OC 2 H 5 ) 3 ) was distilled and purified.

다이메틸다이에톡시실레인(야마나카세미컨덕터사(Yamanaka Semiconductor Ltd.)제, 전자 공업 그레이드, ((CH3)2Si(OC2H5)2)). (G Yamanaka Semiconductor (Yamanaka Semiconductor Ltd.) agents, electronic industry grade, ((CH 3) 2 Si (OC 2 H 5) 2)) in dimethyl diethoxy silane.

-계면활성제--Surfactants-

폴리옥시에틸렌(20) 스테아릴 에터(시그마케미컬사(Sigma Chemical Company)제, 상품명: Brij78, C18H37O(CH2CH2O)20H)를, 전자 공업용 에탄올에 용해시킨 후, 이온 교환 폴리머를 이용하여 10질량ppb 이하까지 탈금속 처리를 실시한 것이다. Polyoxyethylene (20) stearyl ether: After (Sigma Chemical Co. (Sigma Chemical Company), trade name: Brij78, C 18 H 37 O (CH 2 CH 2 O) 20 H), dissolved in the electronics industry, ethanol, ion And subjected to a demetallization treatment to 10 parts by mass ppb or less using an exchange polymer.

-다이실릴 화합물-- Dissylic compound -

헥사메틸다이실록세인(알드리치(Aldrich)제, ((CH3)3Si)2O)을 증류 정제한 것이다. ((CH 3 ) 3 Si) 2 O) produced by Aldrich was distilled and purified.

-물--water-

탈금속 처리된 저항치 18MΩ 이상의 순수. Degassed metal with a resistance value of 18MΩ or higher.

-유기 용매-- Organic solvent -

에탄올(와코쥰야쿠(Wako Pure Chemical Industries)제, 전자 공업 그레이드, C2H5OH). Ethanol (manufactured by Wako Pure Chemical Industries, electronic grade, C 2 H 5 OH).

1-프로필 알코올(간토화학(Kanto Chemical)제, 전자 공업 그레이드, CH3CH2CH2OH). 1-propyl alcohol (manufactured by Kanto Chemical, electronic grade, CH 3 CH 2 CH 2 OH).

2-뷰틸알코올(간토화학제, 전자 공업 그레이드, CH3(C2H5)CHOH). 2-butyl alcohol (manufactured by KANTO CHEMICAL CO., LTD., Electronic grade, CH 3 (C 2 H 5 ) CHOH).

〔실시예 1〕[Example 1]

≪층간 절연층(low-k막) 부착 실리콘 웨이퍼의 제작≫<< Fabrication of silicon wafer with interlayer insulating layer (low-k film) >>

<전구체 용액의 조제><Preparation of Precursor Solution>

77.4g의 비스트라이에톡시실릴에테인과 70.9g의 에탄올을 실온 하에서 혼합 교반한 후, 1mol/L의 질산 80mL를 첨가하고, 50℃에서 1시간 교반했다. 다음으로, 20.9g의 폴리옥시에틸렌(20) 스테아릴 에터를 280g의 에탄올로 용해시킨 용액을 적하 혼합했다. 혼합 후, 30℃에서 4시간 교반했다. 얻어진 용액을 25℃, 30hPa의 감압 하에 105g이 될 때까지 농축했다. 농축 후, 1-프로필 알코올과 2-뷰틸 알코올을 체적으로 2:1로 혼합한 용액을 첨가하여, 전구체 용액 1800g을 얻었다. 77.4 g of bistriethoxysilylethane and 70.9 g of ethanol were mixed and stirred at room temperature, 80 mL of 1 mol / L nitric acid was added, and the mixture was stirred at 50 DEG C for 1 hour. Next, a solution prepared by dissolving 20.9 g of polyoxyethylene (20) stearyl ether in 280 g of ethanol was added dropwise. After mixing, the mixture was stirred at 30 DEG C for 4 hours. The resulting solution was concentrated under reduced pressure of 30 hPa at 25 DEG C to 105 g. After concentration, a solution of 1-propyl alcohol and 2-butyl alcohol in a volume ratio of 2: 1 was added to obtain 1800 g of a precursor solution.

<다공질 실리카 형성용 조성물의 조제>&Lt; Preparation of composition for forming porous silica &

전구체 용액 472g에, 다이메틸다이에톡시실레인 3.4g 및 헥사메틸다이실록세인 1.8g을 첨가하고, 25℃에서 1시간 교반하여, 다공질 실리카 형성용 조성물을 얻었다. 이 때의 다이메틸다이에톡시실레인, 헥사메틸다이실록세인의 첨가량은, 비스트라이에톡시실릴에테인에 대하여 각각 10몰%, 5몰%였다. 3.4 g of dimethyldiethoxysilane and 1.8 g of hexamethyldisiloxane were added to 472 g of the precursor solution and stirred at 25 DEG C for 1 hour to obtain a composition for forming porous silica. The addition amount of dimethyldiethoxysilane and hexamethyldisiloxane was 10 mol% and 5 mol%, respectively, with respect to bistriethoxysilylethane.

<층간 절연층의 형성>&Lt; Formation of Interlayer Insulating Layer >

상기 다공질 실리카 형성용 조성물 1.0mL를 실리콘 웨이퍼 표면 상에 적하하고, 2000rpm으로 60초간 회전시켜, 실리콘 웨이퍼 표면에 도포한 후, 질소 분위기 하, 150℃에서 1분간, 이어서 350℃에서 10분간 가열 처리했다. 그 후, 172nm 엑시머 램프를 장비한 챔버 내에서 350℃까지 열처리하여, 압력 1Pa에서 출력 14mW/cm2에 의해, 자외선을 10분간 조사하는 것에 의해, 층간 절연층(다공질 실리카막)을 얻었다. 1.0 mL of the composition for forming a porous silica was dropped on the surface of the silicon wafer and rotated at 2000 rpm for 60 seconds to be coated on the surface of the silicon wafer and then subjected to heat treatment at 150 캜 for 1 minute and then at 350 캜 for 10 minutes did. Then, 172nm by thermal treatment in a chamber equipped with an excimer lamp to 350 ℃, by the output 14mW / cm 2 at a pressure of 1Pa, by ultraviolet light inquiring for 10 minutes, to obtain an interlayer insulating layer (porous silica film).

이상에 의해, 상기 층간 절연층(이하, 「low-k막」 또는 「low-k」라고 하는 경우가 있다) 부착 실리콘 웨이퍼를 얻었다. Thus, a silicon wafer with the interlayer insulating layer (hereinafter sometimes referred to as "low-k film" or "low-k film") was obtained.

얻어진 층간 절연층의 포어 반경은 1.6nm였다. The resulting pore radius of the interlayer insulating layer was 1.6 nm.

또한, 얻어진 층간 절연층의 비유전율 k는 2.5였다. The relative dielectric constant k of the obtained interlayer insulating layer was 2.5.

또한, 얻어진 층간 절연층의 탄성률은 8.8GPa이었다. The elastic modulus of the obtained interlayer insulating layer was 8.8 GPa.

상기 포어 반경은, 톨루엔의 탈리 등온선으로부터 계산에 의해 구했다. 여기서, 톨루엔 탈리 등온선 측정은, 후술하는 시일성 평가와 마찬가지의 수법에 의해, SEMILAB사제 광학식 포로시미터(PS-1200)를 이용하여 행했다. 포어 반경의 계산은, M. R. Baklanov, K. P. Mogilnikov, V. G. Polovinkin, and F. N. Dultsey, Journal of Vacuum Science and Technology B (2000) 18, 1385-1391에 기재된 수법에 따라서, 켈빈(Kelvin)식을 이용하여 행했다. The pore radius was calculated from the desorption isotherm of toluene. Here, the measurement of the toluene-elimination isotherm was carried out using an optical porosimeter (PS-1200) manufactured by SEMILAB by the same method as the evaluation of the sealability to be described later. The calculation of the pore radius was performed using the Kelvin equation according to the method described in M. R. Baklanov, K. P. Mogilnikov, V. G. Polovinkin, and F. N. Dultsey, Journal of Vacuum Science and Technology B (2000) 18, 1385-1391.

또한, 비유전율은, 수은 프로브 장치(SSM5130)를 이용하여, 25℃, 상대 습도 30%의 분위기 하, 주파수 1MHz에서 통상적 방법에 의해 비유전율을 측정했다. The relative dielectric constant was measured using a mercury probe apparatus (SSM5130) at a frequency of 1 MHz in an atmosphere at 25 DEG C and a relative humidity of 30% by a conventional method.

또한, 탄성률은, 나노인덴테이터(Hysitron사, Triboscope)에 의해, 막 두께의 1/10 이하의 압입 깊이로 통상적 방법에 의해 탄성률을 측정했다. The modulus of elasticity was measured by a nanoindentator (Hysitron, Triboscope) at an indentation depth of 1/10 or less of the film thickness by a conventional method.

≪반도체용 시일 조성물의 조제≫&Lt; Preparation of seal composition for semiconductor &

이하와 같이 하여 고분기 폴리에틸렌이민 1(고분기화된 폴리에틸렌이민)을 합성하고, 이어서, 얻어진 고분기 폴리에틸렌이민 1을 포함하는 반도체용 시일 조성물을 조제했다. 상세를 이하에 설명한다. Highly branched polyethylene imine 1 (highly branched polyethyleneimine) was synthesized in the following manner, and then a sealing composition for semiconductor containing the obtained hyperbranched polyethyleneimine 1 was prepared. Details will be described below.

<고분기 폴리에틸렌이민 1의 합성>&Lt; Synthesis of high branching polyethyleneimine 1 >

(변성 폴리에틸렌이민 1의 합성)(Synthesis of Modified Polyethyleneimine 1)

하기 반응 스킴 1에 따라서, 폴리에틸렌이민을 출발 물질로 하여, 변성 폴리에틸렌이민 1을 합성했다. 한편, 하기 반응 스킴 1 및 반응 스킴 2에 있어서의 폴리머 구조는 모식적으로 나타낸 구조이며, 3급 질소 원자 및 2급 질소 원자의 배치나, 후술하는 Boc화 아미노에틸기에 의해 치환되는 2급 질소 원자의 비율에 대해서는, 합성 조건에 따라 여러 가지로 변화되는 것이다. According to the following reaction scheme 1, modified polyethyleneimine 1 was synthesized using polyethyleneimine as a starting material. On the other hand, the polymer structure in the following Reaction Scheme 1 and Reaction Scheme 2 has a structure schematically shown, and is a structure in which a tertiary nitrogen atom and a secondary nitrogen atom are arranged, and a secondary nitrogen atom substituted by a Boc aminoethyl group Is varied in various ways depending on the synthesis conditions.

Figure pct00001
Figure pct00001

상기 반응 스킴 1의 상세한 조작은 이하와 같다. The detailed operation of the reaction scheme 1 is as follows.

MP-Biomedicals사제 폴리에틸렌이민(50% 수용액) 61.06g을 아이소프로판올 319mL 중에 용해시키고, N-t-뷰톡시카보닐(본 실시예에 있어서, t-뷰톡시카보닐기를 「Boc」라고도 한다) 아지리딘 102g(710mmol)을 가하고, 3시간 가열 환류를 행하여, 폴리에틸렌이민에 Boc화 아미노에틸기가 도입된 구조의 변성 폴리에틸렌이민 1을 얻었다. 박층 크로마토그래피(TLC)로 원료의 N-Boc 아지리딘이 없어진 것을 확인하고, 소량 샘플링하여 1H-NMR로 구조를 확인했다. 1H-NMR로부터, 폴리에틸렌이민에 대한 Boc화 아미노에틸기의 도입률은 95%로 산출되었다. 61.06 g of polyethyleneimine (50% aqueous solution) manufactured by MP-Biomedicals was dissolved in 319 mL of isopropanol and 102 g of Nt-butoxycarbonyl (t-butoxycarbonyl group in this embodiment also referred to as "Boc") aziridine (710 mmol) was added and refluxed for 3 hours to obtain modified polyethyleneimine 1 having a structure in which a Boc-aminoethyl group was introduced into polyethyleneimine. It was confirmed by thin layer chromatography (TLC) that the N-Boc aziridine of the raw material was eliminated, and a small amount of the sample was sampled and the structure was confirmed by 1 H-NMR. From 1 H-NMR, the introduction rate of the Boc-aminoethyl group to the polyethyleneimine was calculated to be 95%.

∼변성 폴리에틸렌이민 1의 NMR 측정결과∼~ NMR measurement results of denatured polyethyleneimine 1 ~

1H-NMR(CD3OD); δ3.3-3.0(br.s, 2), 2.8-2.5(Br.s, 6.2), 1.45(s, 9) 1 H-NMR (CD 3 OD ); ? 3.3-3.0 (br.s, 2), 2.8-2.5 (Br.s, 6.2), 1.45 (s, 9)

(고분기 폴리에틸렌이민 1의 합성)(Synthesis of Highly branched polyethyleneimine 1)

상기 변성 폴리에틸렌이민 1을 출발 물질로 하여, 하기 반응 스킴 2에 따라서 고분기 폴리에틸렌이민 1을 합성했다. Using the modified polyethyleneimine 1 as a starting material, high branching polyethyleneimine 1 was synthesized according to the following reaction scheme 2.

Figure pct00002
Figure pct00002

상기 반응 스킴 2의 상세한 조작은 이하와 같다. Details of the reaction scheme 2 are as follows.

상기 변성 폴리에틸렌이민 1의 아이소프로판올 용액에 12N 염산 124mL를 천천히 가했다. 얻어진 용액을, 가스의 발생에 주의하면서 50℃에서 4시간 가열 교반했다. 가스의 발생과 함께, 반응계 내에 검(gum) 형상의 반응물이 생성되었다. 가스의 발생이 종료된 후에 냉각하고, 냉각 후, 이 검 형상의 반응물로부터 분리한 용매를 제거하고, 메탄올 184mL로 3회 세정했다. 세정 후의 반응물을 물에 용해시키고, 음이온 교환 고분자로 염소 이온을 제거하여, 고분기 폴리에틸렌이민 1을 58g 함유하는 수용액을 얻었다. To the isopropanol solution of the modified polyethylene imine 1, 124 mL of 12N hydrochloric acid was slowly added. The obtained solution was heated and stirred at 50 占 폚 for 4 hours while paying attention to generation of gas. With the generation of gas, a gum-shaped reaction product was produced in the reaction system. After the generation of the gas was terminated, the reaction product was cooled. After cooling, the solvent separated from the gum reaction product was removed and washed three times with 184 mL of methanol. The washed reaction product was dissolved in water and the chlorine ion was removed with an anion exchange polymer to obtain an aqueous solution containing 58 g of high branched polyethyleneimine 1.

∼고분기 폴리에틸렌이민 1의 NMR 측정 결과∼~ NMR measurement results of branched polyethyleneimine 1 ~

1H-NMR(D2O); δ2.8-2.4(br.m) 1 H-NMR (D 2 O ); [delta] 2.8-2.4 (br.m)

13C-NMR(D2O); δ(적분비) 57.2(1.0), 54.1(0.38), 52.2(2.26), 51.6(0.27), 48.5(0.07), 46.7(0.37), 40.8(0.19), 38.8(1.06). 13 C-NMR (D 2 O ); δ (integral ratios) 57.2 (1.0), 54.1 (0.38), 52.2 (2.26), 51.6 (0.27), 48.5 (0.07), 46.7 (0.37), 40.8 (0.19), 38.8 (1.06).

상기 고분기 폴리에틸렌이민 1에 대하여, 중량 평균 분자량, 분자량 분포, 양이온성 작용기(1급 질소 원자, 2급 질소 원자, 3급 질소 원자, 및 4급 질소 원자) 당량, 1급 질소 원자의 양(mol%), 2급 질소 원자의 양(mol%), 3급 질소 원자의 양(mol%), 4급 질소 원자의 양(mol%), 분기도(%)를 각각 측정했다. The amount of the high branching polyethyleneimine 1 is determined by the weight average molecular weight, the molecular weight distribution, the cationic functional groups (primary nitrogen atom, secondary nitrogen atom, tertiary nitrogen atom, and quaternary nitrogen atom) mol%), the amount of secondary nitrogen atoms (mol%), the amount of tertiary nitrogen atoms (mol%), the amount of quaternary nitrogen atoms (mol%), and the degree of branching (%).

그 결과, 중량 평균 분자량은 40575, 분자량 분포는 17.47, 양이온성 작용기 당량은 43, 1급 질소 원자의 양은 46mol%, 2급 질소 원자의 양은 11mol%, 3급 질소 원자의 양은 43mol%, 4급 질소 원자의 양은 0mol%, 분기도는 80%였다. As a result, the weight average molecular weight was 40575, the molecular weight distribution was 17.47, the cationic functional equivalent was 43, the amount of primary nitrogen atoms was 46 mol%, the amount of secondary nitrogen atoms was 11 mol%, the amount of tertiary nitrogen atoms was 43 mol% The amount of nitrogen atoms was 0 mol% and the degree of branching was 80%.

여기서, 양이온성 작용기 당량은, 양이온성 작용기 1개에 대한 분자량의 값이며, 폴리머 구조로부터 산출할 수 있다. Here, the cationic functional group equivalent is a value of the molecular weight with respect to one cationic functional group, and can be calculated from the polymer structure.

또한, 1급 질소 원자의 양(mol%), 2급 질소 원자의 양(mol%), 3급 질소 원자의 양(mol%), 4급 질소 원자의 양(mol%), 및 분기도(%)는, 폴리머 샘플(고분기 폴리에틸렌이민 1)을 중수에 용해시키고, 얻어진 용액에 대하여, 브루커(Bruker)제 AVANCE 500형 핵자기 공명 장치로 싱글 펄스 역(逆)게이트부(付) 디커플링법에 의해, 80℃에서 13C-NMR을 측정한 결과로부터, 각각의 탄소 원자가 몇 급의 아민(질소 원자)에 결합되어 있는지를 해석하여, 그 적분치를 바탕으로 산출했다. 귀속에 대해서는, European Polymer Journal, 1973, Vol. 9, pp. 559 등에 기재가 있다. The amount (mol%) of primary nitrogen atoms, the amount of secondary nitrogen atoms (mol%), the amount of tertiary nitrogen atoms (mol%), the amount of quaternary nitrogen atoms (mol% %) Was obtained by dissolving a polymer sample (high branching polyethyleneimine 1) in deuterated water and applying a single pulse reverse gate decoupling to the obtained solution with a Bruker AVANCE 500 type nuclear magnetic resonance apparatus The results of 13 C-NMR measurement at 80 占 폚 according to the method described above were used to analyze whether each carbon atom is bonded to several classes of amine (nitrogen atom), and calculated based on the integrated value. Regarding attribution, European Polymer Journal, 1973, Vol. 9, pp. 559 and the like.

중량 평균 분자량과 분자량 분포는, 분석 장치 Shodex GPC-101을 사용하여 컬럼 Asahipak GF-7M HQ를 이용하여 측정하고, 폴리에틸렌 글리콜을 표준품으로 하여 산출했다. 또한 전개 용매는 아세트산 농도 0.5mol/L, 질산나트륨 농도 0.1mol/L의 수용액을 이용했다. 단, Mark-Houwink-Sakurada식으로 알려져 있는 바와 같이, 분기도가 커지면 GPC의 검량선도 변하기 때문에, 얻어진 중량 평균 분자량 및 분자량 분포는 어디까지나 폴리에틸렌 글리콜 환산의 수치이다. The weight average molecular weight and the molecular weight distribution were measured using a column Asahipak GF-7M HQ using an analyzer Shodex GPC-101 and using polyethylene glycol as a standard product. As the developing solvent, an aqueous solution having an acetic acid concentration of 0.5 mol / L and a sodium nitrate concentration of 0.1 mol / L was used. However, as known from the Mark-Houwink-Sakurada equation, since the calibration curve of GPC also changes when the degree of branching increases, the weight average molecular weight and the molecular weight distribution obtained are only values in terms of polyethylene glycol.

여기서, 1급 질소 원자의 양(mol%), 2급 질소 원자의 양(mol%), 3급 질소 원자의 양(mol%), 및 4급 질소 원자의 양(mol%)은, 각각, 하기 식 A∼D로 표시되는 양이다. 또한, 분기도는, 하기 식 E에 의해 구했다. Here, the amount (mol%) of the primary nitrogen atoms, the amount (mol%) of the secondary nitrogen atoms, the amount (mol%) of the tertiary nitrogen atoms, and the amount of the quaternary nitrogen atoms (mol% (A) to (D). The branching degree was obtained by the following formula E.

1급 질소 원자의 양(mol%) = (1급 질소 원자의 mol수/(1급 질소 원자의 mol수 + 2급 질소 원자의 mol수 + 3급 질소 원자의 mol수 + 4급 질소 원자의 mol수)) × 100 ··· 식 A (Mol%) of primary nitrogen atoms = (number of moles of primary nitrogen atoms / (number of moles of primary nitrogen atoms + number of moles of secondary nitrogen atoms + number of moles of tertiary nitrogen atoms + mol number)) x 100 &quot;

2급 질소 원자의 양(mol%) = (2급 질소 원자의 mol수/(1급 질소 원자의 mol수 + 2급 질소 원자의 mol수 + 3급 질소 원자의 mol수 + 4급 질소 원자의 mol수)) × 100 ··· 식 B (Mol%) of the second nitrogen atom / (mol number of the second nitrogen atom / mol number of the first nitrogen atom + mol number of the second nitrogen atom + mol number of the third nitrogen atom + mol number)) x 100 Expression B

3급 질소 원자의 양(mol%) = (3급 질소 원자의 mol수/(1급 질소 원자의 mol수 + 2급 질소 원자의 mol수 + 3급 질소 원자의 mol수 + 4급 질소 원자의 mol수)) × 100 ··· 식 C (Mol% of tertiary nitrogen atom) = (mol number of tertiary nitrogen atom / (number of moles of primary nitrogen atom + number of moles of nitrogen atom of secondary grade + number of moles of nitrogen atom of tertiary nitrogen + mol number)) x 100 Formula C

4급 질소 원자의 양(mol%) = (4급 질소 원자의 mol수/(1급 질소 원자의 mol수 + 2급 질소 원자의 mol수 + 3급 질소 원자의 mol수 + 4급 질소 원자의 mol수)) × 100 ··· 식 D (Mol% of quaternary nitrogen atom) = (number of moles of quaternary nitrogen atom / (number of moles of nitrogen atom of first grade + number of moles of nitrogen atom of second grade + number of moles of nitrogen atom of tertiary nitrogen + mol number)) x 100 Formula D

분기도(%) = ((3급 질소 원자의 양(mol%) + 4급 질소 원자의 양(mol%))/(2급 질소 원자의 양(mol%) + 3급 질소 원자의 양(mol%) + 4급 질소 원자의 양(mol%)) × 100 ··· 식 E(%) = ((Amount of tertiary nitrogen atom (mol%) + amount of quaternary nitrogen atom (mol%)) / (amount of secondary nitrogen atom (mol%) + amount of tertiary nitrogen atom mol%) + amount of nitrogen atom in fourth class (mol%)) × 100 Equation E

<반도체용 시일 조성물의 조제><Preparation of Seal Composition for Semiconductor>

상기에서 얻어진 고분기 폴리에틸렌이민 1(중량 평균 분자량 40575, 양이온성 작용기 당량 43)의 수용액에, 고분기 폴리에틸렌이민 1의 농도가 0.25질량%가 되도록 물을 가하여 혼합하여, 반도체용 시일 조성물을 얻었다. Water was added to an aqueous solution of the hyperbranched polyethyleneimine 1 (weight average molecular weight 40575, cationic functional equivalent 43) obtained above to give a concentration of the hyperbranched polyethyleneimine 1 of 0.25% by mass to obtain a seal composition for a semiconductor.

얻어진 반도체용 시일 조성물에 대하여, 나트륨의 함유량 및 칼륨의 함유량을 각각, 유전 결합 플라즈마 질량 분석 장치(ICP-MS)에 의해 측정한 바, 모두 검출 한계 이하(<1질량ppb)였다. The content of sodium and the content of potassium in the obtained sealing composition for semiconductor were each measured by a dielectric-coupled plasma mass spectrometer (ICP-MS) to be below the detection limit (< 1 mass ppb).

≪시일성 평가용 시료의 제작≫<< Preparation of Sample for Evaluation of Sealability >>

<시일층의 형성><Formation of Seal Layer>

상기 low-k막 부착 실리콘 웨이퍼를 스핀 코터에 놓고, 이어서 low-k막 상에 상기 반도체용 시일 조성물을 1mL 적하한 후, 23초간 유지하고, 이어서, 이 low-k막 부착 실리콘 웨이퍼를 4000rpm으로 1초간 회전시키고, 추가로 600rpm으로 30초간 회전시킨 후, 추가로 2000rpm으로 10초간 회전시켜 건조시켰다. The silicon wafer with the low-k film was placed on a spin coater, 1 mL of the sealant composition for semiconductor was dropped on the low-k film and then held for 23 seconds. Thereafter, the silicon wafer with the low- 1 second, further rotated at 600 rpm for 30 seconds, and further rotated at 2000 rpm for 10 seconds to be dried.

이상에 의해, low-k막 상에, 상기 반도체용 시일 조성물에 포함되는 폴리머의 층(시일층)을 형성하여, 실리콘 웨이퍼와 low-k막과 시일층이 순차적으로 적층된 구조의 적층체(이하, 「시료(Si/low-k/PEI)」라고도 한다)를 얻었다. As described above, a layer (sealing layer) of the polymer contained in the sealing composition for semiconductor is formed on the low-k film, and a laminate (a sealing layer) of a structure in which a silicon wafer, a low-k film and a sealing layer are sequentially laminated Hereinafter also referred to as &quot; sample (Si / low-k / PEI) &quot;).

이상의 시일층 형성의 조작을, 이하, 간단히 조작 「C」라고도 한다. The above operation of forming the seal layer is also referred to simply as operation &quot; C &quot; hereinafter.

한편, 「물」로서는, 초순수(Millipore사제 Milli-Q수, 저항 18MΩ·cm(25℃) 이하)를 사용했다. On the other hand, ultra-pure water (Milli-Q manufactured by Millipore Co., resistance: 18 M? 占 (m (25 占 폚) or less) was used as "water".

<열처리><Heat treatment>

제 1 발명에 있어서의 제거 공정으로서, 상기 시료(Si/low-k/PEI)를 노(아펙스사제의 SPX-1120)에 넣고, 이 시료의 시일층(PEI)이 형성된 측에 대하여, 질소 가스(N2) 분위기 중, 압력 10,000Pa의 조건 하에서, 350℃의 열처리를 2분간 실시했다. 상기 온도는, 시료(Si/low-k/PEI)의 시일층(PEI)이 형성된 측의 표면 온도이다. The sample (Si / low-k / PEI) was placed in a furnace (SPX-1120 made by Apex Co.) as a removal step in the first invention, and a nitrogen gas (N 2 ) atmosphere under a pressure of 10,000 Pa at 350 ° C for 2 minutes. The temperature is the surface temperature of the side of the sample (Si / low-k / PEI) on which the seal layer (PEI) is formed.

이상에 의해, 시일성 평가용 시료를 얻었다. Thus, a sealability evaluation sample was obtained.

≪시일성 평가≫«Sealability evaluation»

상기 열처리 후의 시료(Si/low-k/PEI)를 이용하여, 이하와 같이 하여 시일성 평가를 행했다. Using the sample (Si / low-k / PEI) after the heat treatment, the sealability was evaluated as follows.

시일성 평가는, 시료(Si/low-k/PEI)의 시일층(PEI) 표면에서의 톨루엔 흡착 특성 측정에 의해 행했다. 이 톨루엔 흡착 특성 측정에서는, 톨루엔 흡착량이 적을수록, Low-k막 중으로의 배선 재료(구리 등)의 침입을 막는 시일성이 높다는 것을 나타낸다. The sealing performance was evaluated by measurement of the toluene adsorption property on the surface of the sealing layer (PEI) of the sample (Si / low-k / PEI). This toluene adsorption property measurement shows that the lower the adsorption amount of toluene is, the higher the sealing property of preventing the penetration of the wiring material (copper or the like) into the Low-k film is high.

톨루엔 흡착 측정은, SEMILAB사제 광학식 포로시미터(PS-1200)를 이용하여 행했다. Measurement of toluene adsorption was carried out using an optical porosimeter (PS-1200) manufactured by SEMILAB.

측정 방법은, M. R. Baklanov, K. P. Mogilnikov, V. G. Polovinkin, and F. N. Dultsey, Journal of Vacuum Science and Technology B (2000) 18, 1385-1391에 기재된 수법에 따라서 행했다. Measurement was carried out according to the method described in M. R. Baklanov, K. P. Mogilnikov, V. G. Polovinkin, and F. N. Dultsey, Journal of Vacuum Science and Technology B (2000) 18, 1385-1391.

구체적으로는, 온도 범위 23∼26℃에서, 시료(Si/low-k/PEI)가 들어간 샘플실을 5mTorr까지 배기한 후, 톨루엔 가스를 샘플실에 충분히 천천히 도입했다. 각 압력에서, low-k막의 굴절률을 엘립소미터 장치에 의해 그 자리에서 측정했다. 이 조작을, 샘플실 내 압력이 톨루엔의 포화 증기압에 달할 때까지 반복했다. 마찬가지로, 샘플실 내 분위기를 서서히 배기하면서, 각 압력에서 굴절률의 측정을 행했다. 이상의 조작에 의해, low-k막으로의 톨루엔의 흡착 및 탈리에 의한 굴절률 변화를 구했다. 또한, 로렌츠-로렌츠(Lorenz-Lorenz)식을 이용하여, 굴절률의 상대 압력 특성으로부터 톨루엔 가스 흡착 탈리 등온선을 구했다. Specifically, a sample chamber containing a sample (Si / low-k / PEI) was evacuated to 5 mTorr at a temperature range of 23 to 26 占 폚, and then toluene gas was slowly introduced into the sample chamber sufficiently. At each pressure, the refractive index of the low-k film was measured in-situ by an ellipsometer device. This operation was repeated until the pressure in the sample chamber reached the saturated vapor pressure of toluene. Similarly, the refractive index was measured at each pressure while slowly evacuating the atmosphere in the sample chamber. By the above operation, change in refractive index due to adsorption and desorption of toluene on the low-k film was obtained. Further, a toluene gas adsorption desorption isotherm was obtained from the relative pressure characteristics of refractive index using Lorenz-Lorenz equation.

상기 톨루엔 가스 흡착 탈리 등온선은, 톨루엔 상대압(P/P0; 여기서, P는 톨루엔의 실온에서의 분압을 나타내고, P0는 톨루엔의 실온에서의 포화 증기압을 나타낸다.)과, 톨루엔 흡착량의 체적 분율(Low-k막 전체의 체적에 대한 톨루엔의 실온에서의 흡착 체적의 비율; 단위는 「%」)의 관계를 나타내는 등온선이다. 톨루엔 흡착량의 체적 분율은, 로렌츠-로렌츠식을 이용하여 low-k막의 굴절률에 기초하여 구했다. The toluene gas adsorption desorption isotherm is a ratio of the toluene adsorption desorption isotherm to the toluene relative pressure (P / P 0 , where P represents the partial pressure of toluene at room temperature and P 0 represents the saturated vapor pressure of toluene at room temperature) And the volume fraction (ratio of the adsorption volume of toluene at room temperature to the total volume of the Low-k film; unit is &quot;%&quot;). The volume fraction of the toluene adsorption amount was determined based on the refractive index of the low-k film using the Lorenz-Lorenz equation.

상기 톨루엔 가스 흡착 탈리 등온선에 기초하여, 톨루엔 상대압(P/P0)이 1.0일 때의 톨루엔 흡착량의 체적 분율(%)을 구하고, 얻어진 값에 기초하여, 시일성을 평가했다. 이 평가에서는, 톨루엔 흡착량의 체적 분율(%)이 작을수록 시일성이 높다는 것을 나타낸다. Based on the toluene gas adsorption desorption isotherm, the volume fraction (%) of the amount of toluene adsorbed when the toluene relative pressure (P / P 0 ) was 1.0 was determined, and the sealability was evaluated based on the obtained value. In this evaluation, the smaller the volume fraction (%) of the toluene adsorption amount is, the higher the sealing property is.

평가 결과를 표 1에 나타낸다. The evaluation results are shown in Table 1.

≪실리콘(Si) 상의 시일층의 두께 평가≫<< Evaluation of Thickness of Seal Layer on Silicon (Si)

열처리 후의 low-k막 상의 시일층의 두께를 검증하기 위한 검증 실험으로서, low-k막에 재질이 가까운 실리콘(Si) 상에 시일층을 형성하여, 그 두께를 측정했다. As a verification test for verifying the thickness of the seal layer on the low-k film after the heat treatment, a seal layer was formed on silicon (Si) close to the material of the low-k film and the thickness thereof was measured.

상세하게는, 상기 시일성 평가용 시료의 제작에 있어서, low-k막 부착 실리콘 웨이퍼를, 실리콘 웨이퍼로 변경한 것 이외는 상기 시일성 평가용 시료의 제작과 마찬가지로 하여, 실리콘 상의 시일층의 두께 평가용 시료를 얻었다. Specifically, in the same manner as in the production of the sealability evaluation sample except that the low-k film-attached silicon wafer was changed to a silicon wafer in the production of the sealability evaluation sample, the thickness of the silicon wafer- A sample for evaluation was obtained.

얻어진 시료에 있어서의, 실리콘(Si) 상의 시일층의 두께(nm)를, SEMILAB사제 광학식 포로시미터(PS-1200)의 엘립소미터를 사용하여 통상적 방법에 의해 측정했다. The thickness (nm) of the seal layer of silicon (Si) in the obtained sample was measured by an ordinary method using an ellipsometer of Optical Porosimeter (PS-1200) manufactured by SEMILAB.

측정 결과를 하기 표 1에 나타낸다. The measurement results are shown in Table 1 below.

≪구리(Cu) 상의 시일층의 두께 평가≫&Lt; Evaluation of thickness of the copper layer (Cu) -like seal layer &

열처리 후의 구리를 포함하는 배선 상의 시일층의 두께를 검증하기 위한 검증 실험으로서, 구리(Cu) 기판 상에 시일층을 형성하여, 그 두께를 측정했다. As a verification test for verifying the thickness of the seal layer on the wiring including copper after the heat treatment, a seal layer was formed on a copper (Cu) substrate and its thickness was measured.

상기 시일성 평가용 시료의 제작에 있어서, low-k막 부착 실리콘 웨이퍼를, 구리(Cu) 기판으로 변경한 것 이외는 상기 시일성 평가용 시료의 제작과 마찬가지로 하여, 구리(Cu) 상의 시일층의 두께 평가용 시료를 얻었다. (Cu) -like sealant layer was prepared in the same manner as in the preparation of the sealability evaluation sample except that the silicon wafer with a low-k film was changed to a copper (Cu) substrate in the production of the sealability evaluation sample. Was obtained.

얻어진 시료에 있어서의, 구리(Cu) 상의 시일층의 두께(nm)를, SEMILAB사제 광학식 포로시미터(PS-1200)의 엘립소미터를 사용하여 통상적 방법에 의해 측정했다. The thickness (nm) of the copper (Cu) -shaped seal layer in the obtained sample was measured by an ordinary method using an ellipsometer of Optical Porosimeter (PS-1200) manufactured by SEMILAB.

측정 결과를 하기 표 1에 나타낸다. The measurement results are shown in Table 1 below.

≪비어 저면에 노출되어 있는 구리(Cu) 상의 시일층의 두께 평가≫&Lt; Evaluation of thickness of copper (Cu) -like seal layer exposed on the bottom surface of the via &

실리콘 웨이퍼 상에, 폭 110nm의 비어가 설치된 low-k막과, 상기 비어의 저면에 노출되어 있는 구리(Cu) 배선을 구비한 구성의 구리 배선 부착 시료를 준비하고, 이 구리 배선 부착 시료의 low-k막이나 비어 등이 설치된 측에, 상기 시일성 평가용 시료의 제작과 마찬가지로 하여, 시일층을 형성하여 열처리를 실시했다. A copper wiring sample having a configuration including a low-k film having a via hole with a width of 110 nm and a copper (Cu) wiring exposed on the bottom surface of the via was prepared on a silicon wafer, and a low A seal layer was formed on the side where the k film, the via and the like were provided in the same manner as in the production of the sample for sealing evaluation, and heat treatment was performed.

열처리 후의 구리 배선 부착 시료의 시일층이 형성된 측의 표면에 Pt(백금) 스퍼터링을 실시하고, 그 후 탄소를 디포지션(deposition)하여 보호층으로 하고, 그 후, FIB 가공 장치 SMI-2050(세이코인스트루먼츠(Seiko Instruments)제)을 이용하여 박편화(구리 배선의 단면이 나타나는 방향으로 박편화)하여, 관찰 검체로 했다. After the heat treatment, Pt (platinum) sputtering was performed on the surface of the copper wiring sample on which the seal layer was formed, and then the carbon was deposited to form a protective layer. Thereafter, a FIB processing apparatus SMI-2050 (Made thinner in the direction in which the cross section of the copper wiring appears) by using a laser light source (manufactured by Seiko Instruments).

이 관찰 검체를 전계 방출형 투과 전자 현미경(FE-TEM)(JEM-2200FS, 닛폰전자(주)(JEOL Ltd.)제)에 의해서 관찰하여, 비어의 저면에 노출되어 있는 구리 배선 상의 시일층의 두께를 측정한 바, 두께는 4nm였다. This observation specimen was observed by a field emission type transmission electron microscope (FE-TEM) (JEM-2200FS, manufactured by JEOL Ltd.) to measure the thickness of the seal layer on the copper wiring exposed on the bottom surface of the via When the thickness was measured, the thickness was 4 nm.

〔실시예 2∼3〕[Examples 2 to 3]

실시예 1에 있어서, 열처리의 압력을 하기 표 1에 나타내는 바와 같이 변경한 것 이외는 실시예 1과 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 1 except that the pressure of the heat treatment in Example 1 was changed as shown in Table 1 below.

평가 결과를 하기 표 1에 나타낸다. The evaluation results are shown in Table 1 below.

〔실시예 4〕[Example 4]

실시예 1에 있어서, 시일층의 형성 방법을 이하와 같이 변경하고, 또한 시일층의 형성과 열처리 사이에 이하의 세정을 행한 것 이외는 실시예 1과 마찬가지로 하여, 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 1, except that the method of forming the seal layer in Example 1 was changed as follows, and the following cleaning was performed between the formation of the seal layer and the heat treatment.

평가 결과를 하기 표 1에 나타낸다. The evaluation results are shown in Table 1 below.

<시일층의 형성><Formation of Seal Layer>

기판(low-k막 부착 실리콘 웨이퍼, 실리콘 웨이퍼, 또는 구리 기판)에 대하여, 실시예 1에 있어서의 조작 「C」를 행한 후, 핫 플레이트 상으로 옮기고, 대기 분위기 하, 125℃에서 60초간 가열 처리했다. 이상에 의해, 기판 상에 시일층을 형성했다. The substrate (silicon wafer with a low-k film, silicon wafer or copper substrate) was subjected to operation "C" in Example 1, transferred to a hot plate, heated at 125 ° C. for 60 seconds in an air atmosphere I did it. Thus, a seal layer was formed on the substrate.

이상의 시일층의 형성의 조작을, 하기 표 1 중에서는, 「C→B」라고 표기한다. The operation of forming the above-described seal layer is denoted as &quot; C? B &quot; in Table 1 below.

<세정><Cleaning>

상기와 같이 하여 시일층이 형성된 기판을 스핀 코터를 이용하여 600rpm으로 회전시키면서, 시일층 상에, 린스액으로서의 초순수(액온 63℃)를 0.1mL/초의 적하 속도로 30초간 적하하여 시일층을 세정하고, 이어서 4000rpm으로 60초간 회전시켜 건조시켰다. The substrate on which the seal layer was formed was dropped on the seal layer for 30 seconds at a dropping rate of 0.1 mL / sec as the rinse liquid while rotating the substrate with the seal layer formed thereon at 600 rpm using a spin coater to clean the seal layer , Followed by drying at 4000 rpm for 60 seconds.

이 세정 및 건조 후의 기판에 대하여, 실시예 1과 마찬가지의 열처리를 실시했다. The substrate after the cleaning and drying was subjected to the same heat treatment as that in Example 1.

〔실시예 5〕[Example 5]

실시예 4에 있어서, 린스액으로서 이용한 초순수의 액온을 22℃로 변경한 것 이외는 실시예 4와 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 4 except that the liquid temperature of the ultrapure water used as the rinsing liquid in Example 4 was changed to 22 캜.

평가 결과를 하기 표 1에 나타낸다. The evaluation results are shown in Table 1 below.

〔실시예 6〕[Example 6]

실시예 5에 있어서, 열처리의 압력 및 시간을 하기 표 1에 나타내는 바와 같이 변경한 것 이외는 실시예 5와 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 5 except that the pressure and time of the heat treatment in Example 5 were changed as shown in Table 1 below.

평가 결과를 하기 표 1에 나타낸다. The evaluation results are shown in Table 1 below.

〔실시예 7〕[Example 7]

실시예 4에 있어서, 시일층의 형성과 열처리 사이의 세정의 조작을, 이하의 조작으로 변경한 것 이외는 실시예 4와 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 4 except that the operation of cleaning between the formation of the seal layer and the heat treatment in Example 4 was changed to the following operation.

평가 결과를 하기 표 1에 나타낸다. The evaluation results are shown in Table 1 below.

<세정><Cleaning>

시일층이 형성된 기판을 스핀 코터를 이용하여 600rpm으로 회전시키면서, 린스액으로서의 시트르산 수용액(pH 2, 액온 22℃)을 0.1mL/초의 적하 속도로 30초간 적하하여 시일층을 세정하고, 이어서 초순수(액온 22℃)를 0.1mL/초의 적하 속도로 30초간 적하하고, 이어서 4000rpm으로 60초간 회전시켜 건조시켰다. The substrate on which the sealing layer was formed was dropped in a citric acid aqueous solution (pH 2, liquid temperature 22 ° C) as a rinsing liquid at a dropping rate of 0.1 mL / sec for 30 seconds while rotating the substrate at 600 rpm using a spin coater, Liquid temperature 22 占 폚) was dropped for 30 seconds at a dropping rate of 0.1 ml / sec, followed by drying at 4000 rpm for 60 seconds.

〔실시예 8〕[Example 8]

실시예 7에 있어서, 시트르산 수용액(pH 2, 액온 22℃)을 시트르산 수용액(pH 4, 액온 22℃)으로 변경한 것 이외는 실시예 7과 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 7 except that the citric acid aqueous solution (pH 2, liquid temperature 22 ° C) was changed to citric acid aqueous solution (pH 4, liquid temperature 22 ° C).

평가 결과를 하기 표 1에 나타낸다. The evaluation results are shown in Table 1 below.

〔실시예 9〕[Example 9]

실시예 7에 있어서, 시트르산 수용액(pH 2, 액온 22℃)을 시트르산 수용액(pH 4, 액온 63℃)으로 변경한 것 이외는 실시예 7과 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 7 except that the citric acid aqueous solution (pH 2, liquid temperature 22 ° C) was changed to citric acid aqueous solution (pH 4, liquid temperature 63 ° C).

평가 결과를 하기 표 1에 나타낸다. The evaluation results are shown in Table 1 below.

〔비교예 1〕[Comparative Example 1]

실시예 1에 있어서, 열처리의 조건을 하기 표 2에 나타내는 바와 같이 변경한 것 이외는 실시예 1과 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 1 except that the conditions of the heat treatment in Example 1 were changed as shown in Table 2 below.

평가 결과를 하기 표 2에 나타낸다. The evaluation results are shown in Table 2 below.

또한, 본 비교예 1에 있어서의, 비어의 저면에 노출되어 있는 구리 배선 상의 시일층의 두께는 25nm였다. The thickness of the seal layer on the copper wiring exposed on the bottom surface of the via in Comparative Example 1 was 25 nm.

〔비교예 2〕[Comparative Example 2]

실시예 4에 있어서, 세정 후의 열처리를 행하지 않은 것 이외는 실시예 4와 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 4 except that the heat treatment after the cleaning was not carried out in Example 4.

평가 결과를 하기 표 2에 나타낸다. The evaluation results are shown in Table 2 below.

〔비교예 3〕[Comparative Example 3]

실시예 5에 있어서, 세정 후의 열처리를 행하지 않은 것 이외는 실시예 5와 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 5 except that the heat treatment after cleaning was not carried out in Example 5.

평가 결과를 하기 표 2에 나타낸다. The evaluation results are shown in Table 2 below.

〔비교예 4〕[Comparative Example 4]

실시예 5에 있어서, 열처리의 조건을 하기 표 2에 나타내는 바와 같이 변경한 것 이외는 실시예 1과 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 1 except that the conditions of the heat treatment in Example 5 were changed as shown in Table 2 below.

평가 결과를 하기 표 2에 나타낸다. The evaluation results are shown in Table 2 below.

Figure pct00003
Figure pct00003

Figure pct00004
Figure pct00004

표 1 및 표 2에 나타내는 바와 같이, 실시예 1∼9에서는, low-k막에 대한 시일성 및 Si 상의 시일층의 두께를 어느 정도 유지하면서, Cu 상의 시일층의 두께를 저감시킬 수 있었다. As shown in Tables 1 and 2, in Examples 1 to 9, it was possible to reduce the thickness of the Cu-based seal layer while maintaining the sealability of the low-k film and the thickness of the Si-phase seal layer to some extent.

〔실시예 10〕[Example 10]

≪플라즈마 처리 후의 시일성 평가용 시료의 제작≫<< Preparation of Sample for Evaluation of Sealability after Plasma Treatment >>

실시예 5에 있어서의 시일성 평가용 시료의 제작에 있어서, 열처리 후(제거 공정으로서의 열처리 후)의 시료(Si/low-k/PEI)의 시일층(PEI)측에, 추가로 하기 조건의 플라즈마 처리를 실시한 것 이외는 실시예 5에 있어서의 시일성 평가용 시료의 제작과 마찬가지로 하여, 플라즈마 처리 후의 시일성 평가용 시료를 제작했다. (PEI) side of the sample (Si / low-k / PEI) after the heat treatment (after the heat treatment as the removal step) in the production of the sealability evaluation sample in Example 5, A specimen for evaluating the sealability after the plasma treatment was prepared in the same manner as in the production of the sealability evaluation sample in Example 5 except that the plasma treatment was carried out.

-플라즈마 처리의 조건-- Conditions of plasma treatment -

· 사용 가스 … 수소 가스· Used gas ... Hydrogen gas

· 사용 전극 … 평행 평판형 전극(φ10cm)· Electrode used ... A parallel plate electrode (10 cm in diameter)

· 도달 진공도 … 2×10-5Torr 미만· Reaching vacuum ... Less than 2 × 10 -5 Torr

· 수소 가스 유동 … 5분· Hydrogen gas flow ... 5 minutes

· 방전 전력 … 100W· Discharge power ... 100W

· 방전 주파수 … 13.56MHz· Discharge frequency ... 13.56 MHz

· 방전 시의 압력 … 150mTorr· Pressure during discharge ... 150mTorr

· 전극의 온도 … 실온· Temperature of electrode ... Room temperature

· 시료 표면의 온도 … 실온· Temperature of sample surface ... Room temperature

· 수소 가스 유량 … 50sccm· Hydrogen gas flow ... 50 sccm

· 샘플 설치측 … 그라운드 전위(0V)가 인가된 애노드 전극 상· Sample installation side ... The anode potential (0 V) applied to the anode potential

· 처리 시간(방전 시간) … 20초· Processing time (discharge time) ... 20 seconds

≪플라즈마 처리 후의 시일성 평가≫<< Evaluation of Sealability after Plasma Treatment >>

상기 플라즈마 처리 후의 시일성 평가용 시료에 대하여, 실시예 5와 마찬가지로 하여, 시일성 평가를 행했다. The sealability evaluation sample after the plasma treatment was evaluated in the same manner as in Example 5.

평가 결과를 하기 표 3에 나타낸다. The evaluation results are shown in Table 3 below.

≪실리콘(Si) 상의 시일층의 두께(열처리 후) 평가≫&Quot; Evaluation of the thickness (after heat treatment) of the seal layer of silicon (Si) &quot;

상기 플라즈마 처리 후의 시일성 평가용 시료의 제작에 있어서, low-k막 부착 실리콘 웨이퍼를, 실리콘 웨이퍼로 변경한 것, 및 플라즈마 처리를 실시하지 않은 것 이외는 상기 플라즈마 처리 후의 시일성 평가용 시료의 제작과 마찬가지로 하여, 실리콘 상의 시일층의 두께(열처리 후) 평가용 시료를 얻었다. The silicon wafer with a low-k film was changed to a silicon wafer in the production of the sealability evaluation sample after the plasma treatment, and the silicon wafer with the low-k film was subjected to the plasma treatment. A sample for evaluation of the thickness (after the heat treatment) of the seal layer of the silicon phase was obtained in the same manner as in the production.

얻어진 시료에 있어서의, 실리콘(Si) 상의 시일층의 두께(열처리 후)를, 실시예 5와 마찬가지로 하여 측정했다. The thickness (after heat treatment) of the seal layer of silicon (Si) in the obtained sample was measured in the same manner as in Example 5. [

측정 결과를 하기 표 3에 나타낸다. The measurement results are shown in Table 3 below.

≪구리(Cu) 상의 시일층의 두께(열처리 후) 평가≫Evaluation of the thickness (after heat treatment) of the seal layer of copper (Cu)

상기 플라즈마 처리 후의 시일성 평가용 시료의 제작에 있어서, low-k막 부착 실리콘 웨이퍼를, 구리(Cu) 기판으로 변경한 것, 및 플라즈마 처리를 실시하지 않은 것 이외는 상기 플라즈마 처리 후의 시일성 평가용 시료의 제작과 마찬가지로 하여, 구리(Cu) 상의 시일층의 두께(열처리 후) 평가용 시료를 얻었다. In the production of the sealability evaluation sample after the plasma treatment, the silicon wafer with the low-k film was changed to a copper (Cu) substrate, and the sealability evaluation after the plasma treatment except that the plasma treatment was not performed A sample for evaluation of the thickness (after heat treatment) of the copper (Cu) -type seal layer was obtained in the same manner as in the production of the sample for use.

얻어진 시료에 있어서의, 구리(Cu) 상의 시일층의 두께(열처리 후)를, 실시예 5와 마찬가지로 하여 측정했다. The thickness (after heat treatment) of the copper (Cu) -type seal layer in the obtained sample was measured in the same manner as in Example 5.

측정 결과를 하기 표 3에 나타낸다. The measurement results are shown in Table 3 below.

〔실시예 11〕[Example 11]

실시예 10에 있어서, 플라즈마 처리의 처리 시간(방전 시간)을 30초로 변경한 것 이외는 실시예 10과 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 10 except that the treatment time (discharge time) of the plasma treatment was changed to 30 seconds.

평가 결과를 하기 표 3에 나타낸다. The evaluation results are shown in Table 3 below.

〔실시예 12〕[Example 12]

실시예 10에 있어서, 시일층의 형성과 열처리 사이의 세정의 조작을, 이하의 조작으로 변경한 것 이외는 실시예 10과 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 10 except that the cleaning operation between the formation of the seal layer and the heat treatment in Example 10 was changed to the following operation.

평가 결과를 하기 표 3에 나타낸다. The evaluation results are shown in Table 3 below.

<세정><Cleaning>

시일층이 형성된 기판을 스핀 코터를 이용하여 600rpm으로 회전시키면서, 린스액으로서의 피로멜리트산 수용액(pH 2, 액온 22℃)을 0.1mL/초의 적하 속도로 30초간 적하하여 시일층을 세정하고, 이어서 초순수(액온 22℃)를 0.1mL/초의 적하 속도로 30초간 적하하고, 이어서 4000rpm으로 60초간 회전시켜 건조시켰다. The substrate on which the seal layer was formed was dropped into a pyromellitic acid aqueous solution (pH 2, liquid temperature 22 ° C) as a rinsing liquid at a dropping rate of 0.1 mL / sec for 30 seconds while rotating the substrate with a spin coater at 600 rpm to clean the seal layer, Ultrapure water (liquid temperature 22 占 폚) was dropped for 30 seconds at a dropping rate of 0.1 ml / sec, followed by drying at 4000 rpm for 60 seconds.

〔실시예 13〕[Example 13]

실시예 12에 있어서, 플라즈마 처리의 처리 시간(방전 시간)을 30초로 변경한 것 이외는 실시예 12와 마찬가지로 하여 각종 평가를 행했다. Various evaluations were carried out in the same manner as in Example 12 except that the treatment time (discharge time) of the plasma treatment was changed to 30 seconds in Example 12. [

평가 결과를 하기 표 3에 나타낸다. The evaluation results are shown in Table 3 below.

Figure pct00005
Figure pct00005

표 3에 나타내는 바와 같이, 린스액으로서 피로멜리트산을 이용한 실시예 12 및 13에서는, 린스액으로서 물을 이용한 실시예 10 및 11과 비교하여, 플라즈마 처리 후의 시일성이 높다는 것(즉, 시일층의 플라즈마 내성이 높다는 것)이 확인되었다. As shown in Table 3, in Examples 12 and 13 using pyromellitic acid as a rinsing liquid, it was confirmed that the sealing properties after plasma treatment were higher than those in Examples 10 and 11 using water as a rinsing liquid (i.e., The plasma resistance of the plasma was high).

〔실시예 14∼36〕[Examples 14 to 36]

실시예 10에 있어서, 린스액에, 하기 표 4∼6의 「첨가 화합물의 종류」란에 나타내는 첨가 화합물을, 하기 표 4∼6의 「첨가 화합물의 함유량」란에 나타내는 함유량(린스액 전량에 대한 함유량)이 되도록 첨가하고, 시일층 형성의 조작을 하기 표 4∼6의 「시일층 형성」란에 나타내는 조작으로 하고, 플라즈마 처리의 사용 가스를 H2로부터 He로 변경한 것 이외는 실시예 10과 마찬가지의 조작을 행했다. In Example 10, the rinsing solution was prepared by adding the additive compounds shown in the column of &quot; kinds of additive compounds &quot; in Tables 4 to 6 shown below in the rinse solution to the contents shown in the column of " Except that the operation for forming the seal layer was changed to the operation shown in the column of &quot; forming the seal layer &quot; in Tables 4 to 6 and the gas used for the plasma treatment was changed from H 2 to He. 10 was carried out.

표 4∼6의 「시일층 형성」란에서, 「(C→B)×3」은, 전술한 「C→B」의 조작을 3회 반복하는 조작을 가리킨다. In the column of "formation of the seal layer" in Tables 4 to 6, "(C → B) × 3" indicates the operation of repeating the above operation of "C → B" three times.

또한, 「첨가 화합물의 종류」란에 나타낸 첨가 화합물은, 모두, 1분자 내에, 활성종을 차폐하는 부위 A, 및 상기 폴리머와의 사이에서 가열에 의해 결합을 형성하는 부위 B 중 적어도 한쪽을 갖는 화합물이다. The additive compound shown in the column of &quot; type of additive compound &quot; has at least one of a site A for shielding the active species, and a site B for forming a bond by heating with the polymer in one molecule / RTI &gt;

또한, 플라즈마 처리의 사용 가스를 H2로부터 He로 바꾸더라도, 실리콘 상의 시일층의 두께의 변화는, 플라즈마 조사 시간이 일정하면 거의 동등하다. Further, even if the gas used for the plasma treatment is changed from H 2 to He, the change in the thickness of the seal layer on the silicon surface is substantially equal to the change in the plasma irradiation time.

≪FT-IR≫«FT-IR»

실리콘 상의 시일층의 두께(열처리 후) 평가용 시료의 시일층 형성면측에 대하여, 이하의 분석 장치를 이용하여, 이하의 측정 조건에서, FT-IR(푸리에 변환 적외 분광) 분석을 행했다. FT-IR (Fourier Transform Infrared Spectroscopy) analysis was performed on the surface side of the seal layer of the sample for evaluation (after heat treatment) of the seal layer on the silicon surface using the following analyzer under the following measurement conditions.

얻어진 FT-IR 스펙트럼에 있어서, 1778cm-1, 1738cm-1, 1366cm-1 부근에 나타나는, 이미드기의 C=O 신축 진동 또는 C-N 신축 진동에서 유래하는 피크의 유무를 확인하는 것에 의해, 시료 중에서의 이미드 결합의 유무를 확인했다. In the FT-IR spectrum thus obtained, 1778cm -1, 1738cm -1, a sample from the by confirming the presence or absence of a peak derived from the already C = O stretching vibration or CN stretching vibration of deugi appears in the vicinity of 1366cm -1 The presence of imide bonds was confirmed.

결과를 하기 표 4∼6에 나타낸다. The results are shown in Tables 4 to 6 below.

∼FT-IR 분석 장치∼~ FT-IR analyzer ~

적외 흡수 분석 장치(DIGILAB Excalibur(DIGILAB사제))An infrared absorption analyzer (DIGILAB Excalibur (manufactured by DIGILAB))

∼측정 조건∼~ Measurement conditions ~

IR 광원: 공냉 세라믹, 빔 스플리터: 와이드 레인지 KBr, 검출기: 펠티어(Peltier) 냉각 DTGS, 측정 파수 범위: 7500cm-1∼400cm-1, 분해능: 4cm-1, 적산 횟수: 256, 백그라운드: Si 베어 웨이퍼 사용, 측정 분위기: N2(10L/min), IR(적외선)의 입사각: 72°(= Si의 브루스터 각)IR light sources: air cooled ceramic, beamsplitter: wide-range KBr, detector: Peltier (Peltier) cooling DTGS, measuring frequency range: 7500cm -1 ~400cm -1, resolution: 4cm -1, the accumulated number of times: 256, background: Si bare wafer (Brewster's angle of Si): 72 ° (= Brewster angle of Si) Measurement atmosphere: N 2 (10 L / min)

≪플라즈마 내성≫«Plasma resistance»

플라즈마 처리 전(즉, 열처리 후) 및 플라즈마 처리 후에 있어서, 각각, 실시예 10과 마찬가지로 하여, 실리콘(Si) 상의 시일층의 두께를 측정했다. The thickness of the silicon (Si) seal layer was measured in the same manner as in Example 10 before the plasma treatment (i.e., after the heat treatment) and after the plasma treatment.

측정 결과에 기초하여, 하기 식(a)에 따라서, 플라즈마 처리에 의한 시일층의 두께의 변화(잔막률)를 구했다. Based on the measurement results, the change in the thickness of the seal layer (residual film ratio) by the plasma treatment was obtained according to the following equation (a).

플라즈마 처리에 의한 시일층의 두께의 변화 = 플라즈마 처리 후의 시일층의 두께/플라즈마 처리 전의 시일층의 두께 … 식(a)Change of the thickness of the seal layer by the plasma treatment = thickness of the seal layer after the plasma treatment / thickness of the seal layer before the plasma treatment ... (A)

플라즈마 처리에 의한 시일층의 두께의 변화의 측정 결과를 표 4∼6에 나타낸다. The measurement results of the change of the thickness of the seal layer by the plasma treatment are shown in Tables 4 to 6.

표 4∼6에서는, 실시예 16에 있어서의 측정 결과를 1.00으로 했을 때의 상대치를 나타냈다. Tables 4 to 6 show relative values when the measurement result in Example 16 is taken as 1.00.

Figure pct00006
Figure pct00006

Figure pct00007
Figure pct00007

Figure pct00008
Figure pct00008

표 4∼6 중의 첨가 화합물의 종류는 이하와 같다. The types of the additive compounds in Tables 4 to 6 are as follows.

- 첨가 화합물의 종류 -- Types of additive compounds -

OPDA … 3,3',4,4'-다이페닐 에터 테트라카복실산 OPDA ... 3,3 ', 4,4'-diphenyl ether tetracarboxylic acid

BPDA … 3,3',4,4'-바이페닐테트라카복실산 BPDA ... 3,3 ', 4,4'-biphenyltetracarboxylic acid

BTDA … 3,3',4,4'-벤조페논테트라카복실산BTDA ... 3,3 ', 4,4'-benzophenone tetracarboxylic acid

2367NDA … 나프탈렌-2,3,6,7-테트라카복실산2367NDA ... Naphthalene-2,3,6,7-tetracarboxylic acid

1458NDA … 나프탈렌-1,4,5,8-테트라카복실산 1458NDA ... Naphthalene-1,4,5,8-tetracarboxylic acid

MeA … 벤젠 헥사카복실산 Mea ... Benzene hexacarboxylic acid

PMDA … 피로멜리트산 PMDA ... Pyromellitic acid

TMA … 트라이멜리트산 TMA ... Trimellitic acid

m-PhDA … 메타페닐렌 다이아세트산 m-PhDA ... Metaphenylene diacetic acid

PAA … 폴리아크릴산(중량 평균 분자량 25,000) PAA ... Polyacrylic acid (weight average molecular weight: 25,000)

BcDA … 바이사이클로[2.2.2]옥트-7-엔-2,3,5,6-테트라카복실산 BcDA ... Bicyclo [2.2.2] oct-7-ene-2,3,5,6-tetracarboxylic acid

MBTCA … meso-뷰테인-1,2,3,4-테트라카복실산 MBTCA ... meso-butane-l, 2,3,4-tetracarboxylic acid

EDTA … 에틸렌다이아민 테트라아세트산 EDTA ... Ethylenediaminetetraacetic acid

o-PhALD … 오쏘프탈알데하이드 o-PhALD ... Orthophthalaldehyde

MnDA … 비스아세트산 망간(II) MnDA ... Manganese bis (II) acetate

BTA … 벤조트라이아졸BTA ... Benzotriazole

또한, 표 4∼6에 있어서, 「N.D.」(No Data)는, 측정 결과가 없다는 것을 나타내고 있다. In Tables 4 to 6, "N.D." (No Data) indicates that there is no measurement result.

표 4∼6에 나타내는 바와 같이, 린스액 중에, 1분자 내에, 활성종을 차폐하는 부위 A, 및 상기 폴리머와의 사이에서 가열에 의해 결합을 형성하는 부위 B 중 적어도 한쪽을 갖는 화합물(특정 화합물)을 함유시키는 것에 의해, 플라즈마 처리에 의한 시일층의 두께의 변화를 억제할 수 있다는 것(즉, 시일층의 플라즈마 내성을 향상시킬 수 있다는 것)이 확인되었다. As shown in Tables 4 to 6, a compound having at least one of a site A that shields the active species within the molecule and a site B that forms a bond by heating with the polymer in the rinse liquid ), It was confirmed that the change of the thickness of the seal layer by the plasma treatment can be suppressed (that is, the plasma resistance of the seal layer can be improved).

특히, 특정 화합물이, 1분자 내에, 상기 부위 B로서 카복실기를 2개 이상 갖고, 또한 이웃하는 2개의 탄소 원자의 각각에 카복실기가 결합한 구조, 및 3개 나열된 탄소 원자 중의 양단의 탄소 원자의 각각에 카복실기가 결합한 구조 중 적어도 한쪽을 갖는 화합물(OPDA, BPDA, BTDA, 2367NDA, 1458NDA, MeA, PMDA, TMA, BcDA, MBTCA, 시트르산)인 경우, 및 특정 화합물이, 상기 부위 A 및 상기 부위 B를 갖고, 상기 부위 A가, 방향환 구조, 지환 구조, 망간 원자 및 규소 원자로 이루어지는 군으로부터 선택되는 적어도 하나이며, 상기 부위 B가 카복실기인 화합물(OPDA, BPDA, BTDA, 2367NDA, 1458NDA, MeA, PMDA, TMA, m-PhDA, BcDA)인 경우에는, 플라즈마 내성을 향상시키는 효과가 현저히 높다는 것이 확인되었다. Particularly, it is preferable that a specific compound has, in one molecule, a structure in which two or more carboxyl groups are present as the above-mentioned site B, and a carboxyl group is bonded to each of two neighboring carbon atoms, and a structure in which each of carbon atoms at both terminals in the three- And a specific compound is a compound having at least one of a structure in which a carboxyl group is bonded (OPDA, BPDA, BTDA, 2367NDA, 1458NDA, MeA, PMDA, TMA, BcDA, MBTCA, citric acid) , Wherein the site A is at least one selected from the group consisting of an aromatic ring structure, an alicyclic structure, a manganese atom and a silicon atom and the site B is a carboxyl group (OPDA, BPDA, BTDA, 2367NDA, 1458NDA, MeA, PMDA, TMA , m-PhDA, BcDA), it was confirmed that the effect of improving the plasma resistance was remarkably high.

또한, 특정 화합물을 함유하는 린스액을 이용한 경우에도, low-k막에 대한 시일성 및 Si 상의 시일층의 두께를 어느 정도 유지하면서, Cu 상의 시일층의 두께를 저감할 수 있다는 것이 확인되었다. It was also confirmed that even when the rinse solution containing a specific compound was used, the thickness of the Cu-based seal layer could be reduced while maintaining the sealability of the low-k film and the thickness of the Si-phase seal layer to some extent.

〔실시예 37∼38〕[Examples 37 to 38]

실시예 16 및 24에 있어서, 플라즈마 처리 전에 시료를 가열하는 것에 의해, 플라즈마 처리 시의 시료 표면의 온도를 250℃로 변경한 것 이외는 실시예 16 및 24와 마찬가지의 평가를 행했다. 평가 결과를 하기 표 7에 나타낸다. In Examples 16 and 24, evaluation was carried out in the same manner as in Examples 16 and 24 except that the temperature of the surface of the sample at the plasma treatment was changed to 250 캜 by heating the sample before the plasma treatment. The evaluation results are shown in Table 7 below.

Figure pct00009
Figure pct00009

표 7에 나타내는 바와 같이, 플라즈마 처리 시의 시료 표면의 온도를 250℃로 한 경우에도, 실시예 16 및 24(모두 플라즈마 처리 시의 시료 표면의 온도는 실온이다)와 마찬가지로, 플라즈마 처리에 의한 시일층의 두께의 변화를 억제할 수 있다는 것(즉, 시일층의 플라즈마 내성을 향상시킬 수 있다는 것)이 확인되었다. As shown in Table 7, even when the temperature of the surface of the sample at the time of the plasma treatment was set to 250 占 폚, in Examples 16 and 24 (the temperature of the sample surface at the time of the plasma treatment was room temperature) It was confirmed that the change of the thickness of the layer can be suppressed (that is, the plasma resistance of the seal layer can be improved).

일본 출원 2012-158979 및 일본 출원 2013-039944의 개시는 그 전체가 참조에 의해 본 명세서에 도입된다. The disclosures of Japanese Patent Application No. 2012-158979 and Japanese Application No. 2013-039944 are hereby incorporated by reference in their entirety.

본 명세서에 기재된 모든 문헌, 특허 출원 및 기술 규격은, 개개의 문헌, 특허 출원 및 기술 규격이 참조에 의해 도입되는 것이 구체적이고 또한 개개로 기재된 경우와 동일한 정도로, 본 명세서 중에 참조에 의해 도입된다.All publications, patent applications, and technical specifications described in this specification are herein incorporated by reference to the same extent as if each individual publication, patent application, and technical specification were specifically and individually indicated to be incorporated by reference.

Claims (16)

오목부가 설치된 층간 절연층과, 상기 오목부의 저면의 적어도 일부에 그 표면의 적어도 일부가 노출되어 있는 구리를 포함하는 배선을 구비한 반도체 기판의 적어도 상기 오목부의 저면 및 측면에, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머를 함유하고 나트륨 및 칼륨의 함유량이 각각 원소 기준으로 10질량ppb 이하인 반도체용 시일 조성물을 부여하여, 적어도 상기 오목부의 저면 및 측면에 반도체용 시일층을 형성하는 시일 조성물 부여 공정과,
상기 반도체 기판의 상기 반도체용 시일층이 형성된 측의 면을, 온도 200℃ 이상 425℃ 이하의 조건에서 열처리하여, 상기 배선의 노출면 상에 형성된 반도체용 시일층의 적어도 일부를 제거하는 제거 공정
을 갖는, 반도체 장치의 제조 방법. An interlayer insulating layer provided with a concave portion and at least a portion of the bottom surface of the concave portion having a cationic functional group on at least a bottom surface and a side surface of at least the concave portion of the semiconductor substrate having a wiring including copper exposed at least a part of the surface thereof A sealing composition for semiconductors containing a polymer having a weight average molecular weight of 2000 to 1000000 and containing sodium and potassium in an amount of 10 mass ppm or less based on an element is provided and a seal for forming a semiconductor sealing layer on at least the bottom and side faces of the recess, A composition imparting step,
A removing step of removing the at least a part of the semiconductor sealing layer formed on the exposed surface of the wiring by heat treating the surface of the semiconductor substrate on which the semiconductor sealing layer is formed under the condition of a temperature of 200 ° C or higher and 425 ° C or lower;
Wherein the semiconductor device is a semiconductor device. 제 1 항에 있어서,
상기 폴리머는, 양이온성 작용기 당량이 27∼430인, 반도체 장치의 제조 방법. The method according to claim 1,
Wherein the polymer has a cationic functional group equivalent of 27 to 430. 제 1 항 또는 제 2 항에 있어서,
상기 폴리머가 폴리에틸렌이민 또는 폴리에틸렌이민 유도체인, 반도체 장치의 제조 방법. 3. The method according to claim 1 or 2,
Wherein the polymer is a polyethyleneimine or a polyethyleneimine derivative. 제 1 항 또는 제 2 항에 있어서,
상기 시일 조성물 부여 공정의 후이면서 상기 제거 공정 전에, 15℃∼100℃의 린스액으로 적어도 상기 오목부의 측면 및 저면을 세정하는 세정 공정을 갖는, 반도체 장치의 제조 방법. 3. The method according to claim 1 or 2,
And a cleaning step of cleaning at least the side surface and the bottom surface of the concave portion with a rinsing liquid at 15 캜 to 100 캜 after the sealing composition applying step and before the removing step. 제 4 항에 있어서,
상기 린스액의 온도가 30℃∼100℃인, 반도체 장치의 제조 방법. 5. The method of claim 4,
Wherein the temperature of the rinsing liquid is 30 占 폚 to 100 占 폚. 제 1 항 또는 제 2 항에 있어서,
상기 시일 조성물 부여 공정의 후이면서 상기 제거 공정 전에, 25℃에서의 pH가 6 이하인 린스액으로 적어도 상기 오목부의 측면 및 저면을 세정하는 세정 공정을 갖는, 반도체 장치의 제조 방법. 3. The method according to claim 1 or 2,
And a cleaning step of cleaning at least the side surface and the bottom surface of the concave portion with a rinsing liquid having a pH of not more than 6 at 25 캜 after the sealing composition applying step and before the removing step. 제 6 항에 있어서,
상기 린스액이, 1분자 내에, 활성종을 차폐하는 부위 A, 및 상기 폴리머와의 사이에서 가열에 의해 결합을 형성하는 부위 B 중 적어도 한쪽을 갖는 화합물을 포함하는, 반도체 장치의 제조 방법. The method according to claim 6,
Wherein the rinsing liquid comprises a compound having at least one of a site A for shielding the active species and a site B for forming a bond by heating with the polymer in one molecule. 제 1 항 또는 제 2 항에 기재된 반도체 장치의 제조 방법에 있어서의 상기 시일 조성물 부여 공정에서 형성된 반도체용 시일층의 적어도 일부의 제거에 이용되고,
25℃에서의 pH가 6 이하인, 린스액. A method for manufacturing a semiconductor device according to any one of claims 1 to 3, which is used for removing at least a part of a semiconductor sealing layer formed in the sealing composition application step,
Wherein the pH at 25 DEG C is 6 or less. 층간 절연층을 구비한 반도체 기판의 해당 층간 절연층의 표면에 형성된, 양이온성 작용기를 갖고 중량 평균 분자량이 2000∼1000000인 폴리머에서 유래하는 반도체용 시일층용의 린스액으로서,
1분자 내에, 활성종을 차폐하는 부위 A, 및 상기 폴리머와의 사이에서 가열에 의해 결합을 형성하는 부위 B 중 적어도 한쪽을 갖는 화합물을 포함하는, 린스액. 1. A rinse liquid for a semiconductor sealing layer derived from a polymer having a cationic functional group and having a weight average molecular weight of 2000 to 1000000, formed on a surface of a corresponding interlayer insulating layer of a semiconductor substrate having an interlayer insulating layer,
A compound having at least one of a site A for shielding the active species, and a site B for forming a bond by heating with the polymer in a molecule. 제 9 항에 있어서,
상기 화합물이, 1분자 내에, 상기 부위 B로서 카복실기를 2개 이상 갖고, 또한 1분자 내에, 이웃하는 2개의 탄소 원자의 각각에 카복실기가 결합한 구조, 및 3개 나열된 탄소 원자 중의 양단의 탄소 원자의 각각에 카복실기가 결합한 구조 중 적어도 한쪽을 갖는, 린스액. 10. The method of claim 9,
The above compound has a structure in which two or more carboxyl groups are contained as one molecule in the molecule and a carboxyl group is bonded to each of two neighboring carbon atoms in one molecule and a structure in which carbon atoms at both ends in three carbon atoms And a structure in which a carboxyl group is bonded to each of the rinsing liquids. 제 9 항에 있어서,
상기 화합물이, 상기 부위 A 및 상기 부위 B를 갖고, 상기 부위 A가, 방향환 구조, 지환 구조, 망간 원자 및 규소 원자로 이루어지는 군으로부터 선택되는 적어도 하나이며, 상기 부위 B가 카복실기인, 린스액. 10. The method of claim 9,
Wherein said compound has said site A and said site B and said site A is at least one selected from the group consisting of an aromatic ring structure, an alicyclic structure, a manganese atom and a silicon atom, and said site B is a carboxyl group. 반도체 기판 상에,
오목부가 설치된 층간 절연층과,
상기 오목부에 설치된 구리를 포함하는 제 1 배선과,
적어도 상기 층간 절연층의 상기 오목부의 측면과 상기 제 1 배선 사이에 존재하는, 양이온성 작용기를 갖는 중량 평균 분자량 2000∼1000000의 폴리머를 포함하는 반도체용 시일층과,
상면이 상기 오목부의 저면의 적어도 일부를 구성함과 함께, 해당 상면에서 상기 제 1 배선과 전기적으로 접속되어 있는, 구리를 포함하는 제 2 배선
을 구비하고,
상기 제 1 배선과 상기 제 2 배선의 접속부에서의 상기 반도체용 시일층의 두께가 5nm 이하인, 반도체 장치. On a semiconductor substrate,
An interlayer insulating layer provided with a concave portion,
A first wiring including copper provided in the concave portion,
A semiconductor sealing layer containing a polymer having a cationic functional group and having a weight average molecular weight of 2,000 to 1,000,000 and present between at least the side of the concave portion of the interlayer insulating layer and the first wiring,
And the upper surface of the first wiring constitutes at least a part of the bottom surface of the concave portion and is electrically connected to the first wiring on the upper surface thereof,
And,
Wherein a thickness of said semiconductor sealing layer at a connection portion between said first wiring and said second wiring is 5 nm or less. 반도체 기판 상에, 층간 절연층과, 구리를 포함하는 제 1 배선과, 상기 층간 절연층과 상기 제 1 배선 사이에 존재하는, 양이온성 작용기를 갖는 중량 평균 분자량 2000∼1000000의 폴리머를 포함하는 반도체용 시일층을 구비하고,
상기 반도체용 시일층이, 이미드 결합 및 아마이드 결합으로 이루어지는 군으로부터 선택되는 적어도 하나, 및 방향환 구조, 망간 원자 및 규소 원자로 이루어지는 군으로부터 선택되는 적어도 하나를 포함하는, 반도체 장치. A method for manufacturing a semiconductor device, comprising: forming, on a semiconductor substrate, an interlayer insulating layer, a first wiring including copper, and a semiconductor including a polymer having a weight average molecular weight of 2000 to 1000000 and having a cationic functional group present between the interlayer insulating layer and the first wiring And a sealing layer,
Wherein the semiconductor sealing layer comprises at least one selected from the group consisting of imide bonds and amide bonds, and at least one selected from the group consisting of aromatic ring structures, manganese atoms and silicon atoms. 제 12 항 또는 제 13 항에 있어서,
상기 폴리머는, 양이온성 작용기 당량이 27∼430인, 반도체 장치. The method according to claim 12 or 13,
Wherein the polymer has a cationic functional group equivalent of 27 to 430. 제 12 항 또는 제 13 항에 있어서,
상기 폴리머가 폴리에틸렌이민 또는 폴리에틸렌이민 유도체인, 반도체 장치. The method according to claim 12 or 13,
Wherein the polymer is a polyethyleneimine or a polyethyleneimine derivative. 제 12 항 또는 제 13 항에 있어서,
상기 층간 절연층은, 평균 세공 반경이 0.5nm∼3.0nm인 다공질 층간 절연층인, 반도체 장치.The method according to claim 12 or 13,
Wherein the interlayer insulating layer is a porous interlayer insulating layer having an average pore radius of 0.5 nm to 3.0 nm.
KR1020157000349A 2012-07-17 2013-07-12 Semiconductor device and method for manufacturing same, and rinsing fluid KR101682836B1 (en)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012158979 2012-07-17
JPJP-P-2012-158979 2012-07-17
JP2013039944 2013-02-28
JPJP-P-2013-039944 2013-02-28
PCT/JP2013/069225 WO2014013956A1 (en) 2012-07-17 2013-07-12 Semiconductor device and method for manufacturing same, and rinsing fluid

Publications (2)

Publication Number Publication Date
KR20150020668A true KR20150020668A (en) 2015-02-26
KR101682836B1 KR101682836B1 (en) 2016-12-05

Family

ID=49948785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157000349A KR101682836B1 (en) 2012-07-17 2013-07-12 Semiconductor device and method for manufacturing same, and rinsing fluid

Country Status (10)

Country Link
US (1) US9780008B2 (en)
EP (1) EP2876675B1 (en)
JP (1) JP5968438B2 (en)
KR (1) KR101682836B1 (en)
CN (1) CN104412376B (en)
IL (1) IL236569B (en)
IN (1) IN2015DN00369A (en)
SG (2) SG11201500194UA (en)
TW (1) TWI602246B (en)
WO (1) WO2014013956A1 (en)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200043526A (en) * 2011-12-20 2020-04-27 인텔 코포레이션 Conformal low temperature hermetic dielectric diffusion barriers
US10020238B2 (en) 2013-03-27 2018-07-10 Mitsui Chemicals, Inc. Method for manufacturing composite body and composition
US9847289B2 (en) * 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
CN106537564B (en) * 2014-08-08 2020-02-21 三井化学株式会社 Sealing composition and method for manufacturing semiconductor device
JP6438747B2 (en) * 2014-11-27 2018-12-19 三井化学株式会社 Method for producing composite
JP6184613B2 (en) 2014-12-17 2017-08-23 三井化学株式会社 Substrate intermediate, through via electrode substrate, and through via electrode forming method
CN107431016A (en) * 2015-03-30 2017-12-01 三井化学株式会社 Fill the manufacture method of planarization film and the manufacture method of electronic device
TWI764363B (en) * 2015-11-16 2022-05-11 日商三井化學股份有限公司 Film composition for semiconductor, method of manufacturing film composition for semiconductor, method of manufacturing member for semiconductor, method of manufacturing process member for semiconductor and semiconductor device
US10340182B2 (en) * 2015-11-30 2019-07-02 International Business Machines Corporation Enhanced via fill material and processing for dual damscene integration
KR102084164B1 (en) * 2018-03-06 2020-05-27 에스케이씨 주식회사 Composition for semiconductor process and semiconductor process
KR20200078029A (en) 2018-12-21 2020-07-01 삼성전자주식회사 Semiconductor device and Method for fabricating thereof
JP2023131657A (en) * 2022-03-09 2023-09-22 東京エレクトロン株式会社 Substrate processing method and substrate processing system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229093A (en) * 2004-01-15 2005-08-25 Nec Electronics Corp Semiconductor device and method for manufacturing the same
JP2008010630A (en) * 2006-06-29 2008-01-17 Sharp Corp Semiconductor device, and its manufacturing method
JP4699565B2 (en) * 2009-05-29 2011-06-15 三井化学株式会社 Semiconductor sealing composition, semiconductor device, and method of manufacturing semiconductor device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4933120B1 (en) 1968-06-21 1974-09-04
DE4026978A1 (en) 1990-08-25 1992-02-27 Bayer Ag Coated substrates for electro=optical applications, etc.
EP0534304A1 (en) 1991-09-21 1993-03-31 Hoechst Aktiengesellschaft Cycloalkylated polyethylenimines and their use as hypolipemic agents
TW387936B (en) * 1997-08-12 2000-04-21 Kanto Kagaku Washing solution
US6033993A (en) * 1997-09-23 2000-03-07 Olin Microelectronic Chemicals, Inc. Process for removing residues from a semiconductor substrate
JP2001213958A (en) 2000-02-03 2001-08-07 Nippon Shokubai Co Ltd Ethyleneimine polymer and its production method
FR2819635B1 (en) * 2001-01-18 2004-01-23 St Microelectronics Sa METHOD FOR MANUFACTURING INTERCONNECTION NETWORKS
JP3648480B2 (en) 2001-12-26 2005-05-18 株式会社東芝 Semiconductor device and manufacturing method thereof
US7442756B2 (en) * 2002-06-20 2008-10-28 Infineon Technologies Ag Polymer for sealing porous materials during chip production
TWI273090B (en) 2002-09-09 2007-02-11 Mitsui Chemicals Inc Method for modifying porous film, modified porous film and use of same
US20040266185A1 (en) * 2003-06-30 2004-12-30 Texas Instruments Incorporated Method for reducing integrated circuit defects
US20060046044A1 (en) 2004-08-24 2006-03-02 Lee Chung J Porous composite polymer dielectric film
JP4903374B2 (en) 2004-09-02 2012-03-28 ローム株式会社 Manufacturing method of semiconductor device
US20060255315A1 (en) * 2004-11-19 2006-11-16 Yellowaga Deborah L Selective removal chemistries for semiconductor applications, methods of production and uses thereof
US7922824B2 (en) 2005-10-05 2011-04-12 Advanced Technology Materials, Inc. Oxidizing aqueous cleaner for the removal of post-etch residues
US7338893B2 (en) 2005-11-23 2008-03-04 Texas Instruments Incorporated Integration of pore sealing liner into dual-damascene methods and devices
JP2007161784A (en) * 2005-12-09 2007-06-28 Fujifilm Corp Insulating film, compound, film-forming composition and electronic device
JP2008047831A (en) 2006-08-21 2008-02-28 Mitsubishi Gas Chem Co Inc Washing liquid and washing method for dry etching residue
EP2267080A1 (en) 2008-04-02 2010-12-29 Mitsui Chemicals, Inc. Composition and method for production thereof, porous material and method for production thereof, interlayer insulating film, semiconductor material, semiconductor device, and low-refractive-index surface protection film
JP5310721B2 (en) 2008-06-18 2013-10-09 富士通株式会社 Semiconductor device and manufacturing method thereof
KR101419662B1 (en) * 2010-09-10 2014-07-15 미쓰이 가가쿠 가부시키가이샤 Semiconductor device production method and rinse

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229093A (en) * 2004-01-15 2005-08-25 Nec Electronics Corp Semiconductor device and method for manufacturing the same
JP2008010630A (en) * 2006-06-29 2008-01-17 Sharp Corp Semiconductor device, and its manufacturing method
JP4699565B2 (en) * 2009-05-29 2011-06-15 三井化学株式会社 Semiconductor sealing composition, semiconductor device, and method of manufacturing semiconductor device

Also Published As

Publication number Publication date
EP2876675B1 (en) 2021-02-17
US9780008B2 (en) 2017-10-03
TWI602246B (en) 2017-10-11
EP2876675A4 (en) 2016-06-15
EP2876675A1 (en) 2015-05-27
IL236569A0 (en) 2015-02-26
JP5968438B2 (en) 2016-08-10
SG11201500194UA (en) 2015-04-29
IL236569B (en) 2018-08-30
SG10201607504UA (en) 2016-10-28
IN2015DN00369A (en) 2015-06-12
CN104412376B (en) 2017-02-08
CN104412376A (en) 2015-03-11
TW201407684A (en) 2014-02-16
US20150187670A1 (en) 2015-07-02
JPWO2014013956A1 (en) 2016-06-30
WO2014013956A1 (en) 2014-01-23
KR101682836B1 (en) 2016-12-05

Similar Documents

Publication Publication Date Title
KR101682836B1 (en) Semiconductor device and method for manufacturing same, and rinsing fluid
CN108292604B (en) Film composition for semiconductor, method for producing member for semiconductor, method for producing processing material for semiconductor, and semiconductor device
KR101638717B1 (en) Semiconductor sealing composition, semiconductor device and method for producing same, and polymer and method for producing same
EP2978011B1 (en) Method for manufacturing complex, and composition
KR101419662B1 (en) Semiconductor device production method and rinse
KR101923835B1 (en) Seal composition and production method for semiconductor device
CN107004599B (en) Substrate intermediate, through-hole electrode substrate, and through-hole electrode forming method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)