KR20150016785A - Thin film transistor device and organic light emitting display including the same - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 더욱 상세하게는 임계 치수(critical dimension)보다 작은 유효 채널 폭을 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 장치 및 유기 발광 표시 장치에 관한 것이다.The present invention relates to a thin film transistor, and more particularly, to a thin film transistor device and an organic light emitting display including a thin film transistor having an effective channel width smaller than a critical dimension.
박막 트랜지스터는 예컨대 유기 발광 표시 장치나 액정 표시 장치와 같은 다양한 장치들에서 사용된다. 특히, 유기 발광 표시 장치는 자발광 소자인 유기 발광 소자를 포함하는 복수의 화소를 포함하며, 각 화소는 유기 발광 소자를 구동하기 위한 복수의 박막 트랜지스터 및 캐패시터(Capacitor)를 포함한다. 복수의 박막 트랜지스터는 기본적으로 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 포함한다.The thin film transistor is used in various devices such as an organic light emitting display or a liquid crystal display. In particular, the organic light emitting display includes a plurality of pixels including an organic light emitting element, which is a self light emitting element, and each pixel includes a plurality of thin film transistors and a capacitor for driving the organic light emitting element. The plurality of thin film transistors basically include a switching thin film transistor and a driving thin film transistor.
구동 박막 트랜지스터는 구동 박막 트랜지스터의 게이트 전압(Vgs)의 크기를 조절하여 풍부한 계조를 가지도록 제어하기 위하여, 넓은 게이트 전압의 구동 범위(driving range)를 가져야 한다.The driving thin film transistor must have a driving range of a wide gate voltage in order to control the gate voltage (Vgs) of the driving thin film transistor to have a rich gradation.
따라서, 본 발명이 해결하고자 하는 과제는 넓은 게이트-소스 전압의 구동 범위를 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 장치 및 유기 발광 표시 장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a thin film transistor device and an organic light emitting display device including a thin film transistor having a wide gate-source voltage driving range.
상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 장치는 기판, 및 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터는 상기 기판 상에 배치되고, 임계 치수(critical dimension)보다 작은 유효 채널 폭을 갖는 채널 영역을 갖는 활성층을 포함한다. 상기 채널 영역은 서로 전기적으로 연결되는 복수의 반도체 물질 조각들(pieces)을 포함하며, 상기 복수의 반도체 물질 조각들은 서로 어긋나도록 배치되어 상기 유효 채널 폭을 한정한다.According to various embodiments of the present invention, a thin film transistor device includes a substrate, and a thin film transistor. The thin film transistor includes an active layer disposed on the substrate and having a channel region having an effective channel width smaller than a critical dimension. The channel region includes a plurality of pieces of semiconductor material electrically connected to each other and the plurality of pieces of semiconductor material are arranged to be offset from each other to define the effective channel width.
상기 박막 트랜지스터 장치의 일 예에 따르면, 상기 복수의 반도체 물질 조각들은 서로 인접한 제1 및 제2 반도체 물질 조각들을 포함하며, 상기 제1 및 제2 반도체 물질 조각들은 상기 유효 채널 폭만큼 접하도록 서로 어긋나도록 배치될 수 있다.According to an example of the thin film transistor device, the plurality of semiconductor material pieces include first and second semiconductor material pieces adjacent to each other, and the first and second semiconductor material pieces are offset from each other by the effective channel width .
상기 박막 트랜지스터 장치의 다른 예에 따르면, 상기 기판은 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장된다. 상기 복수의 반도체 물질 조각들의 각각은 상기 제1 방향에 따른 제1 길이 및 상기 제2 방향에 따른 제2 길이를 갖는다. 상기 제1 길이와 상기 제2 길이는 모두 상기 임계 치수와 동일하거나 상기 임계 치수보다 클 수 있다.According to another example of the thin film transistor device, the substrate extends in a first direction and a second direction perpendicular to the first direction. Each of the plurality of semiconductor material pieces has a first length along the first direction and a second length along the second direction. The first length and the second length may both be equal to or greater than the critical dimension.
상기 박막 트랜지스터 장치의 또 다른 예에 따르면, 상기 제1 길이와 상기 제2 길이는 모두 상기 임계 치수와 동일할 수 있다. 또한, 상기 제1 길이와 상기 제2 길이 중 적어도 하나는 상기 임계 치수보다 클 수 있다.According to another example of the thin film transistor device, the first length and the second length may all be equal to the critical dimension. At least one of the first length and the second length may be larger than the critical dimension.
상기 박막 트랜지스터 장치의 또 다른 예에 따르면, 상기 복수의 반도체 물질 조각들은 상기 제1 방향을 따라 이격하여 일렬로 배치되는 제1 세트의 반도체 물질 조각들, 및 상기 제1 방향을 따라 이격하여 일렬로 배치되는 제2 세트의 반도체 물질 조각들을 포함할 수 있다. 상기 제1 세트의 반도체 물질 조각들 각각은 상기 제2 세트의 반도체 물질 조각들 사이에 배치되어, 상기 제1 세트의 반도체 물질 조각들과 상기 제2 세트의 반도체 물질 조각들은 상기 제1 방향을 따라 서로 교대로 전기적으로 연결될 수 있다. 상기 제1 세트의 반도체 물질 조각들은 상기 제2 세트의 반도체 물질 조각들에 대하여 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 어긋나도록 배치될 수 있다.According to another example of the thin film transistor device, the plurality of semiconductor material pieces are arranged in a line in a first set of semiconductor material pieces spaced apart in the first direction and arranged in a line, And a second set of semiconductor material pieces to be disposed. Wherein each of the first set of semiconductor material pieces is disposed between the second set of semiconductor material pieces such that the first set of semiconductor material pieces and the second set of semiconductor material pieces are disposed along the first direction They can be alternately electrically connected to each other. The first set of semiconductor material pieces may be arranged to be offset with respect to the second set of semiconductor material pieces in a direction opposite to the second direction or the second direction.
상기 박막 트랜지스터 장치의 또 다른 예에 따르면, 상기 복수의 반도체 물질 조각들 중 적어도 일부는 상기 제1 방향에 대하여 소정 각도로 일렬로 배치될 수 있다. 상기 복수의 반도체 물질 조각들 중 인접한 반도체 물질 조각들은 상기 제2 길이보다 짧은 제3 길이만큼 서로 접하고, 서로에 대하여 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 어긋나도록 배치될 수 있다.According to another example of the thin film transistor device, at least some of the plurality of semiconductor material pieces may be arranged in a line at an angle with respect to the first direction. Adjacent semiconductor material pieces of the plurality of semiconductor material pieces may be arranged to be in contact with each other by a third length shorter than the second length and to be offset with respect to each other in the second direction or the opposite direction to the second direction.
상기 박막 트랜지스터 장치의 또 다른 예에 따르면, 상기 유효 채널 폭은 상기 제3 길이보다 길 수 있다.According to another example of the thin film transistor device, the effective channel width may be longer than the third length.
상기 박막 트랜지스터 장치의 또 다른 예에 따르면, 상기 활성층은 상기 채널 영역의 양 끝에 전기적으로 각각 연결되는 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 박막 트랜지스터는 상기 채널 영역과 적어도 일부분이 중첩하는 게이트 전극, 및 상기 채널 영역과 상기 게이트 전극 사이에 개재되는 게이트 절연막을 포함할 수 있다.According to another example of the thin film transistor device, the active layer may include a source region and a drain region electrically connected to both ends of the channel region. The thin film transistor may include a gate electrode overlapping at least a part of the channel region, and a gate insulating film interposed between the channel region and the gate electrode.
상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치는 기판, 상기 기판 상에 배치되고, 임계 치수(critical dimension)보다 작은 유효 채널 폭을 갖는 채널 영역을 갖는 활성층을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터에 전기적으로 연결되는 하부 전극, 상기 하부 전극 상의 상부 전극, 및 상기 하부 전극과 상기 상부 전극 사이에 배치되고, 유기 발광층을 포함하는 중간층을 포함한다. 상기 채널 영역은 서로 전기적으로 연결되는 복수의 반도체 물질 조각들(pieces)을 포함하며, 상기 복수의 반도체 물질 조각들은 서로 어긋나도록 배치되어 상기 유효 채널 폭을 한정한다.According to another aspect of the present invention, there is provided an OLED display including a substrate, an active layer disposed on the substrate and having a channel region having an effective channel width smaller than a critical dimension, A lower electrode electrically connected to the thin film transistor, an upper electrode on the lower electrode, and an intermediate layer disposed between the lower electrode and the upper electrode, the intermediate layer including an organic light emitting layer. The channel region includes a plurality of pieces of semiconductor material electrically connected to each other and the plurality of pieces of semiconductor material are arranged to be offset from each other to define the effective channel width.
본 발명에 따른 박막 트랜지스터는 임계 치수보다도 작은 유효 채널 폭을 갖기 때문에, 넓은 게이트 전압의 구동 범위를 가질 수 있다. 또한, 이러한 박막 트랜지스터를 구동 트랜지스터로 사용하는 유기 발광 표시 장치는 유기 발광 소자의 구동 전류를 미세하게 조절할 수 있기 때문에, 미세한 색 표현이 가능해진다.Since the thin film transistor according to the present invention has an effective channel width smaller than the critical dimension, it can have a wide gate voltage driving range. Further, since the organic light emitting display device using such a thin film transistor as a driving transistor can finely control the driving current of the organic light emitting element, it is possible to express a fine color.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.1 is a perspective plan view schematically showing a thin film transistor of a thin film transistor apparatus according to an embodiment of the present invention.
2 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor apparatus according to another embodiment of the present invention.
3 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor apparatus according to another embodiment of the present invention.
4 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor device according to another embodiment of the present invention.
5 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor apparatus according to another embodiment of the present invention.
6 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor apparatus according to another embodiment of the present invention.
7 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor device according to another embodiment of the present invention.
8 is a cross-sectional view schematically showing a thin film transistor of a thin film transistor apparatus according to an embodiment of the present invention.
9 is a cross-sectional view schematically illustrating an organic light emitting display according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 본 발명의 실시예들은 본 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래에 제시되는 실시예들은 여러 다른 형태로 변형될 수 있고, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. It is to be understood that the embodiments shown below may be modified in various ways and that the scope of the present invention is not limited to the following embodiments and that all changes, Should be understood to include.
첨부된 도면들을 설명하면서 유사한 구성요소에 대해 유사한 참조 부호를 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확한 이해를 돕기 위하여 실제보다 확대하거나 축소하여 도시될 수 있다.BRIEF DESCRIPTION OF THE DRAWINGS [0027] Reference will now be made, by way of example, to the accompanying drawings, in which: In the attached drawings, the dimensions of the structures may be shown enlarged or reduced in size to facilitate a clear understanding of the present invention.
본 명세서에서 사용된 용어는 오로지 특정한 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하려는 의도로 사용된 것이 아니다. 단수의 표현은 문맥상 명백히 다른 경우를 제외하고는 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 나열된 특징들의 존재를 특정하는 것이지, 하나 이상의 다른 특징들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, 용어 "및/또는"은 열거된 특징들 중 어느 하나 및 하나 이상의 모든 조합들을 포함하기 위해 사용된다. 본 명세서에서, "제1", "제2" 등의 용어가 다양한 특징들을 설명하기 위하여 하나의 특징을 다른 특징과 구별하기 위한 의도로만 사용되며, 이러한 특징들은 이들 용어에 의해 한정되지 않는다. 아래의 설명에서 제1 특징이 제2 특징과 연결, 결합 또는 접속된다고 기재되는 경우, 이는 제1 특징과 제2 특징 사이에 제3 특징이 개재될 수 있다는 것을 배제하지 않는다. 또한, 제1 요소가 제2 요소 상에 배치된다고 기재될 때, 제3 요소가 제1 요소와 제2 요소 사이에 개재되는 것을 배제하지 않는다. 다만, 제1 요소가 제2 요소 상에 직접 배치된다고 기재될 때에는, 제3 요소가 제1 요소와 제2 요소 사이에 개재되는 것을 배제한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the present invention. The singular < RTI ID = 0.0 > expressions < / RTI > include plural expressions, unless the context clearly dictates otherwise. As used herein, the terms "comprises" or "having", etc., are to be understood as specifying the presence of listed features, and not precluding the presence or addition of one or more other features. In this specification, the term "and / or" is used to include any and all combinations of one or more of the listed features. In this specification, terms such as " first ", "second ", and the like are used only to intend to distinguish one feature from another to describe various features, and these features are not limited by these terms. In the following description, when the first characteristic is described as being connected, coupled or connected to the second characteristic, it does not exclude that the third characteristic may be interposed between the first characteristic and the second characteristic. Further, when it is described that the first element is disposed on the second element, it does not exclude that the third element is interposed between the first element and the second element. However, when it is stated that the first element is disposed directly on the second element, the third element is not interposed between the first element and the second element.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.1 is a perspective plan view schematically showing a thin film transistor of a thin film transistor apparatus according to an embodiment of the present invention.
도 1을 참조하면, 박막 트랜지스터 장치(100a)는 기판(10), 활성층(20a), 및 게이트 전극(30)을 포함한다. 본 발명의 용이한 이해를 위하여 게이트 전극(30)은 테두리만 도시된다.Referring to FIG. 1, a thin
기판(10)은 제1 방향과 제1 방향에 수직한 제2 방향으로 연장되며, 기판(10)의 상부에 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 기판(10)은 실리콘 산화물(SiO2)을 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 기판(10)은 반드시 이에 한정되는 것은 아니며, 투명한 플라스틱 재질로 이루어질 수 있으며, 플렉서블한 특성을 가질 수 있다. 이 때, 기판(10)을 형성하는 플라스틱 재질은 다양한 유기물들 중에서 선택된 어느 한 유기물 또는 복수의 유기물들의 조합일 수 있다. 그 외에도, 기판(10)은 금속 포일이나 박막 유리(thin glass)와 같은 가요성 있는 다양한 소재가 사용될 수 있다.The
박막 트랜지스터(TFT)는 소스 영역(SR), 채널 영역(CR), 및 드레인 영역(DR)을 포함하는 활성층(20a) 및 게이트 전극(30)을 포함할 수 있다. 채널 영역(CR)은 활성층(20a)에서 게이트 전극(30)과 중첩하는 부분으로 정의될 수 있다. 소스 영역(SR)과 드레인 영역(DR)은 채널 영역(CR)의 양 끝단에 각각 인접하고 게이트 전극(30)과 중첩하지 않는 부분으로 정의될 수 있다. 도시되지는 않았지만, 소스 영역(SR)과 드레인 전극(DR)은 콘택 플러그(미 도시)를 통해 각각 소스 전극(미 도시) 및 드레인 전극(미 도시)과 전기적으로 연결될 수 있다.The thin film transistor TFT may include an
활성층(20a)은 실리콘, 게르마늄 등과 같은 4족 원소를 포함하는 원소 반도체 물질을 포함할 수 있다. 예컨대, 활성층(20a)은 비정질 실리콘 또는 폴리 실리콘과 같은 실리콘 물질 층일 수 있다. 활성층(20a)에는 3족 원소 또는 5족 원소가 약하게 도핑되어 있을 수 있으며, 특히, 소스 영역(SR)과 드레인 영역(DR)에는 5족 원소 또는 3족 원소가 강하게 도핑되어, 소스 영역(SR)과 드레인 영역(DR)은 도전성을 가질 수 있다. 본 발명은 이에 한정되지 않으며, 활성층(20a)은, 예컨대, 산화물 반도체와 같은 화합물 반도체 또는 유기물 반도체를 포함할 수도 있다.The
활성층(20a)은 포토리소그래피 공정 및 식각 공정을 포함하는 패터닝 공정에 의해 형성될 수 있다. 이러한 패터닝 공정에 의해 형성되는 패턴은 임계 치수(critical dimension, CD)와 동일하거나 이보다 큰 치수를 갖게 된다. 임계 치수(CD)는 패터닝 공정에 의해 형성할 수 있는 최소 치수를 의미한다. 임계 치수(CD)는 패터닝 공정을 수행하는 반도체 처리 장치에 따라 달라질 수 있다. 본 명세서에서는 제1 방향으로 연장되는 소스 영역(SR)과 드레인 영역(DR)의 제2 방향에 따른 길이(W5a)가 임계 치수(CD)와 동일한 것으로 가정한다. 그러나, 본 발명은 이에 한정되지 않으며, 소스 영역(SR)과 드레인 영역(DR)의 제2 방향에 따른 길이(W5a)는 임계 치수(CD)보다 클 수도 있다. 소스 영역(SR)과 드레인 영역(DR)의 제2 방향에 따른 길이(W5a)는 소스 영역(SR)과 드레인 영역(DR)의 선 폭(line width)으로 지칭될 수 있다.The
채널 영역(CR)은 복수의 반도체 물질 조각들(CP)을 포함할 수 있다. 도 1에 도시된 바와 같이, 반도체 물질 조각들(CP)은 서로 어긋나도록 배치되지만, 반도체 물질 조각들(CP)의 일부분이 서로 접함으로써 제1 방향으로 서로 전기적으로 연결될 수 있다. 도 1에는 3개의 반도체 물질 조각(CP1)과 3개의 반도체 물질 조각(CP2)이 도시되지만, 반도체 물질 조각들(CP1, CP2)의 개수는 예시적이며, 채널 영역(CR)은 3개 보다 적거나 많은 개수의 반도체 물질 조각(CP1)과 3개 보다 적거나 많은 개수의 반도체 물질 조각(CP2)을 포함할 수 있다. 또한, 반도체 물질 조각(CP1)의 개수와 반도체 물질 조각(CP2)의 개수가 반드시 동일해야 하는 것은 아니며, 반도체 물질 조각(CP1)의 개수가 반도체 물질 조각(CP2)보다 1개 많거나 적을 수도 있다.The channel region CR may comprise a plurality of semiconductor material pieces CP. As shown in FIG. 1, the semiconductor material pieces CP are arranged to be offset from each other, but a part of the semiconductor material pieces CP can be electrically connected to each other in the first direction by being in contact with each other. Although the number of semiconductor material pieces CP1 and CP2 is exemplary and the number of semiconductor material pieces CP2 is illustrative and the number of semiconductor material pieces CP2 is illustrative, Or may include a large number of pieces of semiconductor material CP1 and fewer or more than three pieces of semiconductor material CP2. In addition, the number of semiconductor material pieces CP1 and the number of semiconductor material pieces CP2 do not necessarily have to be the same, and the number of semiconductor material pieces CP1 may be one more or less than that of the semiconductor material pieces CP2 .
도 1에 도시된 바와 같이, 반도체 물질 조각들(CP)은 서로 동일한 형상을 가질 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 반도체 물질 조각들(CP)은 제1 방향에 따른 제1 길이(W1a)와 제2 방향에 따른 제2 길이(W2a)를 갖는 직사각형 형상을 가질 수 있다. As shown in FIG. 1, the semiconductor material pieces CP may have the same shape as each other. For example, as shown in FIG. 1, semiconductor material pieces CP may have a rectangular shape having a first length W1a along a first direction and a second length W2a along a second direction have.
도 1에는 반도체 물질 조각들(CP)이 직사각형 형상을 갖는 것으로 도시되어 있지만, 실제로 패터닝 공정을 수행하여 형성될 경우, 모서리 부분이 라운딩되기 때문에, 완전한 직사각형 형상을 갖지 않을 수 있다는 것에 주의해야 한다. 이 경우, 반도체 물질 조각들(CP)은 모서리가 라운딩된 직사각형 형상을 가질 수 있으며, 심지어 타원형 형상을 가질 수 있다. 이때, 제1 방향에 따른 제1 길이(W1a)는 반도체 물질 조각들(CP)의 제1 방향에 따른 최대 치수, 즉, 반도체 물질 조각들(CP)의 중앙에서의 제1 방향에 따른 치수로 정의되고, 제2 방향에 따른 제2 길이(W2a)는 반도체 물질 조각들(CP)의 제2 방향에 따른 최대 치수, 즉, 반도체 물질 조각들(CP)의 중앙에서의 제2 방향에 따른 치수로 정의될 수 있다.It should be noted that although the semiconductor material pieces CP are shown as having a rectangular shape in Fig. 1, they may not have a complete rectangular shape because the corner portions are rounded when actually formed by performing the patterning process. In this case, the semiconductor material pieces CP may have a rectangular shape with rounded corners, and may even have an oval shape. At this time, the first length W1a along the first direction is the maximum dimension along the first direction of the semiconductor material pieces CP, that is, the dimension along the first direction at the center of the semiconductor material pieces CP And the second length W2a along the second direction is the maximum dimension along the second direction of the semiconductor material pieces CP, that is, the dimension along the second direction at the center of the semiconductor material pieces CP . ≪ / RTI >
도 1에 도시된 바와 같이, 제1 방향에 따른 제1 길이(W1a)는 임계 치수(CD)와 동일할 수 있으며, 제2 방향에 따른 제2 길이(W2a)는 임계 치수(CD)보다 클 수 있다. 반도체 물질 조각들(CP)은 제2 방향으로 긴 직사각형 형상을 가질 수 있다. 따라서, 반도체 물질 조각들(CP1, CP2)을 포함하는 채널 영역(CR)은 디자인 룰을 만족하며, 채널 영역(CR)을 포함하는 활성층(20a)은 패터닝 공정에 의해 형성될 수 있다.The first length W1a along the first direction may be equal to the critical dimension CD and the second length W2a along the second direction may be greater than the critical dimension CD, . The semiconductor material pieces CP may have a long rectangular shape in the second direction. Accordingly, the channel region CR including the semiconductor material pieces CP1 and CP2 satisfies the design rule, and the
반도체 물질 조각들(CP)은 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)을 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 세트의 반도체 물질 조각들(CP1)은 제1 방향을 따라 서로 이격하여 일렬로 배치될 수 있다. 또한, 제2 세트의 반도체 물질 조각들(CP2)도 역시 제1 방향을 따라 서로 이격하여 일렬로 배치될 수 있다. 도 1에 도시된 바와 같이, 제1 세트의 반도체 물질 조각들(CP1) 각각은 서로 이격된 제2 세트의 반도체 물질 조각들(CP2) 사이에 배치되어, 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)은 제1 방향을 따라 서로 교대로 전기적으로 연결될 수 있다. 또한, 도 1에 도시된 바와 같이, 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)은 제2 방향으로 어긋나도록 배치된다. 구체적으로, 제1 세트의 반도체 물질 조각들(CP1)은 제2 방향으로 돌출되고 제2 세트의 반도체 물질 조각들(CP2)은 제2 방향의 반대 방향으로 돌출되도록 배치될 수 있다.The semiconductor material pieces CP may comprise a first set of semiconductor material pieces CP1 and a second set of semiconductor material pieces CP2. As shown in FIG. 1, the first set of semiconductor material pieces CP1 may be arranged in a line spaced apart from each other along the first direction. Also, the second set of semiconductor material pieces CP2 may also be arranged in a line spaced apart from one another along the first direction. As shown in Figure 1, each of the first set of semiconductor material pieces CP1 is disposed between a second set of semiconductor material pieces CP2 spaced from one another to form a first set of semiconductor material pieces CP1 And the second set of semiconductor material pieces CP2 may alternately be electrically connected to each other along the first direction. Further, as shown in FIG. 1, the first set of semiconductor material pieces CP1 and the second set of semiconductor material pieces CP2 are arranged to be offset in the second direction. In particular, the first set of semiconductor material pieces CP1 may protrude in a second direction and the second set of semiconductor material pieces CP2 may be disposed to protrude in a direction opposite to the second direction.
구체적으로, 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)은 제3 길이(W3a)만큼만 접하도록, 즉, 제3 길이(W3a)의 폭으로 이어지도록, 어긋나게 배치될 수 있다. 그 결과, 도 1에 도시된 바와 같이, 채널 영역(CR)의 일부만이 유효 채널(EC)로 기능할 수 있다. 유효 채널 영역(EC)은 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)이 접하는 부분에 의해 한정될 수 있으며, 도 1에 도시된 바와 같이 제2 방향에 따른 채널 폭(W4a)은 제3 길이(W3a)와 동일할 수 있다. 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2) 중에서 유효 채널(EC)로 기능하지 못하는 부분은 더미 채널(DC)로 지칭될 수 있다. 더미 채널(DC)은 패터닝 공정의 디자인 룰을 만족하기 위한 부분일 수 있다.Specifically, the first set of semiconductor material pieces CP1 and the second set of semiconductor material pieces CP2 are tapered so as to contact only the third length W3a, that is, to the width of the third length W3a , And can be arranged to be shifted. As a result, as shown in Fig. 1, only a part of the channel region CR can function as an effective channel EC. The effective channel region EC can be defined by the portion of the first set of semiconductor material pieces CP1 and the second set of semiconductor material pieces CP2 in contact with each other, The channel width W4a may be equal to the third length W3a. A portion of the first set of semiconductor material pieces CP1 and the second set of semiconductor material pieces CP2 that do not function as an effective channel EC may be referred to as a dummy channel DC. The dummy channel (DC) may be a part for satisfying the design rule of the patterning process.
제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)이 도 1에 도시된 것보다 더욱 어긋날 경우, 제3 길이(W3a)보다 짧은 길이만큼만 접할 수 있으며, 그 결과 유효 채널(EC)의 채널 폭(W4a)은 더욱 짧아질 수 있다. 이 경우, 패터닝 공정에서 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)이 서로 연결되지 못할 수 있다. 제3 길이(W3a)는 임계 치수(CD)의 1/5보다 크고 1/2보다 작게 설계될 수 있다. 예컨대, 제3 길이(W3a)는 임계 치수(CD)의 1/3로 설계될 수 있다. 예컨대, 임계 치수(CD)가 3㎛일 경우, 유효 채널(EC)의 채널 폭(W4a)은 1㎛일 수 있다. 유효 채널(EC)의 채널 폭(W4a)은 유효 채널 폭으로 지칭될 수 있다.If the first set of semiconductor material pieces CP1 and the second set of semiconductor material pieces CP2 are further displaced than shown in Fig. 1, they can only touch a length shorter than the third length W3a, The channel width W4a of the resulting effective channel EC can be further shortened. In this case, the first set of semiconductor material pieces CP1 and the second set of semiconductor material pieces CP2 may not be connected to each other in the patterning process. The third length W3a can be designed to be larger than 1/5 of the critical dimension CD and smaller than 1/2. For example, the third length W3a may be designed to be 1/3 of the critical dimension CD. For example, when the critical dimension CD is 3 占 퐉, the channel width W4a of the effective channel EC may be 1 占 퐉. The channel width W4a of the effective channel EC may be referred to as an effective channel width.
채널 영역(CR)은 반도체 물질 조각들(CP) 중 양 끝에 위치한 반도체 물질 조각들(CP)과 소스 영역(SR) 및 드레인 영역(DR)을 연결하기 위한 채널 단부 영역(CER1, CER2)을 더 포함할 수 있다. 그러나, 게이트 전극(30)의 형상에 따라 채널 단부 영역(CER1, CER2)은 생략될 수도 있다. 도 1에서, 채널 단부 영역들(CER1, CER2)이 양 끝에 위치한 반도체 물질 조각들(CP)과 제3 길이(W3a)보다 긴 길이만큼 접하도록 배치되어 있지만, 이는 예시적이며, 채널 단부 영역들(CER1, CER2)은 양 끝에 위치한 반도체 물질 조각들(CP)과 제3 길이(W3a)만큼 접하도록 배치될 수도 있다.The channel region CR further includes channel end regions CER1 and CER2 for connecting the semiconductor material pieces CP located at both ends of the semiconductor material pieces CP with the source region SR and the drain region DR . However, depending on the shape of the
도 1에서 도식적으로 채널 단부 영역(CER1, CER2)을 유효 채널(EC)로 표시하였지만, 채널 단부 영역(CER1, CER2)의 일부 영역은 유효 채널(EC)이 아닐 수도 있다. 또한, 반도체 물질 조각들(CP)의 일부 영역을 직사각형 형태의 유효 채널(EC)로 표시하였지만, 이는 도식적이며, 실제로 유효 채널(EC)은 직사각형 형태가 아닐 수 있다. 그러나, 반도체 물질 조각들(CP)이 서로 접하는 부분에서 유효 채널(EC)의 채널 폭(W4a)은 제3 길이(W3a)로 한정되며, 전자는 가장 짧은 경로로 이동하려는 성질이 있으므로, 더미 채널(DC)은 전류 경로로 작용하지 않게 되며, 유효 채널(EC)은 대략적으로 직사각형 형태를 가질 것이다. 따라서, 유효 채널(EC)의 채널 폭(W4a)은 임계 치수(CD)보다 작을 것이다.Although the channel end regions CER1 and CER2 are schematically shown as an effective channel EC in FIG. 1, some of the channel end regions CER1 and CER2 may not be the effective channel EC. Also, some regions of the semiconductor material pieces CP are shown as rectangular effective channels (EC), but this is illustrative, and actually the effective channel (EC) may not be rectangular. However, since the channel width W4a of the effective channel EC is limited to the third length W3a at the portion where the semiconductor material pieces CP are in contact with each other, and the electrons have the property of moving in the shortest path, (DC) will not act as a current path, and the effective channel (EC) will have a roughly rectangular shape. Therefore, the channel width W4a of the effective channel EC will be smaller than the critical dimension CD.
도 1에 도시된 바와 같이, 채널 영역(CR)이 서로 어긋나게 배치되는 반도체 물질 조각들(CP)을 포함함으로써, 유효 채널(EC)의 채널 폭(W4a)을 임계 치수(CD)보다 작게 할 수 있다. 따라서, 채널 길이(L)에 대한 채널 폭(W)을 나타내는 외형비(W/L)는 채널 폭이 임계 치수(CD)와 동일한 경우보다 감소될 수 있다.As shown in FIG. 1, the channel width CR of the effective channel EC can be made smaller than the critical dimension CD by including the semiconductor material pieces CP which are arranged so that the channel regions CR are shifted from each other have. Therefore, the aspect ratio (W / L) representing the channel width (W) with respect to the channel length (L) can be reduced compared with the case where the channel width is equal to the critical dimension (CD).
트랜지스터의 포화 영역에서 게이트-소스 전압(VGS)에 대한 드레인 전류(ID)는 다음과 같이 결정된다.The drain current I D for the gate-source voltage V GS in the saturation region of the transistor is determined as follows.
여기서, Kn'은 공정 트랜스컨덕턴스 파라미터(process transconductance parameter)이고, VT는 문턱 전압(threshold voltage)이다.Where K n 'is the process transconductance parameter and V T is the threshold voltage.
위의 식에서 알 수 있다시피, 외형비(W/L)이 커질수록 드레인 전류(ID)는 커지고, 외형비(W/L)가 작아질수록 드레인 전류(ID)는 작아진다.As can be seen from the above equation, the drain current I D increases as the external ratio W / L increases, and the drain current I D decreases as the external ratio W / L decreases.
드레인 전류(ID)를 미세하게 조절해야 할 경우가 있다. 예컨대, 유기 발광 표시 장치와 같이 전류에 의해 유기 발광 소자의 휘도가 결정되는 경우, 계조 표현을 세밀하게 하기 위해서는 드레인 전류(ID)를 미세하게 조절해야 한다. 이를 위해서는, 게이트-소스 전압(VGS)의 동작 범위가 큰 것이 바람직하다. 즉, 게이트-소스 전압(VGS)이 크게 변하더라도 드레인 전류(ID)의 크기가 작게 변한다면, 드레인 전류(ID)를 미세하게 조절할 수 있다.The drain current I D may need to be finely adjusted. For example, when the luminance of the organic light emitting diode is determined by the current, such as an organic light emitting display, the drain current I D must be finely adjusted in order to make the gradation representation finer. For this purpose, it is preferable that the gate-source voltage (V GS ) has a large operating range. That is, if the magnitude of the drain current I D changes even if the gate-source voltage V GS largely changes, the drain current I D can be finely adjusted.
이를 위해서는 외형비(W/L)를 감소시켜야 한다. 그러나, 물리적 공간의 한계로 인하여 채널 길이(L)를 무한정 증가시킬 수가 없기 때문에, 채널 폭(W)을 줄여야 한다. 채널 폭(W)은 패터닝 공정의 디자인 룰에 의해 임계 치수(CD)보다 작게 설계할 수 없다는 문제가 있었지만, 본 발명에 따르면, 채널 폭(W)을 임계 치수(CD) 이하로 설계할 수 있다. 따라서, 게이트-소스 전압(VGS)의 동작 범위를 크게 할 수 있으며, 그 결과 드레인 전류(ID)의 미세 조절이 가능해 질 수 있다. 이를 이용할 경우, 유기 발광 표시 장치의 계조 표현은 더욱 세밀해질 수 있으며, 더 정확한 색 표현이 가능해질 수 있다.To do this, the aspect ratio (W / L) must be reduced. However, since the channel length L can not be increased indefinitely due to the limitation of the physical space, the channel width W must be reduced. The channel width W can not be designed to be smaller than the critical dimension CD by the design rule of the patterning process. However, according to the present invention, the channel width W can be designed to be equal to or smaller than the critical dimension CD . Therefore, the operation range of the gate-source voltage V GS can be increased, and as a result, the fine adjustment of the drain current I D can be made possible. When this is used, the gradation representation of the organic light emitting display device can be further refined and a more accurate color representation can be realized.
도 1에서, 게이트 전극(30)은 활성층(20a) 상에 배치되는 탑 게이트(top gate) 구조로 도시되어 있지만, 이는 예시적이며, 게이트 전극(30)이 활성층(20a)의 아래에 배치되는 바텀 게이트(bottom gate) 구조일 수도 있다. 또한, 도 1에서 게이트 전극(30)은 반도체 물질 조각들(CP)뿐만 아니라 채널 단부 영역(CER1, CER2)과 중첩하는 것으로 도시되어 있지만, 이는 예시적이며, 게이트 전극(30)은 반도체 물질 조각들(CP)과만 중첩하도록 설계될 수도 있다.1, the
또한, 도 1에서 반도체 물질 조각들(CP)이 모두 동일한 형상을 갖는 것으로 도시되어 있지만, 이는 예시적이며, 반도체 물질 조각들(CP)은 서로 다른 형상을 가질 수도 있다. 이 경우에도, 유효 채널 폭(W4a)이 임계 치수(CD)보다 작도록, 서로 인접한 반도체 물질 조각들(CP)은 서로 어긋나도록 배치될 수 있다.
Also, although the semiconductor material pieces CP in FIG. 1 are all shown as having the same shape, this is exemplary, and the semiconductor material pieces CP may have different shapes. Even in this case, the semiconductor material pieces CP adjacent to each other can be arranged to be offset from each other such that the effective channel width W4a is smaller than the critical dimension CD.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.2 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor apparatus according to another embodiment of the present invention.
도 2를 참조하면, 박막 트랜지스터 장치(100b)가 도시된다. 박막 트랜지스터 장치(100b)는 활성층(20b), 특히 반도체 물질 조각들(CP)의 형상을 제외하고는 도 1에 도시된 박막 트랜지스터 장치(100a)와 실질적으로 동일하다. 동일한 부분에 대해서는 반복하여 설명하지 않는다.Referring to Fig. 2, a thin
박막 트랜지스터 장치(100b)의 활성층(20b)은 소스 영역(SR), 채널 영역(CR) 및 드레인 영역(DR)을 포함한다. 소스 영역(SR)과 드레인 영역(DR)의 선 폭(W5b)은 임계 치수(CD)와 동일할 수 있다. The
채널 영역(CR)은 서로 어긋나게 배치되는 반도체 물질 조각들(CP)을 포함할 수 있다. 반도체 물질 조각들(CP)은 제1 방향을 따라 서로 전기적으로 연결된다. 반도체 물질 조각들(CP)은 제2 방향으로 돌출된 제1 세트의 반도체 물질 조각들(CP1)과 제2 방향의 반대 방향으로 돌출된 제2 세트의 반도체 물질 조각들(CP2)을 포함할 수 있다. 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)은 제3 길이(W3b)만큼 접하도록 배치될 수 있다.The channel regions CR may comprise semiconductor material pieces CP that are disposed offset from each other. The semiconductor material pieces CP are electrically connected to each other along the first direction. The semiconductor material pieces CP may comprise a first set of semiconductor material pieces CP1 protruding in a second direction and a second set of semiconductor material pieces CP2 protruding in a direction opposite to the second direction have. The first set of semiconductor material pieces CP1 and the second set of semiconductor material pieces CP2 may be arranged to be in contact with each other by a third length W3b.
도 1에 도시된 제2 방향으로 긴 직사각형 형상의 반도체 물질 조각들(CP)과 달리, 도 2에 도시된 반도체 물질 조각들(CP)은 정사각형 형상을 가질 수 있다. 반도체 물질 조각들(CP)은 임계 치수(CD)와 동일한 제1 방향에 따른 제1 길이(W1b)와 임계 치수(CD)와 동일한 제2 방향에 따른 제2 길이(W2b)를 가질 수 있다. 도 2에서 반도체 물질 조각들(CP)이 모서리가 직각인 정사각형 형상인 것으로 도시되어 있지만, 실제 패터닝 공정이 수행될 경우 모서리가 라운딩될 수 있으며, 반도체 물질 조각들(CP)은 모서리가 라운딩된 정사각형 형상, 또는 심지어 원 형상일 수도 있다.Unlike the rectangular shaped semiconductor material pieces CP in the second direction shown in FIG. 1, the semiconductor material pieces CP shown in FIG. 2 may have a square shape. The semiconductor material pieces CP may have a first length W1b along the first direction equal to the critical dimension CD and a second length W2b along the second direction equal to the critical dimension CD. Although the semiconductor material pieces CP are shown in FIG. 2 as having square shapes with right-angled corners, the edges may be rounded when an actual patterning process is performed, and the semiconductor material pieces CP may be rounded Shape, or even circular shape.
반도체 물질 조각들(CP) 각각은 콘택 플러그를 형성하는 방식으로 형성될 수 있으며, 실제 패터닝 공정을 수행함에 따라 인접한 반도체 물질 조각들(CP)은 서로 연결될 수 있다. 반도체 물질 조각들(CP)의 제1 길이(W1b) 및 제2 길이(W2b)가 모두 임계 치수(CD)와 동일하므로, 반도체 물질 조각들(CP)을 포함하는 채널 영역(CR)은 디자인 룰을 만족하며, 활성층(20b)은 패터닝 공정에 의해 형성될 수 있다.Each of the semiconductor material pieces CP may be formed in a manner to form a contact plug, and adjacent semiconductor material pieces CP may be connected to each other as the actual patterning process is performed. Since the first length W1b and the second length W2b of the semiconductor material pieces CP are all equal to the critical dimension CD, the channel region CR including the semiconductor material pieces CP has a design rule And the
반도체 물질 조각들(CP)이 서로 어긋나게 배치됨에 따라 유효 채널(EC)은 반도체 물질 조각들(CP)의 일부에만 형성될 수 있다. 즉, 유효 채널(EC)의 채널 폭(W4b)은 임계 치수(CD)보다 작게 형성될 수 있다. 따라서, 넓은 게이트-소스 전압의 구동 범위를 가질 수 있다. 뿐만 아니라, 반도체 물질 조각들(CP)의 제1 길이(W1b)와 제2 길이(W2b) 모두 임계 치수(CD)를 가짐에 따라 채널 영역(CR)이 차지하는 면적을 최소화할 수 있다. 따라서, 도 2에 도시되지는 않았지만, 더 긴 채널 길이를 확보할 수도 있다.The effective channel EC can be formed only in a part of the semiconductor material pieces CP as the semiconductor material pieces CP are arranged to be offset from each other. That is, the channel width W4b of the effective channel EC may be formed smaller than the critical dimension CD. Therefore, it is possible to have a driving range of a wide gate-source voltage. In addition, the area occupied by the channel region CR can be minimized as both the first length W1b and the second length W2b of the semiconductor material pieces CP have the critical dimension CD. Thus, although not shown in Fig. 2, a longer channel length may be ensured.
도 2에 도시된 바와 같이, 채널 영역(CR)은 채널 단부 영역(CER1, CER2)을 더 포함할 수 있다. 채널 단부 영역(CER1, CER2)과 양 끝에 위치하는 반도체 물질 조각들(CP)은 제3 길이(W3b)만큼 접할 수 있다.
As shown in FIG. 2, the channel region CR may further include channel end regions CER1 and CER2. The channel end regions CER1 and CER2 and the semiconductor material pieces CP located at both ends can be contacted by the third length W3b.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.3 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor apparatus according to another embodiment of the present invention.
도 3을 참조하면, 박막 트랜지스터 장치(100c)가 도시된다. 박막 트랜지스터 장치(100c)는 활성층(20c), 특히 반도체 물질 조각들(CP)의 형상을 제외하고는 도 1에 도시된 박막 트랜지스터 장치(100a)와 실질적으로 동일하다. 동일한 부분에 대해서는 반복하여 설명하지 않는다.Referring to FIG. 3, a thin
박막 트랜지스터 장치(100c)의 활성층(20c)은 소스 영역(SR), 채널 영역(CR) 및 드레인 영역(DR)을 포함한다. 소스 영역(SR)과 드레인 영역(DR)의 선 폭(W5c)은 임계 치수(CD)와 동일할 수 있다. The
채널 영역(CR)은 서로 어긋나게 배치되지만 제1 방향을 따라 서로 전기적으로 연결되는 반도체 물질 조각들(CP)을 포함할 수 있다. 반도체 물질 조각들(CP)은 제2 방향으로 돌출된 제1 세트의 반도체 물질 조각들(CP1)과 제2 방향의 반대 방향으로 돌출된 제2 세트의 반도체 물질 조각들(CP2)을 포함할 수 있다. 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)은 제3 길이(W3c)만큼 접하도록 배치될 수 있다.The channel regions CR may include semiconductor material pieces CP that are disposed to be offset from each other, but are electrically connected to each other along the first direction. The semiconductor material pieces CP may comprise a first set of semiconductor material pieces CP1 protruding in a second direction and a second set of semiconductor material pieces CP2 protruding in a direction opposite to the second direction have. The first set of semiconductor material pieces CP1 and the second set of semiconductor material pieces CP2 may be arranged to be in contact with each other by a third length W3c.
도 1에 도시된 제2 방향으로 긴 직사각형 형상의 반도체 물질 조각들(CP)과 달리, 도 3에 도시된 반도체 물질 조각들(CP)은 제1 방향으로 긴 직사각형 형상을 가질 수 있다. 즉, 반도체 물질 조각들(CP)은 임계 치수(CD)와 동일한 제1 방향에 따른 제1 길이(W1c)와 임계 치수(CD)보다 큰 제2 방향에 따른 제2 길이(W2c)를 가질 수 있다. 반도체 물질 조각들(CP)이 모서리가 직각인 직사각형 형상으로 도시되어 있지만, 실제 패터닝 공정에 의해, 모서리가 라운딩된 정사각형 형상을 가질 수 있다. 반도체 물질 조각들(CP)의 제1 길이(W1c) 및 제2 길이(W2c)가 모두 임계 치수(CD) 이상이므로, 반도체 물질 조각들(CP)을 포함하는 채널 영역(CR)은 디자인 룰을 만족하며, 활성층(20c)은 패터닝 공정에 의해 형성될 수 있다.Unlike the rectangular shaped semiconductor material pieces CP in the second direction shown in FIG. 1, the semiconductor material pieces CP shown in FIG. 3 may have a long rectangular shape in the first direction. That is, the semiconductor material pieces CP may have a first length W1c along a first direction equal to the critical dimension CD and a second length W2c along a second direction that is greater than the critical dimension CD. have. Although the semiconductor material pieces CP are shown as rectangular shapes with corners at right angles, they may have square shapes with rounded corners by an actual patterning process. Since the first length W1c and the second length W2c of the semiconductor material pieces CP are both greater than the critical dimension CD, the channel region CR including the semiconductor material pieces CP has a design rule And the
반도체 물질 조각들(CP)이 도 3에 도시된 바와 같이 서로 어긋나게 배치됨에 따라 유효 채널(EC)은 반도체 물질 조각들(CP)의 일부에만 형성될 수 있다. 즉, 유효 채널(EC)의 채널 폭(W4c)은 임계 치수(CD)보다 작게 형성될 수 있다. 따라서, 넓은 게이트-소스 전압의 구동 범위를 가질 수 있다. 뿐만 아니라, 반도체 물질 조각들(CP)은 반도체 물질 조각들(CP)이 서로 전기적으로 연결되는 방향인 제1 방향으로 긴 직사각형 형상을 가짐에 따라 패터닝 공정에서의 공정 오차가 감소될 수 있다. 따라서, 드레인 전류는 더욱 정밀하게 조절될 수 있다.
The effective channel EC can be formed only on a part of the semiconductor material pieces CP as the semiconductor material pieces CP are arranged to be offset from each other as shown in Fig. That is, the channel width W4c of the effective channel EC can be formed smaller than the critical dimension CD. Therefore, it is possible to have a driving range of a wide gate-source voltage. In addition, since the semiconductor material pieces CP have a long rectangular shape in the first direction, which is the direction in which the semiconductor material pieces CP are electrically connected to each other, the process error in the patterning process can be reduced. Therefore, the drain current can be adjusted more precisely.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.4 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor apparatus according to another embodiment of the present invention.
도 4를 참조하면, 박막 트랜지스터 장치(100d)가 도시된다. 박막 트랜지스터 장치(100d)는 활성층(20d), 특히 반도체 물질 조각들(CP)의 형상을 제외하고는 도 1에 도시된 박막 트랜지스터 장치(100a)와 실질적으로 동일하다. 동일한 부분에 대해서는 반복하여 설명하지 않는다.Referring to Fig. 4, a thin
박막 트랜지스터 장치(100d)의 활성층(20d)은 소스 영역(SR), 채널 영역(CR) 및 드레인 영역(DR)을 포함한다. 소스 영역(SR)과 드레인 영역(DR)의 선 폭(W5d)은 임계 치수(CD)와 동일할 수 있다. The
채널 영역(CR)은 서로 어긋나게 배치되지만 제1 방향을 따라 서로 전기적으로 연결되는 반도체 물질 조각들(CP)을 포함할 수 있다. 반도체 물질 조각들(CP)은 제2 방향으로 돌출된 제1 세트의 반도체 물질 조각들(CP1)과 제2 방향의 반대 방향으로 돌출된 제2 세트의 반도체 물질 조각들(CP2)을 포함할 수 있다. 제1 세트의 반도체 물질 조각들(CP1)과 제2 세트의 반도체 물질 조각들(CP2)은 제3 길이(W3d)만큼 접하도록 배치될 수 있다.The channel regions CR may include semiconductor material pieces CP that are disposed to be offset from each other, but are electrically connected to each other along the first direction. The semiconductor material pieces CP may comprise a first set of semiconductor material pieces CP1 protruding in a second direction and a second set of semiconductor material pieces CP2 protruding in a direction opposite to the second direction have. The first set of semiconductor material pieces CP1 and the second set of semiconductor material pieces CP2 may be arranged to be in contact with each other by a third length W3d.
도 4에 도시된 반도체 물질 조각들(CP)은 임계 치수(CD)보다 큰 제1 방향에 따른 제1 길이(W1d)와 임계 치수(CD)보다 큰 제2 방향에 따른 제2 길이(W2d)를 가질 수 있다. 도 4에서 반도체 물질 조각들(CP)이 모서리가 직각인 정사각형 형상인 것으로 예시적으로 도시되어 있지만, 실제 패터닝 공정에 의해 반도체 물질 조각들(CP)은 모서리가 라운딩된 정사각형 형상을 가질 수도 있다. 도 4의 반도체 물질 조각들(CP)은 예컨대 직사각형 형상을 가질 수도 있다.The semiconductor material pieces CP shown in Figure 4 have a first length W1d along the first direction that is greater than the critical dimension CD and a second length W2d along the second direction that is greater than the critical dimension CD. Lt; / RTI > Although the semiconductor material pieces CP are illustrated in FIG. 4 as being square-shaped with a right-angled corner, the semiconductor material pieces CP may have a square shape with rounded corners by an actual patterning process. The semiconductor material pieces CP of FIG. 4 may have a rectangular shape, for example.
반도체 물질 조각들(CP) 각각은 임계 치수(CD)보다 큰 크기의 콘택 플러그를 형성하는 방식으로 형성될 수 있다. 반도체 물질 조각들(CP)의 제1 길이(W1d) 및 제2 길이(W2d)가 모두 임계 치수(CD)보다 크므로, 반도체 물질 조각들(CP)을 포함하는 채널 영역(CR)은 디자인 룰을 만족하며, 활성층(20d)은 패터닝 공정에 의해 형성될 수 있다.Each of the semiconductor material pieces CP may be formed in a manner that forms a contact plug of a size greater than the critical dimension CD. The first and second lengths W1d and W2d of the semiconductor material pieces CP are greater than the critical dimension CD so that the channel region CR comprising the semiconductor material pieces CP has a design rule And the
반도체 물질 조각들(CP)이 서로 어긋나게 배치됨에 따라 유효 채널(EC)은 반도체 물질 조각들(CP)의 일부에만 형성될 수 있다. 즉, 유효 채널(EC)의 채널 폭(W4d)은 임계 치수(CD)보다 작게 형성될 수 있다. 따라서, 넓은 게이트-소스 전압의 구동 범위를 가질 수 있다. 뿐만 아니라, 반도체 물질 조각들(CP)의 제1 길이(W1d)와 제2 길이(W2d) 모두 임계 치수(CD)보다 크기 때문에, 유효 채널(EC)의 채널 폭(W4d)의 공정 오차를 감소시킬 수 있다. 따라서, 드레인 전류는 더욱 정밀하게 조절될 수 있다.
The effective channel EC can be formed only in a part of the semiconductor material pieces CP as the semiconductor material pieces CP are arranged to be offset from each other. That is, the channel width W4d of the effective channel EC may be formed smaller than the critical dimension CD. Therefore, it is possible to have a driving range of a wide gate-source voltage. In addition, since the first length W1d and the second length W2d of the semiconductor material pieces CP are larger than the critical dimension CD, the process error of the channel width W4d of the effective channel EC is reduced . Therefore, the drain current can be adjusted more precisely.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.5 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor device according to another embodiment of the present invention.
도 5를 참조하면, 박막 트랜지스터 장치(100e)가 도시된다. 박막 트랜지스터 장치(100e)는 활성층(20e)의 레이아웃, 특히 반도체 물질 조각들(CP)의 배치를 제외하고는 도 2에 도시된 박막 트랜지스터 장치(100b)와 실질적으로 동일하다. 동일한 부분에 대해서는 반복하여 설명하지 않는다.Referring to Fig. 5, a thin
박막 트랜지스터 장치(100e)의 활성층(20e)은 소스 영역(SR), 채널 영역(CR) 및 드레인 영역(DR)을 포함한다. 소스 영역(SR)과 드레인 영역(DR)의 선 폭(W5e)은 임계 치수(CD)와 동일할 수 있다. The
채널 영역(CR)은 서로 제2 방향 또는 제2 방향의 반대 방향으로 어긋나게 배치되는 반도체 물질 조각들(CP)을 포함할 수 있다. 도 5에 도시된 바와 같이, 반도체 물질 조각들(CP)은 제1 방향에 대하여 소정의 각도를 갖는 제3 방향을 따라 일렬로 배치되면서 서로 전기적으로 연결된다. 인접한 반도체 물질 조각들(CP)은 서로 제3 길이(W3e)만큼 접하도록, 즉, 제3 길이(W3e)의 폭으로 이어지도록 배치될 수 있다. 예시적으로, 반도체 물질 조각들(CP)은 임계 치수(CD)와 동일한 제1 방향에 따른 제1 길이(W1e)와 임계 치수(CD)와 동일한 제2 방향에 따른 제2 길이(W2e)를 가질 수 있다. 그러나, 도 1 및 도 3에 도시된 바와 같이, 반도체 물질 조각들(CP)은 정사각형 외의 다른 형상, 예컨대, 직사각형, 모서리가 라운딩된 직사각형, 원형 또는 타원형의 형상을 가질 수도 있다.The channel region CR may comprise semiconductor material pieces CP arranged to be offset from each other in a second direction or a direction opposite to the second direction. As shown in FIG. 5, the semiconductor material pieces CP are electrically connected to each other while being arranged in a line along a third direction having a predetermined angle with respect to the first direction. Adjacent semiconductor material pieces CP may be arranged to contact each other by a third length W3e, that is, to a width of the third length W3e. Illustratively, the semiconductor material pieces CP have a first length W1e along a first direction equal to the critical dimension CD and a second length W2e along a second direction equal to the critical dimension CD Lt; / RTI > However, as shown in FIGS. 1 and 3, the semiconductor material pieces CP may have a shape other than a square, for example, a rectangle, a rectangle with rounded corners, a circle or an oval shape.
반도체 물질 조각들(CP)의 제1 길이(W1e) 및 제2 길이(W2e)가 임계 치수(CD) 이상이므로, 반도체 물질 조각들(CP)을 포함하는 채널 영역(CR)은 디자인 룰을 만족하며, 활성층(20e)은 패터닝 공정에 의해 형성될 수 있다.Since the first length W1e and the second length W2e of the semiconductor material pieces CP are equal to or greater than the critical dimension CD, the channel region CR including the semiconductor material pieces CP satisfies the design rule And the
반도체 물질 조각들(CP)이 서로 어긋나지만 제3 방향을 따라 일렬로 배치됨에 따라, 도 5에 도시된 바와 같이, 유효 채널(EC)의 채널 폭(W4e)은 반도체 물질 조각들(CP)이 서로 접하는 제3 길이(W3e)보다도 작게 형성될 수 있다. 구체적으로, 유효 채널 폭(W4e)은 제1 방향과 제3 방향 사이의 각도의 코사인과 제3 길이(W3e)의 곱으로 결정될 수 있다. 뿐만 아니라, 유효 채널(EC)의 채널 길이(L)는 도 1 내지 도 4에 도시된 유효 채널(EC)의 채널 길이(L)보다도 길게 형성될 수 있다. 구체적으로, 제1 방향과 제3 방향 사이의 각도의 코사인의 역수만큼 증가할 수 있다. 따라서, 외형비(W/L)은 더욱 감소될 수 있다. 즉, 외형비(W/L)는 제1 방향과 제3 방향 사이의 각도의 코사인의 제곱만큼 감소하게 된다. 그에 따라, 게이트-소스 전압의 구동 범위는 더욱 더 넓어질 수 있다.
5, the channel width W4e of the effective channel EC is set such that the semiconductor material pieces CP are arranged in a line along the third direction while the semiconductor material pieces CP are offset from each other, And may be formed to be smaller than the third length W3e that is in contact with each other. Specifically, the effective channel width W4e can be determined by multiplying the cosine of the angle between the first direction and the third direction by the third length W3e. In addition, the channel length L of the effective channel EC may be longer than the channel length L of the effective channel EC shown in FIGS. Specifically, it can be increased by the reciprocal of the cosine of the angle between the first direction and the third direction. Therefore, the aspect ratio (W / L) can be further reduced. That is, the aspect ratio W / L is reduced by the square of the cosine of the angle between the first direction and the third direction. Thereby, the driving range of the gate-source voltage can be further widened.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.6 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor apparatus according to another embodiment of the present invention.
도 6을 참조하면, 박막 트랜지스터 장치(100f)가 도시된다. 박막 트랜지스터 장치(100f)는 활성층(20f)의 레이아웃, 특히 반도체 물질 조각들(CP)의 배치를 제외하고는 도 5에 도시된 박막 트랜지스터 장치(100e)와 실질적으로 동일하다. 동일한 부분에 대해서는 반복하여 설명하지 않는다.Referring to Fig. 6, a thin
도 6에 도시된 바와 같이, 채널 영역(CR)의 유효 채널(EC)은 물결 형상으로 형성될 수도 있다. 이 경우에도, 유효 채널(EC)의 채널 폭(W)은 임계 치수(CD)보다 작으며, 게이트-소스 전압의 구동 범위는 증가될 수 있다.
As shown in FIG. 6, the effective channel EC of the channel region CR may be formed in a wave shape. In this case, the channel width W of the effective channel EC is smaller than the critical dimension CD, and the driving range of the gate-source voltage can be increased.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 투시 평면도이다.7 is a perspective plan view schematically illustrating a thin film transistor of a thin film transistor apparatus according to another embodiment of the present invention.
도 7을 참조하면, 박막 트랜지스터 장치(100g)가 도시된다. 박막 트랜지스터 장치(100g)는 활성층(20g)의 레이아웃, 특히 반도체 물질 조각들(CP)의 배치를 제외하고는 도 5에 도시된 박막 트랜지스터 장치(100e)와 실질적으로 동일하다. 동일한 부분에 대해서는 반복하여 설명하지 않는다.Referring to Fig. 7, a thin
도 7에 도시된 바와 같이, 채널 영역(CR)의 유효 채널(EC)은 S자 형상으로 형성될 수도 있다. 이 경우에도, 유효 채널(EC)의 채널 폭(W)은 임계 치수(CD)보다 작다. 뿐만 아니라, 유효 채널(EC)의 채널 길이(L)도 약 3배로 증가될 수 있다. 따라서, 게이트-소스 전압의 구동 범위는 더욱 더 증가될 수 있다.As shown in FIG. 7, the effective channel EC of the channel region CR may be formed in an S shape. In this case also, the channel width W of the effective channel EC is smaller than the critical dimension CD. In addition, the channel length L of the effective channel EC can also be increased to about three times. Thus, the driving range of the gate-source voltage can be further increased.
도 6 및 도 7에 도시된 채널 영역(CR)의 유효 채널(EC)은 예시적이며, 도 1 내지 도 5에 도시된 반도체 물질 조각들(CP)의 배치를 응용하여 더욱 다양한 형태로 변형될 수 있다.
The effective channel EC of the channel region CR shown in FIGS. 6 and 7 is exemplary and can be modified to a more various forms by applying the arrangement of semiconductor material pieces CP shown in FIGS. 1 to 5 .
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 장치의 박막 트랜지스터를 개략적으로 도시한 단면도이다.8 is a cross-sectional view schematically showing a thin film transistor of a thin film transistor apparatus according to an embodiment of the present invention.
도 8를 참조하면, 도 1 내지 도 7에 도시된 박막 트랜지스터 장치들(100a-100g)의 단면을 도시한다.Referring to FIG. 8, there is shown a cross section of the thin
박막 트랜지스터(TFT)가 형성되는 기판(10)은 실리콘 산화물(SiO2)을 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 다른 예에 따르면, 기판(10)은 투명한 플라스틱 재질로 이루어질 수 있으며, 플렉서블한 특성을 가질 수 있다. 그 외에도, 기판(10)은 금속 포일이나 박막 유리(thin glass)와 같은 가요성 있는 다양한 소재가 사용될 수 있다.Formed a thin film transistor (TFT)
활성층(20)은 기판(10) 상에 배치되며, 소스 영역(SR), 채널 영역(CR) 및 드레인 영역(DR)을 포함할 수 있다. 활성층(20)은 실리콘, 게르마늄과 같은 4족 원소를 포함하는 반도체 층일 수 있다. 소스 영역(SR)과 드레인 영역(DR)은 불순물 이온들이 도핑되어 도전성을 가질 수 있다. 채널 영역(CR)에도 불순물 이온들이 약하게 도핑될 수 있으며, 이 경우, 채널 영역(CR)에 도핑되는 불순물 이온의 도전성은 소스 영역(SR)과 드레인 영역(DR)에 도핑되는 불순물 이온의 도전성과 반대일 수 있다.The
활성층(20)은 산화물 반도체와 같은 화합물 반도체로 이루어진 화합물 반도체 층, 또는 유기물 반도체로 이루어지는 유기물 반도체 층일 수도 있다.The
활성층(20)은 도 1 내지 도 7에 도시된 박막 트랜지스터의 활성층(20a-20g)에 대응될 수 있다.The
도시되지는 않았지만, 활성층(20)과 기판(10) 사이에 기판(10)으로부터 불순물이 유입되는 것을 방지하기 위하여 버퍼층(미 도시)이 개재될 수도 있다.Although not shown, a buffer layer (not shown) may be interposed between the
활성층(20) 상에, 예컨대, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물과 같은 절연 물질을 포함하는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI) 상부의 소정 영역에는 채널 영역(CR)과 중첩하도록 게이트 전극(30)이 배치될 수 있다. 게이트 전극(30)은 박막 트랜지스터(TFT)를 제어하기 위한 제어 신호가 인가되는 게이트 라인(미 도시)과 연결될 수 있다.A gate insulating film GI including an insulating material such as silicon oxide, silicon nitride, and / or silicon oxynitride may be disposed on the
게이트 전극(30)의 상부에는 층간 절연막(ILD)이 배치될 수 있다. 층간 절연막(ILD)은 활성층(20)의 소스 영역(SR)과 드레인 영역(SR)을 노출하는 콘택 홀을 포함하며, 소스 전극(SE) 및 드레인 전극(DE)은 각각 층간 절연막(ILD)의 콘택 홀에 매립된 콘택 플러그(CP)를 통해 활성층(20)의 소스 영역(SR)과 드레인 영역(SR)에 전기적으로 연결될 수 있다. 이렇게 형성된 박막 트랜지스터(TFT)는 패시베이션막(PSV)으로 덮여 보호될 수 있다.An interlayer insulating film (ILD) may be disposed on the
도 8에는 게이트 전극(30)이 활성층(20)의 상부에 배치되는 탑-게이트 구조의 박막 트랜지스터(TFT)가 도시되지만, 본 발명은 이러한 구조에 한정되지 않는다. 게이트 전극(30)이 활성층(20)의 하부에 배치되는 바텀-게이트 구조, 게이트 전극(30)이 활성층(20)의 상부와 하부 모두에 배치되는 듀얼-게이트 구조에도 본 발명이 적용될 수 있다.
8 shows a top-gate thin film transistor (TFT) in which the
도 9는 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다. 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치는 도 1 내지 도 8에 도시된 박막 트랜지스터(TFT)를 포함할 수 있다.9 is a cross-sectional view schematically illustrating an organic light emitting display according to an embodiment of the present invention. The organic light emitting display according to various embodiments of the present invention may include the thin film transistor (TFT) shown in FIGS.
도 9를 참조하면, 유기 발광 표시 장치(200)는 박막 트랜지스터(TFT)와 하부 전극(255)과 상부 전극(270) 사이에 배치되고 유기 발광층을 포함하는 중간층(265)을 포함한다.9, the
기판(210) 상에 기판(210)으로부터 불순물이 유입되는 것을 방지하기 위한 버퍼층(215)이 배치될 수 있다. 기판(210)은 유리, 실리콘, 플라스틱 또는 금속으로 이루어질 수 있으며, 기판(210)은 가요성 기판일 수 있다.A
버퍼층(215) 상에 활성층(220)이 배치될 수 있다. 활성층(220)은 박막 트랜지스터(TFT)의 동작 시 채널이 형성되는 채널 영역(CR), 채널 영역(CR)의 양 끝에 배치되는 소스 영역(SR) 및 드레인 영역(DR)을 포함할 수 있다. 활성층(220)은 원자 반도체 층, 화합물 반도체 층, 또는 유기물 반도체 층일 수 있다.The
활성층(220)의 평면 형상은 도 1 내지 도 7에 도시된 바와 같을 수 있다. 도 1 내지 도 6을 참조로, 활성층(220)을 설명하면서, 여러 영역들로 구분하고, 채널 영역을 여러 반도체 물질 조각들로 구분하여 설명하였지만, 실제로 활성층(220)은 한 번의 패터닝 공정에 의해 형성되는 하나의 패턴일 수 있다. 앞에서 설명한 바와 같이, 활성층(220)의 각 영역들 및 조각들은 모두 임계 치수보다 큰 치수를 갖기 때문에, 디자인 룰을 만족할 수 있다. 뿐만 아니라, 활성층(220)의 채널 영역(CR)은 임계 치수(CD) 이상의 치수를 갖지만, 채널 영역(CR)의 유효 채널 폭(W)은 임계 치수(CD)보다 작기 때문에, 게이트-소스 전압의 구동 범위는 증가될 수 있다.The planar shape of the
활성층(220) 상에 게이트 절연막(225)이 배치될 수 있다. 예컨대, 게이트 절연막(225)은 산화물, 질화물, 산질화물, 또는 이들의 조합과 같은 무기 절연 물질로 이루어질 수 있다.A
게이트 절연막(225) 상에 적어도 일부가 활성층(220)의 채널 영역(CR)과 중첩하도록 게이트 전극(230)이 배치될 수 있다. 게이트 절연막(225) 상에 게이트 전극 물질층을 형성한 후, 상기 게이트 전극 물질층을 패터닝함으로써, 게이트 절연막(225) 상에 게이트 전극(230)이 형성될 수 있다. 게이트 전극(230)은 MoW, Al, Cr, Al/Cr과 같은 금속으로 이루어질 수 있다.The
기판(210) 전면에 걸쳐 게이트 전극(230)을 덮도록 층간 절연막(235)이 적층될 수 있다. 층간 절연막(235)은 박막 트랜지스터(TFT)를 보호할 수 있다.An interlayer insulating
기판(210) 전면에 걸쳐 층간 절연막(235)을 덮도록 전극 물질층이 적층될 수 있다. 상기 전극 물질층은 소스 전극(240) 및 드레인 전극(245)으로 패터닝될 수 있다.An electrode material layer may be stacked over the entire surface of the
소스 전극(240) 및 드레인 전극(245)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al)과 같은 금속으로 이루어질 수 있다.The
기판(210) 전면에 걸쳐 소스 전극(240) 및 드레인 전극(245)을 덮도록 평탄화층(250)이 적층될 수 있다. 평탄화층(250)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.The
평탄화층(250)을 관통하는 콘택 플러그를 이용하여 드레인 전극(245)에 연결되는 하부 전극(255)이 평탄화층(250) 상에 형성될 수 있다. 도 9에는 드레인 전극(245)에 하부 전극(255)이 연결되는 것으로 도시되어 있지만, 이는 예시적이다. 하부 전극(255)은 투명 전극 또는 반사형 전극일 수 있다. The
하부 전극(255)이 투명 전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3을 포함할 수 있다. 또한, 하부 전극(255)이 반사형 전극으로 사용될 때에는Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 이루어진 제1 층, 및 이러한 제1 층 위에 형성되며 ITO, IZO, ZnO 또는 In2O3등을 포함하는 제2 층을 포함하는 다층 구조로 형성될 수 있다.When the
하부 전극(255)의 일부를 노출하여 화소를 정의하는 화소 정의막(260)이 평탄화층(250) 상에 형성될 수 있다. 화소 정의막(260)에 의해 노출되는 하부 전극(255) 상에 유기 발광층을 포함하는 중간층(265)이 형성될 수 있다. A
기판(210) 전면에 걸쳐 상부 전극(270)이 적층될 수 있다. 이때, 상부 전극(270)은 투명 전극 또는 반사형 전극으로 형성될 수 있다. 상부 전극(270)이 투명 전극으로 사용될 때는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물로 이루어진 제 1 층, 및 이러한 제 1 층 위에 형성되며 ITO, IZO, ZnO 또는 In2O3 등을 포함하는 제 2 층을 포함할 수 있다. 이 때, 제 2 층은 보조 전극으로 형성되거나 버스 전극 라인으로 형성될 수 있다. 상부 전극(270)이 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물이 전면(全面) 증착되어 형성된다. The
하부 전극(255)과 상부 전극(270) 사이에 개재되는 중간층(265)은 저분자 유기물 또는 고분자 유기물을 포함할 수 있다. The
중간층(265)이 저분자 유기물을 포함하는 경우, 홀 주입층(HIL: hole injection layer), 홀 수송층(HTL: hole transport layer), 유기 발광층(EML: emission layer), 전자 수송층(ETL: electron transport layer), 전자 주입층(EIL: electroninjection layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다. When the
이때, 사용 가능한 유기물로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등이 있으며, 이들 저분자 유기물은 마스크들을 이용한 진공 증착의 방법으로 형성될 수 있다. At this time, usable organic substances include copper phthalocyanine (CuPc), N, N'-di (naphthalen-1-yl) (NPB), tris-8-hydroxyquinoline aluminum (Alq3), and the like. These low-molecular organic substances are used as a method of vacuum deposition using masks .
중간층(265)이 고분자 유기물을 포함하는 경우, 홀 수송층(HTL) 및 발광층(EML)으로 구성되는 구조를 가질 수 있으며, 이때, 홀 수송층이 폴리에틸렌디옥시티오펜을 포함하고, 발광층이 폴리-페닐렌비닐렌(Poly-Phenylenevinylene; PPV)계 또는 폴리플루오렌(Polyfluorene)계 물질을 포함할 수 있다.When the
상부 전극(270) 상에 봉지층(280)이 형성될 수 있다. 봉지층(280)은 유기막과 무기막을 교대로 적층한 구조일 수 있다.An
도 9에 도시된 박막 트랜지스터(TFT)는 유기 발광층(EML)이 소정의 휘도로 발광하도록 구동하는 구동 트랜지스터일 수 있다. 상술한 바와 같이, 본 발명에 따른 박막 트랜지스터(TFT)는 넓은 게이트-소스 전압의 구동 범위를 갖기 때문에, 미세하게 조절되는 구동 전류를 유기 발광층(EML)에 공급할 수 있다. 따라서, 유기 발광층(EML)의 휘도는 정밀하게 조절될 수 있으며, 특히 저계조에서도 정확한 색 표현이 가능할 수 있다.
The thin film transistor (TFT) shown in FIG. 9 may be a driving transistor for driving the organic light emitting layer (EML) to emit light at a predetermined luminance. As described above, since the thin film transistor (TFT) according to the present invention has a driving range of a wide gate-source voltage, it is possible to supply a driving current finely adjusted to the organic light emitting layer (EML). Therefore, the luminance of the organic light emitting layer (EML) can be precisely controlled, and accurate color representation can be realized even at a low gray level.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the limited embodiments, various embodiments are possible within the scope of the present invention. It will also be understood that, although not described, equivalent means are also incorporated into the present invention. Therefore, the true scope of protection of the present invention should be defined by the following claims.
10: 기판
20: 활성층
30: 게이트 전극
100: 박막 트랜지스터 장치
200: 유기 발광 표시 장치10: substrate
20:
30: gate electrode
100: thin film transistor device
200: organic light emitting display
Claims (10)
상기 기판 상에 배치되고, 임계 치수(critical dimension)보다 작은 유효 채널 폭을 갖는 채널 영역을 갖는 활성층을 포함하는 박막 트랜지스터를 포함하며,
상기 채널 영역은 서로 전기적으로 연결되는 복수의 반도체 물질 조각들(pieces)을 포함하며,
상기 복수의 반도체 물질 조각들은 서로 어긋나도록 배치되어 상기 유효 채널 폭을 한정하는 것을 특징으로 하는 박막 트랜지스터 장치.Board; And
And a thin film transistor disposed on the substrate and including an active layer having a channel region having an effective channel width smaller than a critical dimension,
The channel region comprising a plurality of pieces of semiconductor material electrically connected to each other,
Wherein the plurality of semiconductor material pieces are disposed to be offset from each other to define the effective channel width.
상기 복수의 반도체 물질 조각들은 서로 인접한 제1 및 제2 반도체 물질 조각들을 포함하며,
상기 제1 및 제2 반도체 물질 조각들은 상기 유효 채널 폭만큼 접하도록 서로 어긋나도록 배치되는 것을 특징으로 하는 박막 트랜지스터 장치.The method according to claim 1,
The plurality of semiconductor material pieces comprising first and second semiconductor material pieces adjacent to each other,
Wherein the first and second semiconductor material pieces are disposed so as to be offset from each other to be in contact with each other by the effective channel width.
상기 기판은 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장되고,
상기 복수의 반도체 물질 조각들의 각각은 상기 제1 방향에 따른 제1 길이 및 상기 제2 방향에 따른 제2 길이를 가지며,
상기 제1 길이와 상기 제2 길이는 모두 상기 임계 치수와 동일하거나 상기 임계 치수보다 큰 것을 특징으로 하는 박막 트랜지스터 장치.The method according to claim 1,
Wherein the substrate extends in a first direction and in a second direction perpendicular to the first direction,
Each of the plurality of semiconductor material fragments having a first length along the first direction and a second length along the second direction,
Wherein the first length and the second length are both equal to or greater than the critical dimension.
상기 제1 길이와 상기 제2 길이는 모두 상기 임계 치수와 동일한 것을 특징으로 하는 박막 트랜지스터 장치.The method of claim 3,
Wherein the first length and the second length are both equal to the critical dimension.
상기 제1 길이와 상기 제2 길이 중 적어도 하나는 상기 임계 치수보다 큰 것을 특징으로 하는 박막 트랜지스터 장치.The method of claim 3,
Wherein at least one of the first length and the second length is greater than the critical dimension.
상기 복수의 반도체 물질 조각들은 상기 제1 방향을 따라 이격하여 일렬로 배치되는 제1 세트의 반도체 물질 조각들, 및 상기 제1 방향을 따라 이격하여 일렬로 배치되는 제2 세트의 반도체 물질 조각들을 포함하며,
상기 제1 세트의 반도체 물질 조각들 각각은 상기 제2 세트의 반도체 물질 조각들 사이에 배치되어, 상기 제1 세트의 반도체 물질 조각들과 상기 제2 세트의 반도체 물질 조각들은 상기 제1 방향을 따라 서로 교대로 전기적으로 연결되며,
상기 제1 세트의 반도체 물질 조각들은 상기 제2 세트의 반도체 물질 조각들에 대하여 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 어긋나도록 배치되는 것을 특징으로 하는 박막 트랜지스터 장치.The method of claim 3,
The plurality of semiconductor material pieces includes a first set of semiconductor material pieces disposed in a line spaced apart along the first direction and a second set of semiconductor material pieces disposed in a line spaced apart along the first direction In addition,
Wherein each of the first set of semiconductor material pieces is disposed between the second set of semiconductor material pieces such that the first set of semiconductor material pieces and the second set of semiconductor material pieces are disposed along the first direction Are alternately electrically connected to each other,
Wherein the first set of semiconductor material pieces are disposed so as to be offset from each other in the second direction or the second direction with respect to the second set of semiconductor material pieces.
상기 복수의 반도체 물질 조각들 중 적어도 일부는 상기 제1 방향에 대하여 소정 각도로 일렬로 배치되며,
상기 복수의 반도체 물질 조각들 중 인접한 반도체 물질 조각들은 상기 제2 길이보다 짧은 제3 길이만큼 서로 접하고, 서로에 대하여 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 어긋나도록 배치되는 것을 특징으로 하는 박막 트랜지스터 장치.The method of claim 3,
Wherein at least some of the plurality of semiconductor material pieces are arranged in a line at an angle relative to the first direction,
Adjacent semiconductor material pieces of the plurality of semiconductor material pieces are arranged to be in contact with each other by a third length shorter than the second length and to be offset with respect to each other in the second direction or the opposite direction to the second direction Thin film transistor device.
상기 유효 채널 폭은 상기 제3 길이보다 작은 것을 특징으로 하는 박막 트랜지스터 장치.8. The method of claim 7,
Wherein the effective channel width is smaller than the third length.
상기 활성층은 상기 채널 영역의 양 끝에 전기적으로 각각 연결되는 소스 영역 및 드레인 영역을 포함하고,
상기 박막 트랜지스터는 상기 채널 영역과 적어도 일부분이 중첩하는 게이트 전극, 및 상기 채널 영역과 상기 게이트 전극 사이에 개재되는 게이트 절연막을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치.The method according to claim 1,
Wherein the active layer includes a source region and a drain region electrically connected to both ends of the channel region,
Wherein the thin film transistor includes a gate electrode overlapping at least a part of the channel region, and a gate insulating film interposed between the channel region and the gate electrode.
상기 기판 상에 배치되고, 임계 치수(critical dimension)보다 작은 유효 채널 폭을 갖는 채널 영역을 갖는 활성층을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터에 전기적으로 연결되는 하부 전극;
상기 하부 전극 상의 상부 전극; 및
상기 하부 전극과 상기 상부 전극 사이에 배치되고, 유기 발광층을 포함하는 중간층을 포함하며,
상기 채널 영역은 서로 전기적으로 연결되는 복수의 반도체 물질 조각들(pieces)을 포함하며, 상기 복수의 반도체 물질 조각들은 서로 어긋나도록 배치되어 상기 유효 채널 폭을 한정하는 것을 특징으로 하는 것을 특징으로 하는 유기 발광 표시 장치.
Board; And
A thin film transistor disposed on the substrate and including an active layer having a channel region having an effective channel width smaller than a critical dimension;
A lower electrode electrically connected to the thin film transistor;
An upper electrode on the lower electrode; And
And an intermediate layer disposed between the lower electrode and the upper electrode and including an organic light emitting layer,
Characterized in that said channel region comprises a plurality of pieces of semiconductor material electrically connected to each other and said plurality of pieces of semiconductor material are arranged to be offset from each other to define said effective channel width. Emitting display device.
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| KR1020130092660A KR20150016785A (en) | 2013-08-05 | 2013-08-05 | Thin film transistor device and organic light emitting display including the same |
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