KR20140148449A - Field effect transistor and method for manufacturing same, display device, image sensor, and x-ray sensor - Google Patents

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Abstract

전계 효과형 트랜지스터는, 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터로서, 상기 산화물 반도체층은, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역과, 상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되어 있고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을 갖는다.Field effect transistor, a field effect transistor having an oxide semiconductor layer, a source electrode and a drain electrode, a gate insulating film, a gate electrode, the oxide semiconductor layer, In (a) Sn (b ) Zn (c ) to O (d) (a> 0 , b> 0, c> 0, d> 0, a + b + c and the first region including a = 1), wherein the far side from the gate electrode than the first region 2 that is arranged, including In (e) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, e + f + g = 1) Area.

Description

전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X선 센서{FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING SAME, DISPLAY DEVICE, IMAGE SENSOR, AND X-RAY SENSOR}FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING SAME, DISPLAY DEVICE, IMAGE SENSOR, AND X-RAY SENSOR Field of the Invention The present invention relates to a field effect transistor,

본 발명은, 전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X 선 센서에 관한 것이다.Field of the Invention [0002] The present invention relates to a field effect transistor, a manufacturing method thereof, a display device, an image sensor, and an X-ray sensor.

최근, In-Ga-Zn-O 계 (이하, InGaZnO 라고 부른다) 의 산화물 반도체 박막을 산화물 반도체층 (채널층) 에 사용한 전계 효과형 트랜지스터, 특히 박막 트랜지스터 (Thin Film Transistor ： TFT) 의 연구 개발이 활발하다. 산화물 반도체 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내고, 또한 가시광에 투명한 점에서, 플라스틱판이나 필름 등의 기판 상에 플렉시블한 TFT 를 형성하는 것이 가능하다 (예를 들어 C. S. Chuang et al., SID 08 DIGEST, P-13).Recently, research and development of a field effect transistor, particularly a thin film transistor (TFT) using an oxide semiconductor thin film of an In-Ga-Zn-O system (hereinafter referred to as InGaZnO) It is actively. The oxide semiconductor thin film can form a flexible TFT on a substrate such as a plastic plate or a film in view of low temperature film formation, high mobility than amorphous silicon and transparency to visible light (for example, CS Chuang et al., SID 08 DIGEST, P-13).

이와 같은 InGaZnO 를 산화물 반도체층에 사용한 TFT 의 변형예로서, 일본 공개특허공보 2010-21555호에는, 게이트 전극에 가까운 측에 ITO (In 과 Sn 과 O) 를 포함하는 제 1 영역이 배치되고, 게이트 전극으로부터 먼 측에 InGaZnO 를 포함하는 제 2 영역이 배치된 2 층 구조의 산화물 반도체층을 사용한 TFT 가 개시되어 있다.As a modification of the TFT using such an InGaZnO as the oxide semiconductor layer, JP-A-2010-21555 discloses that a first region including ITO (In and Sn and O) is disposed on the side close to the gate electrode, And a second region including InGaZnO is disposed on the side far from the electrode.

마찬가지로, 일본 공개특허공보 2010-21333호에는, 게이트 전극에 가까운 측에 In-Zn-O 계 (이하 InZnO 라고 부른다) 의 산화물 반도체를 포함하는 제 1 영역이 배치되고, 게이트 전극으로부터 먼 측에 InGaZnO 를 포함하는 제 2 영역이 배치된 2 층 구조의 산화물 반도체층을 사용한 TFT 가 개시되어 있다.Similarly, in JP-A-2010-21333, a first region containing an oxide semiconductor of In-Zn-O system (hereinafter referred to as InZnO) is disposed near the gate electrode, and a first region containing InGaZnO Layer structure in which a second region including an oxide semiconductor layer of a two-layer structure is disposed.

또, 일본 공개특허공보 2006-165529호에는, In-Sn-Zn-O 계 (이하 InSnZnO 라고 부른다) 의 산화물 반도체를 포함하는 비정질 산화물을 산화물 반도체층에 사용한 TFT 가 개시되어 있다.Japanese Unexamined Patent Application Publication No. 2006-165529 discloses a TFT in which an amorphous oxide including an oxide semiconductor of an In-Sn-Zn-O system (hereinafter referred to as InSnZnO) is used for an oxide semiconductor layer.

그런데, TFT 를 포함하는 유기 EL (Electro Luminescence) 이나 액정에 사용되는 청색 발광층은 파장 450 nm 정도의 피크를 가지는 브로드한 발광을 나타내지만, 유기 EL 소자의 청색광의 발광 스펙트럼의 아래쪽 부분은 파장 420 nm 까지 계속되고 있는 것, 청색 컬러 필터는 파장 400 nm 의 광을 70 ％ 정도는 통과하는 것을 고려하면, 파장 450 nm 보다 작은 파장역에서의 광 조사에 대한 특성 열화가 낮은 것이 요구된다. 가령 InGaZnO 막의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 가지는 경우에는, 트랜지스터의 임계값 시프트가 일어나 버린다는 문제가 생긴다.The blue light emitting layer used for the organic EL (Electro Luminescence) including the TFT or the liquid crystal shows broad light emission having a peak at a wavelength of about 450 nm, but the lower part of the light emitting spectrum of the blue light of the organic EL element has a wavelength of 420 nm And that the blue color filter is required to have a low characteristic deterioration with respect to light irradiation in a wavelength region shorter than a wavelength of 450 nm in consideration of passing light having a wavelength of 400 nm through about 70%. For example, when the optical band gap of the InGaZnO film is relatively narrow and the region has optical absorption, there arises a problem that the threshold shift of the transistor occurs.

여기서, 예를 들어, 광 조사에 대한 안정성의 지표로서, 420 nm 의 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 를 1 V 이하라고 하는 기준을 설정하면, 420 nm 의 광 조사에 대해 ｜ΔVth｜ ≤ 1 V 를 만족하는 TFT 를 실현하는 것은 곤란하다.Here, for example, if the reference value of the absolute value of the threshold shift amount with respect to light irradiation at 420 nm as |? Vth | is set to 1 V or less is set as an index of stability against light irradiation, It is difficult to realize a TFT satisfying |? Vth |? 1V.

구체적으로, C. S. Chuang et al., SID 08 DIGEST, P-13 에서는, 종래의 InGaZnO 를 산화물 반도체층에 사용한 TFT 에 대해 광 조사에 대한 특성 열화를 평가하고 있지만, 파장 420 nm 의 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 를 초과해 버린다.Specifically, CS Chuang et al., SID 08 DIGEST, and P-13 evaluated the characteristic deterioration of the TFT using InGaZnO as an oxide semiconductor layer for light irradiation. However, the threshold for light irradiation at a wavelength of 420 nm The absolute value of the value shift amount |? Vth | exceeds 1 V.

한편, 디스플레이의 대형화, 고정밀화에 수반하여, 디스플레이 구동용의 TFT 의 가일층의 고이동도화 (예를 들어 20 ㎠/Vs 초과) 가 요구되고 있고, C. S. Chuang et al., SID 08 DIGEST, P-13 과 같은 종래의 TFT (이동도 10 cmA2/Vs 정도) 로는 커버할 수 없는 고기능 디스플레이도 제안되고 있다.On the other hand, high-mobility (for example, more than 20 cm2 / Vs) of a single layer of a TFT for driving a display is required along with the enlargement and high definition of the display. CS Chuang et al., SID 08 DIGEST, High-performance displays that can not be covered by a conventional TFT (mobility of about 10 cm A 2 / Vs) such as 13 are also proposed.

일본 공개특허공보 2010-21555호에서는, 전류 패스층으로서의 제 1 영역이 ITO 를 포함하고 있어 고이동도의 TFT 는 실현 가능하지만, 광 조사 특성에 대해 언급되어 있지 않다.Japanese Laid-Open Patent Publication No. 2010-21555 discloses that although the first region as the current path layer contains ITO and a high mobility TFT can be realized, the light irradiation characteristic is not mentioned.

또, 일본 공개특허공보 2010-21333호에서는, 전류 패스층으로서의 제 1 영역이 InZnO 를 포함하고 있는 것의 이동도는 10 cmA2/Vs 보다 낮고, 광 조사 특성에 대해서는 언급되어 있지 않다. 또한, InZnO 외에 Sn 을 제 1 영역에 불가피 불순물 이상의 레벨로 포함시키는 조합도 기재되어 있지만, 그 경우의 실시예에 관련된 TFT 나 이동도, 광 조사 특성에 대해 언급되어 있지 않다.Further, in Japanese Laid-Open Patent Publication No. 2010-21333, the mobility of the first region as the current path layer containing InZnO is lower than 10 cmA 2 / Vs, and the light irradiation characteristic is not mentioned. In addition, there is also described a combination in which Sn is contained in the first region at a level equal to or higher than the inevitable impurities in addition to InZnO. However, the TFT, mobility, and light irradiation characteristics related to the embodiment in this case are not mentioned.

또, 일본 공개특허공보 2006-165529호와 같이 InSnZnO 막을 단층의 산화물 반도체층에 사용한 TFT 라면, 고이동도와 높은 스위칭 성능 (예를 들어 On/Off 비가 106 초과) 을 실현하는 것은 곤란하다. 이것은 비교적 InSnZnO 막의 캐리어 농도가 높기 때문에, InSnZnO 막 단독으로는 핀치 오프가 곤란하기 때문이다. 또한 일본 공개특허공보 2006-165529호에는, 광 조사 특성에 대해 언급되어 있지 않다.Further, it is difficult to realize a high mobility and a high switching performance (for example, an On / Off ratio exceeding 10 6 ) when a TFT using an InSnZnO film as a monolayer oxide semiconductor layer as in Japanese Laid-Open Patent Publication No. 2006-165529. This is because the carrier concentration of the InSnZnO film is comparatively high, and therefore it is difficult to pinch off the InSnZnO film alone. In addition, Japanese Patent Application Laid-Open No. 2006-165529 does not mention light irradiation characteristics.

본 발명은 상기 사정을 감안하여 이루어진 것이며, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 nm 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되는 높은 광 안정성을 양립하는 전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X 선 센서를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide a high mobility of more than 20 cm2 / Vs and a high optical stability that an absolute value of the threshold shift amount |? Vth | And a manufacturing method thereof, a display device, an image sensor, and an X-ray sensor.

본 발명의 상기 과제는 하기의 수단에 의해 해결되었다.The above object of the present invention has been solved by the following means.

＜1＞ 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터로서, 상기 산화물 반도체층은, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역과, 상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되어 있고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을 갖는, 전계 효과형 트랜지스터.<1> oxide as a field effect transistor having a semiconductor layer, a source electrode and a drain electrode, a gate insulating film, a gate electrode, the oxide semiconductor layer, In (a) Sn (b ) Zn (c) O ( d) (a> 0, b > 0, c> 0, d> 0, a + b + c = 1) first is disposed on the far side from the first region, and wherein the said gate electrode than the first region including and And a second region including In (e) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, e + f + , A field effect transistor.

＜2＞ 상기 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.200 으로 나타내는, 상기 ＜1＞ 에 기재된 전계 효과형 트랜지스터.<2> The field effect transistor according to <1>, wherein the composition of the first region is c / (a + b + c) ≥ 0.200.

＜3＞ 상기 제 1 영역의 조성은, c/(a ＋ b ＋c ) ≤ 0.700 으로 나타내는, 상기 ＜1＞ 또는 상기 ＜2＞ 에 기재된 전계 효과형 트랜지스터.<3> The field effect transistor according to <1> or <2>, wherein the composition of the first region is c / (a + b + c) ≤ 0.700.

＜4＞ 상기 제 1 영역의 조성은, c/(a ＋ b ＋c ) ≥ 1/3 으로 나타내는, 상기 ＜1＞ ∼ 상기 ＜3＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<4> The field effect transistor according to any one of <1> to <3>, wherein the composition of the first region is represented by c / (a + b + c) ≥ 1/3.

＜5＞ 상기 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.400 으로 나타내는, 상기 ＜1＞ ∼ 상기 ＜4＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<5> The field-effect transistor according to any one of the items <1> to <4>, wherein the composition of the first region is c / (a + b + c) ≥0.400.

＜6＞ 상기 제 1 영역의 조성은, a/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는, 상기 ＜1＞ ∼ 상기 ＜5＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<6> The field-effect transistor according to any one of <1> to <5>, wherein the composition of the first region is represented by a / (a + b + c) ≥ 1/3.

＜7＞ 상기 제 1 영역의 막두께는, 50 nm 이하인, 상기 ＜1＞ ∼ 상기 ＜6＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<7> The field effect transistor according to any one of <1> to <6>, wherein the film thickness of the first region is 50 nm or less.

＜8＞ 상기 제 1 영역의 막두께는, 16 nm 이하인, 상기 ＜7＞ 에 기재된 전계 효과형 트랜지스터.<8> The field-effect transistor according to <7>, wherein the film thickness of the first region is 16 nm or less.

＜9＞ 상기 제 1 영역의 막두께는, 5 nm 이상인, 상기 ＜1＞ ∼ 상기 ＜8＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<9> The field effect transistor according to any one of <1> to <8>, wherein the film thickness of the first region is 5 nm or more.

＜10＞ 상기 제 2 영역의 조성은, f/(e ＋ f) ≤ 0.875 로 나타내는, 상기 ＜1＞ ∼ 상기 ＜9＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<10> The field effect transistor according to any one of <1> to <9>, wherein the composition of the second region is represented by f / (e + f)? 0.875.

＜11＞ 상기 제 2 영역의 조성은, f/(e ＋ f) ＞ 0.250 으로 나타내는, 상기 ＜1＞ ∼ 상기 ＜10＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<11> The field-effect transistor according to any one of <1> to <10>, wherein the composition of the second region is represented by f / (e + f)> 0.250.

＜12＞ 상기 제 2 영역의 막두께는, 10 nm 초과 70 nm 미만인, 상기 ＜1＞ ∼ 상기 ＜11＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<12> The field effect transistor according to any one of <1> to <11>, wherein the film thickness of the second region is more than 10 nm but less than 70 nm.

＜13＞ 상기 산화물 반도체층은 비정질막인, 상기 ＜1＞ ∼ 상기 ＜12＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<13> The field effect transistor according to any one of <1> to <12>, wherein the oxide semiconductor layer is an amorphous film.

＜14＞ 상기 제 2 영역은, 상기 제 1 영역보다 전기 전도도가 낮은, 상기 ＜1＞ ∼ 상기 ＜13＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.<14> The field effect transistor according to any one of <1> to <13>, wherein the second region has a lower electrical conductivity than the first region.

＜15＞ 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터의 제조 방법으로서, 상기 산화물 반도체층의 성막 공정으로서, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역을, 성막실 내를 제 1 산소 분압/아르곤 분압으로 하여 스퍼터링법에 의해 성막하는 제 1 성막 공정과, 상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을, 상기 성막실 내를 제 2 산소 분압/아르곤 분압으로 하여 스퍼터링법에 의해 성막하는 제 2 성막 공정을 갖는, 전계 효과형 트랜지스터의 제조 방법.<15> as an oxide semiconductor layer, a source electrode and a drain electrode, a gate insulating film, a method of manufacturing a field effect transistor having a gate electrode, a film-forming step of the oxide semiconductor layer, In (a) Sn (b ) The first region including Zn (c) O (d) (a> 0, b> 0, c> 0, d> 0, a + b + c = 1) (E) Ga (f) Zn (g) O (h) (e ) is deposited at a position farther from the gate electrode than the first region by a sputtering method, A second region including 0, f> 0, g> 0, h> 0, and e + f + g = 1) is formed by sputtering using the second oxygen partial pressure / argon partial pressure in the deposition chamber And a second film forming step.

＜16＞ 상기 제 1 산소 분압/아르곤 분압이, 상기 제 2 산소 분압/아르곤 분압보다 높은, 상기 ＜15＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.<16> The method of manufacturing a field effect transistor according to <15>, wherein the first oxygen partial pressure / argon partial pressure is higher than the second oxygen partial pressure / argon partial pressure.

＜17＞ 상기 ＜1＞ ∼ 상기 ＜14＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터를 구비하는 표시 장치.<17> A display device comprising the field-effect transistor according to any one of <1> to <14>.

＜18＞ 상기 ＜1＞ ∼ 상기 ＜14＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터를 구비하는 이미지 센서.<18> An image sensor comprising the field effect transistor according to any one of <1> to <14>.

＜19＞ 상기 ＜1＞ ∼ 상기 ＜14＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터를 구비하는 X 선 센서.<19> An X-ray sensor comprising the field-effect transistor according to any one of <1> to <14>.

본 발명에 의하면, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 nm 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되는 높은 광 안정성을 양립하는 전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X 선 센서를 제공할 수 있다.According to the present invention, it is possible to provide a field effect transistor having both high mobility exceeding 20 cm 2 / Vs and high optical stability with which the absolute value of the threshold shift amount | DELTA Vth | A manufacturing method thereof, a display device, an image sensor, and an X-ray sensor.

도 1(A) 는, 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조로 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(B) 는, 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조로 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(C) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(D) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다.
도 2 는, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해, 그 일부분의 개략 단면도이다.
도 3 은, 도 2 에 나타내는 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 4 는, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 그 일부분의 개략 단면도이다.
도 5 는, 도 4 에 나타내는 전기 광학 장치의 전기 배선의 개략 구성도이다.
도 6 은, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해, 그 일부분의 개략 단면도이다.
도 7 은, 도 6 에 나타내는 센서의 전기 배선의 개략 구성도이다.
도 8(A) 는 실시예 및 비교예의 TFT 의 평면도이며, 도 8(B) 는 도 8(A) 에 나타내는 TFT 의 A-A 선의 화살표 방향에서 본 단면도이다.
도 9 는, 실시예 1 ∼ 10 및 비교예 2 ∼ 4 에 있어서의 제 1 영역의 조성에 주목한 삼원상도를 나타내는 도면이다.
도 10 은, 실시예 1 ∼ 10 및 비교예 1 ∼ 6 에 관련된 TFT 에 대해 트랜지스터 특성 (Vg-Id 특성) 의 측정 결과 중 대표적인 Vg-Id 특성을 나타내는 도면이다.
도 11 은, 실시예 3 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 12 는, 실시예 5 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 13 은, 실시예 6 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 14 는, 실시예 7 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 15 는, 비교예 1 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 16 은, 임계값 전압과, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다.
도 17 은, 이동도와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다.
도 18 은, 이동도와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 In 비｛a/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다.
도 19 는, 임계값 시프트량 ΔVth 와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다.
도 20 은, InSnZnO 단막에 있어서의 캐리어 농도의 조성 의존성을 나타내는 도면이다.Fig. 1 (A) is a schematic view showing an example of a top contact type TFT with a top gate structure as a TFT according to an embodiment of the present invention. FIG. 1B is a schematic view showing an example of a bottom contact type TFT in a top gate structure, as a TFT according to an embodiment of the present invention. FIG. FIG. 1C is a schematic view showing an example of a top contact type TFT with a bottom gate structure as a TFT according to an embodiment of the present invention. FIG. FIG. 1D is a schematic view showing an example of a bottom contact type TFT with a bottom gate structure as a TFT according to an embodiment of the present invention. FIG.
2 is a schematic cross-sectional view of a part of a liquid crystal display device according to an embodiment of the electro-optical device of the present invention.
3 is a schematic configuration diagram of the electric wiring of the liquid crystal display device shown in Fig.
4 is a schematic cross-sectional view of a part of an active matrix type organic EL display device according to an embodiment of the electro-optical device of the present invention.
Fig. 5 is a schematic configuration diagram of the electric wiring of the electro-optical device shown in Fig. 4. Fig.
6 is a schematic sectional view of a part of the X-ray sensor which is one embodiment of the sensor of the present invention.
7 is a schematic configuration diagram of the electric wiring of the sensor shown in Fig.
FIG. 8A is a plan view of the TFTs of Examples and Comparative Examples, and FIG. 8B is a cross-sectional view taken along the line AA of the TFT shown in FIG. 8A.
Fig. 9 is a diagram showing a three-way diagram paying attention to the composition of the first region in Examples 1 to 10 and Comparative Examples 2 to 4. Fig.
10 is a graph showing representative Vg-Id characteristics among the measurement results of the transistor characteristics (Vg-Id characteristics) with respect to the TFTs related to Examples 1 to 10 and Comparative Examples 1 to 6. FIG.
11 is a diagram showing the IV characteristics of the TFT related to Example 3 at the time of monochromatic light irradiation, together with IV characteristics before monochromatic light irradiation.
Fig. 12 is a diagram showing the IV characteristic at the time of monochromatic light irradiation of the TFT relating to the fifth embodiment together with the IV characteristic before the monochromatic light irradiation. Fig.
Fig. 13 is a diagram showing the IV characteristic at the time of monochromatic light irradiation of the TFT related to the sixth embodiment, together with the IV characteristic before the monochromatic light irradiation. Fig.
FIG. 14 is a diagram showing IV characteristics at the time of monochromatic light irradiation of the TFT related to Example 7, together with IV characteristics before monochromatic light irradiation. FIG.
Fig. 15 is a diagram showing the IV characteristic at the time of monochoric light irradiation of the TFT related to Comparative Example 1 together with the IV characteristic before the monochromatic light irradiation. Fig.
16 is a graph plotting the relationship of the threshold voltage and the Zn ratio {c / (a + b + c)} to the sum of the composition ratios of In, Sn and Zn in the first region, .
17 is a graph plotting the relationship between the mobility and the Zn ratio {c / (a + b + c)} to the sum of the composition ratios of In and Sn and Zn in the first region based on Table 3 .
18 is a graph in which the relationship of the In ratio {a / (a + b + c)} to the sum of the mobility and the composition ratio of In and Sn and Zn in the first region is plotted based on Table 3 .
19 shows the relationship between the threshold shift amount? Vth and the Zn ratio {c / (a + b + c)} to the sum of the composition ratios of In, Sn and Zn in the first region, FIG.
20 is a graph showing the composition dependency of the carrier concentration in the InSnZnO monolayer.

이하, 첨부 도면을 참조하면서, 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X 선 센서에 대해 구체적으로 설명한다. 또한, 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 부여하여 적절히 설명을 생략한다. 또, 이하에서 설명하는 경우에 사용하는 「상」 및 「하」 라는 용어는, 편의적으로 사용하는 것으로서, 방향에 구속되는 것은 아니다.Hereinafter, a field-effect transistor, a manufacturing method thereof, a display device, an image sensor, and an X-ray sensor according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, members (components) having the same or corresponding functions are denoted by the same reference numerals, and a description thereof will be omitted as appropriate. The terms &quot; upper &quot; and &quot; lower &quot; used in the following description are used for convenience and are not limited to directions.

1. 전계 효과형 트랜지스터1. Field effect transistor

본 발명의 실시형태에 관련된 전계 효과형 트랜지스터에 대해, TFT 를 일례로 들어 구체적으로 설명한다.With respect to a field-effect transistor according to an embodiment of the present invention, a TFT is specifically described as an example.

＜TFT 의 개략 구성＞<Schematic Configuration of TFT>

본 발명의 실시형태에 관련된 TFT 는, 게이트 전극, 게이트 절연막, 산화물 반도체층 (활성층), 소스 전극 및 드레인 전극을 가지며, 게이트 전극에 전압을 인가하여, 산화물 반도체층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다. 그리고, 본 발명의 실시형태에 관련된 TFT 에서는 또한, 산화물 반도체층이, 막두께 방향으로 제 1 영역과, 당해 제 1 영역보다 게이트 전극으로부터 먼 측에 배치된 제 2 영역을 구비하고 있다. 또한, 본 실시형태의 TFT 에 있어서는, 제 1 영역과 제 2 영역간에 전극층 등의 산화물 반도체층 이외의 층은 삽입되지 않는다. 또한, 본 발명에 있어서, TFT 는 기판 상에 형성되어 있어도 되고, 혹은, TFT 의 구성 요소 (예를 들어, 전극) 가 기판으로서 기능하는 경우에는, 별도의 기판을 생략해도 된다. 또, TFT 와 기판은 직접 접하고 있거나, TFT 와 기판의 사이에 추가적인 층이나 요소가 형성되어 있어도 된다.A TFT according to an embodiment of the present invention has a gate electrode, a gate insulating film, an oxide semiconductor layer (active layer), a source electrode and a drain electrode, and a voltage is applied to the gate electrode to control a current flowing in the oxide semiconductor layer, And an active element having a function of switching the current between the electrode and the drain electrode. In the TFT related to the embodiment of the present invention, the oxide semiconductor layer further includes a first region in the film thickness direction and a second region arranged farther from the gate electrode than the first region. In the TFT of the present embodiment, a layer other than the oxide semiconductor layer such as an electrode layer is not inserted between the first region and the second region. Further, in the present invention, the TFT may be formed on the substrate, or a separate substrate may be omitted when a component (for example, an electrode) of the TFT functions as the substrate. Further, the TFT and the substrate may be in direct contact with each other, or an additional layer or element may be formed between the TFT and the substrate.

TFT 의 소자 구조로서는, 게이트 전극의 위치에 기초한, 이른바 역스태거 구조 (보텀 게이트 구조 (형) 라고도 불린다) 및 스태거 구조 (탑 게이트 구조 (형) 라고도 불린다) 중 어느 양태여도 된다. 또, 산화물 반도체층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」 이라고 한다.) 의 접촉 부분에 기초하여, 이른바 탑 콘택트형, 보텀 컨택트형 중 어느 양태여도 된다.The element structure of the TFT may be any of a so-called reverse stagger structure (also referred to as a bottom gate structure) and a stagger structure (also referred to as a top gate structure) based on the position of the gate electrode. In addition, any of the top contact type and the bottom contact type may be used based on the contact portion of the oxide semiconductor layer and the source electrode and the drain electrode (appropriately referred to as "source / drain electrode").

또한, 탑 게이트 구조란, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 산화물 반도체층이 형성된 형태이며, 보텀 게이트 구조란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 산화물 반도체층이 형성된 형태이다. 또, 보텀 컨택트형이란, 소스·드레인 전극이 산화물 반도체층보다 먼저 형성되어 산화물 반도체층의 하면이 소스·드레인 전극에 접촉하는 형태이며, 탑 콘택트형이란, 산화물 반도체층이 소스·드레인 전극보다 먼저 형성되어 산화물 반도체층의 상면이 소스·드레인 전극에 접촉하는 형태이다.The top gate structure is a structure in which a gate electrode is disposed on the top of the gate insulating film and an oxide semiconductor layer is formed on the bottom of the gate insulating film. The bottom gate structure is a structure in which a gate electrode is disposed below the gate insulating film, And an oxide semiconductor layer is formed on the upper side. In the bottom contact type, the source / drain electrodes are formed before the oxide semiconductor layer and the lower surface of the oxide semiconductor layer is in contact with the source / drain electrodes. The top contact type means that the oxide semiconductor layer is formed before the source / And the upper surface of the oxide semiconductor layer is in contact with the source / drain electrodes.

도 1(A) 는, 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조로 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(A) 에 나타내는 TFT (10) 에서는, 기판 (12) 의 두께 방향의 일면에 산화물 반도체층 (14) 의 제 2 영역 (14B) 과, 산화물 반도체층 (14) 의 제 1 영역 (14A) 이, 순서대로 적층되어 있다. 그리고, 이 제 1 영역 (14A) 상 (표면) 에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되고, 또한 이들의 위 (표면) 에 게이트 절연막 (22) 과 게이트 전극 (24) 이 순서대로 적층되어 있다.Fig. 1 (A) is a schematic view showing an example of a top contact type TFT with a top gate structure as a TFT according to an embodiment of the present invention. The second region 14B of the oxide semiconductor layer 14 and the first region 14A of the oxide semiconductor layer 14 are formed on one surface in the thickness direction of the substrate 12 in the TFT 10 shown in Fig. ) Are stacked in this order. The source electrode 18 and the drain electrode 20 are provided apart from each other on the first region 14A and the gate insulating film 22 and the gate electrode 24 ) Are stacked in this order.

도 1(B) 는, 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조로 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(B) 에 나타내는 TFT (30) 에서는, 기판 (12) 의 두께 방향의 일면에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되어 있다. 그리고, 산화물 반도체층 (14) 의 제 2 영역 (14B) 과, 산화물 반도체층 (14) 의 제 1 영역 (14A) 과, 게이트 절연막 (22) 과, 게이트 전극 (24) 이 순서대로 적층되어 있다.FIG. 1B is a schematic view showing an example of a bottom contact type TFT in a top gate structure, as a TFT according to an embodiment of the present invention. FIG. In the TFT 30 shown in Fig. 1 (B), the source electrode 18 and the drain electrode 20 are provided on one surface of the substrate 12 in the thickness direction. The second region 14B of the oxide semiconductor layer 14, the first region 14A of the oxide semiconductor layer 14, the gate insulating film 22 and the gate electrode 24 are stacked in this order .

도 1(C) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(C) 에 나타내는 TFT (40) 에서는, 기판 (12) 의 두께 방향의 일면에 게이트 전극 (24) 과, 게이트 절연막 (22) 과, 산화물 반도체층 (14) 의 제 1 영역 (14A) 과, 산화물 반도체층 (14) 의 제 2 영역 (14B) 이 순서대로 적층되어 있다. 그리고, 이 제 2 영역 (14B) 상 (표면) 에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되어 있다.FIG. 1C is a schematic view showing an example of a top contact type TFT with a bottom gate structure as a TFT according to an embodiment of the present invention. FIG. The gate electrode 24, the gate insulating film 22 and the first region 14A of the oxide semiconductor layer 14 are formed on one surface of the substrate 12 in the thickness direction of the substrate 12, And the second region 14B of the oxide semiconductor layer 14 are stacked in this order. The source electrode 18 and the drain electrode 20 are provided separately on the second region 14B (on the surface).

도 1(D) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(D) 에 나타내는 TFT (50) 에서는, 기판 (12) 의 두께 방향의 일면에 게이트 전극 (24) 과, 게이트 절연막 (22) 이 순서대로 적층되어 있다. 그리고, 이 게이트 절연막 (22) 의 표면에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되고, 또한 이들의 위 (표면) 에, 산화물 반도체층 (14) 의 제 1 영역 (14A) 과, 산화물 반도체층 (14) 의 제 2 영역 (14B) 이 순서대로 적층되어 있다.FIG. 1D is a schematic view showing an example of a bottom contact type TFT with a bottom gate structure as a TFT according to an embodiment of the present invention. FIG. In the TFT 50 shown in Fig. 1 (D), a gate electrode 24 and a gate insulating film 22 are sequentially stacked on one surface of the substrate 12 in the thickness direction. A source electrode 18 and a drain electrode 20 are provided on the surface of the gate insulating film 22 so as to be spaced apart from each other and a first region 14A of the oxide semiconductor layer 14 And the second region 14B of the oxide semiconductor layer 14 are stacked in this order.

또한, 본 실시형태에 관련된 TFT 는, 상기 이외에도, 여러가지 구성을 취하는 것이 가능하고, 적절히, 산화물 반도체층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.In addition, the TFT related to the present embodiment may have various configurations other than the above, and may be configured to include a protective layer on the oxide semiconductor layer and an insulating layer on the substrate, as appropriate.

이하, 각 구성 요소에 대해 상세히 서술한다. 또한, 대표예로서 도 1(C) 에 나타내는 보텀 게이트 구조로 탑 콘택트형의 TFT (40) 에 대해 구체적으로 설명하지만, 다른 형태의 TFT 에 대해서도 동일하게 하기의 재료나 두께 등을 적용할 수 있다.Hereinafter, each component will be described in detail. As a representative example, the top contact type TFT 40 will be described concretely with the bottom gate structure shown in Fig. 1 (C), but the following materials and thickness can be applied to other types of TFTs .

＜TFT 의 상세 구성＞<Detailed Configuration of TFT>

-기판--Board-

TFT (40) 를 형성하기 위한 기판 (12) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (12) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다. 기판 (12) 으로서는, 예를 들어, 유리나 YSZ (이트륨 안정화 지르코늄) 등의 무기 재료, 폴리에틸렌테레프탈레이트나 폴리에틸렌나프탈레이트 등의 수지, 혹은 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료 등의 수지 복합 재료 등으로 형성되는 기판을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 혹은 수지 복합 재료로 형성되는 기판이 바람직하다. 또한, 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 베리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상하기 위한 언더코트층 등을 구비하고 있어도 된다.The shape, structure, size, etc. of the substrate 12 for forming the TFT 40 are not particularly limited and can be appropriately selected according to the purpose. The substrate 12 may have a single-layer structure or a stacked-layer structure. As the substrate 12, for example, an inorganic material such as glass or YSZ (yttrium stabilized zirconium), a composite plastic material of a resin such as polyethylene terephthalate or polyethylene naphthalate, or a particle having a clay mineral or a mica- A resin composite material of the above-mentioned material can be used. Among them, a substrate formed of a resin or a resin composite material is preferable in that it is lightweight and has flexibility. Further, the resin substrate may be provided with a gas barrier layer for preventing permeation of water or oxygen, an undercoat layer for improving the flatness of the resin substrate and the adhesion with the lower electrode, and the like.

-게이트 전극-- gate electrode -

게이트 전극 (24) 으로서는, 높은 도전성을 갖는 것이면 특별히 제한 없고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (InZnO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로서 사용할 수 있다.The gate electrode 24 is not particularly limited as long as it has high conductivity. For example, a metal such as Al, Mo, Cr, Ta, Ti, Au, or Ag, Al-Nd, tin oxide, A metal oxide conductive film such as indium tin oxide (ITO), zinc oxide indium oxide (InZnO), or the like can be used as a single layer or a laminated structure of two or more layers.

-게이트 절연막-- Gate insulating film -

게이트 절연막 (22) 으로서는, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들의 화합물을 적어도 2 개 이상 포함하는 절연막 등으로 구성할 수 있다.As the gate insulating film 22, it is preferable to have a high insulating property, and for example, an insulating film such as SiO 2 , SiN x, SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , HfO 2 , And an insulating film containing at least two or more insulating films.

-산화물 반도체층-- oxide semiconductor layer -

산화물 반도체층 (14) 은, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1, 이후 InSnZnO 막이라고 약칭하는 경우가 있다) 를 포함하는 제 1 영역 (14A) 과, 당해 제 1 영역 (14A) 보다 게이트 전극 (24) 으로부터 먼 측에 배치되어 있고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f＋g = 1, 이후 InGaZnO 막으로 약칭하는 경우가 있다) 를 포함하는 제 2 영역 (14B) 을 갖는다.The oxide semiconductor layer 14 is formed of a material selected from the group consisting of In (a) Sn (b) Zn (c) O (d) (a> 0, b> 0, c> 0, d> 0, a + b + (E) Ga (f) Zn ( which may be abbreviated as InSnZnO film in some cases), and a second region 14A which is disposed farther from the gate electrode 24 than the first region 14A, (g) O (h) a second area (14B) containing the (e> 0, f> 0 , g> 0, h> 0, e + f + g = 1, since there is a case to be abbreviated as InGaZnO film) the .

또한, 제 2 영역 (14B) 은, 게이트 전극 (24) 으로부터 먼 측에 배치되어 있고, 제 1 영역 (14A) 보다 전기 전도도가 낮은 것이 바람직하다.The second region 14B is disposed on the side farther from the gate electrode 24, and preferably has a lower electrical conductivity than the first region 14A.

상기 「전기 전도도」 란, 물질의 전기 전도의 용이함을 나타내는 물성값이며, 물질의 캐리어 농도 n, 전기 소량을 e, 캐리어 이동도 μ 로 하면 drude 모델을 가정한 경우, 물질의 전기 전도도 σ 는 이하의 식으로 나타낸다.The above-mentioned &quot; electric conductivity &quot; is a physical property value showing the ease of electric conduction of a substance. Assuming a carrier concentration n, an electric charge amount e, and a carrier mobility μ, .

σ = neμσ = neμ

제 1 영역 (14A), 또는 제 2 영역 (14B) 이 n 형 반도체일 때 캐리어는 전자이며, 캐리어 농도란 전자 캐리어 농도를, 캐리어 이동도란 전자 이동도를 나타낸다. 마찬가지로 제 1 영역 (14A), 또는 제 2 영역 (14B) 이 p 형 반도체에서는 캐리어는 정공이며, 캐리어 농도란, 정공 캐리어 농도를, 캐리어 이동도란 정공 이동도를 나타낸다. 또한, 물질의 캐리어 농도와 캐리어 이동도는, 홀 측정에 의해 구할 수 있다.When the first region 14A or the second region 14B is an n-type semiconductor, the carrier is electrons, the carrier concentration is the electron carrier concentration, and the carrier mobility is the electron mobility. Similarly, in the p-type semiconductor, the first region 14A or the second region 14B is a hole, and the carrier concentration is the hole carrier concentration and the carrier mobility is the hole mobility. The carrier concentration and carrier mobility of a substance can be determined by hole measurement.

전기 전도도를 구하는 방법은, 두께를 알고 있는 막의 비저항을 측정함으로써, 막의 전기 전도도를 구할 수 있다. 반도체의 전기 전도도는 온도에 따라 변화하지만, 본문 기재된 전기 전도도는, 실온 (20 ℃) 에서의 전기 전도도를 나타낸다.The electric conductivity can be obtained by measuring the specific resistance of the film whose thickness is known. The electrical conductivity of a semiconductor varies with temperature, but the electrical conductivity described herein refers to electrical conductivity at room temperature (20 占 폚).

또한, 제 1 영역 (14A) 및 제 2 영역 (14B) 의 조성은, 각각 단막으로서는 형광 X 선 분석이나 ICP 발광 분석, 적층막으로서는 예를 들어 2 차 이온 질량 분석 (SIMS) 을 사용함으로써 인정할 수 있다.The composition of the first region 14A and the second region 14B can be recognized by using fluorescence X-ray analysis or ICP emission analysis as a short film and secondary ion mass spectrometry (SIMS) as a lamination film, respectively have.

이상의 산화물 반도체층 (14) 을 갖는 본 실시형태의 TFT (40) 는, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 nm 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되는 높은 광 안정성을 양립할 수 있다.The TFT 40 of the present embodiment having the oxide semiconductor layer 14 having the above-described oxide semiconductor layer 14 has a high mobility exceeding 20 cm 2 / Vs and an absolute value of the threshold shift amount |? Vth | Or less.

구체적으로, 제 2 영역 (14B) 보다 전기 전도도가 높음으로써 소위 「캐리어 주행층」 이 되는 제 1 영역 (14A) 에 InSnZnO 막을 사용함으로써 20 ㎠/Vs 초과의 높은 이동도를 실현할 수 있다. 또한, 제 2 영역 (14B) 은, 소위 「저항층」이 된다.Concretely, by using the InSnZnO film in the first region 14A serving as a so-called &quot; carrier traveling layer &quot; by having a higher electric conductivity than the second region 14B, a high mobility exceeding 20 cm2 / Vs can be realized. In addition, the second region 14B becomes a so-called &quot; resistive layer &quot;.

또, 본 실시형태의 TFT 에서는 제 1 영역 (14A) 을 InSnZnO 막으로 하고 있기 때문에, 예를 들어 제 1 영역 (14A) 으로서 InGaZnO 막을 사용한 경우와 비교해서 높은 광 안정성을 양립할 수 있다. 그 요인의 하나로서, InSnZnO 막을 사용한 경우에는 InGaZnO 막에 비해, 극단적인 조성 변조가 필요 없는 In ： Sn ： Zn = 1.000 ： 1.000 ： 1.000 부근의 조성에 있어서도 고이동도화를 실현할 수 있는 것을 들 수 있다. InGaZnO 막에서는 매우 In 함유량이 높은 조성 영역에서 밖에 고이동도를 실현하는 것은 곤란했지만, InGaZnO 막의 산화물 반도체에 있어서는 In ： Ga ： Zn = 1.000 ： 1.000 ： 1.000 으로부터 크게 벗어나는 조성으로 변조한 경우, 광 안정성이 악화되는 것이 시사되고 있다. 그 때문에 본 실시형태에 있어서는 제 1 영역 (14A) 으로서 InSnZnO 막을 사용함으로써 고이동도와 광 안정성을 양립하는 것이 가능하게 되어 있다.In the TFT of the present embodiment, since the first region 14A is made of the InSnZnO film, higher light stability can be achieved as compared with the case of using the InGaZnO film as the first region 14A, for example. One of the factors is that the InSnZnO film can realize high mobility even in the composition of In: Sn: Zn = 1.000: 1.000: 1.000, which does not require extreme composition modulation compared to the InGaZnO film . In the InGaZnO film, it is difficult to realize a high mobility only in a composition region with a high In content. In the oxide semiconductor of the InGaZnO film, when modulated with a composition largely deviating from In: Ga: Zn = 1.000: 1.000: Is expected to deteriorate. For this reason, in this embodiment, by using the InSnZnO film as the first region 14A, it becomes possible to achieve both high mobility and optical stability.

또, 산화물 반도체층 (14) 을 InSnZnO 막의 1 층만으로 구성한 TFT 에 있어서는 고이동도와 높은 스위칭 성능 (예를 들어 On/Off 비가 106 초과) 을 실현하는 것은 곤란하다. 이것은 비교적 InSnZnO 막의 캐리어 농도가 높기 때문에, InSnZnO 막만으로는 핀치 오프가 곤란하기 때문이다. 본 실시형태에서는 제 1 영역 (14A) 과 제 2 영역 (14B) 의 적층 구조를 사용함으로써, 고이동도와 높은 스위칭 성능을 실현하고 있다.It is also difficult to realize high mobility and high switching performance (for example, an On / Off ratio exceeding 10 6 ) in a TFT in which the oxide semiconductor layer 14 is composed of only one layer of InSnZnO film. This is because the carrier concentration of the InSnZnO film is relatively high, so that it is difficult to pinch off with only the InSnZnO film. In this embodiment, by using the laminated structure of the first region 14A and the second region 14B, high mobility and high switching performance are realized.

또, 제 1 영역 (14A) 을 InGaZnO 막으로 하고, 제 2 영역 (14B) 을 InSnZnO 막으로 하는 것도 생각된다. 그러나, 이 경우, InSnZnO 가 InGaZnO 와 비교해서 큰 조성 변조를 실시하지 않아도 넓은 조성 범위에서 캐리어 농도가 높기 때문에 제 2 영역 (14B) 의 캐리어 농도를 충분히 억제할 수 없고, 제 2 영역 표면의 InSnZnO 를 단막으로서 측정하고 있는 상태이거나, 혹은 제 1 영역 (14A) 에 다량의 캐리어가 유입되기 때문에, 제 1 영역 (14A) (InGaZnO 막) 의 전도를 관측할 수 있었다고 해도 양호한 스위칭 특성을 나타내지 않는 것이 예상된다.It is also conceivable that the first region 14A is an InGaZnO film and the second region 14B is an InSnZnO film. However, in this case, even if InSnZnO does not undergo large composition modulation compared with InGaZnO, the carrier concentration in the second region 14B can not be sufficiently suppressed because the carrier concentration is high over a wide composition range, and InSnZnO It is expected that it is in a state of being measured as a single film or that a large amount of carriers flow into the first region 14A so that even if conduction of the first region 14A (InGaZnO film) can be observed, do.

이상에서, 본 실시형태에서는, 산화물 반도체층 (14) 을 제 1 영역 (14A) 과 제 2 영역 (14B) 의 2 층 구조로 하고, 제 1 영역 (14A) 을 InSnZnO 막으로 하고, 제 2 영역 (14B) 을 InGaZnO 막으로 하고 있다.As described above, in the present embodiment, the oxide semiconductor layer 14 has the two-layer structure of the first region 14A and the second region 14B, the first region 14A is the InSnZnO film, (14B) is an InGaZnO film.

이 산화물 반도체층 (14) 은, 비정질막 또는 결정질막 중 어느 것이어도 된다. 단, 비정질막의 경우에는, 저온에서 성막 가능하기 때문에, 가요성이 있는 기판 (12) 상에 바람직하게 형성된다. 또, 비정질막의 경우에는, 결정립계가 존재하지 않아, 균일성이 높은 막이 얻어진다. 또한, 산화물 반도체층 (14) 이 비정질막인지의 여부는, X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 산화물 반도체층 (14) 은 비정질막이라고 판단할 수 있다.The oxide semiconductor layer 14 may be either an amorphous film or a crystalline film. However, in the case of the amorphous film, since the film can be formed at a low temperature, it is preferably formed on the flexible substrate 12. In the case of an amorphous film, there is no grain boundary and a film with high uniformity is obtained. Whether or not the oxide semiconductor layer 14 is an amorphous film can be confirmed by X-ray diffraction measurement. That is, when a clear peak indicating a crystal structure is not detected by X-ray diffraction measurement, the oxide semiconductor layer 14 can be judged to be an amorphous film.

산화물 반도체층 (14) 에 있어서의 제 1 영역 (14A) 과 제 2 영역 (14B) 을 포함한 막두께 (총 막두께) 는, 특별히 한정되지 않지만, 막의 균일성, 및 산화물 반도체층 (14) 중의 토탈 캐리어 농도를 제어한다는 관점에서 10 nm 이상 200 nm 이하인 것이 바람직하다.Although the film thickness (total film thickness) including the first region 14A and the second region 14B in the oxide semiconductor layer 14 is not particularly limited, From the viewpoint of controlling the total carrier concentration, it is preferably 10 nm or more and 200 nm or less.

산화물 반도체층 (14) 의 제 1 영역 (14A) 은, In 과 Sn 과 Zn 과 O 를 주된 구성 원소로 하고 있는 것이 바람직하다. 또한, 「주된 구성 원소」 란, 제 1 영역 (14A) 의 전체 구성 원소에 대한 In 과 Sn 과 Zn 과 O 의 합계 비율이 98 ％ 이상인 것을 의미하는 것으로 한다. 따라서, 제 1 영역 (14A) 에는 후술하는 Mg 등의 다른 원소도 포함하고 있어도 된다.The first region 14A of the oxide semiconductor layer 14 preferably contains In, Sn, Zn, and O as main constituent elements. The "main constituent element" means that the total ratio of In, Sn, Zn and O to the total constituent elements of the first region 14A is 98% or more. Therefore, the first region 14A may contain another element such as Mg described later.

제 1 영역 (14A) 은, 상기 서술한 바와 같이 In(a)Sn(b)Zn(c)O(d) 를 포함하고 있고, 제 1 영역 (14A) 의 조성은, c/(a ＋ b ＋ c) ≥ 0.200 으로 나타내는 것이 바람직하다. TFT (40) 의 임계값 전압 (Vth) 이 현저하게 마이너스측에 나타나는 것을 억제할 수 있기 때문이다. 또한, 상기 조성은, 상기 서술한 In 과 Sn 과 Zn 과 O 이외의 다른 원소는 고려하고 있지 않지만, 제 1 영역 (14A) 이 다른 원소를 비함유인 것을 나타내는 것은 아니다. 이후의 조성의 표현도 동일하다.The first region 14A includes In (a) Sn (b) Zn (c) O (d) and the composition of the first region 14A is c / (a + b + C) &gt; = 0.200. This is because it is possible to suppress the threshold voltage Vth of the TFT 40 from remarkably appearing on the negative side. In addition, the above composition does not take into consideration elements other than In, Sn, Zn and O described above, but does not indicate that the first region 14A contains no other element. The expression of the subsequent composition is also the same.

또, 제 1 영역 (14A) 의 조성은, c/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는 것이 보다 바람직하다. TFT (40) 의 임계값 전압을 0 V 보다 플러스측으로 보다 높게 할 수 있기 때문이다.The composition of the first region 14A is more preferably represented by c / (a + b + c) &gt; / 1/3. This is because the threshold voltage of the TFT 40 can be made higher on the plus side than 0V.

또, 제 1 영역 (14A) 의 조성은, c/(a ＋ b ＋ c) ≥ 0.400 으로 나타내는 것이 보다 더 바람직하다. c/(a ＋ b ＋ c) ≥ 0.400 이면 임계값 전압이 거의 포화되기 때문에, Zn 의 조성 비율에 대한 임계값 전압의 변동을 억제할 수 있기 때문이다.The composition of the first region 14A is more preferably represented by c / (a + b + c) 0.400. If c / (a + b + c) &gt; = 0.400, the threshold voltage is almost saturated and variation of the threshold voltage with respect to the composition ratio of Zn can be suppressed.

또, 제 1 영역 (14A) 의 조성은, c/(a ＋ b ＋ c) ≤ 0.700 으로 나타내는 것이 바람직하다. TFT (40) 의 이동도를 30 ㎠/Vs 초과로 할 수 있기 때문이다.The composition of the first region 14A is preferably represented by c / (a + b + c)? 0.700. The mobility of the TFT 40 can be made to exceed 30 cm 2 / Vs.

또한, 제 1 영역 (14A) 의 조성은, 0.200 ≤ c/(a ＋ b ＋ c) ≤ 0.700 인 것이 보다 바람직하다. 파장 (λ) 420 nm 의 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 를 0.6 V 미만으로 억제할 수 있기 때문이다.It is more preferable that the composition of the first region 14A is 0.200? C / (a + b + c)? 0.700. It is possible to suppress the absolute value of the threshold shift amount | DELTA Vth | for light irradiation of the wavelength (lambda) 420 nm to less than 0.6 V.

In 의 조성비로 시점을 바꾸어, 제 1 영역 (14A) 의 조성은, a/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는 것이 보다 바람직하다. TFT (40) 의 이동도를 40 ㎠/Vs 초과로 할 수 있기 때문이다.It is more preferable that the composition of the first region 14A is changed to a / (a + b + c) &gt; The mobility of the TFT 40 can be made to exceed 40 cm2 / Vs.

막두께로 시점을 바꾸어, 제 1 영역 (14A) 의 막두께는, 50 nm 이하인 것이 바람직하다. TFT (40) 의 임계값 전압이 현저하게 마이너스측에 나타나는 것을 억제할 수 있고, 또 S 값의 악화도 억제할 수 있기 때문이다. 또, 제 1 영역 (14A) 의 막두께는, 5 nm 이상인 것이 바람직하다. 막의 평탄성을 높일 수 있기 때문이다.It is preferable that the film thickness of the first region 14A is 50 nm or less by changing the film thickness. It is possible to suppress the threshold voltage of the TFT 40 from remarkably appearing on the negative side and to suppress deterioration of the S value. It is preferable that the film thickness of the first region 14A is 5 nm or more. This is because the flatness of the film can be increased.

또한, 제 1 영역 (14A) 의 막두께는, 하기의 완전 공핍형의 이론식 (1) ∼ (3) 으로부터, 16 nm 이하인 것이 바람직하다. 또한, 각 이론식 중의 기호의 의미를 표 1 에 나타낸다. 표 1 의 파라미터는, T. Kawamura 저술 1.5-V Operating Fully-Depleted Amorphous Oxide Thin Film Transistors Achieved by 63-mV/decSubthreshold Slope, IEDM08 Digest p.77 (2008) (이하, 「IEDM08 Digest p.77 (2008)」 이라고도 부른다) 에 기재된 것을 사용하고 있다.The film thickness of the first region 14A is preferably 16 nm or less from the following theoretical equations (1) to (3) of the complete depletion type. Table 1 shows the meanings of symbols in the respective theoretical formulas. The parameters in Table 1 are set forth in T. Kawamura's 1.5-V Operating Fully-Depleted Amorphous Oxide Thin Film Transistors Achieved by 63-mV / decSubthreshold Slope, IEDM08 Digest p.77 (2008) ) &Quot;) is also used.

Figure pct00001
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Figure pct00002
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Figure pct00003
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Figure pct00004
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(1) 및 (3) 식을 동시에 만족시키면, 완전 공핍 상태가 실현된다. 이 경우에는 노멀리 오프 구동이나 매우 양호한 S 값을 실현하는 것이 가능하다고 생각되고 있다.(1) and (3) are satisfied at the same time, a complete depletion state is realized. In this case, it is considered that it is possible to realize normally off drive or a very good S value.

계산에 사용하는 파라미터에 의해 완전 공핍 상태를 만족시키는 조건은 약간 다르지만, 일본 공개특허공보 2007-250987 이나 IEDM08 Digest p.77 (2008) 에 의하면 Ne 의 값은 예를 들어 tch = 5 nm 으로 하면 대략 Ne ≤ 5 × 1019 cm-3 이하가 되어 있다. 후술하는 실시예 중에서 가장 높은 캐리어 농도를 갖는 것은, 제 1 영역 (14A) 이 a : b : c = 0.4 : 0.4 : 0.2 의 경우이며, 캐리어 농도는 5 × 1018 cm-3 이었다. 이 경우에 완전 공핍의 조건을 만족시키는 것은 막두께가 16 nm 이하가 된다.According to Japanese Patent Application Laid-Open No. 2007-250987 or IEDM08 Digest, p.77 (2008), the value of N e is, for example, t ch = 5 nm If there is a substantially N e ≤ 5 × 10 19 cm -3 or less. Among the embodiments described later, those having the highest carrier concentration are those in which the first region 14A has a: b: c = 0.4: 0.4: 0.2, and the carrier concentration is 5 x 10 18 cm -3 . In this case, when the condition of complete depletion is satisfied, the film thickness becomes 16 nm or less.

따라서, 양호한 스위칭 특성과 낮은 오프 전류를 실현하기 위해서는, 제 1 영역 (14A) 의 막두께는 16 nm 이하가 바람직한 것이 상기 이론식으로부터 알 수 있다.Therefore, in order to realize a good switching characteristic and a low off current, it is understood from the above theoretical expression that the film thickness of the first region 14A is preferably 16 nm or less.

제 1 영역 (14A) 의 전기 전도도는, 바람직하게는, 10-6 Scm-1 이상 102 Scm-1 미만이다. 보다 바람직하게는 10-4 Scm-1 이상 102 Scm-1 미만이며, 더욱 바람직하게는 10-1 Scm-1 이상 102 Scm-1 미만이다.The electric conductivity of the first region 14A is preferably 10 -6 Scm -1 or more and less than 10 2 Scm -1 . More preferably 10 -4 Scm -1 or more and less than 10 2 Scm -1 , and still more preferably 10 -1 Scm -1 or more and less than 10 2 Scm -1 .

한편, 산화물 반도체층 (14) 의 제 2 영역 (14B) 은, 상기 서술한 바와 같이 In(e)Ga(f)Zn(g)O(h) 를 포함하고 있지만, In 과 Ga 와 Zn 과 O 를 주된 구성 원소로 하고 있는 것이 바람직하다. 또한, 「주된 구성 원소」 란, 제 2 영역 (14B) 의 전체 구성 원소에 대한 In 과 Ga 와 Zn 과 O 의 합계 비율이 98 ％ 이상인 것을 의미하는 것으로 한다. 따라서, 제 2 영역 (14B) 에는 후술하는 바와 같은 Mg 등의 다른 원소도 포함하고 있어도 된다.On the other hand, although the second region 14B of the oxide semiconductor layer 14 contains In (e) Ga (f) Zn (g) O (h) as described above, As a main constituent element. The "main constituent element" means that the total ratio of In, Ga, Zn and O to the total constituent elements of the second region 14B is 98% or more. Therefore, the second region 14B may contain another element such as Mg as described later.

또, 제 2 영역 (14B) 의 조성은, f/(e ＋ f) ≤ 0.875 로 나타내는 것이 바람직하다. 제 2 영역 (14B) 의 조성이 f/(e ＋ f) ≤ 0.875 로 나타내는 조성 범위이면 높은 이동도를 실현하기 쉬워지기 때문이다. 한편, 제 2 영역 (14B) 의 조성을 e/(e ＋ f) ＞ 0.875 로 한 경우에는 제 2 영역 (14B) 의 저항값이 비교적 높아지기 때문에 오믹 컨택트의 확보가 곤란해지고, 높은 이동도를 얻는 것은 곤란해지기 쉽다.The composition of the second region 14B is preferably represented by f / (e + f)? 0.875. This is because if the composition of the second region 14B is in the composition range represented by f / (e + f)? 0.875, high mobility can be easily realized. On the other hand, when the composition of the second region 14B is e / (e + f) &gt; 0.875, the resistance value of the second region 14B becomes relatively high, so that it becomes difficult to secure the ohmic contact. It is easy to get troubled.

또, 제 2 영역 (14B) 의 조성은, f/(e ＋ f) ＞ 0.250 으로 나타내는 것이 바람직하다. 제 2 영역 (14B) 의 조성이, f/(e ＋ f) ≤ 0.250 이면, 제 2 영역 (14B) 의 캐리어 농도가 비교적 높은 상태이며, 제 2 영역 (14B) 으로부터 제 1 영역 (14A) 으로의 캐리어 유입의 효과가 커지기 때문에, Vg-Id 특성 중에 hump 효과가 생기거나, 임계값 전압이 크게 마이너스값을 취하거나 하는 경우가 있다. 그 때문에, 제 2 영역 (14B) 의 조성은 f/(e ＋ f) ＞ 0.250 으로 나타내는 것이 바람직하다.The composition of the second region 14B is preferably represented by f / (e + f) &gt; 0.250. When the composition of the second region 14B is f / (e + f)? 0.250, the carrier concentration of the second region 14B is relatively high, and the carrier concentration of the second region 14B from the second region 14B to the first region 14A There is a case where the hump effect occurs in the Vg-Id characteristic or the threshold voltage takes a large negative value. Therefore, it is preferable that the composition of the second region 14B is f / (e + f) &gt; 0.250.

막두께로 시점을 바꾸어, 제 2 영역 (14B) 의 막두께는, 10 nm 초과 70 nm 미만인 것이 바람직하다. 제 2 영역 (14B) 의 막두께가 10 nm 초과이면, 오프 전류의 저감이나 S 값의 열화의 억제를 기대할 수 있기 때문이다. 또, 제 2 영역 (14B) 의 막두께가 70 nm 미만이면, 소스·드레인 전극 (18, 20) 과 제 1 영역 (14A) 간의 저항이 증대하는 것을 억제하고, 결과적으로 이동도의 저하를 억제할 수 있기 때문이다.It is preferable that the film thickness of the second region 14B is changed from more than 10 nm to less than 70 nm. If the film thickness of the second region 14B is more than 10 nm, reduction of the off current and suppression of deterioration of the S value can be expected. When the film thickness of the second region 14B is less than 70 nm, the resistance between the source / drain electrodes 18, 20 and the first region 14A is prevented from increasing, and as a result, I can do it.

제 2 영역 (14B) 의 전기 전도도는, 제 1 영역 (14A) 과 동일한 범위를 취할 수 있지만, 제 1 영역 (14A) 보다 낮아지도록 바람직하게는, 10-7 Scm-1 이상 101 Scm-1 미만이다. 보다 바람직하게는 10-7 Scm-1 이상 10-1 Scm-1 미만이다.The electric conductivity of the second region 14B may be the same as that of the first region 14A but is preferably in the range of 10 -7 Scm -1 to 10 1 Scm -1 . More preferably 10 -7 Scm- 1 or more and 10 -1 Scm- 1 or less.

또, 산화물 반도체층의 캐리어 농도, 바꿔 말하면 전기 전도도의 제어는 제 1 영역 (14A) 및 제 2 영역 (14B) 의 조성 변조에 의해 실시하는 것 외에, 성막시의 산소 분압 제어에 의해서도 실시할 수 있다.The control of the carrier concentration of the oxide semiconductor layer, in other words, the electric conductivity can be carried out not only by modulating the composition of the first region 14A and the second region 14B, but also by controlling the oxygen partial pressure at the time of film formation have.

산소 농도의 제어는, 구체적으로는 제 1 영역 (14A) 및 제 2 영역 (14B) 에 있어서의 성막시의 산소 분압을 각각 제어함으로써 실시할 수 있다. 성막시의 산소 분압을 높이면, 캐리어 농도를 저감시킬 수 있고, 그것에 따라 오프 전류의 저감을 기대할 수 있다. 한편, 성막시의 산소 분압을 낮게 하면, 캐리어 농도를 증대시킬 수 있고, 그것에 따라 전계 효과 이동도의 증대를 기대할 수 있다. 또, 예를 들어 제 1 영역 (14A) 성막 후에 산소 라디칼이나 오존을 조사하는 처리를 실시하는 것에 의해서도 막의 산화를 촉진하고, 제 1 영역 중의 산소 결손량을 저감시키는 것이 가능하다.Specifically, the oxygen concentration can be controlled by controlling the oxygen partial pressures at the time of film formation in the first region 14A and the second region 14B, respectively. By increasing the oxygen partial pressure at the time of film formation, the carrier concentration can be reduced, and accordingly, the off current can be expected to be reduced. On the other hand, if the oxygen partial pressure at the time of film formation is lowered, the carrier concentration can be increased, and accordingly the field effect mobility can be expected to increase. It is also possible to promote the oxidation of the film and reduce the amount of oxygen deficiency in the first region, for example, by performing a treatment for irradiating oxygen radicals or ozone after the film formation of the first region 14A.

또, 제 1 영역 (14A) 및 제 2 영역 (14B) 을 포함하는 산화물 반도체층 (14) 의 Zn 의 일부를, 보다 밴드 갭이 넓어지는 원소 이온을 도핑함으로써, 광학 밴드 갭 증대에 수반하는 광 조사 안정성을 부여할 수 있다. 구체적으로는, Mg 를 도핑함으로써 막의 밴드 갭을 크게 하는 것이 가능하다. 예를 들어, 제 1 영역 (14A) 및 제 2 영역 (14B) 의 각 영역에 Mg 를 도프함으로써, In, Sn (또는 Ga), Zn 만의 조성비를 제어한 계에 비해, 적층막의 밴드 프로파일을 유지한 채로 밴드 갭의 증대가 가능하다. 또한, 이 경우, 제 1 영역 (14A) 은 InSnZnO 막이므로, 제 2 영역 (14B) 의 InGaZnO 막보다 상대적으로 밴드 갭이 좁아지기 쉽기 때문에, 제 2 영역 (14B) 보다 제 1 영역 (14A) 에 Mg 를 많이 도프하는 것이, 광 조사 안정성에 기여하는 밴드 갭을 보다 효율적으로 확대할 수 있는 것이라고 생각된다.Further, by doping a part of Zn of the oxide semiconductor layer 14 including the first region 14A and the second region 14B with element ions having a wider bandgap, light accompanying the increase in the optical band gap Irradiation stability can be given. Specifically, it is possible to increase the bandgap of the film by doping Mg. For example, by doping Mg to each region of the first region 14A and the second region 14B, the band profile of the laminated film is maintained compared to a system in which the composition ratio of only In, Sn (or Ga) and Zn is controlled It is possible to increase the band gap. In this case, since the first region 14A is an InSnZnO film, the band gap is more likely to be narrower than that of the InGaZnO film in the second region 14B. Therefore, It is considered that a large amount of Mg is doped to expand the band gap contributing to light irradiation stability more efficiently.

유기 EL 에 사용되는 청색 발광층은 파장 450 nm 정도에 피크를 가지는 브로드한 발광을 나타내는 점에서, 가령 제 1 영역 (14A) 및 제 2 영역 (14B) 의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 가지는 경우에는, 트랜지스터의 임계값 시프트가 일어나 버린다는 문제가 생긴다. 따라서, 특히 유기 EL 구동용으로 사용되는 박막 트랜지스터로서는, 채널층에 사용하는 재료의 밴드 갭이, 보다 큰 것이 바람직하다.The blue light emitting layer used for the organic EL exhibits broad light emission having a peak at a wavelength of about 450 nm. For example, the optical bandgap of the first region 14A and the second region 14B is relatively narrow, There is a problem that the threshold shift of the transistor occurs. Therefore, in particular, as the thin film transistor used for driving the organic EL, it is preferable that the band gap of the material used for the channel layer is larger.

또, 제 1 영역 (14A) 및 제 2 영역 (14B) 의 캐리어 농도는 카티온 도핑에 의해서도 임의로 제어할 수 있다. 캐리어 농도를 늘리고 싶은 때는, 상대적으로 가수가 큰 카티온이 되기 쉬운 재료 (예를 들어 Ti, Ta 등) 를 도핑하면 된다. 단, 가수가 큰 카티온을 도핑하는 경우에는, 산화물 반도체층 (14) 의 구성 원소수가 증가하기 때문에, 성막 프로세스의 단순화, 저비용화의 면에서 불리하다는 점에서, 산소 농도 (산소 결손량) 에 의해, 캐리어 농도를 제어하는 것이 바람직하다.The carrier concentration in the first region 14A and the second region 14B can be optionally controlled by cation doping. When it is desired to increase the carrier concentration, a material (for example, Ti, Ta or the like) which is liable to become a relatively large cation can be doped. However, in the case of doping a large cation with cations, the number of constituent elements of the oxide semiconductor layer 14 increases, which is disadvantageous from the viewpoint of simplification of the film formation process and cost reduction. It is preferable to control the carrier concentration.

-소스·드레인 전극-- source / drain electrode -

소스 전극 (18) 및 드레인 전극 (20) 은 모두 높은 도전성을 갖는 것이면 특별히 제한 없고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (InZnO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로서 사용할 수 있다.The source electrode 18 and the drain electrode 20 are not particularly limited as long as they have high conductivity. For example, a metal such as Al, Mo, Cr, Ta, Ti, Au, or Ag, Al-Nd, tin oxide, A metal oxide conductive film such as zinc, indium oxide, indium tin oxide (ITO), zinc oxide indium (InZnO), or the like can be used as a single layer or a laminated structure of two or more layers.

＜TFT 의 제조 방법＞<Manufacturing Method of TFT>

다음으로, 본 발명의 실시형태에 관련된 TFT 의 제조 방법에 대해, 대표예로서 도 1(C) 에 나타내는 보텀 게이트 구조로 탑 콘택트형의 TFT (40) 를 이용하여 간단하게 설명한다. 또한, 다른 형태의 TFT 의 제조 방법에 대해서도 동일하게 하기 방법을 적용할 수 있다.Next, a method of manufacturing a TFT according to an embodiment of the present invention will be briefly described with a bottom-gate structure shown in Fig. 1 (C) and a top contact type TFT 40 as a representative example. In addition, the following method can be applied to other methods of manufacturing TFTs.

TFT (40) 의 제조 방법에서는, 먼저 기판 (12) 을 준비하고, 기판 (12) 의 두께 방향의 일면에 게이트 전극 (24) 을 형성한다. 이 게이트 전극 (24) 의 형성 방법은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등을 들 수 있다. 예를 들어, 스퍼터링법을 사용하는 경우, 당해 스퍼터링법에 의해 전극막을 성막 후, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝함으로써, 게이트 전극 (24) 을 형성한다. 이 때, 게이트 전극 (24) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.In the manufacturing method of the TFT 40, the substrate 12 is first prepared, and the gate electrode 24 is formed on one surface of the substrate 12 in the thickness direction. The gate electrode 24 may be formed by a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, a chemical method such as a CVD method or a plasma CVD method, . For example, in the case of using the sputtering method, the electrode film is formed by the sputtering method and then patterned into a predetermined shape by etching or lift-off method to form the gate electrode 24. At this time, it is preferable to simultaneously pattern the gate electrode 24 and the gate wiring.

이어서, 게이트 전극 (24) 의 표면 및 당해 게이트 전극 (24) 측에 있는 기판 (12) 의 일면에 게이트 절연막 (22) 을 형성한다. 게이트 절연막 (22) 의 형성 방법은, 게이트 전극 (24) 과 동일한 형성 방법을 사용할 수 있다. 예를 들어, 스퍼터링법을 이용하는 경우, 당해 스퍼터링법에 의해 절연막을 성막 후, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝함으로써, 게이트 절연막 (22) 을 형성한다.Then, a gate insulating film 22 is formed on the surface of the gate electrode 24 and on one surface of the substrate 12 on the gate electrode 24 side. A method of forming the gate insulating film 22 may be the same as the method of forming the gate electrode 24. [ For example, in the case of using the sputtering method, the gate insulating film 22 is formed by forming the insulating film by the sputtering method and then patterning it into a predetermined shape by etching or lift-off method.

그 후, 게이트 절연막 (22) 의 표면에 산화물 반도체층 (14) 을 성막 (형성) 하는 성막 공정을 실시한다.Thereafter, a film formation process is performed in which the oxide semiconductor layer 14 is formed (formed) on the surface of the gate insulating film 22.

이 산화물 반도체층 (14) 의 성막 방법은, 게이트 전극 (24) 과 동일한 방법을 이용할 수 있다. 그 중에서도, 막두께의 제어가 하기 쉽다는 관점에서, 진공 증착법, 스퍼터링법, 이온 플레이팅법, CVD 또는 플라즈마 CVD 법 등의 기상 성막법을 이용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 보다 바람직하다. 또한, 양산성의 관점에서, 스퍼터링법이 더욱 바람직하다. 예를 들어, RF 마그네트론 스퍼터링 증착법에 의해, 진공도 및 산소 유량을 제어하여 성막된다. 또한, 스퍼터링법을 이용하는 경우, 원하는 카티온 조성이 되도록 조정한 복합 산화물 타겟을 사용하여도 되고, 3 원 공스퍼터를 사용하여도 된다.The oxide semiconductor layer 14 may be formed by the same method as the gate electrode 24. Among them, it is preferable to use a vapor deposition method such as a vacuum deposition method, a sputtering method, an ion plating method, a CVD method, or a plasma CVD method from the viewpoint of easy control of the film thickness. Of the vapor phase film forming methods, a sputtering method and a pulsed laser deposition method (PLD method) are more preferable. From the viewpoint of mass production, a sputtering method is more preferable. For example, the film is formed by controlling the degree of vacuum and the oxygen flow rate by an RF magnetron sputtering deposition method. When sputtering is used, a composite oxide target adjusted to have a desired cation composition may be used, or a 3-ball sputter may be used.

구체적으로, 스퍼터링법을 이용하는 경우, 산화물 반도체층 (14) 의 성막 공정에서는, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역 (14A) 을, 스퍼터 성막실 내를 제 1 산소 분압/아르곤 분압으로 하여 성막하는 제 1 성막 공정과, 제 1 영역 (14A) 보다 게이트 전극 (24) 으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f＋g = 1) 를 포함하는 제 2 영역 (14B) 을, 상기 스퍼터 성막실 내를 제 2 산소 분압/아르곤 분압으로 하여 성막하는 제 2 성막 공정을 순서대로 실시한다. 단, 탑 게이트형의 TFT (10), TFT (30) 의 경우에는, 제 1 성막 공정과 제 2 성막 공정의 순번은 반대가 된다.Specifically, in the case of using the sputtering method, the film-forming step of the oxide semiconductor layer (14), In (a) Sn (b) Zn (c) O (d) (a> 0, b> 0, c> 0, d A first region 14A including a first oxygen partial pressure /> 0, a + b + c = 1) is formed in the sputter deposition chamber at a first oxygen partial pressure / than it is arranged on the far side from the gate electrode (24), in (e) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, e + f + g = 1), and a second film forming step of forming the second oxygen partial pressure / argon partial pressure inside the sputtering film chamber in this order. However, in the case of the top gate type TFT 10 and the TFT 30, the order of the first film forming step and the second film forming step is reversed.

이 산화물 반도체층 (14) 의 성막 공정시에, 제 1 산소 분압/아르곤 분압이, 제 2 산소 분압/아르곤 분압보다 높은 것이 바람직하다.At the time of forming the oxide semiconductor layer 14, it is preferable that the first oxygen partial pressure / the argon partial pressure be higher than the second partial oxygen partial pressure / the argon partial pressure.

제 2 영역 (14B) 의 컨택트 저항을 내린다는 효과 외에, 제 1 영역 (14A) 의 산소 분압을 높임으로써, 캐리어 주행층이 될 수 있는 제 1 영역 (14A) 의 산소에 관련되는 결함을 적게 할 수 있기 때문이다. 이로써, 과잉인 캐리어를 억제할 수 있고, 높은 스위칭 특성이 얻어진다. 또 InGaZnO 를 비롯한 산화물 반도체계에서는, 산소 결함에서 기인하는 깊은 준위가 가전자체 바로 위에 존재하는 것이 말해지고 있다. 이 깊은 준위 때문에 광 안정성이 악화될 수 있지만, 산소 분압을 높여 이 준위를 억제하면, 조성만큼 큰 효과는 없다고 해도 광 안정성을 높이는 효과를 기대할 수 있다. 또, 산소 결함을 줄임으로써, 이온화 불순물 산란의 효과 (도너로 되어 있는 이온화된 산소 결함이 있으면 산란원으로서 기능한다) 를 억제할 수 있기 때문에, 비교적 높은 이동도가 실현되기 쉬워지는 것이라고 생각한다.In addition to the effect of lowering the contact resistance of the second region 14B, by reducing the oxygen partial pressure of the first region 14A, it is possible to reduce defects associated with oxygen in the first region 14A that can become the carrier traveling layer It is because. As a result, an excessive carrier can be suppressed and a high switching characteristic can be obtained. In oxide semiconductors including InGaZnO, it is said that the deep level due to oxygen defects exists directly on the electric field itself. Although the light stability can be deteriorated by this deep level, if the oxygen partial pressure is increased to suppress this level, an effect of increasing the light stability can be expected even if the effect is not as great as the composition. In addition, by reducing the oxygen defects, it is considered that the effect of ionizing impurity scattering (functioning as a scattering source when an ionized oxygen defect is present as a donor) can be suppressed, so that a relatively high mobility is easily realized.

또, 산화물 반도체층 (14) 의 성막 공정 동안, 기판 (12) 을 대기에 노출시키지 않는 것이 바람직하다. 즉, 기판 (12) 을 대기에 노출시키지 않고, 제 1 성막 공정과 제 2 성막 공정을 연속해서 실시하는 것이 바람직하다. 불순물이 산화물 반도체층 (14) 에 섞이는 것을 억제하기 위함이다.It is preferable that the substrate 12 is not exposed to the atmosphere during the film forming process of the oxide semiconductor layer 14. That is, it is preferable that the first film formation step and the second film formation step be performed successively without exposing the substrate 12 to the atmosphere. So as to suppress the mixing of the impurities into the oxide semiconductor layer 14. [

이어서 산화물 반도체층 (14) 을 패터닝한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 묽은 황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭함으로써 패턴을 형성한다.And then the oxide semiconductor layer 14 is patterned. The patterning can be performed by photolithography and etching. Specifically, a resist pattern is formed on the remaining portion by photolithography, and a pattern is formed by etching with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid and acetic acid.

그리고, 산화물 반도체층 (14) 의 표면에 소스·드레인 전극 (18, 20) 을 형성하기 위한 금속막을 형성한다. 소스·드레인 전극 (18, 20) 의 형성 방법은, 게이트 전극 (24) 과 동일한 형성 방법을 이용할 수 있다. 이어서 금속막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하고, 소스 전극 (18) 및 드레인 전극 (20) 을 형성한다. 이 때, 소스·드레인 전극 (18, 20) 및 도시되지 않은, 이들의 전극에 접속하는 배선을 동시에 패터닝하는 것이 바람직하다.Then, a metal film for forming the source / drain electrodes 18 and 20 is formed on the surface of the oxide semiconductor layer 14. The source and drain electrodes 18 and 20 may be formed by the same method as the gate electrode 24. Then, the metal film is patterned into a predetermined shape by an etching or a lift-off method to form a source electrode 18 and a drain electrode 20. At this time, it is preferable to simultaneously pattern the source / drain electrodes 18 and 20 and wirings, which are not shown, connected to these electrodes.

또한, 상기 소스·드레인 전극 형성 후 혹은 성막 공정 직후 등의 산화물 반도체층 (14) 의 성막 공정 종료 후에, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는 것이 바람직하다. 포스트 어닐 처리 온도를 300 ℃ 이상으로 함으로써, 산소 결합 상태에 관련되는 결함의 구조 완화가 일어나기 때문에 깊은 결함 준위의 저감이 일어나고, 높은 광 안정성을 실현하기 쉬워지기 때문이다.After the formation of the oxide semiconductor layer 14, such as after the formation of the source / drain electrode or immediately after the deposition, it is preferable to carry out post annealing at a temperature of 300 캜 or higher. When the post-annealing temperature is 300 占 폚 or higher, the structure of the defect related to the oxygen bonding state is relaxed, so that the deep defect level is reduced, and high optical stability is easily realized.

포스트 어닐 온도는, 600 ℃ 미만인 것이 바람직하다. 열처리 공정에 있어서 600 ℃ 이상의 온도에서 처리한 경우, 제 1 영역 (14A) 과 제 2 영역 (14B) 의 사이에서 카티온의 상호 확산이 일어나고, 2 개의 영역이 서로 섞여 버릴 우려가 있기 때문이다. 이 경우에는 제 1 영역 (14A) 에만 전도 캐리어를 집중시키는 것이 어려워진다. 따라서, 포스트 어닐 온도는 600 ℃ 미만인 것이 바람직하다. 또한, 제 1 영역 (14A) 과 제 2 영역 (14B) 에서의 카티온의 상호 확산이 일어나고 있는지의 여부는, 예를 들어 단면 TEM 에 의한 분석을 실시함으로써 확인할 수 있다.The post anneal temperature is preferably less than 600 ° C. When the heat treatment is performed at a temperature of 600 占 폚 or higher, mutual diffusion of the cation occurs between the first region 14A and the second region 14B, and the two regions may be mixed with each other. In this case, it becomes difficult to concentrate the conducting carrier only in the first region 14A. Therefore, the post anneal temperature is preferably less than 600 ° C. Whether or not the mutual diffusion of cation in the first region 14A and the second region 14B is occurring can be confirmed by, for example, performing analysis by a cross-sectional TEM.

또, 포스트 어닐 중의 분위기는 불활성 분위기 또는 산화성 분위기로 하는 것이 바람직하다. 특히, 산화성 분위기이면, 산화물 반도체층 중의 산소가 빠지기 어렵고, 잉여 캐리어가 발생하여 전기 특성 편차가 일어나는 것을 억제할 수 있다. 포스트 어닐 시간에 특별히 한정은 없지만, 막 온도가 균일해지는데 필요로 하는 시간 등을 고려하여, 적어도 10 분 이상 유지하는 것이 바람직하다.It is preferable that the atmosphere during post annealing is an inert atmosphere or an oxidizing atmosphere. Particularly, in an oxidizing atmosphere, oxygen in the oxide semiconductor layer is hardly released, surplus carriers are generated, and electric characteristic deviations can be suppressed from occurring. There is no particular limitation on the post-annealing time, but it is preferable to keep it for at least 10 minutes in consideration of the time required for the film temperature to become uniform.

또, 본 실시형태의 TFT (40) 를 사용함으로써, 광 조사에 대한 특성 열화를 저감하기 위한 보호층 등을 산화물 반도체층 (14) 상에 사용하지 않고, 높은 이동도와, 높은 광 조사 안정성이 얻어지지만, 물론 산화물 반도체층 (14) 에 상기와 같은 보호층을 형성해도 된다. 예를 들어 자외 영역 (파장 400 nm 이하) 의 광을 흡수, 반사하는 보호층을 형성함으로써, 더욱 광 조사에 대한 안정성을 향상시키는 것이 가능하다.Further, by using the TFT 40 of the present embodiment, a protective layer for reducing characteristic deterioration upon light irradiation is not used on the oxide semiconductor layer 14, and high mobility and high light irradiation stability are obtained However, the protective layer may be formed on the oxide semiconductor layer 14, of course. For example, by forming a protective layer that absorbs and reflects light in the ultraviolet region (wavelength 400 nm or less), it is possible to further improve stability against light irradiation.

이상의 순서에 의해, 도 1(C) 에 나타내는 바와 같은 보텀 게이트 구조로 탑 콘택트형의 TFT (40) 를 제작할 수 있다.By the above procedure, the top contact type TFT 40 can be manufactured with the bottom gate structure as shown in Fig. 1 (C).

이상의 제조 방법에 의하면, 제 1 영역 (14A) 의 InSnZnO 막이나 제 2 영역 (14B) 의 InGaZnO 막은 저온 (예를 들어 400 ℃ 이하) 에서 성막이 가능하기 때문에, 기판 (12) 도 수지 기판 등을 사용하면 TFT (40) 전체적으로 플렉시블한 TFT 디바이스의 제작이 가능해진다.According to the above manufacturing method, since the InSnZnO film of the first region 14A and the InGaZnO film of the second region 14B can be formed at a low temperature (for example, 400 DEG C or less), the substrate 12 can be formed of a resin substrate or the like It becomes possible to manufacture a TFT device which is flexible over the TFT 40 as a whole.

2. 변형예2. Variations

또한, 본 발명을 특정의 실시형태에 대해 상세하게 설명했지만, 본 발명은 이러한 실시형태로 한정되는 것이 아니고, 본 발명의 범위 내에서 다른 여러 가지의 실시형태가 가능한 것은 당업자에게 있어 자명하고, 예를 들어 상기 서술한 복수의 실시형태는, 적절히 조합하여 실시 가능하다.While the present invention has been described in detail with reference to the specific embodiments, it is to be understood that the present invention is not limited to those embodiments and that various other embodiments are possible within the scope of the present invention, The above-described plurality of embodiments can be appropriately combined.

예를 들어, 본 실시형태에 관련된 TFT 는, 상기 이외에도, 여러 가지 구성을 취하는 것이 가능하고, 예를 들어 기판 (12) 상에 절연층을 형성하거나, 소스 전극 (18) 과 드레인 전극 (20) 의 사이에서 노출되는 산화물 반도체층 (14) 의 면 상에, 단층의 보호층이나 복수층의 보호층을 형성하거나 할 수도 있다.For example, the TFT related to the present embodiment can have various configurations in addition to the above. For example, an insulating layer may be formed on the substrate 12, or a source electrode 18 and a drain electrode 20 may be formed. A protective layer of a single layer or a plurality of protective layers may be formed on the surface of the oxide semiconductor layer 14 exposed between the oxide semiconductor layer 14 and the oxide semiconductor layer 14.

3. 응용3. Application

이상에서 설명한 본 실시형태의 TFT 의 용도에는 특별히 한정은 없지만, 예를 들어 전기 광학 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등) 에 있어서의 구동 소자, 특히 대면적 디바이스에 사용하는 경우에 바람직하다.The use of the TFT of the present embodiment described above is not particularly limited, but may be applied to an electro-optical device (for example, a liquid crystal display device, an organic EL (Electro Luminescence) display device, In particular, in a large-area device.

또한 본 실시형태의 TFT 는, 수지 기판을 사용한 저온 프로세스로 제작 가능한 디바이스에 특히 바람직하고 (예를 들어 플렉시블 디스플레이 등), X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지의 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.Further, the TFT of the present embodiment is particularly preferable for a device that can be manufactured by a low-temperature process using a resin substrate (for example, a flexible display and the like), various sensors such as an X-ray sensor, a MEMS (Micro Electro Mechanical System) (Driving circuit) in an electronic device of the present invention.

4. 전기 광학 장치 및 센서4. Electro-optic devices and sensors

본 실시형태의 전기 광학 장치 또는 센서는, 전술한 본 발명의 TFT 를 구비하여 구성된다.The electro-optical device or sensor of the present embodiment is constituted by the TFT of the present invention described above.

전기 광학 장치의 예로서는, 표시 장치 (예를 들어 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치 등) 가 있다.Examples of the electro-optical device include a display device (for example, a liquid crystal display device, an organic EL display device, and an inorganic EL display device).

센서의 예로서는, CCD (Charge Coupled Device) 또는 CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서나, X 선 센서 등이 바람직하다.As an example of the sensor, an image sensor such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor) or an X-ray sensor is preferable.

본 실시형태의 전기 광학 장치 또는 센서는, 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 여기서 말하는 특성이란, 전기 광학 장치 (표시 장치) 의 경우에는 표시 특성, 센서의 경우에는 감도 특성을 나타낸다.The electro-optical device or sensor of this embodiment exhibits good characteristics with low power consumption. The characteristic referred to here is a display characteristic in the case of an electro-optical device (display device), and a sensitivity characteristic in the case of a sensor.

이하, 본 발명에 의해 제조되는 전계 효과형 트랜지스터를 구비한 전기 광학 장치 또는 센서의 대표예로서 액정 표시 장치, 유기 EL 표시 장치, X 선 센서에 대해 설명한다.Hereinafter, a liquid crystal display, an organic EL display, and an X-ray sensor will be described as typical examples of an electro-optical device or sensor having a field effect transistor manufactured by the present invention.

5. 액정 표시 장치5. Liquid crystal display

도 2 에, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 3 에 그 전기 배선의 개략 구성도를 나타낸다.Fig. 2 shows a schematic cross-sectional view of a part of the liquid crystal display device according to an embodiment of the electro-optical device of the present invention, and Fig. 3 shows a schematic configuration diagram of the electric wiring thereof.

도 2 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 기판 (12), 도 1(A) 에 나타낸 탑 게이트 구조로 탑 콘택트형의 TFT (10) 와, TFT (10) 의 패시베이션층 (102) 으로 보호된 게이트 전극 (24) 상에 화소 하부 전극 (104) 및 그 대향 상부 전극 (106) 으로 끼워진 액정층 (108) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (110) 를 구비하고, TFT (10) 의 기판 (12) 측 및 RGB 컬러 필터 (110) 상에 각각 편광판 (112a, 112b) 을 구비한 구성이다.2, the liquid crystal display 100 according to the present embodiment includes a substrate 12, a top contact type TFT 10 having a top gate structure shown in Fig. 1 (A) A liquid crystal layer 108 sandwiched between the pixel lower electrode 104 and the opposing upper electrode 106 on the gate electrode 24 protected by the passivation layer 102 and a liquid crystal layer 108 for coloring RGB corresponding to each pixel A color filter 110 and polarization plates 112a and 112b on the substrate 12 side of the TFT 10 and on the RGB color filters 110 respectively.

또, 도 3 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 서로 평행한 복수의 게이트 배선 (112) 과, 그 게이트 배선 (112) 과 교차하는, 서로 평행한 데이터 배선 (114) 을 구비하고 있다. 여기서 게이트 배선 (112) 과 데이터 배선 (114) 은 전기적으로 절연되어 있다. 게이트 배선 (112) 과 데이터 배선 (114) 의 교차부 부근에, TFT (10) 가 구비되어 있다.3, the liquid crystal display device 100 according to the present embodiment includes a plurality of gate wirings 112 that are parallel to each other and a plurality of data wirings 114 . Here, the gate wiring 112 and the data wiring 114 are electrically insulated. A TFT 10 is provided near the intersection of the gate wiring 112 and the data wiring 114.

도 2 및 도 3 에 나타내는 바와 같이, TFT (10) 의 게이트 전극 (24) 은, 게이트 배선 (112) 에 접속되어 있고, TFT (10) 의 소스 전극 (18) 은 데이터 배선 (114) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (20) 은 게이트 절연막 (22) 에 형성된 컨택트홀 (116) 을 통하여 (컨택트홀 (116) 에 도전체가 매립되어) 화소 하부 전극 (104) 에 접속되어 있다. 이 화소 하부 전극 (104) 은, 접지된 대향 상부 전극 (106) 과 함께 캐패시터 (118) 를 구성하고 있다.2 and 3, the gate electrode 24 of the TFT 10 is connected to the gate wiring 112 and the source electrode 18 of the TFT 10 is connected to the data wiring 114 . The drain electrode 20 of the TFT 10 is connected to the pixel lower electrode 104 through a contact hole 116 formed in the gate insulating film 22 (a conductor is buried in the contact hole 116). The pixel lower electrode 104 constitutes a capacitor 118 together with the grounded opposing upper electrode 106.

도 2 에 나타낸 본 실시형태의 액정 장치에 있어서는, 탑 게이트 구조의 TFT (10) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 TFT 는 탑 게이트 구조로 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.In the liquid crystal device of this embodiment shown in Fig. 2, the TFT 10 of the top gate structure is provided, but the TFT used in the liquid crystal device which is the display device of the present invention is not limited to the top gate structure, Or a TFT having a gate structure.

본 발명에 의해 제조되는 TFT (10) 는, 높은 이동도를 갖기 때문에, 액정 표시 장치에 있어서 고정밀, 고속 응답, 고콘트라스트 등의 고품위 표시가 가능해지고, 대화면화에도 적합하다. 또, 산화물 반도체층 (14) 의 InGaZnO 막이나 InSnZnO 막이 비정질인 경우에는 소자 특성의 편차를 억제할 수 있고, 대화면으로 불균일이 없는 우수한 표시 품위가 실현된다. 게다가 특성 시프트가 적기 때문에, 게이트 전압을 저감할 수 있고, 나아가서는 표시 장치의 소비 전력을 저감할 수 있다. 또, 본 발명에 의하면, 반도체층으로서 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질 InGaZnO 막이나 InSnZnO 막을 사용하여 박막 트랜지스터를 제작할 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고 플렉시블한 액정 표시 장치를 제공할 수 있다.Since the TFT 10 manufactured by the present invention has high mobility, high-quality display such as high-precision, high-speed response, and high contrast can be performed in a liquid crystal display device, and is also suitable for large-screen display. In addition, when the InGaZnO film or the InSnZnO film of the oxide semiconductor layer 14 is amorphous, deviations in device characteristics can be suppressed, and excellent display quality without unevenness on the large surface is realized. In addition, since the characteristic shift is small, the gate voltage can be reduced, and further, the power consumption of the display device can be reduced. According to the present invention, since a thin film transistor can be manufactured using an amorphous InGaZnO film or an InSnZnO film which can be formed at a low temperature (for example, 200 DEG C or less) as a semiconductor layer, a resin substrate (plastic substrate) . Therefore, according to the present invention, a flexible liquid crystal display device having excellent display quality can be provided.

6. 유기 EL 표시 장치6. Organic EL display

도 4 에, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 5 에 그 전기 배선의 개략 구성도를 나타낸다.Fig. 4 shows a schematic cross-sectional view of a part of an active matrix type organic EL display device according to an embodiment of the electro-optical device of the present invention, and Fig. 5 shows a schematic configuration diagram of the electric wiring.

유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제작할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키는 점에서, 주사선 수와 주사선당 발광 시간은 반비례한다. 그 때문에 고정밀화, 대화면화가 곤란해지고 있다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선 수를 늘릴 수 없다는 문제는 없기 때문에 고정밀화, 대화면화에 적합하다.There are two types of driving methods of the organic EL display device, that is, a simple matrix method and an active matrix method. The simple matrix method is advantageous in that it can be manufactured at a low cost, but the number of scanning lines and the light emitting time per scanning line are inversely proportional in that the scanning lines are selected one by one to emit light. As a result, it is difficult to obtain a high definition and a large screen. In the active matrix method, since transistors and capacitors are formed for each pixel, the manufacturing cost is increased. However, since there is no problem that the number of scanning lines can not be increased like a simple matrix method, it is suitable for high definition and large screen.

본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (200) 는, 도 1(A) 에 나타낸 탑 게이트 구조의 TFT (10) 가, 패시베이션층 (202) 을 구비한 기판 (12) 상에, 구동용 TFT (204) 및 스위칭용 TFT (206) 로서 구비되고, 구동용 TFT (204) 및 스위칭용 TFT (206) 상에 하부 전극 (208) 및 상부 전극 (210) 에 끼워진 유기 발광층 (212) 으로부터 형성되는 유기 EL 발광 소자 (214) 를 구비하고, 상면도 패시베이션층 (216) 에 의해 보호된 구성으로 되어 있다.The organic EL display device 200 of the active matrix type of the present embodiment is configured such that the TFT 10 of the top gate structure shown in Fig. 1A is formed on the substrate 12 provided with the passivation layer 202, Emitting layer 212 provided as the switching TFT 206 and the lower electrode 208 and the upper electrode 210 on the driving TFT 204 and the switching TFT 206 And the top surface of the organic EL light emitting device 214 is protected by the passivation layer 216. [

또, 도 4 및 도 5 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (200) 는, 서로 평행한 복수의 게이트 배선 (220) 과, 그 게이트 배선 (220) 과 교차하는, 서로 평행한 데이터 배선 (222) 및 구동 배선 (224) 을 구비하고 있다. 여기서, 게이트 배선 (220) 과 데이터 배선 (222), 구동 배선 (224) 은 전기적으로 절연되어 있다. 스위칭용 TFT (206) 의 게이트 전극 (24) 은, 게이트 배선 (220) 에 접속되어 있고, 스위칭용 TFT (206) 의 소스 전극 (18) 은 데이터 배선 (222) 에 접속되어 있다. 또, 스위칭용 TFT (206) 의 드레인 전극 (20) 은 구동용 TFT (204) 의 게이트 전극 (24) 에 접속됨과 함께, 캐패시터 (226) 를 사용함으로써 구동용 TFT (10a) 를 온 상태로 유지한다. 구동용 TFT (204) 의 소스 전극 (18) 은 구동 배선 (224) 에 접속되고, 드레인 전극 (20) 은 유기 EL 발광 소자 (214) 에 접속된다.4 and 5, the organic EL display device 200 of the present embodiment includes a plurality of gate wirings 220 parallel to each other, and a plurality of gate wirings 220 crossing the gate wirings 220, And includes a data wiring 222 and a driving wiring 224. Here, the gate wiring 220, the data wiring 222, and the driving wiring 224 are electrically insulated. The gate electrode 24 of the switching TFT 206 is connected to the gate wiring 220 and the source electrode 18 of the switching TFT 206 is connected to the data wiring 222. The drain electrode 20 of the switching TFT 206 is connected to the gate electrode 24 of the driving TFT 204 and the capacitor 226 is used to keep the driving TFT 10a in an ON state do. The source electrode 18 of the driving TFT 204 is connected to the driving wiring 224 and the drain electrode 20 is connected to the organic EL light emitting element 214.

도 4 에 나타낸 본 실시형태의 유기 EL 장치에 있어서는, 탑 게이트 구조의 구동용 TFT (204) 및 스위칭용 TFT (206) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 TFT 는, 탑 게이트 구조로 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.In the organic EL device of this embodiment shown in Fig. 4, the driving TFT 204 and the switching TFT 206 of the top gate structure are provided, but the organic EL device of the present invention The TFT is not limited to the top gate structure, but may be a bottom gate structure TFT.

본 실시형태에 의해 제조되는 TFT (10) 는, 높은 이동도를 갖기 때문에, 저소비 전력이고 또한 고품위인 표시가 가능해진다. 또, 본 실시형태에 의하면, 산화물 반도체층 (14) 으로서 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질 InGaZnO 막이나 InSnZnO 막을 사용하여 박막 트랜지스터를 제작할 수 있기 때문에, 기판으로서 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 실시형태에 의하면, 표시 품질이 우수하고 플렉시블한 유기 EL 표시 장치 (200) 를 제공할 수 있다.Since the TFT 10 manufactured according to the present embodiment has high mobility, low power consumption and high quality display can be achieved. According to the present embodiment, since the thin film transistor can be manufactured using the amorphous InGaZnO film or the InSnZnO film which can be formed at a low temperature (for example, 200 DEG C or less) as the oxide semiconductor layer 14, Plastic substrate) can be used. Therefore, according to the present embodiment, it is possible to provide the flexible organic EL display device 200 having excellent display quality.

또한, 도 4 에 나타낸 유기 EL 표시 장치 (200) 에 있어서, 상부 전극 (210) 을 투명 전극으로서 탑 이미션형으로 해도 되고, 하부 전극 (208) 및 TFT 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.In the organic EL display device 200 shown in Fig. 4, the upper electrode 210 may be a top emission type using a transparent electrode, and the lower electrode 208 and each electrode of the TFT may be transparent electrodes, .

7. X 선 센서7. X-ray sensor

도 6 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해, 그 일부분의 개략 단면도를 나타내고, 도 7 에 그 전기 배선의 개략 구성도를 나타낸다.Fig. 6 shows a schematic sectional view of a part of the X-ray sensor which is one embodiment of the sensor of the present invention, and Fig. 7 shows a schematic configuration diagram of the electric wiring.

도 6 은, 보다 구체적으로는 X 선 센서 어레이의 일부를 확대한 개략 단면도이다. 본 실시형태의 X 선 센서 (300) 는 기판 (12) 상에 형성된 TFT (10) 및 캐패시터 (310) 와, 캐패시터 (310) 상에 형성된 전하 수집용 전극 (302) 과, X 선 변환층 (304) 과, 상부 전극 (306) 을 구비하여 구성된다.6 is a schematic cross-sectional view of an enlarged portion of an X-ray sensor array, more specifically. The X-ray sensor 300 of the present embodiment includes a TFT 10 and a capacitor 310 formed on a substrate 12, a charge collecting electrode 302 formed on the capacitor 310, an X-ray converting layer 304, and an upper electrode 306.

TFT (10) 상에는 패시베이션막 (308) 이 형성되어 있다.On the TFT 10, a passivation film 308 is formed.

캐패시터 (310) 는, 캐패시터용 하부 전극 (312) 과 캐패시터용 상부 전극 (314) 으로 절연막 (316) 을 사이에 둔 구조로 되어 있다. 캐패시터용 상부 전극 (314) 은 절연막 (316) 에 형성된 컨택트홀 (318) 을 통하여, TFT (10) 의 소스 전극 (18) 및 드레인 전극 (20) 중 어느 일방 (도 6 에 있어서는 드레인 전극 (20)) 과 접속되어 있다.The capacitor 310 has a structure in which the insulating film 316 is sandwiched by the capacitor lower electrode 312 and the capacitor upper electrode 314. The capacitor upper electrode 314 is connected to either one of the source electrode 18 and the drain electrode 20 of the TFT 10 (the drain electrode 20 in Fig. 6) through the contact hole 318 formed in the insulating film 316 ).

전하 수집용 전극 (302) 은, 캐패시터 (310) 에 있어서의 캐패시터용 상부 전극 (314) 상에 형성되어 있고, 캐패시터용 상부 전극 (314) 에 접하고 있다.The charge collecting electrode 302 is formed on the capacitor upper electrode 314 in the capacitor 310 and is in contact with the capacitor upper electrode 314.

X 선 변환층 (304) 은 아모르퍼스 셀렌을 포함하는 층이며, TFT (10) 및 캐패시터 (310) 를 덮도록 형성되어 있다.The X-ray conversion layer 304 is a layer containing amorphous selenium and is formed so as to cover the TFT 10 and the capacitor 310.

상부 전극 (306) 은 X 선 변환층 (304) 상에 형성되어 있고, X 선 변환층 (304) 에 접하고 있다.The upper electrode 306 is formed on the X-ray conversion layer 304 and is in contact with the X-ray conversion layer 304.

도 7 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (300) 는, 서로 평행한 복수의 게이트 배선 (320) 과, 게이트 배선 (320) 과 교차하는, 서로 평행한 복수의 데이터 배선 (322) 을 구비하고 있다. 여기서 게이트 배선 (320) 과 데이터 배선 (322) 은 전기적으로 절연되어 있다. 게이트 배선 (320) 과 데이터 배선 (322) 의 교차부 부근에, TFT (10) 가 구비되어 있다.7, the X-ray sensor 300 of the present embodiment includes a plurality of gate wirings 320 parallel to each other, a plurality of data wirings 322 parallel to each other and intersecting the gate wirings 320, . Here, the gate wiring 320 and the data wiring 322 are electrically insulated. A TFT 10 is provided near the intersection of the gate wiring 320 and the data wiring 322.

TFT (10) 의 게이트 전극 (24) 은, 게이트 배선 (320) 에 접속되어 있고, TFT (10) 의 소스 전극 (18) 은 데이터 배선 (322) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (20) 은 전하 수집용 전극 (302) 에 접속되어 있고, 또한 이 전하 수집용 전극 (302) 은, 캐패시터 (310) 에 접속되어 있다.The gate electrode 24 of the TFT 10 is connected to the gate wiring 320 and the source electrode 18 of the TFT 10 is connected to the data wiring 322. The drain electrode 20 of the TFT 10 is connected to the charge collecting electrode 302 and the charge collecting electrode 302 is connected to the capacitor 310. [

본 실시형태의 X 선 센서 (300) 에 있어서, X 선은 도 6 중, 상부 (상부 전극 (306) 측) 로부터 조사되고, X 선 변환층 (304) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (304) 에 상부 전극 (306) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (310) 에 축적되고, TFT (10) 를 순차 주사함으로써 판독된다.In the X-ray sensor 300 of the present embodiment, the X-ray is irradiated from the upper portion (on the side of the upper electrode 306) in FIG. 6, and an electron-hole pair is generated in the X- By applying a high electric field to the X-ray conversion layer 304 by means of the upper electrode 306, the generated electric charge is accumulated in the capacitor 310 and read by sequentially scanning the TFT 10.

본 실시형태의 X 선 센서 (300) 는, 이동도 및 온 전류가 높고, 감도 특성이 우수한 TFT (10) 를 구비하기 때문에, S/N 이 높고, 대화면화에 적합하다. 또, 감도 특성이 우수하기 때문에, X 선 디지털 촬영 장치에 사용한 경우에 광다이나믹 레인지의 화상이 얻어진다. 특히 본 실시형태의 X 선 디지털 촬영 장치는, 정지화면 촬영만 가능한 것이 아니고, 동영상에 의한 투시와 정지화면의 촬영을 1 대로 실시할 수 있는 X 선 디지털 촬영 장치에 사용하는 것이 바람직하다. 또한 TFT (10) 에 있어서의 InGaZnO 막이나 InSnZnO 막이 비정질인 경우에는 균일성이 우수한 화상이 얻어진다.Since the X-ray sensor 300 of the present embodiment is provided with the TFT 10 having high mobility and high on-current and excellent sensitivity characteristics, the X-ray sensor 300 has a high S / N ratio and is suitable for a large screen. Further, since the sensitivity characteristic is excellent, an image of the optical dynamic range can be obtained in the case of using in an X-ray digital photographing apparatus. Particularly, the X-ray digital photographing apparatus of the present embodiment is preferably used in an X-ray digital photographing apparatus which can perform not only still image photographing but also photographing of moving images and photographing of still images in one operation. Further, when the InGaZnO film or the InSnZnO film in the TFT 10 is amorphous, an image with excellent uniformity is obtained.

또한, 도 6 에 나타낸 본 실시형태의 X 선 센서 (300) 에 있어서는, 탑 게이트 구조의 TFT (10) 를 구비하는 것으로 했지만, 본 발명의 센서에 있어서 사용되는 TFT 는 탑 게이트 구조로 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.In the X-ray sensor 300 of the present embodiment shown in Fig. 6, the TFT 10 of the top gate structure is provided, but the TFT used in the sensor of the present invention is not limited to the top gate structure , Or a TFT having a bottom gate structure.

실시예Example

이하에 실시예를 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.EXAMPLES Hereinafter, examples will be described, but the present invention is not limited at all by these examples.

＜TFT 특성에 대한 제 1 영역 조성 의존성＞&Lt; First region composition dependency on TFT characteristics &gt;

-실시예 1 ∼ 10 및 비교예 1 ∼ 4-Examples 1 to 10 and Comparative Examples 1 to 4

먼저, 제 1 영역의 조성 의존성에 대해 이하와 같은 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에 관련된 보텀 게이트 구조로 탑 콘택트형의 TFT 를 제작함으로써 검증했다.First, the composition dependence of the first region was verified by fabricating a top contact type TFT with a bottom gate structure according to Examples 1 to 10 and Comparative Examples 1 to 4 as described below.

도 8(A) 는 실시예 및 비교예의 TFT 의 평면도이며, 도 8(B) 는 도 8(A) 에 나타내는 TFT 의 A-A 선 화살표 방향에서 본 단면도이다.Fig. 8A is a plan view of the TFTs of the embodiment and the comparative example, and Fig. 8B is a cross-sectional view of the TFT shown in Fig. 8A taken along the line A-A.

먼저, 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에서는, 도 8(A) 및 도 8(B) 에 나타내는 바와 같이, 기판으로서 열산화막 (504) 이 형성된 p 형 Si 기판 (502) (1 inch 각(角) × 1 mm, 두께 ： 525 ㎛t, 열산화막 (SiO2) ： 100 nmt) 을 사용하고, 열산화막 (504) 을 게이트 절연막으로서 사용하는 간이형의 TFT (500) 를 제작했다.First, in Examples 1 to 10 and Comparative Examples 1 to 4, as shown in Figs. 8A and 8B, a p-type Si substrate 502 (1 inch) having a thermally oxidized film 504 formed thereon as a substrate each (角) × 1 mm, thickness: manufacturing the TFT 100 (500 in the simple-shape with the use nmt), and the thermal oxide film 504 as a gate insulating film): 525 ㎛t, thermal oxide film (SiO 2).

구체적으로는, 열산화막이 형성된 p 형 Si 기판 (502) 상에, 이하 표 2 에 나타내는 바와 같이, 실시예 및 비교예마다 조성 변조를 실시하여 산화물 반도체층의 제 1 영역 (506) 을 두께 5 nm 로 하여 스퍼터 성막했다. 이 성막 조건은, 성막시 도달 진공도 ： 6 × 10-6 Pa, 성막시 압력 ： 4.4 × 10-1 Pa, 성막 온도 ： 실온, 산소 분압/아르곤 분압 ： 0.067 로 실시예 및 비교예 모두에 있어서 공통으로 했다. 또한, 비교예 1 만은, 제 1 영역 (506) 이 InSnZnO 막이 아니고, InGaZnO 막이 되어 있다.Specifically, as shown in Table 2 below, composition modulation was performed for each of the examples and the comparative examples on the p-type Si substrate 502 on which the thermal oxide film was formed, so that the first region 506 of the oxide semiconductor layer was formed to a thickness of 5 nm. The film forming conditions were as follows: the degree of vacuum reached at the time of film formation: 6 × 10 -6 Pa; the pressure at the time of film formation: 4.4 × 10 -1 Pa; film forming temperature: room temperature; oxygen partial pressure / . In Comparative Example 1, the first region 506 is not an InSnZnO film but an InGaZnO film.

Figure pct00005
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그 후, 성막시 도달 진공도 및 성막시 압력, 성막 온도를 동일하게 한 채로 산소 분압/아르곤 분압을 앞의 값보다 약 2 분의 1 인 0.33 으로 변경하여 연속해서 산화물 반도체층의 제 2 영역 (508) 을, 두께 50 nm, 종횡폭 3 mm × 4 mm 로 하여 스퍼터 성막했다.Thereafter, the oxygen partial pressure / argon partial pressure was changed to 0.33, which is about one half of the previous value, while maintaining the vacuum degree at the time of film formation, the pressure at the time of film formation, and the film formation temperature, ) Was formed into a film with a thickness of 50 nm and a width of 3 mm x 4 mm.

여기서, 제 2 영역 (508) 의 조성은, In(e)Ga(f)Zn(g)O(h) (1/6 ： 0.5 ： 1/3, f/(e ＋ f) = 0.750, h ＞ 0) 로 실시예 및 비교예 모두에 있어서 공통으로 했다.The composition of the second region 508 is expressed by the following formula: In (e) Ga (f) Zn (g) O (h) (1/6: 0.5: 1/3, f / &Gt; 0) in both of the examples and the comparative examples.

또한, 각 스퍼터 성막에서는, 메탈 마스크를 사용하여 패턴 성막하고 있고, 산화물 반도체층은 각 영역간에서 대기 중에 노출시키지 않고 연속해서 성막을 실시했다. 각 영역의 스퍼터는, 제 1 영역 (506) 및 제 2 영역 (508) 에 있어서는 In2O3 타겟, SnO2 (또는 Ga2O3) 타겟, ZnO 타겟을 사용한 3 원 공스퍼터를 사용하여 실시했다. 각 영역의 막두께 조정은 성막 시간의 조정으로 실시했다.In each of the sputtering films, a pattern was formed using a metal mask, and the oxide semiconductor layer was continuously formed between the respective regions without exposure to the atmosphere. Sputtering of each region is performed using a ternary sputter using an In 2 O 3 target, a SnO 2 (or Ga 2 O 3 ) target, and a ZnO target in the first region 506 and the second region 508 did. The film thickness adjustment in each region was performed by adjusting the film formation time.

또, 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에 관련된 제 1 영역 (506) 및 제 2 영역 (508) 과 동일한 조건으로 성막을 실시하여 제작한 성막 시료에 대해, 형광 X 선 분석으로 조성 분석함으로써, 제 1 영역 (506) 및 제 2 영역 (508) 의 각각이 상기의 조성이 되는 것을 확인했다. 또, X 선 회절 측정에 의해 각 성막 시료가 비정질막인 것을 확인했다.In addition, the film-forming samples prepared by forming films under the same conditions as those of the first region 506 and the second region 508 relating to Examples 1 to 10 and Comparative Examples 1 to 4 were subjected to composition analysis It was confirmed that each of the first region 506 and the second region 508 had the above composition. It was confirmed by X-ray diffraction measurement that each film-forming sample was an amorphous film.

그 후, 제 2 영역 (508) 의 표면에 소스·드레인 전극 (510, 512) 을 스퍼터에 의해 성막했다. 소스·드레인 전극 (510, 512) 의 성막은 메탈 마스크를 사용한 패턴 성막으로 제작하고, Ti 를 10 nm 성막 후, Au 를 40 nm 성막했다.Thereafter, source / drain electrodes 510 and 512 were formed on the surface of the second region 508 by sputtering. The source / drain electrodes 510 and 512 were formed by patterning using a metal mask. After 10 nm of Ti was deposited, 40 nm of Au was deposited.

전극층 형성 후, 300 ℃, 산소 분압 100 ％ 의 분위기하에서 포스트 어닐 처리를 실시했다.After the formation of the electrode layer, the post annealing treatment was performed in an atmosphere at 300 ° C and an oxygen partial pressure of 100%.

이상에 의해, 채널 길이 180 ㎛ 로 채널 폭 1 mm 의 보텀 게이트형 TFT 의 실시예 1 ∼ 10 및 비교예 1 ∼ 4 를 얻었다.Thus, Examples 1 to 10 and Comparative Examples 1 to 4 of a bottom gate type TFT having a channel length of 180 탆 and a channel width of 1 mm were obtained.

도 9 는, 실시예 1 ∼ 10 및 비교예 2 ∼ 4 에 있어서의 제 1 영역 (506) 의 조성에 주목한 삼원상도를 나타내는 도면이다. 또한, 비교예 1 에 있어서의 제 1 영역 (506) 은, 그 조성의 일부가 Sn 이 아니고 Ga 이므로 삼원상도에 나타내지 않았다.Fig. 9 is a diagram showing a three-way diagram paying attention to the composition of the first region 506 in Examples 1 to 10 and Comparative Examples 2 to 4. Fig. In addition, the first region 506 in Comparative Example 1 is not represented by a triplet because part of the composition is Ga rather than Sn.

-비교예 5 및 비교예 6-- Comparative Example 5 and Comparative Example 6-

또, 추가로 비교예 5 및 비교예 6 으로서, 산화물 반도체층을 50 nm 의 In(a)Sn(b)Zn(c)O(d) (a = 1/3, b = 1/3, c = 1/3) 와 (a = 2/5, b = 2/5, c = 1/5) 단막으로 한 TFT 도 아울러 제작했다. 또한, 비교예 5 및 비교예 6 에 관련된 TFT 는, 산화물 반도체층의 구성 이외는, 상기 실시예 1 에 관련된 TFT 와 동일한 구성이다.Further, as Comparative Example 5 and Comparative Example 6, the oxide semiconductor layer was formed of 50 nm of In (a) Sn (b) Zn (c) O (d) (a = 1/3, b = = 1/3) and (a = 2/5, b = 2/5, c = 1/5). The TFTs related to Comparative Example 5 and Comparative Example 6 have the same configuration as the TFTs related to Embodiment 1 except for the configuration of the oxide semiconductor layer.

-평가--evaluation-

제작한 상기 실시예 1 ∼ 10 및 비교예 1 ∼ 6 에 대해, 반도체 파라미터·애널라이저 4156C (애질런트 테크놀로지사 제조) 를 사용하여, 트랜지스터 특성 (Vg-Id 특성) 및 이동도 μ 의 측정을 실시했다. 측정 결과 중 대표적인 Vg-Id 특성을 도 10 에 나타냈다. Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 10 V 로 고정하고, 게이트 전압 (Vg) 을 -30 V ∼ ＋30 V 의 범위 내에서 소인 (掃引) 하고, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시했다. 또, 이동도는, 드레인 전압 (Vd) 을 1 V 로 고정한 상태에서 게이트 전압 (Vg) 을 -30 V ∼ ＋30 V 의 범위 내에서 소인하여 얻은, 선형 영역에서의 Vg-Id 특성으로부터 선형 이동도를 산출하여 기재하고 있다.Transistor characteristics (Vg-Id characteristics) and mobility μ were measured using the semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies) for the above-described Examples 1 to 10 and Comparative Examples 1 to 6. Representative Vg-Id characteristics among the measurement results are shown in Fig. The Vg-Id characteristic was measured by sweeping the gate voltage Vg within the range of -30 V to +30 V by fixing the drain voltage Vd to 10 V and setting the gate voltage Vg And measuring the drain current Id of the transistor. The mobility was calculated from the Vg-Id characteristic in the linear region obtained by sweeping the gate voltage (Vg) within the range of -30 V to +30 V with the drain voltage (Vd) fixed at 1 V, Are calculated and described.

또, 제작한 TFT 중 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에 관련된 TFT 는 Vg-Id 특성을 평가한 후, 파장 가변의 모노크로 광을 조사함으로써, 광 조사에 대한 TFT 특성의 안정성을 평가했다.The TFTs related to Examples 1 to 10 and Comparative Examples 1 to 4 among the fabricated TFTs were evaluated for stability of TFT characteristics for light irradiation by evaluating Vg-Id characteristics and then irradiated with monochromatic light of variable wavelength did.

이 안정성의 평가에서는, 프로브 스테이지대에 각 TFT 를 놓고, 건조 대기를 2 시간 이상 흘린 후, 당해 건조 대기 분위기하에서 TFT 특성을 측정했다. 모노크로 광원의 조사 강도는 10 μW/㎠, 파장 λ 의 범위를 360 ∼ 700 nm 로 하고, 모노크로 광 비조사시의 Vg-Id 특성과, 모노크로 광 조사시의 Vg-Id 특성을 비교함으로써, 광 조사 안정성 (ΔVth) 을 평가했다. 모노크로 광 조사하에 있어서의 TFT 특성의 측정 조건은, Vds = 10 V 로 고정하고, Vg = -15 ∼ 15 V 의 범위에서 게이트 전압을 소인하여 측정했다. 또한, 이하에서 특히 언급하고 있는 경우를 제외하고, 모든 측정은, 모노크로 광을 10 분 조사한 후에 실시하고 있다. 420 nm 의 광 조사에 대한 임계값 시프트량 ΔVth 를 TFT 의 광 안정성의 지표로 했다.In the evaluation of the stability, each TFT was placed on a probe stage, and after the drying atmosphere was allowed to flow for 2 hours or more, the TFT characteristics were measured in the dry atmosphere. The Vg-Id characteristic at the time of monochromatic light irradiation and the Vg-Id characteristic at the time of monochromatic light irradiation were compared by setting the irradiation intensity of the monochromatic light source to 10 μW / cm 2 and the wavelength λ to 360 to 700 nm , And light irradiation stability (? Vth). The measurement conditions of the TFT characteristics under monochrome light irradiation were determined by sweeping the gate voltage in the range of Vg = -15 to 15 V with Vds fixed at 10 V. [ In addition, all measurements are carried out after monochromatic light is irradiated for 10 minutes, except when specifically mentioned below. And the threshold shift amount? Vth with respect to light irradiation at 420 nm is used as an index of the optical stability of the TFT.

모노크로 광 조사시의 I-V 특성의 측정 결과 중 대표적인 Vg-Id 특성을, 모노크로 광 조사 전의 특성과 함께 도 11 ∼ 도 15 에 나타낸다. 또한, 상기 평가 방법은 이후의 실시예에 있어서 공통이다.Representative Vg-Id characteristics among the results of measurement of the I-V characteristics at the time of monochroic light irradiation are shown in Figs. 11 to 15 together with the characteristics before monochromatic light irradiation. The above evaluation method is common in the following embodiments.

이하의 표 3 에, 이동도, I-V 특성으로부터 구한 임계값 전압 Vth, 및, 모노크로 광 조사 전후의 I-V 특성으로부터 구한 임계값 시프트량 ΔVth 의 측정 결과를 정리했다.Table 3 below shows the measurement results of the threshold shift amount? Vth obtained from the mobility, the threshold voltage Vth obtained from the I-V characteristic, and the I-V characteristic before and after monochromatic light irradiation.

Figure pct00006
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도 10 및 표 3 에서, 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에 관해서 모두 20 ㎠/Vs 초과의 높은 이동도와 108 정도의 양호한 On/Off 비가 실현되고 있는 것을 알 수 있다.10 and Table 3, it can be seen that high mobility exceeding 20 cm 2 / Vs and good On / Off ratio of about 10 8 are realized for Examples 1 to 10 and Comparative Examples 1 to 4.

한편, 비교예 5 및 6 에 나타내는 바와 같이 실시예 5 나 실시예 3 과 동일한 조성의 막을 산화물 반도체층의 단막으로서 사용한 경우에는, 임계값 전압이 크게 마이너스값을 취하거나, 명료한 스위칭 특성을 나타내지 않는 상황 (표 3 중 「-」 로 나타낸다) 이거나 하는 것을 알 수 있었다. 따라서, 본 실시예로부터, InSnZnO 막을 게이트 전극에 가까운 측에 배치하고, InGaZnO 막을 게이트 전극에 먼 측에 배치함으로써, TFT 에 있어서 높은 이동도와 양호한 On/Off 비, 스위칭 특성을 나타내는 것을 알 수 있었다.On the other hand, as shown in Comparative Examples 5 and 6, when a film having the same composition as that of Example 5 or Example 3 is used as the thin film of the oxide semiconductor layer, the threshold voltage takes a large negative value or exhibits clear switching characteristics (Indicated by &quot; - &quot; in Table 3). Therefore, it can be seen from the present embodiment that the InSnZnO film is disposed on the side closer to the gate electrode and the InGaZnO film is disposed on the side farther from the gate electrode, indicating high mobility, good On / Off ratio, and switching characteristics in the TFT.

또, 표 3 및 도 11 ∼ 도 15 로부터, 실시예 1 ∼ 10 은 비교예 1 ∼ 4 의 결과에 비해, 광 조사시의 임계값의 변동량 (임계값 시프트량 ΔVth) 이 작아지고 있는 것을 알 수 있다. 실시예 1 ∼ 10 에서는 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이내에 들어 있는데 대해, 비교예 1 ∼ 4 에서는 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 초과로 큰 값을 취하는 것을 알 수 있다. 따라서, 이상의 결과로부터 InSnZnO/InGaZnO 의 적층형의 산화물 반도체층을 갖는 TFT 에서는, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 nm 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되는 높은 광 안정성을 양립하는 것을 확인할 수 있었다.From Table 3 and Figs. 11 to 15, it can be seen that in Examples 1 to 10, the fluctuation amount (threshold shift amount? Vth) of the threshold value at the time of light irradiation is smaller than the results of Comparative Examples 1 to 4 have. In Embodiments 1 to 10, although the absolute value of the threshold shift amount | Vth | is within 1 V, in Comparative Examples 1 to 4, the absolute value | Vth | of the threshold shift amount takes a large value exceeding 1 V Able to know. Therefore, from the above results, it is found that the TFT having the InSnZnO / InGaZnO laminated type oxide semiconductor layer has a high mobility exceeding 20 cm 2 / Vs and an absolute value of the threshold shift amount |? Vth | Or less, and a high optical stability, which is equal to or less than that of the first embodiment.

다음으로, 임계값 전압에 대해 주목한다.Next, attention is paid to the threshold voltage.

도 16 은, 임계값 전압과, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다. 또한, 도면 중의 점선은, In 과 Sn 과 Zn 의 조성비의 합계에 대한 각 Zn 비에 있어서의 임계값 전압의 플롯의 평균치를 연결한 선이다.16 is a graph plotting the relationship of the threshold voltage and the Zn ratio {c / (a + b + c)} to the sum of the composition ratios of In, Sn and Zn in the first region, . The dotted line in the figure is a line connecting the average value of the plot of the threshold voltage in the Zn ratio with respect to the sum of the composition ratios of In, Sn and Zn.

도 10, 도 16 및 표 3 으로부터, 임계값 전압은 Zn 비｛c/(a ＋ b ＋ c)｝에 의존하고 있고, 이 Zn 비가 증대함에 따라 임계값 전압이 상승하고 있는 경향을 간파할 수 있다. 그리고, 실시예 1, 3, 4 에서는 임계값 전압이 다른 실시예보다 마이너스측에 있고, 실시예 2 도 거의 0 에 가깝고, 오프 전류가 약간 높은 것을 알 수 있다. 이것은 실시예 1 ∼ 4 의 경우에는 다른 실시예와 비교해서 캐리어 농도가 높기 때문인 것이 예상된다. 도 20 에 나타내는 InSnZnO 단막에 있어서의 캐리어 농도의 조성 의존성을 참고로 하면, 캐리어를 야기하기 쉽다고 생각되는 In 이나 Sn 원소에 비해 Zn 의 원소 함유량이 낮은 경우, 캐리어 농도가 높아진다고 생각된다. 따라서, 임계값 전압·오프 전류의 관점에서 InSnZnO 막 (제 1 영역) 중의 Zn 의 함유량은 어느 정도 높은 것이 바람직하다고 할 수 있다.10, 16 and Table 3, the threshold voltage depends on the Zn ratio {c / (a + b + c)}, and the tendency that the threshold voltage rises as the Zn ratio increases have. In Embodiments 1, 3 and 4, the threshold voltage is on the minus side of the other embodiments, the second embodiment is also close to 0, and the off current is slightly higher. This is expected in the case of Examples 1 to 4 because the carrier concentration is higher than in the other embodiments. When the content dependence of the carrier concentration in the InSnZnO monolayer shown in Fig. 20 is taken into consideration, it is considered that the carrier concentration becomes higher when the element content of Zn is lower than that of the In or Sn element, which tends to cause carriers. Therefore, it can be said that the content of Zn in the InSnZnO film (first region) is desirably high to some extent from the viewpoint of the threshold voltage and the off current.

예를 들어 도 16 에 나타내는 바와 같이, 실시예 1｛c/(a ＋ b ＋ c) = 0.1｝에서는, 임계값 전압이 현저하게 마이너스측에 나타나고 있다. 한편, 실시예 2 ∼ 10｛c/(a ＋ b ＋ c) ≥ 0.200｝에서는, 임계값 전압이 0 부근이거나 양의 값을 취하고 있다. 따라서, TFT 의 임계값 전압이 현저하게 마이너스측에 나타나는 것을 억제한다는 관점에서, 제 1 영역의 조성이 c/(a ＋ b ＋ c) ≥ 0.200 으로 나타나는 것이 바람직한 것을 알 수 있다.For example, as shown in FIG. 16, in Embodiment 1 {c / (a + b + c) = 0.1}, the threshold voltage remarkably appears on the negative side. On the other hand, in Examples 2 to 10 {c / (a + b + c)? 0.200}, the threshold voltage is around 0 or takes a positive value. Therefore, it is understood that it is preferable that the composition of the first region is represented by c / (a + b + c)? 0.200 from the viewpoint that the threshold voltage of the TFT is prevented from appearing significantly on the negative side.

또, 도 16 에 나타내는 바와 같이, TFT (40) 의 임계값 전압을 0 V 보다 플러스측에 보다 높게 할 수 있다는 관점에서, 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는 것이 보다 바람직한 것을 알 수 있다.16, the composition of the first region is preferably such that c / (a + b + c) &gt; = 1 or more, more preferably 0 or more, from the viewpoint that the threshold voltage of the TFT 40 can be made higher on the positive side than 0 V, / 3 is more preferable.

또한, 임계값 전압이 거의 포화되고, Zn 의 조성 비율에 대한 임계값 전압의 변동을 억제할 수 있다는 관점에서, 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.400 으로 나타내는 것이 보다 더 바람직한 것을 알 수 있다.Further, from the viewpoint that the threshold voltage is almost saturated and the fluctuation of the threshold voltage with respect to the composition ratio of Zn can be suppressed, the composition of the first region is represented by c / (a + b + c)? 0.400 Is more preferable than the above.

다음으로, 이동도에 대해 재주목한다.Next, attention is paid to the mobility.

도 17 은, 이동도와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다. 또한, 도면 중의 점선은, In 과 Sn 과 Zn 의 조성비의 합계에 대한 각 Zn 비에 있어서의 이동도의 플롯의 평균치를 연결한 선이다.17 is a graph plotting the relationship between the mobility and the Zn ratio {c / (a + b + c)} to the sum of the composition ratios of In and Sn and Zn in the first region based on Table 3 . The dashed line in the figure is a line connecting the average of the plots of the mobility in the respective Zn ratios to the sum of the composition ratios of In, Sn and Zn.

도 17 에 나타내는 바와 같이, 이동도는 Zn 비｛c/(a ＋ b ＋ c)｝에 의존하고 있고, 이 Zn 비가 감소함에 따라 이동도가 상승하고 있는 경향을 간파할 수 있다. 그리고, Zn 비가 0.800 에서 0.700 으로 감소함에 따라 급격하게 상승하고, 0.700 이하에서 이동도가 30 ㎠/Vs 초과로 되어 있는 것도 확인할 수 있었다. 따라서, 이동도를 30 ㎠/Vs 초과로 한다는 관점에서, 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≤ 0.700 으로 나타내는 것이 바람직한 것을 알 수 있다.As shown in Fig. 17, the mobility depends on the Zn ratio {c / (a + b + c)}, and it can be seen that the mobility tends to increase as the Zn ratio decreases. It was also confirmed that the Zn ratio rose sharply as the Zn ratio decreased from 0.800 to 0.700, and the mobility was more than 30 cm 2 / Vs at a temperature lower than 0.700. Therefore, it is understood that the composition of the first region is preferably represented by c / (a + b + c)? 0.700 from the viewpoint that the mobility exceeds 30 cm 2 / Vs.

이동도에 대해, In 비로 시점을 바꾸어 고찰한다.For mobility, we change the viewpoint by In ratio.

도 18 은, 이동도와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 In 비｛a/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다. 또한, 도면 중의 점선은, In 과 Sn 과 Zn 의 조성비의 합계에 대한 각 In 비에 있어서의 이동도의 플롯의 평균치를 연결한 선이다.18 is a graph in which the relationship of the In ratio {a / (a + b + c)} to the sum of the mobility and the composition ratio of In and Sn and Zn in the first region is plotted based on Table 3 . The dotted line in the figure is a line connecting the average of the plots of the mobility in each In ratio to the sum of the composition ratios of In, Sn and Zn.

도 18 에 나타내는 바와 같이, 이동도는 In 비｛a/(a ＋ b ＋ c)｝에 의존 하고 있고, 이 In 비가 증대함에 따라 이동도가 상승하고 있는 경향을 간파할 수 있다. 그리고, In 비가 0.100 에서 1/3 으로 증대함에 따라 급격하게 상승하고, 1/3 이후에서 이동도가 40 ㎠/Vs 초과가 되어 있는 것도 확인할 수 있었다. 따라서, 제 1 영역의 조성은, a/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는 것이 바람직한 것을 알 수 있었다.As shown in Fig. 18, the mobility depends on the In ratio {a / (a + b + c)}, and it can be seen that the mobility tends to increase as the In ratio increases. It was also confirmed that the In ratio rose sharply as the In ratio increased from 0.100 to 1/3, and the mobility after 1/3 exceeded 40 cm 2 / Vs. Therefore, it was found that the composition of the first region is preferably represented by a / (a + b + c)? 1/3.

다음으로, 임계값 시프트량 ΔVth 에 대해 재주목한다.Next, attention is paid to the threshold shift amount? Vth.

도 19 는, 임계값 시프트량 ΔVth 와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다. 또한, 도면 중의 점선은, In 과 Sn 과 Zn 의 조성비의 합계에 대한 각 Zn 비에 있어서의 임계값 시프트량 ΔVth 의 플롯의 평균치를 연결한 선이다.19 shows the relationship between the threshold shift amount? Vth and the Zn ratio {c / (a + b + c)} to the sum of the composition ratios of In, Sn and Zn in the first region, FIG. The dotted line in the figure is a line connecting the average value of the plots of the threshold shift amount? Vth in each Zn ratio to the sum of the composition ratios of In, Sn and Zn.

도 19 에 나타내는 바와 같이, 이동도나 임계값 전압에 비해, 임계값 시프트량 ΔVth 는 Zn 비에 의존하고 있지 않은 것처럼 간파할 수 있다. 그러나, Zn 비 c 가 0.1 과 0.8 일 때에는, 임계값 시프트량의 절대값 ｜ΔVth｜ 가 0.8 V 이상이 되어 기준이 되는 1 V 에 가까워지지만, Zn 비 c 가 0.200 ≤ c/(a ＋ b ＋ c) ≤ 0.700 의 범위 내 (도 9 에 나타내는 해칭 범위) 이면, 그 양단의 c = 0.1 과 c = 0.8 일 때에 비해 임계값 시프트량의 절대값 ｜ΔVth｜ 를 현저하게 저감할 수 있고, 0.6 V 미만으로 억제할 수가 있는 것을 확인할 수 있었다.As shown in Fig. 19, the threshold shift amount? Vth can be detected as if it does not depend on the Zn ratio, as compared with the mobility or the threshold voltage. However, when the Zn ratio c is 0.1 and 0.8, the absolute value |? Vth | of the threshold shift amount becomes 0.8 V or more and approaches the reference 1 V, but when the Zn ratio c is 0.200? C / the absolute value of the threshold shift amount |? Vth | can be remarkably reduced compared to when c = 0.1 and c = 0.8 at both ends thereof in the range of? 0.700 (hatched range shown in FIG. 9) It can be confirmed that it can be suppressed.

따라서, 제 1 영역의 조성은, 0.200 ≤ c/(a ＋ b ＋ c) ≤ 0.700 인 것이 보다 바람직한 것을 알 수 있다.Therefore, it can be seen that the composition of the first region is more preferably 0.200? C / (a + b + c)? 0.700.

＜TFT 특성에 대한 제 1 영역 막두께 의존성＞&Lt; Dependence of film thickness in the first region on TFT characteristics &gt;

다음으로, TFT 특성에 대한 제 1 영역의 막두께 의존성에 대해 검토했다.Next, the film thickness dependency of the first region with respect to TFT characteristics was examined.

검토하는데 있어서, 실시예 6 과 구성 (제 1 영역의 조성은 a ： b ： c = 0.2 ： 0.2 ： 0.4) 이 동일하고 제 1 영역의 막두께만이 각각 상이한 실시예 11 ∼ 15 에 관련된 TFT 를 제작했다. 실시예 11 ∼ 15 에 관련된 TFT 의 제 1 영역의 막두께는, 각각 10, 15, 30, 50, 70 nm 로 했다.The TFTs according to Examples 11 to 15, which are identical to those of Example 6 (the composition of the first region is a: b: c = 0.2: 0.2: 0.4) and the film thicknesses of the first regions are different from each other, . The film thicknesses of the first regions of the TFTs related to Examples 11 to 15 were 10, 15, 30, 50, and 70 nm, respectively.

다음으로, 제작한 실시예 11 ∼ 15 및 실시예 6 에 관련된 TFT 에 대해, 상기 서술한 방법을 이용하여 각각, 이동도, 임계값 전압, 오프 전류, 및 S 값을 측정했다. 그리고, 측정한 결과를 이하의 표 4 에 정리했다.Next, the mobility, the threshold voltage, the off current, and the S value were measured for the TFTs according to Examples 11 to 15 and Example 6, which were fabricated as described above. The measurement results are summarized in Table 4 below.

Figure pct00007
Figure pct00007

표 4 에 나타내는 바와 같이, 제 1 영역의 막두께가 70 nm 이면, 임계값 전압이 대폭 마이너스측에 나타남과 함께, 약간의 S 값의 악화를 간파할 수 있다. 따라서, 제 1 영역의 막두께는, 50 nm 이하인 것이 바람직한 것을 알 수 있었다. 50 nm 이하이면 TFT 의 임계값 전압이 현저하게 마이너스측에 나타나는 것을 억제할 수 있고, 또 S 값의 악화도 억제할 수 있기 때문이다.As shown in Table 4, when the film thickness of the first region is 70 nm, the threshold voltage appears significantly on the minus side, and the deterioration of the S value slightly can be detected. Therefore, it was found that the film thickness of the first region is preferably 50 nm or less. When the thickness is 50 nm or less, it is possible to suppress the threshold voltage of the TFT from remarkably appearing on the negative side, and deterioration of the S value can be suppressed.

또, 제 1 영역의 막두께가 30 nm 이하이면, 임계값 전압이 정의 값을 취하는 것을 간파할 수 있다. 따라서, 제 1 영역의 막두께는, 30 nm 이하인 것이 바람직한 것을 알 수 있었다.If the film thickness of the first region is 30 nm or less, it can be seen that the threshold voltage takes a positive value. Therefore, it was found that the film thickness of the first region is preferably 30 nm or less.

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Claims (19)

산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터로서,
상기 산화물 반도체층은,
In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역과,
상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되어 있고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을 갖는, 전계 효과형 트랜지스터.A field-effect transistor having an oxide semiconductor layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode,
Wherein the oxide semiconductor layer
A first region including In (a) Sn (b) Zn (c) O (d) (a> 0, b> 0, c> 0, d> 0, a + b + c =
The first is disposed on the far side from the gate electrode than the first region, In (e) Ga (f ) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, e + F + g = 1). &Lt; / RTI &gt; 제 1 항에 있어서,
상기 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.200 으로 나타내는, 전계 효과형 트랜지스터.The method according to claim 1,
Wherein a composition of said first region is represented by c / (a + b + c)? 0.200. 제 1 항 또는 제 2 항에 있어서,
상기 제 1 영역의 조성은, c/(a ＋ b ＋c ) ≤ 0.700 으로 나타내는, 전계 효과형 트랜지스터.3. The method according to claim 1 or 2,
Wherein a composition of said first region is represented by c / (a + b + c)? 0.700. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 영역의 조성은, c/(a ＋ b ＋c ) ≥ 1/3 으로 나타내는, 전계 효과형 트랜지스터.4. The method according to any one of claims 1 to 3,
Wherein a composition of the first region is represented by c / (a + b + c)? 1/3. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.400 으로 나타내는, 전계 효과형 트랜지스터.5. The method according to any one of claims 1 to 4,
Wherein a composition of the first region is represented by c / (a + b + c)? 0.400. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 제 1 영역의 조성은, a/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는, 전계 효과형 트랜지스터.6. The method according to any one of claims 1 to 5,
Wherein a composition of the first region is represented by a / (a + b + c) &gt; = 1/3. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 제 1 영역의 막두께는, 50 nm 이하인, 전계 효과형 트랜지스터.7. The method according to any one of claims 1 to 6,
And the film thickness of the first region is 50 nm or less. 제 7 항에 있어서,
상기 제 1 영역의 막두께는, 16 nm 이하인, 전계 효과형 트랜지스터.8. The method of claim 7,
And the film thickness of the first region is 16 nm or less. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 제 1 영역의 막두께는, 5 nm 이상인, 전계 효과형 트랜지스터.9. The method according to any one of claims 1 to 8,
And the film thickness of the first region is 5 nm or more. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 2 영역의 조성은, f/(e ＋ f) ≤ 0.875 로 나타내는, 전계 효과형 트랜지스터.10. The method according to any one of claims 1 to 9,
And the composition of the second region is represented by f / (e + f)? 0.875. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 제 2 영역의 조성은, f/(e ＋ f) ＞ 0.250 으로 나타내는, 전계 효과형 트랜지스터.11. The method according to any one of claims 1 to 10,
And the composition of the second region is represented by f / (e + f) &gt; 0.250. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 제 2 영역의 막두께는, 10 nm 초과 70 nm 미만인, 전계 효과형 트랜지스터.12. The method according to any one of claims 1 to 11,
And the film thickness of the second region is more than 10 nm but less than 70 nm. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 산화물 반도체층은 비정질막인, 전계 효과형 트랜지스터.13. The method according to any one of claims 1 to 12,
Wherein the oxide semiconductor layer is an amorphous film. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 제 2 영역은, 상기 제 1 영역보다 전기 전도도가 낮은, 전계 효과형 트랜지스터.14. The method according to any one of claims 1 to 13,
And the second region has a lower electrical conductivity than the first region. 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터의 제조 방법으로서,
상기 산화물 반도체층의 성막 공정으로서,
In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역을, 성막실 내를 제 1 산소 분압/아르곤 분압으로 하여 스퍼터링법에 의해 성막하는 제 1 성막 공정과,
상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을, 상기 성막실 내를 제 2 산소 분압/아르곤 분압으로 하여 스퍼터링법에 의해 성막하는 제 2 성막 공정을 갖는, 전계 효과형 트랜지스터의 제조 방법.A method of manufacturing a field effect transistor having an oxide semiconductor layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode,
As a process for forming the oxide semiconductor layer,
A first region including In (a) Sn (b) Zn (c) O (d) (a> 0, b> 0, c> 0, d> 0, a + b + c = 1) A first film forming step of forming a film by a sputtering method using a first oxygen partial pressure / an argon partial pressure in the chamber,
The first is arranged on the far side from the gate electrode than the first region, In (e) Ga (f ) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, e + f + g = 1), and a second film forming step of forming a film by sputtering with a second oxygen partial pressure / an argon partial pressure in the film forming chamber. 제 15 항에 있어서,
상기 제 1 산소 분압/아르곤 분압이, 상기 제 2 산소 분압/아르곤 분압보다 높은, 전계 효과형 트랜지스터의 제조 방법.16. The method of claim 15,
Wherein the first oxygen partial pressure / argon partial pressure is higher than the second oxygen partial pressure / argon partial pressure. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비하는, 표시 장치.A display device comprising the field-effect transistor according to any one of claims 1 to 14. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비하는, 이미지 센서.An image sensor comprising the field-effect transistor according to any one of claims 1 to 14. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비하는, X 선 센서.An X-ray sensor comprising the field-effect transistor according to any one of claims 1 to 14.
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