KR20140138413A - 오류 증폭기의 출력신호 제어장치 - Google Patents

오류 증폭기의 출력신호 제어장치 Download PDF

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Abstract

본 발명은 오류 증폭기의 출력신호 제어장치에 관한 것으로, 전류제어모드 DC-DC 컨버터에서 오류 증폭기의 출력 노드에 클램프부를 직렬로 연결하고, 클램프부는 저항분배 및 BJT를 이용하여 PWM 생성용 비교기에 인가되는 VERR 신호의 하이 값 및 로우 값을 설정하고 있다. 이때 하이 값은 저항 R1 및 R2의 값으로 조절 가능하며, 로우 값은 상기 BJT의 VBE 전압만큼 옵셋 값이 주어져서 고정된 값으로 설정된다. 이와 같은 본 발명에 따르면, 종래 오류 증폭기의 출력노드에 클램프부를 병렬 연결할 때에 오류 증폭기의 이득이 감소하게 되는 문제를 완전하게 방지할 수 있다.

Description

오류 증폭기의 출력신호 제어장치{OUTPUT SIGNAL CONTROLLER APPARATUS OF OP AMPLIFIER}
본 발명은 전류제어 모드 DC-DC 컨버터에 관한 것으로, 더욱 상세하게는 전류제어 모드 DC-DC 컨버터에서 PWM 신호 생성을 위해 오류 증폭기의 출력신호가 입력될 때 오류 증폭기의 이득(Gain)을 감소시키지 않고서도 출력신호의 범위를 제어하는 장치에 관한 것이다.
DC-DC 컨버터는 인덕터와 파워 스위치를 이용하여 구성되며, 입력되는 전력을 인덕터에 저장한 후 출력으로 내보내게 된다. 이론적으로 100%의 효율을 가진다. 따라서 최근의 집적회로 기술의 발달로 인해 휴대기기 같은 분야에서는 효율적인 전력관리 회로로서 둘 이상의 DC-DC 컨버터를 사용하기도 한다. 물론 컴퓨터 디스플레이, 가전제품, 자동차 조명 등 많은 전력이 필요한 분야에도 사용되고 있다.
DC-DC 컨버터는 제어방식에 따라 전압제어 모드와 전류제어 모드의 2가지 방식으로 구분한다.
그 중 전류제어 모드 DC-DC 컨버터는 인덕터 전류를 이용하여 파워 스위치를 구동하는 펄스(pulse)를 생성하기 때문에 LC 공진 주파수의 제한을 받지 않게 되고 상기 전압제어 모드보다 더 안정적으로 동작한다. 물론 전류제어 모드 DC-DC 컨버터는 인덕터 전류를 정확하고 효율 감소 없이 감지하여야 하는 부담을 가지지만 상기 전압제어 모드보다 칩 외부 소자의 개수나 크기를 줄일 수 있다는 이유 때문에 많은 분야에서 선호되고 있는 방식이다.
전류제어 모드 DC-DC 컨버터에서 오류 증폭기의 출력신호는 PWM 신호를 생성하는데 사용된다. 이때 오류 증폭기의 출력신호는 비교기에 인가되는 비교신호로서 아래에서 설명하는 VISEN 신호에 가깝게 근접해야 한다.
이는 상기 두 신호가 서로 차이가 나면 DC-DC 컨버터는 정상적으로 동작하는 것이 어렵기 때문이다. 이를 도 1에 도시된 전류제어 모드 DC-DC 컨버터를 참조하여 설명한다.
전류제어 모드 DC-DC 컨버터(10)는, 파워 스위치(SW)에 흐르는 전류 값을 감지하는 센싱부(20)를 포함한다. 센싱부(20)는 NMOS 트랜지스터인 파워 스위치(SW)와 직접 연결된다.
또한 파워 스위치(SW)를 온/오프 하는 PWM 신호를 생성하는 PWM 신호 생성부(30)를 포함한다. PWM 신호 생성부(30)에는 비교기(32)와, 비교기(32)의 출력 및 클럭(CLK) 신호를 각각 인가받는 SR- 래치(34)가 구성된다. 상기 클럭 신호와 비교기(32)의 출력이 SR- 래치(34)를 구동하여 PWM 신호를 생성한다.
비교기(32)는 서로 다른 2 개의 신호를 입력으로 받는다. 비 반전단자(+)에는 센싱 신호(sensing signal)와 램프신호(ramp signal)가 조합된 신호(VISEN)가 입력된다. 상기 센싱 신호는 센싱부(20)가 감지한 전류 값이고, 상기 램프신호는 램프회로(미도시)에서 전달하는 신호이다. 반전단자(-)에는 오류 증폭기(36)의 출력신호(VERR)가 입력된다.
오류 증폭기(36)는 레퍼런스 전압(Vref)과 출력부(40)의 피드백 전압을 이용하여 출력전압을 가변시키며 출력하면서 실질적으로 일정 주기 내에서 PWM 신호의 폭(Width)을 결정하게 된다.
이처럼 PWM 신호는 비교기(32)가 상기 VISEN 신호와 함께 오류 증폭기(36)의 VERR 신호를 함께 참조하게 되는데, 이때 VERR 신호는 상기 VISEN 신호와 기 셋팅된 오차 범위 내에 존재해야 한다. 만약 오차 범위를 벗어나게 되면 제어 불능 영역이 발생하여 DC-DC 컨버터(10)가 정상적으로 동작할 수 없게 된다.
하지만, DC-DC 컨버터(10)를 설계함에 있어 다양한 원인 등으로 인하여 VERR 신호는 변경될 수밖에 없다. 예컨대 전체적인 회로 구성 또는 오류 증폭기(36)의 출력단에 연결되는 회로나 소자 등이 VERR 신호에 영향을 미치기 때문이다.
따라서 VERR 신호가 VISEN 신호의 동작 범위 내에 있도록 하는 방안이 마련되고 있는데, 그 중 하나가 클램프 회로를 이용한 것이다.
즉 도 1을 보면 VERR 신호를 조정하도록 오류 증폭기(36)의 출력 노드에 병렬로 클램프부(38)가 연결된다.
클램프부(38)는 2개의 신호를 입력으로 하는데, VERR 신호의 하이 값 및 로우 값을 설정해 주는 VH 및 VL 신호이다. 이때 전술한 바와 같이 VERR 신호와 VISEN 신호는 그 동작 범위가 유사해야 한다. 따라서 상기 VH 및 VL 신호는 VISEN 신호의 하이 값 및 로우 값과 비슷하게 설정된다.
그렇지만, 오류 증폭기(36)의 출력 노드에 클램프부(38)가 직접 병렬로 연결될 경우 오류 증폭기(36)의 고유 특성에 영향이 미칠 수밖에 없게 된다.
따라서, 도 1의 회로 구성에서는 오류 증폭기(36)의 출력 임피던스가 저하되고 이에 오류 증폭기(36)의 이득이 손실되는 문제가 초래된다.
한국공개특허 10-2012-0024432
따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로서, 오류 증폭기의 이득은 유지하면서도 오류 증폭기의 출력신호의 범위를 조정할 수 있도록 한 오류 증폭기의 출력신호 제어장치를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명은, 제1 VERR 신호를 출력하는 오류 증폭기; 상기 오류 증폭기와 직렬 연결되고, 상기 제1 VERR 신호의 하이 값 및 로우 값이 VISEN 신호의 하이 값 및 로우 값의 범위와 유사하게 조정된 제2 VERR 신호를 출력하는 클램프부; 및 상기 VISEN 신호와 상기 클램프부의 출력인 제2 VERR 신호를 입력받고 그 결과를 출력하는 PWM신호 생성용 비교기를 포함하는 오류 증폭기의 출력신호 제어장치를 제공한다.
상기 오류 증폭기의 출력 노드에는 커패시터(Cc)와 저항(Rz)이 직렬 연결된 주파수 보상부가 병렬로 연결된다.
상기 클램프부는, 상기 오류 증폭기의 제1 VERR 신호와 네거티브 피드백 신호를 입력받아 제1 VERR 신호를 일정하게 유지시키면서 출력하는 비교기; 상기 비교기의 출력 노드에 연결되며 상기 제2 VERR 신호의 하이 값을 설정하는 제1 저항 및 제2 저항; 및 상기 제2 저항의 타측에 연결되고 상기 제2 VERR 신호의 로우 값을 설정하는 트랜지스터를 포함한다.
상기 하이 값은 상기 제1 저항 및 제2 저항의 전압 디바이드에 의해 설정되고, 상기 제1, 제2 저항 값으로 조절된다.
상기 제1 저항과 제2 저항 사이의 노드 A에 상기 제2 VERR 신호를 출력하는 출력단이 연결된다.
상기 트랜지스터는 NPN형 BJT이다.
상기 BJT는 베이스에 전류 바이어스를 만들기 위한 전원전압(VDD)이 공급되고, 컬렉터는 상기 제2 저항과 연결되고, 이미터는 접지된다.
상기 로우 값은 상기 BJT의 VBE 전압만큼 고정된 값으로 설정된다.
이와 같은 구성을 가지는 본 실시 예의 오류 증폭기의 출력신호 제어장치는 다음과 같은 효과가 있다.
본 발명은 오류 증폭기의 출력노드에 그 오류 증폭기의 출력 신호를 입력으로 하는 클램프회로를 직렬로 연결하고 있다. 클램프 회로는 그 출력 신호의 하이 값 설정을 위해 저항 디바이드 방식을 이용하고 로우 값 설정을 위해 BJT를 이용하였다. 저항 디바이드 이용을 위해 제시된 R1 및 R2 값에 의해 하이 값의 조절이 가능하고, 로우 값은 BJT의 VBE 전압만큼 옵셋 값으로 정해지기 때문에 고정된 값을 갖는다.
이렇게 하면 종래 오류 증폭기의 출력노드에 하이(VH) 및 로우(VL)의 설정 값을 입력받는 클램프회로를 병렬로 연결할 때 발생할 수 있는 오류 증폭기의 고유 특성이 저하되는 것을 방지할 수 있다.
즉, 본 발명은 오류 증폭기의 이득은 그대로 유지하면서도 VERR 신호의 하이값 및 로우 값을 PWM 신호 생성을 위해 인가되는 VISEN 신호의 하이 값 및 로우 값에 가깝게 조절할 수 있는 것이다.
도 1은 종래기술에 따른 전류제어 모드 DC-DC 컨버터를 보인 구성도
도 2는 본 발명의 바람직한 실시 예에 따라 오류 증폭기의 출력신호 제어을 위해 제안된 DC-DC 컨버터를 보인 구성도
도 3은 도 2에 도시된 클램프 회로 구성도
본 실시 예는 종래 오류 증폭기의 출력신호의 레벨을 조정할 때 그 오류 증폭기의 이득이 감소하는 문제를 해결하기 위한 것으로, 오류 증폭기의 출력신호를 입력으로 하도록 클램프 회로를 직렬 연결함으로써, 오류 증폭기의 이득은 유지하면서 출력신호 레벨을 조정할 수 있음을 기본적인 기술적 특징으로 한다.
이하 본 발명에 의한 오류 증폭기의 출력신호 제어장치의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 바람직한 실시 예에 따라 오류 증폭기의 출력신호 제어을 위해 제안된 DC-DC 컨버터의 구성도이다.
DC-DC 컨버터(100)는 전류제어 모드 방식을 취하는 것으로, 센싱부(110) 및 PWM 신호 생성부(120)를 포함한다.
센싱부(110)는 인덕터(L) 또는 파워 스위치(SW)에 흐르는 전류 값을 감지하기 위한 것으로 파워 스위치(SW)에 직접 연결된다. 센싱부(110)에는 센싱 전류를 조절하는 저항(R)이 연결된다. 저항(R)의 일단은 접지된다.
PWM 신호 생성부(120)는 PWM신호 생성용 비교기(122) 및 PWM신호 생성용 비교기(122)의 출력 신호와 클럭 신호를 인가받는 SR- 래치(124)를 포함한다. PWM 신호는 클럭 신호와 PWM신호 생성용 비교기(122) 출력이 SR- 래치(124)를 구동하여 만들어진다.
PWM신호 생성용 비교기(122)는 서로 다른 2 개의 신호를 입력으로 한다.
PWM신호 생성용 비교기(122)의 비 반전단자(+)에는 센싱 신호(sensing signal)와 램프신호(ramp signal)가 조합된 신호(VISEN)가 입력된다. 상기 센싱 신호는 센싱부(110)가 파워 스위치(SW) 또는 인덕터(L)에 흐르는 전류량을 감지한 전류 값이고, 상기 램프신호는 경사보상을 위한 램프회로(미도시)에서 전달되는 신호이다.
PWM신호 생성용 비교기(122)의 반전단자(-)에는 클램프부(200)가 연결된다. 클램프부(200)는 후술하는 오류 증폭기(126)의 출력인 VERR 신호의 하이값 및 로우값이 상기 VISEN 신호의 하이값 및 로우값의 범위 내로 근접시키는 기능을 한다. 상기 범위는 DC-DC 컨버터가 정상적으로 동작할 수 있는 최소한의 동작 범위를 말한다. 클램프부(126)에 대해서는 도 3에서 상세하게 설명한다.
클램프부(200)의 입력측에는 오류 증폭기(126)가 연결된다. 오류 증폭기(126)는 비 반전단자(+)로 레퍼런스 전압(Vref)을 인가받고, 반전 단자(-)로 출력부(130)로부터 피드백 전압을 인가받아 VERR 신호를 출력한다. 출력부(130)는 피드백 저항(RFB1, RFB2) 및 출력 커패시터(Cout) 등이 구비된다.
한편, VERR 신호는 오류 증폭기(126)에서 출력되는 신호와, 클램프부(200)에서 출력되는 신호로 구분할 수 있다. 따라서 이하에서는 오류 증폭기(126)에서 출력되는 신호를 제1 VERR 신호라 하고, 클램프부(200)가 출력하는 신호를 제2 VERR 신호로 칭하여 설명한다.
오류 증폭기(126)의 출력 노드에는 주파수 보상을 위한 구성이 제공된다. 즉, 커패시터(Cc)와 저항(Rz)이 직렬로 연결된다.
이와 같이 본 실시 예에 따른 DC-DC 컨버터는 종래 기술에서 설명한 DC-DC 컨버터의 구성과 유사하게 구성된다. 다만, 클램프부(200)가 오류 증폭기(126)의 제1 VERR 신호를 입력으로 하고 PWM신호 생성용 비교기(122)의 반전단자(+)에 제2 VERR 신호를 입력으로 하도록 그 위치만이 변경된 것이다. 아울러 클램프부(200)는 종래기술에서 언급한 VH 및 VL을 별도로 입력받지 않는 구성도 차이가 있다. 실시 예에서는 제2 VERR의 하이 값과 로우 값을 회로적인 구성, 즉 저항 및 트랜지스터를 이용하고 있다.
이어서는 상기와 같이 제2 VERR의 하이 값과 로우 값을 조정하는 클램프부의 구성을 도 3을 참조하여 살펴본다.
도 3에는 도 2에 도시된 클램프부를 보인 회로 구성도가 도시되어 있다.
도시된 바와 같이 클램프부(200)는, 오류 증폭기(126)의 제1 VERR 신호를 비 반전단자(+)로 입력받고 반전단자(-)를 통해서는 피드백 신호를 입력받아 제1 VERR 신호를 일정하게 유지하면서 출력하는 비교기(202)를 구비한다.
비교기(202)는 출력단을 통해 제2 VERR 신호를 출력할 때, 제2 VERR의 출력범위는 조정된다. 즉 PWM신호 생성용 비교기(122)의 비 반전단자(+)로 입력되는 VISEN 신호의 동작범위와 근접해야 한다.
제2 VERR의 하이 값은 저항 분배를 통해 수행된다. 이를 위해 비교기(202)의 출력 노드에는 저항 R1 및 저항 R2가 직렬 연결된다. 그 저항 R1 및 R2의 값을 이용하여 하이 값을 조절한다.
저항 R1 및 저항 R2 사이의 노드 A는 하이 값 및 로우 값이 조정된 제2 VERR이 출력되는 출력단이 연결된다. 출력단은 PWM신호 생성용 비교기(122)의 비 반전단자(+)에 연결된다.
제2 VERR의 로우 값은 트랜지스터를 이용한다. 트랜지스터는 NPN형 BJT(Bipolat Junction Transistor)(204)가 사용된다. BJT(204)는 베이스에는 전류 바이어스(Ibias)를 만들기 위한 전원전압(VDD)이 공급되고, 컬렉터는 상기 저항 R2와 연결되며, 이미터는 접지된다. 이처럼 BJT를 사용하면 베이스와 이미터 사이에 걸리는 VBE 만큼 옵셋 값이 제공되어 고정된 값으로 로우 값이 설정된다. 즉 고정된 전류를 제공하여 전압을 고정되게 함으로써, 고정된 상태의 로우 값을 설정할 수가 있는 것이다.
이와 같이 클램프부(200)는 저항 R1 및 R2의 저항 분배를 통해 제2 VERR의 하이 값을 조정하고, BJT(204)를 이용해서는 제2 VERR의 로우 값을 조정할 수 있게 된다.
결국, VISEN의 하이 값 및 로우 값과 유사해지도록 제2 VERR의 출력 범위를 조정하여 PWM신호 생성용 비교기(122)의 반전단자(-)로 인가할 수 있는 것이다.
이처럼 본 실시 예는 오류 증폭기의 출력 노드에 클램프부를 직렬로 연결하고, 클램프부는 저항분배 및 BJT를 이용하여 제2 VERR의 하이 값 및 로우 값을 설정하고 있다. 그리고 하이 값은 저항 R1 및 R2의 값에 의해 조절 가능하며, 로우 값은 고정된 값으로 설정된다. 따라서 종래 오류 증폭기의 출력노드에 클램프부를 병렬 연결하는 구성에서 오류 증폭기의 이득이 감소하게 되는 문제를 제거할 수 있게 된다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
110 : 센싱부 120 : PWM 신호 생성부
122 : PWM신호 생성용 비교기 124 : SR 래치
126 : 오류 증폭기 200 : 클램프부
202 : 비교기 204 : BJT

Claims (8)

  1. 제1 VERR 신호를 출력하는 오류 증폭기;
    상기 오류 증폭기와 직렬 연결되고, 상기 제1 VERR 신호의 하이 값 및 로우 값이 VISEN 신호의 하이 값 및 로우 값의 범위와 유사하게 조정된 제2 VERR 신호를 출력하는 클램프부; 및
    상기 VISEN 신호와 상기 클램프부의 출력인 제2 VERR 신호를 입력받고 그 결과를 출력하는 PWM신호 생성용 비교기를 포함하는 오류 증폭기의 출력신호 제어장치.
  2. 제 1 항에 있어서,
    상기 오류 증폭기의 출력 노드에는 커패시터(Cc)와 저항(Rz)이 직렬 연결된 주파수 보상부가 병렬로 연결되는 오류 증폭기의 출력신호 제어장치.
  3. 제 1 항에 있어서,
    상기 클램프부는,
    상기 오류 증폭기의 제1 VERR 신호와 네거티브 피드백 신호를 입력받아 제1 VERR 신호를 일정하게 유지시키면서 출력하는 비교기;
    상기 비교기의 출력 노드에 연결되며 상기 제2 VERR 신호의 하이 값을 설정하는 제1 저항 및 제2 저항; 및
    상기 제2 저항의 타측에 연결되고 상기 제2 VERR 신호의 로우 값을 설정하는 트랜지스터를 포함하는 오류 증폭기의 출력신호 제어장치.
  4. 제 3 항에 있어서,
    상기 하이 값은,
    상기 제1 저항 및 제2 저항의 전압 디바이드에 의해 설정되고, 상기 제1, 제2 저항 값으로 조절되는 오류 증폭기의 출력신호 제어장치.
  5. 제 4 항에 있어서,
    상기 제1 저항과 제2 저항 사이의 노드 A에 상기 제2 VERR 신호를 출력하는 출력단이 연결되는 오류 증폭기의 출력신호 제어장치.
  6. 제 3 항에 있어서,
    상기 트랜지스터는 BJT인 오류 증폭기의 출력신호 제어장치.
  7. 제 6 항에 있어서,
    상기 BJT는, 베이스에 전류 바이어스를 만들기 위한 전원전압(VDD)이 공급되고, 컬렉터는 제2 저항과 연결되고, 이미터는 접지되는 오류 증폭기의 출력신호 제어장치.
  8. 제 7 항에 있어서,
    상기 로우 값은 상기 BJT의 VBE 전압만큼 고정된 값으로 설정되는 오류 증폭기의 출력신호 제어장치.
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