KR20140125206A - Apparatus and method for controlling phase of multiple phase locked loop(PLL) module based on Global Navigation Satellite System(GNSS) - Google Patents

Apparatus and method for controlling phase of multiple phase locked loop(PLL) module based on Global Navigation Satellite System(GNSS) Download PDF

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Abstract

The present invention relates to an apparatus and a method for controlling a phase of a multiple PLL module based on a GNSS. The apparatus comprises: a reference clock unit including a plurality of reference clock generators for generating a reference clock by using a 1PPS signal outputted from a GNSS receiver; a multiple PLL circuit unit including a plurality of PLL circuits corresponding to the reference clock generators respectively to lock a phase by using the reference clock outputted from the reference clock generator; and a control module for controlling a phase difference between clock signals outputted from the PLL circuits. Each of the PLL circuits comprises: an oscillator (VCXO) for outputting a clock signal; a divider for dividing the clock signal outputted from the oscillator; and a phase comparator for comparing the reference clock outputted from the reference clock generator with the clock signal divided by the divider. According to the present invention, it is possible to maintain high precision by minimizing the phase difference between output clocks of a plurality of PLL modules. Furthermore, an accurate reference clock synchronized with a precise clock (1PPS) provided from a GNSS navigation satellite is used, thereby obtaining economic benefits without using an expensive high-precision rubidium oscillation element.

Description

ＧＮＳＳ 기반의 다중 ＰＬＬ 모듈의 위상 제어 장치 및 방법{Apparatus and method for controlling phase of multiple phase locked loop(PLL) module based on Global Navigation Satellite System(GNSS)} [0001] The present invention relates to an apparatus and method for controlling phase of a multiple PLL module based on GNSS, and a PLL module based on a Global Navigation Satellite System (GNSS)

본 발명은 PLL(phase locked loop)에 관한 것으로서, 특히 GNSS 기반의 다중 PLL 모듈의 위상 제어 장치 및 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop (PLL), and more particularly, to a phase control apparatus and method of a multiple PLL module based on GNSS.

일반적으로 위상동기회로(PLL)는 기준클럭(reference clock)과 위상이 동기된 VCXO 클럭을 만들어 내는 동작을 수행한다.In general, a phase synchronization circuit (PLL) performs an operation of generating a phase-synchronized VCXO clock with a reference clock.

도 1은 일반적인 PLL 모듈의 구성을 블록도로 나타낸 것으로서, 위상비교기(100), 전하 펌프(Charge Pump, 110), 루프 필터(120), VCXO(Voltage Controlled Crystal Oscillator, 130), 분주기(140)를 포함하여 이루어진다. 위상비교기(100)는 기준(reference) 클럭과 분주기(140)를 통해 입력되는 출력 클럭의 위상을 비교하여 위상 차이를 산출하여 그 위상차이에 해당하는 펄스를 출력한다. 전하 펌프(110)는 위상비교기(100)에서 출력되는 펄스 폭에 비례하는 전류를 펄스 부호에 따라 출력한다. 루프 필터(120)는 루프(loop) 동작 중에 발생하는 불필요한 주파수들을 제거하고, 캐패시터(capacitor)를 이용하여 축적된 전하량 변화를 통해 VCXO(130) 조절단자의 전압을 가변하는 기능을 한다. FIG. 1 is a block diagram illustrating a configuration of a general PLL module, which includes a phase comparator 100, a charge pump 110, a loop filter 120, a voltage controlled crystal oscillator (VCXO) 130, a frequency divider 140, . The phase comparator 100 compares the phase of a reference clock with the phase of an output clock input through the frequency divider 140, calculates a phase difference, and outputs a pulse corresponding to the phase difference. The charge pump 110 outputs a current proportional to the pulse width output from the phase comparator 100 according to a pulse code. The loop filter 120 removes unnecessary frequencies generated during a loop operation and varies the voltage of the control terminal of the VCXO 130 through a change in the amount of charge accumulated by using a capacitor.

VCXO(130)는 입력전압에 따라 특정한 클럭(주파수)을 내보내는 PLL 모듈에 있어 가장 핵심이 되는 소자이다. The VCXO 130 is a core element in a PLL module that outputs a specific clock (frequency) according to an input voltage.

분주기(140)는 VCXO(130)의 출력 클럭(주파수)가 너무 높아 비교하기 힘들기 때문에 적절한 비율로 낮추어 비교하기 쉬운 클럭(주파수)으로 만들어 주는 기능을 한다. Since the output clock (frequency) of the VCXO 130 is too high to be compared with the frequency divider 140, the frequency divider 140 lowers the divider 140 to an appropriate rate, thereby making the clock (frequency) easy to compare.

한편, 시스템을 구성할 때 PLL 모듈이 하나만 사용되는 경우에는 특별한 문제 없이 일반적인 PLL 모듈을 사용할 수 있다. 그러나 특별한 경우, 즉 통신 시스템과 같이 규모가 큰 시스템을 구성하는 경우 PLL 모듈을 여러 개 사용하는 경우가 발생한다. 이러한 경우 상술한 일반적인 PLL 모듈을 다수 사용하게 되면 각 PLL 모듈 마다 발생되는 발진기(VCXO)의 개별 오차에 따른 문제점이 발생할 수 있다. On the other hand, when only one PLL module is used when configuring the system, a general PLL module can be used without any problem. However, in a special case, that is, when configuring a large-scale system such as a communication system, a plurality of PLL modules may be used. In this case, when a plurality of general PLL modules are used, a problem may occur due to individual errors of the oscillator (VCXO) generated for each PLL module.

통신 시스템과 같이 규모가 큰 시스템 내에서 다수의 PLL 모듈이 포함되어 있을 경우, 각 PLL 모듈 내에 클럭 신호 생성을 위한 TCXO 및 VCXO 등의 발진 소자의 개체차가 존재하는데, 이 때 동일한 조정 값을 모든 기기에 부여하면 기기는 정밀도가 낮은 클럭을 발생하게 된다. 따라서 고정밀도의 클럭을 얻기 위해서는 개개의 특성을 조정해야만 한다. 하지만 조정을 해도 소자의 열화에 의해 오차가 커질 수 있다.When a plurality of PLL modules are included in a large system such as a communication system, there is an individual difference of oscillation elements such as TCXO and VCXO for generating a clock signal in each PLL module. In this case, The device generates a clock with a low precision. Therefore, individual characteristics must be adjusted to obtain a high-precision clock. However, even if the adjustment is made, the error may increase due to the deterioration of the device.

통신 시스템과 같이 규모가 큰 시스템 내에서 다수의 PLL 모듈이 포함되어 있을 경우 고정밀도의 클럭을 얻기 위해서는 개개의 특성을 조정할 필요가 있으며, 조정을 행하여도 소자의 열화에 의해 오차가 커질 수 있다. 본 발명이 해결하고자 하는 과제는 이러한 다수의 PLL 모듈 각각의 특성을 보정할 수 있는, GNSS 기반의 다중 PLL 모듈의 위상 제어 장치를 제공하는 것이다.When a plurality of PLL modules are included in a large-scale system such as a communication system, it is necessary to adjust individual characteristics in order to obtain a high-precision clock. Even if adjustment is made, errors may be increased due to deterioration of elements. SUMMARY OF THE INVENTION It is an object of the present invention to provide a GNSS-based multiple PLL module phase control device capable of correcting the characteristics of each of the plurality of PLL modules.

본 발명이 해결하고자 하는 다른 과제는 이러한 다수의 PLL 모듈 각각의 특성을 보정할 수 있는, GNSS 기반의 다중 PLL 모듈의 위상 제어 방법을 제공하는 것이다.Another problem to be solved by the present invention is to provide a phase control method of a GNSS-based multiple PLL module capable of correcting characteristics of each of the plurality of PLL modules.

상기 기술적 과제를 이루기 위한 본 발명에 의한 GNSS 기반의 다중 PLL 모듈의 위상 제어 장치는, GNSS(Global Navigation Satellite System) 수신기에서 출력되는 1 PPS(Pulse Per Second) 신호를 이용하여 기준 클럭을 발생하는 복수의 기준 클럭 발생기를 구비하는 기준클럭부; 상기 복수의 기준 클럭 발생기에 각각 상응하는 복수의 PLL회로를 구비하며, 상기 기준 클럭 발생기로부터 출력되는 기준 클럭을 이용하여 위상을 고정하는 다중 PLL회로부; 및 상기 복수의 PLL회로에서 출력되는 클럭신호들 간의 위상 차를 제어하는 제어모듈을 포함하고, 상기 복수의 PLL회로 각각은 클럭신호를 출력하는 발진기(VCXO); 상기 발진기에서 출력되는 클럭신호를 분주하는 분주기; 및 상기 기준클럭 발생기로부터 출력되는 기준클럭과 상기 분주기에서 분주된 클럭신호의 위상을 비교하는 위상비교기를 구비하는 것을 특징으로 한다. According to an aspect of the present invention, there is provided an apparatus for controlling a phase of a multi-PLL module based on a GNSS, the apparatus comprising: a plurality of units for generating a reference clock using a 1 pulse- A reference clock unit having a reference clock generator; A plurality of PLL circuits corresponding to each of the plurality of reference clock generators and fixing a phase using a reference clock output from the reference clock generator; And a control module for controlling a phase difference between clock signals output from the plurality of PLL circuits, wherein each of the plurality of PLL circuits includes an oscillator (VCXO) for outputting a clock signal; A frequency divider for dividing a clock signal output from the oscillator; And a phase comparator for comparing a phase of a reference clock output from the reference clock generator with a phase of a clock signal divided in the frequency divider.

본 발명에 의한 GNSS 기반의 다중 PLL 모듈의 위상 제어 장치는, 상기 복수의 PLL회로 각각의 출력 클럭을 모니터링하는 클럭모니터링부를 더 구비하고, 상기 제어모듈은 상기 복수의 PLL회로 각각의 위상 비교기에서 출력되는 위상차를 카운트하는 위상차 카운터; 및 상기 위상차 카운트에서 출력되는 복수의 PLL회로 각각의 위상차를 내부 메모리에 저장하고 상기 내부 메모리에 저장된 위상차와 상기 클럭모니터링부에 의해 모니터링된 PLL회로 각각의 출력 클럭을 이용하여 각 PLL회로의 클럭 보정 값을 생성하여 상기 복수의 기준 클럭 발생기로 전송하는 제어부를 포함하고, 상기 복수의 기준 클럭 발생기 각각은 상기 제어부에서 생성된 클럭 보정값을 수신하면, 상기 GNSS수신기에서 출력되는1PPS 클럭을 기반으로 하여 상기 클럭 보정값을 적용하여 기준 클럭을 발생하는 것을 특징으로 한다.The phase control apparatus for a multiple PLL module based on a GNSS according to the present invention further comprises a clock monitoring unit for monitoring an output clock of each of the plurality of PLL circuits, A phase difference counter for counting a phase difference between the first and second phases; And a PLL circuit outputting a phase difference between each of the plurality of PLL circuits output from the phase difference count in an internal memory and using a phase difference stored in the internal memory and an output clock of each PLL circuit monitored by the clock monitoring unit, Wherein the plurality of reference clock generators each receive a clock correction value generated by the control unit and generate a plurality of reference clock signals based on a 1PPS clock output from the GNSS receiver, And the reference clock is generated by applying the clock correction value.

상기 제어부는 상기 제어부에서 출력되는 각 PLL회로의 클럭 보정값들 중 어느 하나가 다른 PLL의 클럭 보정값보다 소정의 임계값 보다 클 경우, 해당 PLL회로의 직전 클럭 보정값과 현재 클럭보정값 및 다른 PLL회로의 클럭보정값을 비교하여 소정의 클럭 보정값을 강제적으로 상기 해당 PLL회로에 상응하는 기준클럭 발생기로 전달하는 것을 특징으로 한다.When any one of the clock correction values of the PLL circuits output from the controller is greater than a predetermined correction value of the other PLL, the control unit corrects the immediately preceding clock correction value and the current clock correction value of the corresponding PLL circuit, And compares a clock correction value of the PLL circuit and forcibly transmits a predetermined clock correction value to a reference clock generator corresponding to the PLL circuit.

상기 다른 기술적 과제를 이루기 위한 본 발명에 의한 GNSS 기반의 다중 PLL 모듈의 위상 제어 방법은, 복수의 기준 클럭 발생기 및 상기 복수의 기준 클럭 발생기로부터 각각 출력되는 기준 클럭을 이용하여 위상을 고정하는 복수의 PLL회로를 구비하는 시스템에서의 GNSS기반의 다중 PLL회로의 위상 제어 방법에 있어서, 상기 복수의 기준클럭 발생기가 GNSS수신기에서 출력되는 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생하는 단계; 제어부가 상기 복수의 PLL회로 각각에 포함된 위상 비교기에서 출력되는 위상차를 카운트하는 단계; 상기 복수의 PLL회로 각각의 카운트된 위상차를 상기 제어부의 내부 메모리에 저장하고 상기 내부 메모리에 저장된 위상차와 클럭모니터링부에 의해 모니터링된 PLL회로 각각의 출력 클럭을 이용하여 각 PLL회로의 클럭 보정 값을 생성하여 상기 복수의 기준 클럭 발생기로 전송하는 단계; 및 상기 복수의 기준 클럭 발생기 각각은 상기 제어부에서 생성된 클럭 보정값을 수신하면, 상기 GNSS수신기에서 출력되는1PPS 클럭을 기반으로 하여 상기 클럭 보정값을 적용하여 기준 클럭을 발생하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method for controlling a phase of a multiple PLL module based on GNSS, the method comprising: a plurality of reference clock generators; a plurality of reference clock generators A method for controlling a phase of a GNSS-based multiple PLL circuit in a system having a PLL circuit, the method comprising: generating a plurality of identical reference clocks using a single PPS signal output from a GNSS receiver; The control unit counting the phase difference output from the phase comparator included in each of the plurality of PLL circuits; Storing the counted phase difference of each of the plurality of PLL circuits in the internal memory of the control unit and using the phase difference stored in the internal memory and the output clock of each PLL circuit monitored by the clock monitoring unit, Generating and transmitting the plurality of reference clocks to the plurality of reference clock generators; And each of the plurality of reference clock generators includes a step of generating a reference clock by applying the clock correction value based on the 1PPS clock output from the GNSS receiver upon receiving the clock correction value generated by the controller .

상기 다른 기술적 과제를 이루기 위한 본 발명에 의한 GNSS 기반의 다중 PLL 모듈의 위상 제어 방법은, 복수의 기준 클럭 발생기 및 상기 복수의 기준 클럭 발생기로부터 각각 출력되는 기준 클럭을 이용하여 위상을 고정하는 복수의 PLL회로를 구비하는 시스템에서의 GNSS기반의 다중 PLL회로의 위상 제어 방법에 있어서, 상기 복수의 기준클럭 발생기가 GNSS수신기에서 출력되는 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생하는 단계; 상기 복수의 PLL회로 각각에 포함된 위상 비교기에서 출력되는 위상차를 카운트하는 단계; 상기 복수의 PLL회로 각각의 카운트된 위상차를 내부 메모리에 저장하고 상기 내부 메모리에 저장된 위상차와 클럭모니터링부에 의해 모니터링된 PLL회로 각각의 출력 클럭을 이용하여 각 PLL회로의 클럭 보정 값을 생성하여 저장하는 단계; 상기 각 PLL회로의 클럭 보정값들 중 어느 하나가 다른 PLL의 클럭 보정값보다 소정의 임계값 보다 큰지 비교하는 단계; 상기 비교결과, 상기 각 PLL회로의 클럭 보정값들 중 어느 하나가 소정의 임계값 보다 크면, 해당 PLL회로의 직전 클럭 보정값과 현재 클럭보정값 및 다른 PLL회로의 클럭보정값을 비교하여 상기 소정의 클럭 보정값을 강제적으로 상기 해당 PLL회로에 상응하는 기준클럭 발생기로 전달하는 단계; 및 상기 복수의 기준 클럭 발생기 각각은 상기 클럭 보정값을 수신하면, 상기 GNSS수신기에서 출력되는1PPS 클럭을 기반으로 하여 상기 클럭 보정값을 적용하여 기준 클럭을 발생하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method for controlling a phase of a multiple PLL module based on GNSS, the method comprising: a plurality of reference clock generators; a plurality of reference clock generators A method for controlling a phase of a GNSS-based multiple PLL circuit in a system having a PLL circuit, the method comprising: generating a plurality of identical reference clocks using a single PPS signal output from a GNSS receiver; Counting a phase difference output from a phase comparator included in each of the plurality of PLL circuits; Storing the counted phase difference of each of the plurality of PLL circuits in an internal memory and generating and outputting a clock correction value of each PLL circuit using a phase difference stored in the internal memory and an output clock of each PLL circuit monitored by the clock monitoring unit, ; Comparing one of the clock correction values of each of the PLL circuits with a clock correction value of another PLL that is greater than a predetermined threshold value; If the clock correction value of the PLL circuit is greater than a predetermined threshold value, the clock correction value of the PLL circuit is compared with the current clock correction value and the clock correction value of another PLL circuit, Forcibly transmitting a clock correction value of the PLL circuit to a reference clock generator corresponding to the PLL circuit; And generating a reference clock by applying the clock correction value based on the 1PPS clock output from the GNSS receiver when the plurality of reference clock generators receives the clock correction value.

본 발명에 따른 GNSS 기반의 다중 PLL 모듈 위상 제어 장치 및 방법에 의하면, 시스템 규모가 큰 전자회로에서 불가피 하게 다수개의 PLL 모듈을 사용될 경우 PLL 모듈 내의 발진소자(TCXO, VCXO) 들의 열화 혹은 소자 특성에 따른 개체 차가 존재하게 되고, 이 때 각 소자의 개별 보정을 하는 경우 높은 정밀도를 유지하기 어렵지만, 본 발명에 따른 GNSS 기반의 다중 PLL 모듈 위상 제어 장치 및 방법에 의하면 다수의 PLL 모듈간 출력 클럭 간에 위상차를 최소화하여 높은 정밀도를 유지할 수 있다.According to the GNSS-based multiple PLL module phase control apparatus and method, when a plurality of PLL modules are inevitably used in an electronic system having a large system size, deterioration of oscillation elements (TCXO, VCXO) In this case, it is difficult to maintain high accuracy when individual correction of each element is performed. However, according to the GNSS-based multiple PLL module phase control apparatus and method according to the present invention, the phase difference between the output clocks Can be minimized and high precision can be maintained.

또한 본 발명은 GNSS 항법위성에서 제공하는 정밀한 클럭(1PPS)에 동기된 정확한 기준 클럭을 이용하므로 고가의 고정밀 루비듐 발진소자를 사용하지 않아도 되는 경제적 효과도 얻을 수 있다.Also, since the present invention uses an accurate reference clock synchronized with a precise clock (1PPS) provided by the GNSS navigation satellite, it is possible to obtain an economic effect of not using an expensive high-precision rubidium oscillation element.

도 1은 일반적인 PLL 모듈의 구성을 블록도로 나타낸 것이다.
도 2는 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 장치의 일실시예에 대한 구성을 블록도로 나타낸 것이다.
도 3은 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 장치의 일실시예 를 블록도로 나타낸 것으로서, 도 2에 나타낸 다중 PLL회로부를 구성하고 있는 하나의 PLL회로부를 보다 자세하게 나타낸 것이다.
도 4는 GNSS수신기의 구성에 대한 일 예를 블록도로 나타낸 것이다.
도 5는 VCXO에서 출력된 클럭과 분주기에서 분주된 클럭 및 GNSS 1PPS 기준 클럭을 나타낸 것이다.
도 6은 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 방법에 대한 일실시예를 흐름도로 나타낸 것이다.
도 7은 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 방법에 대한 일실시예를 흐름도로 나타낸 것이다.
도 8은 다중 PLL회로부 내에서의 PLL 회로에 의해 출력 클럭의 위상을 고정하는 것과, 복수의 PLL회로에서 각각 출력되는 클럭 신호의 위상을 맞추는 과정을 함께 나타낸 것이다.FIG. 1 is a block diagram illustrating a configuration of a general PLL module.
2 is a block diagram illustrating a configuration of a GNSS-based multiple PLL module phase control apparatus according to an embodiment of the present invention.
FIG. 3 is a block diagram of a GNSS-based multiple PLL module phase control apparatus according to an embodiment of the present invention. FIG. 3 shows one PLL circuit unit constituting the multiple PLL circuit unit shown in FIG. 2 in more detail.
4 is a block diagram of an example of the configuration of a GNSS receiver.
5 shows the clock output from the VCXO, the clock divided in the frequency divider, and the GNSS 1PPS reference clock.
FIG. 6 is a flowchart illustrating an embodiment of a method of controlling a phase of a multiple PLL module based on GNSS according to the present invention.
FIG. 7 is a flowchart illustrating an embodiment of a method of controlling a phase of a multiple PLL module based on GNSS according to the present invention.
FIG. 8 also shows a process of fixing the phase of the output clock by the PLL circuit in the multiple PLL circuit section and matching the phase of the clock signal output from each of the plurality of PLL circuits.

이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that both the foregoing general description and the following detailed description of the present invention are exemplary and explanatory only and are not restrictive of the invention, It should be understood that various equivalents and modifications may be present.

본 발명은 복수의 동일한 PLL 모듈을 탑재한 시스템에서 각각 소자의 특성들에 따라 출력되는 클럭들은 각각 다르게 출력되는 것을 방지하기 것이다. 즉 시스템의 특성상 동일 클럭이 다중으로 필요한 경우 각 PLL에서 출력되는 클럭의 위상 또는 주파수가 변동되는 것을 막기 위해 변동된 클럭의 위상 또는 주파수를 보정한다. 예를 들어 VCXO의 특성이 불안정하여 PLL회로 각각에서 출력되는 클럭의 주파수가 차이가 날 수 있는데, 이러한 차이를 보정하여 주파수를 일치시키거나 위상의 동기를 맞춘다.The present invention prevents the clocks output according to the characteristics of the respective elements in the system including a plurality of identical PLL modules from being outputted differently from each other. That is, due to the characteristics of the system, when a plurality of identical clocks are required, the phase or frequency of the changed clock is corrected to prevent the phase or frequency of the clock output from each PLL from fluctuating. For example, the characteristics of the VCXO are unstable, and the frequency of the clock output from each of the PLL circuits may be different. This difference is corrected to match the frequencies or to synchronize the phases.

도 2는 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 또는 주파수 제어 장치의 일실시예에 대한 구성을 블록도로 나타낸 것으로서, 기준클럭부(200), 다중 PLL회로부(220) 및 제어모듈(240)이다.FIG. 2 is a block diagram illustrating a configuration of a GNSS-based multiple PLL module phase or frequency control apparatus according to an embodiment of the present invention. The reference clock unit 200, the multiple PLL circuit unit 220, to be.

기준 클럭부(200)는 복수의 기준 클럭 발생기(202, 204, 206)를 구비하며, 복수의 기준 클럭 발생기(202, 204, 206) 각각은 GNSS(Global Navigation Satellite System) 수신기(210)에서 출력되는 1 PPS(Pulse Per Second) 신호를 이용하여 기준 클럭을 발생한다. 기준 클럭 발생기는 일반적인 기준 클럭을 발생하는 동작뿐만 아니라 GPS 1PPS 클럭과 제어모듈로부터 전송되는 주파수 차이(각 PLL 모듈에서 발생되는 클럭 보정값)를 기반으로 하여 기준 클럭을 발생한다. 도 2에서와 같이 각각의 1:1로 조정될 수 있는 구조 즉, 기준클럭 발생기- PLL 모듈을 가진다. 기준 클럭 발생기는 하나가 아닌 복수 개로 구성되며, PLL 모듈의 PLL회로의 개수만큼 존재한다.The reference clock unit 200 includes a plurality of reference clock generators 202, 204 and 206. The plurality of reference clock generators 202, 204, and 206 output signals from a Global Navigation Satellite System (GNSS) 1 pulses per second (PPS) signal to generate a reference clock. The reference clock generator generates a reference clock based on a GPS 1PPS clock and a frequency difference (a clock correction value generated in each PLL module) transmitted from the control module as well as an operation of generating a general reference clock. And has a structure that can be adjusted to 1: 1, as shown in FIG. 2, that is, a reference clock generator-PLL module. The number of reference clock generators is not one but plural, and exists as many as the number of PLL circuits of the PLL module.

그리고 도 4는 GNSS수신기의 구성에 대한 일 예를 블록도로 나타낸 것으로서, 대역통과 필터(band-pass filter, 400), 저잡음 증폭기(410), 다운 컨버터(420) 및 GNSS 신호처리부(430)를 포함하여 이루어진다. 4 is a block diagram of an example of the configuration of the GNSS receiver and includes a band-pass filter 400, a low-noise amplifier 410, a down-converter 420, and a GNSS signal processor 430 .

대역통과 필터(400)는 항법위성 주파수 대역만 통과시킨다. 저잡음 증폭기(410)는 대역통과 필터(400)를 통과한 신호를 저잡음 증폭한다. 다운 컨버터(420)는 상기 저잡음 증폭된 신호의 고주파 대역을 중간주파수로 변환한다. GNSS신호처리부(430)는 상기 중간주파수로 변환된 신호를 이용하여 1 PPS(Pulse Per Second)신호를 출력한다.Band pass filter 400 passes only the navigation satellite frequency band. The low-noise amplifier 410 low-noise amplifies the signal passed through the band-pass filter 400. The down-converter 420 converts the high-frequency band of the low-noise amplified signal to an intermediate frequency. The GNSS signal processing unit 430 outputs 1 PPS (Pulse Per Second) signal using the signal converted to the intermediate frequency.

다중 PLL회로부(220)는 복수의 기준 클럭 발생기(202, 204, 206)에 각각 상응하는 복수의 PLL회로(222, 224, 226)를 구비하며, 복수의 PLL회로(222, 224, 226) 각각은 기준 클럭 발생기(202, 204, 206)로부터 출력되는 기준 클럭을 이용하여 위상을 고정하며, 도 1에 도시된 일반적인 PLL회로와 마찬가지로 위상비교기, 전하펌프, 루프필터, 발진기(VCXO) 및 분주기를 포함하여 이루어진다.The multiple PLL circuit unit 220 includes a plurality of PLL circuits 222, 224 and 226 corresponding to a plurality of reference clock generators 202, 204 and 206, respectively, and a plurality of PLL circuits 222, 224 and 226 A phase comparator, a charge pump, a loop filter, an oscillator (VCXO), and a frequency divider (VCXO) in the same manner as the general PLL circuit shown in FIG. 1 and uses the reference clock output from the reference clock generators 202, .

제어모듈(240)은 상기 복수의 PLL회로(222, 224, 226)에서 출력되는 클럭신호들 간의 위상 차를 제어한다.The control module 240 controls the phase difference between the clock signals output from the plurality of PLL circuits 222, 224, and 226.

도 3은 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 장치의 일실시예를 나타낸 것으로서, 본 발명을 설명하기 위해, 도 2에 나타낸 다중 PLL회로부(220)를 구성하고 있는 하나의 PLL회로부(320)를 보다 자세하게 나타낸 것이다. FIG. 3 shows an embodiment of a GNSS-based multiple PLL module phase control apparatus according to the present invention. In order to explain the present invention, one PLL circuit unit (FIG. 3) constituting the multiple PLL circuit unit 220 shown in FIG. 320 in more detail.

도 3의 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 장치의 일실시예는 기준클럭부(300), 하나의 PLL회로부(320) 및 제어모듈(340)를 포함하여 이루어진다.3, a GNSS-based multiple PLL module phase control apparatus includes a reference clock unit 300, a PLL circuit unit 320, and a control module 340.

기준클럭부(300)는 GNSS수신안테나(302), GNSS수신기(304) 및 복수의 기준클럭 발생기(202, 204, 206)를 구비하지만, 상기 복수의 기준 클럭 방생기(202, 204, 206)는 본 발명의 동작을 설명하기 위해 편의상 하나의 PLL회로부(320)에 상응하는 하나의 기준클럭 발생기(306)를 나타내고 있다. 상기 기준클럭 발생기(306)는 GNSS수신안테나(302)로부터 위성신호를 받은 GNSS(Global Navigation Satellite System) 수신기(210)에서 출력되는 1 PPS(Pulse Per Second) 신호를 이용하여 기준 클럭을 발생한다.The reference clock section 300 includes a GNSS receive antenna 302, a GNSS receiver 304 and a plurality of reference clock generators 202,204 and 206 but the plurality of reference clock generators 202,204, Shows one reference clock generator 306 corresponding to one PLL circuit portion 320 for convenience of explanation of the operation of the present invention. The reference clock generator 306 generates a reference clock using a 1 pulse-per-second (PPS) signal output from a Global Navigation Satellite System (GNSS) receiver 210 receiving a satellite signal from the GNSS reception antenna 302.

그리고 하나의 PLL회로부(320)는 복수의 PLL회로 각각의 출력 클럭을 모니터링하는 클럭모니터링부(332)를 더 구비한다.One PLL circuit unit 320 further includes a clock monitoring unit 332 for monitoring output clocks of the plurality of PLL circuits.

상기 제어모듈(340)은 위상차 카운터(342) 및 제어부(344)를 포함한다.The control module 340 includes a phase difference counter 342 and a control unit 344.

위상차 카운터(342)는 상기 복수의 PLL회로 각각의 위상 비교기(322)에서 출력되는 위상차를 카운트한다. 위상차 카운터(342)는 각 PLL 모듈의 위상 비교기에서 출력되는 위상차 펄스의 폭 크기 등을 감지한다. The phase difference counter 342 counts the phase difference output from the phase comparator 322 of each of the plurality of PLL circuits. The phase difference counter 342 detects the magnitude of the phase difference pulse output from the phase comparator of each PLL module.

제어부(344)는 상기 위상차 카운터(342)에서 출력되는 PLL회로부(320)의 위상차를 내부 메모리(미도시)에 저장하고 상기 내부 메모리에 저장된 위상차와 클럭모니터링부(332)에 의해 모니터링된 PLL회로의 출력 클럭을 이용하여 각 PLL회로의 클럭 보정 값을 생성하여 기준 클럭 발생기(306)로 전송한다. 예를 들어, 제어부(344)는 클럭 모니터링부(332)로부터 출력되는 클럭과 상기 감지된 위상차 펄스의 폭 크기가 반영된 클럭을 비교하여 클럭보정값을 생성하여 기준 클럭 발생기로 전송한다. The control unit 344 stores the phase difference of the PLL circuit unit 320 output from the phase difference counter 342 in an internal memory (not shown) and outputs the phase difference stored in the internal memory to the PLL circuit 342 monitored by the clock monitoring unit 332. [ And outputs the generated clock correction value to the reference clock generator 306. The reference clock generator 306 generates a clock correction value for each PLL circuit using the output clock of the PLL circuit. For example, the control unit 344 compares a clock output from the clock monitoring unit 332 with a clock that reflects the magnitude of the detected phase difference pulse to generate a clock correction value, and transmits the clock correction value to the reference clock generator.

기준 클럭 발생기(306)는 제어부(344)에서 생성된 클럭 보정값을 수신하면, GNSS수신기(304)에서 출력되는1PPS 클럭을 기반으로 하여 상기 클럭 보정값을 적용하여 기준 클럭을 발생한다.Upon receiving the clock correction value generated by the control unit 344, the reference clock generator 306 applies the clock correction value based on the 1PPS clock output from the GNSS receiver 304 to generate a reference clock.

제어부(344)는 제어부(344)에서 출력되는 각 PLL회로의 클럭 보정값들 중 어느 하나가 다른 PLL회로의 클럭 보정값보다 소정의 임계값 보다 클 경우, 해당 PLL회로의 직전 클럭 보정값과 현재 클럭 보정값 및 다른 PLL회로의 클럭보정값을 비교하여 클럭보정값 차이가 임계값보다 클 때, 소정의 클럭 보정값을 강제적으로 상기 해당 PLL회로에 상응하는 기준클럭 발생기로 전달한다.If any one of the clock correction values of the PLL circuits output from the control unit 344 is greater than a predetermined correction value of the PLL circuit, the control unit 344 compares the immediately preceding clock correction value of the corresponding PLL circuit with the current correction value The clock correction value is compared with the clock correction value of another PLL circuit, and when the clock correction value difference is larger than the threshold value, the predetermined clock correction value is forcibly transmitted to the reference clock generator corresponding to the corresponding PLL circuit.

도 5는 VCXO에서 출력된 클럭과 분주기에서 분주된 클럭 및 GNSS 1PPS 기준 클럭을 나타낸 것이다. 5 shows the clock output from the VCXO, the clock divided in the frequency divider, and the GNSS 1PPS reference clock.

도 6은 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 방법에 대한 일실시예를 흐름도로 나타낸 것이다. 도 2 내지 도 6을 참조하여 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 방법에 대한 일실시예를 설명하기로 한다.FIG. 6 is a flowchart illustrating an embodiment of a method of controlling a phase of a multiple PLL module based on GNSS according to the present invention. 2 to 6, an embodiment of a GNSS-based multiple PLL module phase control method according to the present invention will be described.

도 2에 나타낸 복수의 기준 클럭 발생기(202, 204, 206) 및 상기 복수의 기준 클럭 발생기(202, 204, 206)로부터 각각 출력되는 기준 클럭을 이용하여 위상을 고정하는 복수의 PLL회로(222, 224, 226)를 구비하는 시스템에서의 GNSS기반의 다중 PLL회로의 위상 제어 방법에 대한 일실시예는 다음과 같이 이루어진다.A plurality of reference clock generators 202, 204, 206 shown in FIG. 2 and a plurality of PLL circuits 222, 204, 206 for fixing the phases using reference clocks output from the plurality of reference clock generators 202, 224, and 226 is performed as follows. As shown in FIG.

먼저, GNSS수신기(210)를 통해 1 PPS신호가 출력되면(S600단계), 상기 복수의 기준클럭 발생기(202, 204, 206)는 상기 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생한다.(S610단계)When one PPS signal is output through the GNSS receiver 210 in operation S600, the plurality of reference clock generators 202, 204, and 206 generate a plurality of identical reference clocks using the one PPS signal. (Step S610)

제어모듈(340)을 구성하는 위상차 카운터(342)이 상기 복수의 PLL회로 각각에 포함된 위상 비교기(322)에서 출력되는 위상차를 카운트한다.(S620단계) 도 3에서는 편의상 하나의 위상비교기(322)만을 도시하고 있지만, 실제 구현 예에서는 PLL회로부에 상응하는 위상비교기가 존재한다.The phase difference counter 342 constituting the control module 340 counts the phase difference output from the phase comparator 322 included in each of the plurality of PLL circuits. (Step S620) In FIG. 3, one phase comparator 322 However, in an actual implementation, there is a phase comparator corresponding to the PLL circuit portion.

상기 복수의 PLL회로 각각의 카운트된 위상차를 상기 제어부의 내부 메모리에 저장하고(S630단계), 상기 내부 메모리에 저장된 위상차와 클럭모니터링부(332)에 의해 모니터링된 PLL회로 각각의 출력 클럭을 이용하여 각 PLL회로의 클럭 보정 값을 생성한다.(S640단계) 생성된 클럭 보정값은 적어도 하나의 기준 클럭 발생기(322)로 전송된다.(S650단계) 도 3의 기준클럭발생기(322)는 복수의 기준클럭발생기(202, 204, 206) 중의 임의의 하나를 나타낸다. The phase difference stored in the internal memory and the output clock of each of the PLL circuits monitored by the clock monitoring unit 332 are used to store the counted phase difference of each of the plurality of PLL circuits in the internal memory of the control unit in operation S630, The generated clock correction value is transmitted to at least one reference clock generator 322. In operation S650, the reference clock generator 322 of FIG. 3 generates a plurality of And any one of the reference clock generators 202, 204, and 206.

상기 복수의 기준 클럭 발생기(202, 204, 206) 각각은 상기 제어모듈(340)에서 생성된 클럭 보정값을 수신하면, 상기 GNSS수신기(304)에서 출력되는1PPS 클럭을 기반으로 하여 상기 클럭 보정값을 적용하여 기준 클럭을 발생한다.(S660단계)Each of the plurality of reference clock generators 202, 204, and 206 receives the clock correction value generated by the control module 340 and generates a clock correction value based on the 1PPS clock output from the GNSS receiver 304, To generate a reference clock (step S660)

여기서, GNSS수신기(210)에서의 1PPS신호는 다음과 같이 생성된다. 인공위성에서 오는 전파신호를 받아 대역통과 필터(400)를 통해 항법위성 주파수 대역만 통과시키고, 상기 대역통과 필터(400)를 통과한 신호를 저잡음 증폭기(410)를 통해 저잡음 증폭한다. 상기 저잡음 증폭된 신호의 고주파 대역을 다운컨버터(420)를 통해 중간주파수로 변환하고, GNSS신호처리부(430)는 상기 중간주파수로 변환된 신호를 이용하여 1 PPS(Pulse Per Second)신호를 출력한다. 그리고 복수의 기준 클럭 발생기(202, 204, 206)는 상기 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생한다.Here, the 1PPS signal in the GNSS receiver 210 is generated as follows. Pass only the navigation satellite frequency band through the band pass filter 400, and low-noise amplifies the signal passed through the band pass filter 400 through the low noise amplifier 410. The high-frequency band of the low-noise amplified signal is converted to an intermediate frequency through the down-converter 420, and the GNSS signal processing unit 430 outputs a 1 PPS (Pulse Per Second) signal using the signal converted to the intermediate frequency . The plurality of reference clock generators 202, 204, and 206 generate a plurality of identical reference clocks using the 1 PPS signal.

도 7은 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 방법에 대한 일실시예를 흐름도로 나타낸 것이다. 도 2 내지 도 7을 참조하여 본 발명에 의한 GNSS 기반의 다중 PLL 모듈 위상 제어 방법에 대한 일실시예를 설명하기로 한다.FIG. 7 is a flowchart illustrating an embodiment of a method of controlling a phase of a multiple PLL module based on GNSS according to the present invention. Referring to FIG. 2 to FIG. 7, an embodiment of a GNSS-based multiple PLL module phase control method according to the present invention will be described.

도 2에 나타낸 복수의 기준 클럭 발생기(202, 204, 206) 및 상기 복수의 기준 클럭 발생기(202, 204, 206)로부터 각각 출력되는 기준 클럭을 이용하여 위상을 고정하는 복수의 PLL회로(222, 224, 226)를 구비하는 시스템에서의 GNSS기반의 다중 PLL회로의 위상 제어 방법에 대한 다른 실시예는 다음과 같이 이루어진다.A plurality of reference clock generators 202, 204, 206 shown in FIG. 2 and a plurality of PLL circuits 222, 204, 206 for fixing the phases using reference clocks output from the plurality of reference clock generators 202, 224 and 226, another embodiment of the phase control method of the GNSS-based multiple PLL circuit is performed as follows.

먼저, GNSS수신기(210)를 통해 1 PPS신호가 출력되면(S700단계), 상기 복수의 기준클럭 발생기(202, 204, 206)는 상기 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생한다.(S710단계)First, when one PPS signal is output through the GNSS receiver 210 (step S700), the plurality of reference clock generators 202, 204, and 206 generate a plurality of identical reference clocks using the one PPS signal. (Step S710)

제어모듈(340)을 구성하는 위상차 카운터(342)이 상기 복수의 PLL회로 각각에 포함된 위상 비교기(322)에서 출력되는 위상차를 카운트한다.(S720단계) 도 3에서는 편의상 하나의 위상비교기(322)만을 도시하고 있지만, 실제 구현 예에서는 PLL회로부에 상응하는 위상비교기가 존재한다.The phase difference counter 342 constituting the control module 340 counts the phase difference outputted from the phase comparator 322 included in each of the plurality of PLL circuits. (Step S720) In FIG. 3, one phase comparator 322 However, in an actual implementation, there is a phase comparator corresponding to the PLL circuit portion.

상기 복수의 PLL회로 각각의 카운트된 위상차를 상기 제어부의 내부 메모리에 저장하고(S730단계), 상기 내부 메모리에 저장된 위상차와 클럭모니터링부(332)에 의해 모니터링된 PLL회로 각각의 출력 클럭을 이용하여 각 PLL회로의 클럭 보정 값을 생성하여 저장한다.(S740단계)The phase difference stored in the internal memory and the output clock of each of the PLL circuits monitored by the clock monitoring unit 332 are used to store the counted phase difference of each of the plurality of PLL circuits in the internal memory of the control unit in step S730 And generates and stores a clock correction value of each PLL circuit (step S740)

상기 각 PLL회로의 클럭 보정값들 중 어느 하나가 다른 PLL의 클럭 보정값보다 소정의 임계값 보다 큰지 비교한다.(S750단계)It is determined whether any of the clock correction values of the PLL circuits is greater than a predetermined threshold value of the clock correction value of the other PLLs (step S750)

상기 비교결과, 상기 각 PLL회로의 클럭 보정값들 중 어느 하나가 소정의 임계값 보다 크면(S760단계), 해당 PLL회로의 직전 클럭 보정값과 현재 클럭보정값 및 다른 PLL회로의 클럭보정값을 비교하여 상기 소정의 클럭 보정값을 강제적으로 상기 해당 PLL회로에 상응하는 기준클럭 발생기로 전달한다.(S770단계)As a result of the comparison, if any one of the clock correction values of the PLL circuits is greater than the predetermined threshold value (S760), the immediately preceding clock correction value, the current clock correction value, and the clock correction value of the other PLL circuit And forcibly transmits the predetermined clock correction value to the reference clock generator corresponding to the corresponding PLL circuit (step S770)

상기 복수의 기준 클럭 발생기 각각은 상기 클럭 보정값을 수신하면, 상기 GNSS수신기에서 출력되는1PPS 클럭을 기반으로 하여 상기 클럭 보정값을 적용하여 기준 클럭을 발생한다.(S780단계)Each of the plurality of reference clock generators generates the reference clock by applying the clock correction value based on the 1PPS clock output from the GNSS receiver when receiving the clock correction value (step S780)

여기서, GNSS수신기(210)에서의 1PPS신호는 다음과 같이 생성된다. 인공위성에서 오는 전파 신호를 받아 대역통과 필터(400)를 통해 항법위성 주파수 대역만 통과시키고, 상기 대역통과 필터(400)를 통과한 신호를 저잡음 증폭기(410)를 통해 저잡음 증폭한다. 상기 저잡음 증폭된 신호의 고주파 대역을 다운 컨버터(420)를 통해 중간주파수로 변환하고, GNSS신호처리부(430)는 상기 중간주파수로 변환된 신호를 이용하여 1 PPS(Pulse Per Second)신호를 출력한다. 그리고 복수의 기준 클럭 발생기(202, 204, 206)는 상기 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생한다.Here, the 1PPS signal in the GNSS receiver 210 is generated as follows. Pass only the navigation satellite frequency band through the band pass filter 400, and low-noise amplifies the signal passed through the band pass filter 400 through the low noise amplifier 410. The high-frequency band of the low-noise amplified signal is converted to an intermediate frequency through the down-converter 420, and the GNSS signal processing unit 430 outputs a 1 PPS (Pulse Per Second) signal using the signal converted to the intermediate frequency . The plurality of reference clock generators 202, 204, and 206 generate a plurality of identical reference clocks using the 1 PPS signal.

도 8은 다중 PLL회로부 내에서의 PLL 회로에 의해 출력 클럭의 위상을 고정하는 것과, 복수의 PLL회로에서 각각 출력되는 클럭신호의 위상을 맞추는 과정을 함께 나타낸 것이다.FIG. 8 also shows a process of fixing the phase of the output clock by the PLL circuit in the multiple PLL circuit section and matching the phase of the clock signal output from each of the plurality of PLL circuits.

본 발명에 의한 기준클럭부(200)는 일반적인 기준 클럭을 발생하는 동작뿐만 아니라 GNSS 1PPS 클럭과 제어모듈(240)로부터 전송되는 주파수 차이 즉, 다중 PLL회로부(220)를 구성하는 각 PLL 회로(202, 204, 206)에서 발생되는 클럭 보정값을 기반으로 하여 기준 클럭을 발생한다. 하나의 기준 클럭 발생기로 다중의 PLL회로에 기준 클럭을 제공하면 기준 클럭이 흔들리면 다중의 PLL 회로 전체가 흔들릴 수 있지만 도 2에 도시된 바와 같이 같이 각각의 1:1로 조정될 수 있는 구조(기준 클럭 발생기-PLL 회로)를 가지게 함으로써, 보다 안정하게 복수의 PLL회로 간의 위상차 또는 주파수 차를 보정할 수 있다. The reference clock unit 200 according to the present invention not only generates a general reference clock but also a frequency difference transmitted from the GNSS 1 PPS clock and the control module 240 to each PLL circuit 202 constituting the multiple PLL circuit unit 220 , 204, and 206 based on the clock correction value. If a reference clock is provided to multiple PLL circuits with one reference clock generator, the entire PLL circuit can be shaken when the reference clock is shaken. However, as shown in FIG. 2, Generator-PLL circuit), it is possible to more stably correct the phase difference or the frequency difference between the plurality of PLL circuits.

이를 보다 상세히 설명하기 위해 도 8을 참조하면, VCXO에서 클럭신호를 출력하면(S805), 출력된 출력신호는 피드백 되어 분주기에서 분주되고(S810) 기준클럭과 위상을 비교하여(S815), 위상차를 출력하면 위상차에 해당하는 값은 전하 펌프에 입력되어 전하 펌핑되고 이 값은 다시 루프 필터를 통해 루프 ?터링(S820)된다. 루프 필터링된 신호가 VCXO에 입력되는 PLL루프를 통해(S825), 출력 클럭 주파수가 안정화된다.(S830)8, when a clock signal is output from the VCXO (S805), the output signal is fed back and divided in a frequency divider (S810). The output clock signal is compared with a reference clock (S815) A value corresponding to the phase difference is input to the charge pump, and the charge is pumped, and this value is looped through the loop filter again (S820). The output clock frequency is stabilized through the PLL loop in which the loop-filtered signal is input to the VCXO (S825) (S830)

그리고, 위상비교기에서 위상차를 출력하면 이는 제어모듈의 위상 카운터를 통해 위상차가 카운트되고(S835), 클럭모니터링부를 통해 각 PLL회로의 출력클럭이 모니터링되면(S855), 모니터링 된 출력신호와 카운트된 값을 이용하여 클럭 보정값이 생성된다.(S840) 생성된 클럭보정값은 기준 클럭 생성부로 전달되어 1PPS 클럭을 기반으로 하여 클럭 보정값이 반영된 기준클럭이 생성된다.(S850)When the phase difference is outputted from the phase comparator, the phase difference is counted through the phase counter of the control module (S835). When the output clock of each PLL circuit is monitored through the clock monitoring unit (S855), the monitored output signal and the counted value (S840). The generated clock correction value is transferred to the reference clock generation unit, and a reference clock in which the clock correction value is reflected is generated based on the 1PPS clock (S850).

한편, 각각의 PLL 회로에서 발생되는 주파수 차이가 클 경우 혹은 PLL 회로 내의 VCXO 소자가 불안정하여 계속 발진되고 있다면 주파수 차이를 보정하기 위해 앞에서 지속적인 루프(loop) 형태로 보정 프로세스를 반복적으로 수행해 가며 최적 값(주파수)으로 수렴한다. 이러한 경우 약간의 시간 지연(수 마이크로 sec)이 발생될 수 있는데, 이에 대한 해소 방안으로 제어모듈(240)에서 각각의 PLL 모듈(S860, S865)에서 발생되는 위상차를 카운트하여 기억하고 있다가 특정 PLL 모듈의 보정 값이 다른 PLL 모듈 보다 격차가 클 경우 이전 값과 현재 값 및 다른 PLL 모듈 값을 비교하여 유사 값으로 강제적으로 출력될 수 있도록 한다. 출력되는 신호는 해당되는 기준 클럭 발생기로 전달되고, 기준 클럭발생기는 보정값을 반영하여 기준클럭을 발생한다.On the other hand, if the frequency difference generated in each PLL circuit is large or if the VCXO element in the PLL circuit is unstable and continues oscillating, the correction process is repeatedly performed in the form of a continuous loop in order to correct the frequency difference. (Frequency). In this case, a slight time delay (several microseconds) may be generated. In order to solve this problem, the control module 240 counts and stores the phase difference generated in each of the PLL modules S860 and S865, If the correction value of the module is larger than that of the other PLL modules, the previous value and the current value are compared with other PLL module values so that they can be forcibly outputted as a similar value. The output signal is transmitted to the corresponding reference clock generator, and the reference clock generator generates the reference clock by reflecting the correction value.

본 발명은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터(정보 처리 기능을 갖는 장치를 모두 포함한다)가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 장치의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등이 있다. The present invention can be embodied as a computer readable code on a computer-readable recording medium (including all devices having an information processing function). A computer-readable recording medium includes all kinds of recording apparatuses in which data that can be read by a computer system is stored. Examples of computer-readable recording devices include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage, and the like.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

100 : 위상비교기 110 : 전하(charge) 펌프
120 : 루프 필터 130 : 발진기(VCXO)
140 : 분주기 200 : 기준클럭부
210 : GNSS 수신기 202 : 제1기준클럭 발생기
204 : 제2기준클럭 발생기 206 : 제n기준클럭 발생기
220 : 다중PLL회로부 222 : 제1PLL회로
224 : 제2PLL회로 226 : 제n PLL회로
240 : 제어모듈 300 : 기준클럭부
302 : GNSS 수신안테나 304 : GNSS수신기
306 : 기준클럭 발생기 320 : PLL회로부
322 : 위상비교기 324 : 전하펌프
326 : 루프필터 328 : 발진기(VCXO)
330 : 분주기 332 : 클럭모니터링부
334 : A/D 컨버터 340 : 제어모듈
342 : 위상차 카운터 344 ; 제어부
346 : D/A 컨버터 400 : 대역통과필터
410 : 저잡음 증폭기 430 : GNSS 신호처리부100: phase comparator 110: charge pump
120: Loop filter 130: Oscillator (VCXO)
140: Frequency divider 200: Reference clock section
210: GNSS receiver 202: first reference clock generator
204: second reference clock generator 206: nth reference clock generator
220: multiple PLL circuit section 222: first PLL circuit
224: second PLL circuit 226: nth PLL circuit
240: Control module 300: Reference clock section
302: GNSS receive antenna 304: GNSS receiver
306: reference clock generator 320: PLL circuit part
322: phase comparator 324: charge pump
326: Loop filter 328: Oscillator (VCXO)
330: frequency divider 332: clock monitoring unit
334: A / D converter 340: control module
342: phase difference counter 344; The control unit
346: D / A converter 400: Bandpass filter
410: low noise amplifier 430: GNSS signal processor

Claims (8)

GNSS(Global Navigation Satellite System) 수신기에서 출력되는 1 PPS(Pulse Per Second) 신호를 이용하여 기준 클럭을 발생하는 복수의 기준 클럭 발생기를 구비하는 기준클럭부;
상기 복수의 기준 클럭 발생기에 각각 상응하는 복수의 PLL회로를 구비하며, 상기 기준 클럭 발생기로부터 출력되는 기준 클럭을 이용하여 위상을 고정하는 다중 PLL회로부; 및
상기 복수의 PLL회로에서 출력되는 클럭신호들 간의 위상 차를 제어하는 제어모듈을 포함하고,
상기 복수의 PLL회로 각각은
클럭신호를 출력하는 발진기(VCXO);
상기 발진기에서 출력되는 클럭신호를 분주하는 분주기; 및
상기 기준클럭 발생기로부터 출력되는 기준클럭과 상기 분주기에서 분주된 클럭신호의 위상을 비교하는 위상비교기를 구비하는 것을 특징으로 하는 GNSS 기반의 다중 PLL 모듈 자기제어 장치.A reference clock unit having a plurality of reference clock generators for generating reference clocks using a 1 pulse-per-second (PPS) signal output from a Global Navigation Satellite System (GNSS) receiver;
A plurality of PLL circuits corresponding to each of the plurality of reference clock generators and fixing a phase using a reference clock output from the reference clock generator; And
And a control module for controlling a phase difference between clock signals output from the plurality of PLL circuits,
Each of the plurality of PLL circuits
An oscillator VCXO for outputting a clock signal;
A frequency divider for dividing a clock signal output from the oscillator; And
And a phase comparator for comparing phases of a reference clock output from the reference clock generator and a clock signal divided in the frequency divider. 제1항에 있어서,
상기 복수의 PLL회로 각각의 출력 클럭을 모니터링하는 클럭모니터링부를 더 구비하고,
상기 제어모듈은
상기 복수의 PLL회로 각각의 위상 비교기에서 출력되는 위상차를 카운트하는 위상차 카운터; 및
상기 위상차 카운트에서 출력되는 복수의 PLL회로 각각의 위상차를 내부 메모리에 저장하고 상기 내부 메모리에 저장된 위상차와 상기 클럭모니터링부에 의해 모니터링된 PLL회로 각각의 출력 클럭을 이용하여 각 PLL회로의 클럭 보정 값을 생성하여 상기 복수의 기준 클럭 발생기로 전송하는 제어부를 포함하고,
상기 복수의 기준 클럭 발생기 각각은
상기 제어부에서 생성된 클럭 보정값을 수신하면, 상기 GNSS수신기에서 출력되는1PPS 클럭을 기반으로 하여 상기 클럭 보정값을 적용하여 기준 클럭을 발생하는 것을 특징으로 하는 GNSS 기반의 다중 PLL 모듈 자기제어 장치.The method according to claim 1,
Further comprising a clock monitoring unit for monitoring an output clock of each of the plurality of PLL circuits,
The control module
A phase difference counter for counting a phase difference output from the phase comparator of each of the plurality of PLL circuits; And
A phase difference of each of the plurality of PLL circuits output in the phase difference count is stored in an internal memory and a clock correction value of each PLL circuit using a phase difference stored in the internal memory and an output clock of each of the PLL circuits monitored by the clock monitoring unit And transmitting the generated clock signals to the plurality of reference clock generators,
Each of the plurality of reference clock generators
Wherein the control unit generates the reference clock by applying the clock correction value based on the 1PPS clock output from the GNSS receiver upon receipt of the clock correction value generated by the control unit. 제2항에 있어서, 상기 제어부는
상기 제어부에서 출력되는 각 PLL회로의 클럭 보정값들 중 어느 하나가 다른 PLL의 클럭 보정값보다 소정의 임계값 보다 클 경우, 해당 PLL회로의 직전 클럭 보정값과 현재 클럭보정값 및 다른 PLL회로의 클럭보정값을 비교하여 소정의 클럭 보정값을 강제적으로 상기 해당 PLL회로에 상응하는 기준클럭 발생기로 전달하는 것을 특징으로 하는 GNSS 기반의 다중 PLL 모듈 자기제어 장치.3. The apparatus of claim 2, wherein the control unit
When any one of the clock correction values of the PLL circuits output from the controller is greater than a predetermined value of the clock correction value of the other PLL, the immediately preceding clock correction value and the current clock correction value of the corresponding PLL circuit, And compares a clock correction value to forcibly transmit a predetermined clock correction value to a reference clock generator corresponding to the corresponding PLL circuit. 제1항에 있어서, 상기 GNSS수신기는
항법위성 주파수 대역만 통과시키는 대역통과 필터;
상기 대역통과 필터를 통과한 신호를 저잡음 증폭하는 저잡음 증폭기;
상기 저잡음 증폭된 신호의 고주파 대역을 중간주파수로 변환하는 주파수 다운 컨버터; 및
상기 중간주파수로 변환된 신호를 이용하여 1 PPS(Pulse Per Second)신호를 출력하는 GNSS신호처리부를 포함하는 것을 특징으로 하는 GNSS 기반의 다중 PLL 모듈 자기제어 장치.2. The receiver of claim 1, wherein the GNSS receiver
A bandpass filter for passing only the navigation satellite frequency band;
A low noise amplifier for low-noise amplifying a signal passed through the band-pass filter;
A frequency down converter for converting the high frequency band of the low noise amplified signal to an intermediate frequency; And
And a GNSS signal processing unit for outputting 1 PPS (Pulse Per Second) signal using the signal converted to the intermediate frequency. 복수의 기준 클럭 발생기 및 상기 복수의 기준 클럭 발생기로부터 각각 출력되는 기준 클럭을 이용하여 위상을 고정하는 복수의 PLL회로를 구비하는 시스템에서의 GNSS기반의 다중 PLL회로의 위상 제어 방법에 있어서,
(a) 상기 복수의 기준클럭 발생기가 GNSS수신기에서 출력되는 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생하는 단계;
(b) 제어부가 상기 복수의 PLL회로 각각에 포함된 위상 비교기에서 출력되는 위상차를 카운트하는 단계;
(c) 상기 복수의 PLL회로 각각의 카운트된 위상차를 상기 제어부의 내부 메모리에 저장하고 상기 내부 메모리에 저장된 위상차와 클럭모니터링부에 의해 모니터링된 PLL회로 각각의 출력 클럭을 이용하여 각 PLL회로의 클럭 보정 값을 생성하여 상기 복수의 기준 클럭 발생기로 전송하는 단계; 및
(d) 상기 복수의 기준 클럭 발생기 각각은 상기 제어부에서 생성된 클럭 보정값을 수신하면, 상기 GNSS수신기에서 출력되는1PPS 클럭을 기반으로 하여 상기 클럭 보정값을 적용하여 기준 클럭을 발생하는 단계를 포함하는 것을 특징으로 하는 GNSS기반의 다중 PLL회로의 위상 제어 방법.CLAIMS 1. A phase control method of a GNSS-based multiple PLL circuit in a system including a plurality of reference clock generators and a plurality of PLL circuits for fixing phases using reference clocks output from the plurality of reference clock generators,
(a) the plurality of reference clock generators generating a plurality of identical reference clocks using a PPS signal output from a GNSS receiver;
(b) counting a phase difference output from a phase comparator included in each of the plurality of PLL circuits;
(c) storing the counted phase difference of each of the plurality of PLL circuits in the internal memory of the control unit, and using the phase difference stored in the internal memory and the output clock of each PLL circuit monitored by the clock monitoring unit, Generating a correction value and transmitting the correction value to the plurality of reference clock generators; And
(d) when each of the plurality of reference clock generators receives the clock correction value generated by the controller, generating the reference clock by applying the clock correction value based on the 1PPS clock output from the GNSS receiver And a phase control method of the GNSS-based multiple PLL circuit. 제5항에 있어서, 상기 (a) 단계는
인공위성에서 오는 전파신호를 받아 밴드패스 필터를 통해 항법위성 주파수 대역만 통과시키는 단계;
상기 밴드패스 필터를 통과한 신호를 저잡음 증폭하는 단계;
상기 저잡음 증폭된 신호의 고주파 대역을 중간주파수로 변환하는 단계; 및
상기 중간주파수로 변환된 신호를 이용하여 1 PPS(Pulse Per Second)신호를 출력하는 단계; 및
상기 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생하는 단계를 포함하는 것을 특징으로 하는 GNSS기반의 다중 PLL회로의 위상 제어 방법.6. The method of claim 5, wherein step (a)
Passing only a navigation satellite frequency band through a bandpass filter in response to a radio signal from a satellite;
Amplifying a signal passed through the band-pass filter by low-noise amplification;
Converting the high frequency band of the low noise amplified signal to an intermediate frequency; And
Outputting a 1 PPS (Pulse Per Second) signal using the intermediate frequency signal; And
And generating a plurality of identical reference clocks using the 1 PPS signal. 복수의 기준 클럭 발생기 및 상기 복수의 기준 클럭 발생기로부터 각각 출력되는 기준 클럭을 이용하여 위상을 고정하는 복수의 PLL회로를 구비하는 시스템에서의 GNSS기반의 다중 PLL회로의 위상 제어 방법에 있어서,
(a) 상기 복수의 기준클럭 발생기가 GNSS수신기에서 출력되는 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생하는 단계;
(b) 상기 복수의 PLL회로 각각에 포함된 위상 비교기에서 출력되는 위상차를 카운트하는 단계;
상기 복수의 PLL회로 각각의 카운트된 위상차를 내부 메모리에 저장하고 상기 내부 메모리에 저장된 위상차와 클럭모니터링부에 의해 모니터링된 PLL회로 각각의 출력 클럭을 이용하여 각 PLL회로의 클럭 보정 값을 생성하여 저장하는 단계;
(c) 상기 각 PLL회로의 클럭 보정값들 중 어느 하나가 다른 PLL의 클럭 보정값보다 소정의 임계값 보다 큰지 비교하는 단계;
(d) 상기 비교결과, 상기 각 PLL회로의 클럭 보정값들 중 어느 하나가 소정의 임계값 보다 크면, 해당 PLL회로의 직전 클럭 보정값과 현재 클럭보정값 및 다른 PLL회로의 클럭보정값을 비교하여 상기 소정의 클럭 보정값을 강제적으로 상기 해당 PLL회로에 상응하는 기준클럭 발생기로 전달하는 단계; 및
(e) 상기 복수의 기준 클럭 발생기 각각은 상기 클럭 보정값을 수신하면, 상기 GNSS수신기에서 출력되는1PPS 클럭을 기반으로 하여 상기 클럭 보정값을 적용하여 기준 클럭을 발생하는 단계를 포함하는 것을 특징으로 하는 GNSS기반의 다중 PLL회로의 위상 제어 방법.CLAIMS 1. A phase control method of a GNSS-based multiple PLL circuit in a system including a plurality of reference clock generators and a plurality of PLL circuits for fixing phases using reference clocks output from the plurality of reference clock generators,
(a) the plurality of reference clock generators generating a plurality of identical reference clocks using a PPS signal output from a GNSS receiver;
(b) counting a phase difference output from a phase comparator included in each of the plurality of PLL circuits;
Storing the counted phase difference of each of the plurality of PLL circuits in an internal memory and generating and outputting a clock correction value of each PLL circuit using a phase difference stored in the internal memory and an output clock of each PLL circuit monitored by the clock monitoring unit, ;
(c) comparing which one of the clock correction values of each of the PLL circuits is greater than a predetermined threshold value of a clock correction value of another PLL;
(d) if any one of the clock correction values of the PLL circuits is greater than a predetermined threshold value as a result of the comparison, the immediately preceding clock correction value of the corresponding PLL circuit is compared with the current clock correction value and the clock correction value of another PLL circuit And forcibly transmitting the predetermined clock correction value to a reference clock generator corresponding to the corresponding PLL circuit; And
(e) when each of the plurality of reference clock generators receives the clock correction value, generating a reference clock by applying the clock correction value based on the 1PPS clock outputted from the GNSS receiver, A phase control method for multiple GNSS - based PLL circuits. 제7항에 있어서, 상기 (a) 단계는
인공위성에서 오는 전파신호를 받아 밴드패스 필터를 통해 항법위성 주파수 대역만 통과시키는 단계;
상기 밴드패스 필터를 통과한 신호를 저잡음 증폭하는 단계;
상기 저잡음 증폭된 신호의 고주파 대역을 중간주파수로 변환하는 단계; 및
상기 중간주파수로 변환된 신호를 이용하여 1 PPS(Pulse Per Second)신호를 출력하는 단계; 및
상기 1 PPS 신호를 이용하여 복수의 동일한 기준 클럭을 발생하는 단계를 포함하는 것을 특징으로 하는 GNSS기반의 다중 PLL회로의 위상 제어 방법.8. The method of claim 7, wherein step (a)
Passing only a navigation satellite frequency band through a bandpass filter in response to a radio signal from a satellite;
Amplifying a signal passed through the band-pass filter by low-noise amplification;
Converting the high frequency band of the low noise amplified signal to an intermediate frequency; And
Outputting a 1 PPS (Pulse Per Second) signal using the intermediate frequency signal; And
And generating a plurality of identical reference clocks using the 1 PPS signal.
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