KR20140120993A - 3-Dimensional Memory of using Multi-layered Phase Change Material - Google Patents

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Abstract

Disclosed is a 3D memory structure using a phase change material. An interlayer insulating film alternately laminated on a substrate and a hole penetrating a side electrode layer are formed, and a recessed area of the side electrode layer is embedded in a first heater layer. A first phase change layer, a second heater layer, a second phase change layer, and a central electrode layer are embedded in the hole. The first phase change layer is embedded in the recessed area of the side electrode layer and the heater layer, and the second phase change layer and the central electrode layer are embedded in its side. The first phase change layer has a lower crystallization temperature than the second phase change layer. Thus, the first phase change layer forms a high resistance or a low resistance state in accordance to an amorphous or crystalline phase change of the first phase change layer, and functions as a switching element to perform reading operation or writing operation for a resistance state in accordance to a property change of the matter of the second phase change layer.

Description

다층 상변화 물질을 이용하는 3차원 메모리{3-Dimensional Memory of using Multi-layered Phase Change Material}[0001] The present invention relates to a three-dimensional memory using a multi-layer phase change material,

본 발명은 3차원 메모리에 관한 것으로, 더욱 상세하게는 상변화 물질을 이용하여 단위 셀의 선택기능이 향상된 3차원 메모리에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a three-dimensional memory, and more particularly, to a three-dimensional memory having a function of selecting a unit cell using a phase change material.

메모리에 대한 저장용량 증가의 요구로 인해 2차원 평면 상에 형성되는 셀 구조는 일정한 한계를 노출하고 있다. 또한, 반도체 제조공정의 발달로 인해 디자인 룰이 축소되어 트랜지스터 사이즈를 감소하더라도, 축소된 트랜지스터로 인한 단채널 효과 등으로 인해 정상적인 동작을 기대하기가 곤란하다. 따라서, 2차원 평면구조의 셀 구조 이외에 다양한 구조에 대한 연구가 활발하게 진행되는 바, 대표적인 구조가 3차원 구조에 관한 것이다.Due to the demand for increased storage capacity for memory, the cell structure formed on a two-dimensional plane exposes a certain limit. Also, even if the design rule is reduced due to the development of the semiconductor manufacturing process and the transistor size is reduced, it is difficult to expect normal operation due to the short channel effect due to the reduced transistor. Accordingly, various structures other than the cell structure of the two-dimensional planar structure are actively studied, and a representative structure relates to the three-dimensional structure.

특히, 낸드 타입의 플래시 메모리의 경우, 데이터의 저장이 ONO층에서 수행되고, 스트링 구조를 형성하고 있으므로 메모리 셀을 수직형 타입으로 구현하기 용이하다. 이러한 구조는 BiCS(Bit Cost Scalabel) 구조가 대표적이다.In particular, in the case of the NAND type flash memory, since the data is stored in the ONO layer and forms the string structure, it is easy to implement the memory cell in the vertical type. Such a structure is represented by a BiCS (Bit Cost Scalabel) structure.

도 1은 종래 기술에 따른 BiCS 구조를 도시한 단면도이다.1 is a cross-sectional view showing a BiCS structure according to the prior art.

도 1을 참조하면, 기판(10) 상에 형성된 층간 절연막(20)을 사이에 두고, 제어 게이트들(30)이 순차적으로 형성된다. 또한, 제어게이트들(30) 및 층간 절연막들(20)을 관통하는 영역은 전하저장층(40) 및 채널층(50)으로 구성된다. 전하저장층(40)은 ONO 구조를 가진다. 즉, 다결정 실리콘 재질의 채널층(50)에 인접한 영역에는 터널링 절연막(41), 전하 트랩층(42) 및 블로킹 절연막(43)이 형성된다. 전하 트랩층(42)은 질화물로 구성됨이 통상적이다.Referring to FIG. 1, control gates 30 are sequentially formed with an interlayer insulating film 20 formed on a substrate 10 therebetween. In addition, an area penetrating the control gates 30 and the interlayer insulating films 20 is composed of the charge storage layer 40 and the channel layer 50. The charge storage layer 40 has an ONO structure. That is, a tunneling insulating film 41, a charge trap layer 42, and a blocking insulating film 43 are formed in a region adjacent to the channel layer 50 made of polycrystalline silicon. The charge trap layer 42 is typically composed of nitride.

또한, 낸드 플래시 메모리의 스트링 구조의 상부와 하부에는 각각의 선택 트랜지스터들(60, 70)이 구비된다. 상부 선택 트랜지스터(60)와 하부 선택 트랜지스터(70)는 도전성 재질의 제어 게이트(30), 산화막(45) 및 채널층(50)으로 구성된다. 특히, 산화막(45)의 형성은 스트링 구조의 전하저장층(40)과는 별도의 공정을 통해 형성된다.In addition, the selection transistors 60 and 70 are provided on the upper and lower sides of the string structure of the NAND flash memory. The upper select transistor 60 and the lower select transistor 70 are constituted by a control gate 30 of an electrically conductive material, an oxide film 45 and a channel layer 50. In particular, the formation of the oxide film 45 is formed through a separate process from the charge storage layer 40 of the string structure.

상술한 도 1의 3차원 플래시 메모리의 구조는 전하 트랩층(42)을 질화물로 구성한다는 점에서 신뢰성의 문제를 노출한다. 또한, 상부 선택 트랜지스터(60) 및 하부 선택 트랜지스터(70)의 형성공정은 데이터의 저장이 수행되는 셀 트랜지스터의 제조공정과는 별도로 진행되는 문제점이 있다.The above-described structure of the three-dimensional flash memory of FIG. 1 exposes the reliability problem in that the charge trap layer 42 is composed of nitride. In addition, the process of forming the upper select transistor 60 and the lower select transistor 70 is different from the process of manufacturing the cell transistor in which data is stored.

특히, 스트링의 선택을 위해서는 상부 선택 트랜지스터(60)와 하부 선택 트랜지스터(70)를 턴온시키는 과정이 필요하며 턴온에 필요한 별도의 전압이 인가되어야 한다. 따라서, 별도의 공정을 통해 선택 트랜시스터들의 산화막을 형성하는 경우, 공정순서가 복잡해짐으로 인해 제조원가의 상승을 유발한다. 또한, 다수의 공정의 추가로 인해 메모리의 제조공정에서의 수율의 저하가 우려된다.In particular, in order to select the string, a process of turning on the upper select transistor 60 and the lower select transistor 70 is required, and a separate voltage required for turning on the transistor must be applied. Therefore, when the oxide film of the selective transducers is formed through a separate process, the process order is complicated, which causes an increase in manufacturing cost. Further, due to the addition of a plurality of processes, there is concern that the yield in the manufacturing process of the memory is lowered.

이를 개선하기 위해 하나의 스트링 내에 셀 트랜지스터의 수를 감소시키는 경우, BiCB 구조가 가지는 집적도의 향상의 효과를 누리기 곤란해진다.If the number of cell transistors is reduced in one string to improve this, it becomes difficult to enjoy the effect of improving the integration degree of the BiCB structure.

본 발명이 이루고자 하는 기술적 과제는 상변화 물질을 이용하여 하나의 스트링 구조 내에서 단위 셀의 선택이 용이하며 집적도를 향상시킬 수 있는 3차원 메모리를 구현하는데 있다.SUMMARY OF THE INVENTION The present invention is directed to a three-dimensional memory capable of easily selecting a unit cell in a single string structure and improving the degree of integration using a phase change material.

상술한 과제를 달성하기 위한 본 발명은, 기판 상에 층간 절연막과 함께 번갈아가며 형성된 측면 전극층; 상기 층간 절연막과 상기 측면 전극층을 관통하는 홀에 형성되고, 소자 선택을 위한 스위칭 동작 및 저항 상태의 변화에 따른 데이터의 저장 동작을 수행하기 위한 상변화층; 및 상기 상변화층 상에 형성되고, 상기 홀을 매립하는 중앙 전극층을 포함하는 상변화 물질을 이용하는 3차원 메모리를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a side-surface electrode layer formed on a substrate alternately with an interlayer insulating film; A phase change layer formed in the hole passing through the interlayer insulating film and the side electrode layer and performing a switching operation for device selection and a data storing operation according to a change in resistance state; And a three-dimensional memory using a phase change material formed on the phase change layer and including a center electrode layer filling the hole.

본 발명의 상기 과제는, 기판 상에 층간 절연막과 함께 번갈아가며 형성된 측면 전극층; 상기 층간 절연막과 상기 측면 전극층을 관통하는 홀에 형성되고, 소자 선택을 위한 스위칭 동작 및 저항 상태의 변화에 따른 데이터의 저장 동작을 수행하기 위한 상변화층; 및 상기 상변화층 상에 형성되고, 상기 홀을 매립하는 중앙 전극층을 포함하고, 상기 측면 전극층은 동일 층간 절연막 상에서 상호간에 분리된 상태로 제공되는 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리의 제공을 통해서도 달성된다.The above object of the present invention can be achieved by a semiconductor device comprising: a side-surface electrode layer formed alternately with an interlayer insulating film on a substrate; A phase change layer formed in the hole passing through the interlayer insulating film and the side electrode layer and performing a switching operation for device selection and a data storing operation according to a change in resistance state; And a center electrode layer formed on the phase change layer and embedding the hole, wherein the side electrode layers are provided on the same interlayer insulating film in a mutually separated state. .

상술한 본 발명에 따르면, 기판 상에 형성된 하나의 수직 구조 내에 다수개의 메모리가 형성된다. 또한, 제1 상변화층 및 제2 상변화층의 전기적 직렬 연결을 통해 제1 상변화층을 선택소자로 활용하고 제2 상변화층은 정보 저장 소자로 활용한다. 특히, 플래시 메모리의 3차원 구조에서 나타나는 스트링 선택 트랜지스터는 요구되지 않는다.According to the present invention described above, a plurality of memories are formed in one vertical structure formed on a substrate. Also, the first phase-change layer is used as a selection element and the second phase-change layer is used as an information storage element through electrical series connection of the first phase-change layer and the second phase-change layer. In particular, string selection transistors appearing in the three-dimensional structure of the flash memory are not required.

또한, 본 발명에서는 동일층 상에 상호 분리되고 독립적으로 형성된 측면 전극층으로 인해 동일층 상에서 다수의 비트를 저장할 수 있다. 따라서, 하나의 수직 구조 내에서 다수의 정보를 저장할 수 있는 잇점이 있다.Also, in the present invention, a plurality of bits can be stored on the same layer due to the side electrode layers formed on the same layer and separated from each other. Therefore, there is an advantage that a plurality of information can be stored in one vertical structure.

도 1은 종래 기술에 따른 BiCS 구조를 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 상변화 물질을 이용하는 3차원 메모리를 도시한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 상변화 물질을 이용하는 3차원 메모리를 도시한 다른 단면도이다.
도 4는 본 발명의 제1 실시예에 따라 상기 도 2 및 도 3의 3차원 메모리의 동작을 설명하기 위한 등가회로도이다.
도 5 내지 도 9는 본 발명의 제1 실시예에 따라 상기 도 2의 3차원 메모리의 제조방법을 도시한 단면도들이다.
도 10 내지 도 12는 본 발명의 제1 실시예에 따라 상기 도 3의 3차원 메모리의 제조방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 제1 실시예에 따라 형성된 상변화 메모리의 단위 소자의 전기적 특성을 도시한 그래프이다.
도 14는 본 발명의 제2 실시예에 따른 3차원 상변화 메모리를 도시한 상부 평면 투시도이다.
도 15 내지 도 17은 본 발명의 제2 실시예에 따라 상기 도 14의 3차원 상변화 메모리의 제조방법을 설명하기 위한 상부 평면 투시도들이다.1 is a cross-sectional view showing a BiCS structure according to the prior art.
2 is a cross-sectional view illustrating a three-dimensional memory using a phase change material according to a first embodiment of the present invention.
3 is another cross-sectional view illustrating a three-dimensional memory using a phase change material according to a first embodiment of the present invention.
4 is an equivalent circuit diagram for explaining the operation of the three-dimensional memory of FIGS. 2 and 3 according to the first embodiment of the present invention.
FIGS. 5 to 9 are cross-sectional views illustrating a method of manufacturing the three-dimensional memory of FIG. 2 according to the first embodiment of the present invention.
FIGS. 10 to 12 are cross-sectional views illustrating a method of manufacturing the three-dimensional memory of FIG. 3 according to the first embodiment of the present invention.
13 is a graph showing electrical characteristics of a unit element of a phase change memory formed according to the first embodiment of the present invention.
14 is a top plan perspective view showing a three-dimensional phase change memory according to a second embodiment of the present invention.
FIGS. 15 to 17 are top plan perspective views for explaining a method of manufacturing the three-dimensional phase-change memory of FIG. 14 according to the second embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1 실시예First Embodiment

도 2는 본 발명의 제1 실시예에 따른 상변화 물질을 이용하는 3차원 메모리를 도시한 단면도이다.2 is a cross-sectional view illustrating a three-dimensional memory using a phase change material according to a first embodiment of the present invention.

도 2를 참조하면, 3차원 메모리는 측면 전극층(110), 상변화층(120) 및 중앙 전극층(130)을 가진다.Referring to FIG. 2, the three-dimensional memory has a side-surface electrode layer 110, a phase-change layer 120, and a center electrode layer 130.

기판(100) 상에 층간 절연막들(112) 및 측면 전극층들(110)이 순차적으로 형성되며, 상호 번갈아가며 형성된다. 상기 층간 절연막들(112) 및 측면 전극들(110)이 순차적으로 형성되기 위해서는 인시츄로 형성할 수 있는 스터터링이나 화학적 기상 증착법이 사용될 수 있다.Interlayer insulating films 112 and side electrode layers 110 are sequentially formed on the substrate 100 and are alternately formed. In order to sequentially form the interlayer insulating layers 112 and the side electrodes 110, stuttering or chemical vapor deposition, which can be formed in situ, can be used.

상기 기판(100)은 실리콘 등의 반도체 재질로 한정되지 않는다. 즉, 이후에 층간 절연막(112) 및 측면 전극층(110)의 형성시의 온도에도 물성적 특성을 유지할 수 있는 반도체 또는 부도체라면 어느것이나 사용 가능하다 할 것이다.The substrate 100 is not limited to a semiconductor material such as silicon. That is, any semiconductor or non-conductive material that can maintain the physical properties at the temperature at the time of forming the interlayer insulating film 112 and the side-surface electrode layer 110 thereafter may be used.

또한, 층간 절연막들(112)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능할 것이다. 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 층간 절연막으로 사용될 수 있다.In addition, the interlayer insulating films 112 may be any material that is electrically non-conductive. For example, silicon nitride (SiN), silicon oxide nitride (SiON), silicon oxide (SiO2), or metal oxide may be used as an interlayer insulating film.

또한, 상기 측면 전극층(110)은 도전성 물질로 형성되며, 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있다. 또한, 측면 전극층(110)은 층간 절연막(112)에 비해 말단부가 내부로 함몰된 형상으로 제공될 수 있다. 따라서, 상변화층(120)에 접하는 측면 전극층(110)의 부위는 층간 절연막(112)에 비해 리세스된 형상으로 제공된다.The side electrode layer 110 may be formed of a conductive material and may be polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof. In addition, the side-surface electrode layer 110 may be provided in a shape in which the terminal portion is embedded inwardly as compared with the interlayer insulating film 112. Therefore, the portion of the side-surface electrode layer 110 that is in contact with the phase-change layer 120 is provided in a recessed shape compared to the interlayer insulating film 112.

상변화층(120)은 제1 히터층(121), 제1 상변화층(122), 제2 히터층(123), 제2 상변화층(124) 및 제3 히터층(125)으로 구성된다.The phase change layer 120 includes a first heater layer 121, a first phase change layer 122, a second heater layer 123, a second phase change layer 124, and a third heater layer 125 do.

제1 히터층(121)은 측면 전극층(110)의 함몰된 부위에 매립된다. 상기 제1 히터층(121)은 특정의 저항값을 가지고, 측면 전극층(110)으로부터 공급되는 전류에 상응하여 열을 발생하고, 제1 상변화층(122)의 상변화를 유도한다. 따라서, 상기 제1 히터층(121)은 기존의 상변화 메모리에서 사용되는 통상의 히팅 물질이 사용될 수 있으며, TiN이 대표적으로 사용될 수 있다.The first heater layer 121 is embedded in the depressed portion of the side surface electrode layer 110. The first heater layer 121 has a specific resistance value and generates heat corresponding to the current supplied from the side electrode layer 110 to induce a phase change of the first phase change layer 122. Therefore, the first heater layer 121 may be a conventional heating material used in a conventional phase-change memory, and TiN may be typically used.

제1 히터층(121)에는 제1 상변화층(122)이 접하여 형성된다. 상기 제1 상변화층(122)은 층간 절연막(112) 및 제1 히터층(121)의 외면에 걸쳐 연속된 형상으로 형성된다. 따라서, 형성되는 각각의 단위 셀들에 대해 분리된 형상으로 제공되지 않고, 스트링 구조 전면에 걸쳐 일체화된 양상으로 제공된다.The first phase change layer 122 is formed in contact with the first heater layer 121. The first phase change layer 122 is formed in a continuous shape over the outer surfaces of the interlayer insulating layer 112 and the first heater layer 121. Therefore, it is not provided in a separate shape for each unit cell to be formed, but is provided in an integrated state over the entire structure of the string.

상기 제1 상변화층(122)은 제1 결정화 온도를 가진다. 상기 제1 상변화층(122)은 GST(Ge-Sb-Te) 또는 SbTe 임이 바람직하다.The first phase change layer 122 has a first crystallization temperature. The first phase-change layer 122 is preferably GST (Ge-Sb-Te) or SbTe.

또한, 제1 상변화층(122) 상에는 제2 히터층(123)이 구비된다. 상기 제2 히터층(123)은 제1 상변화층(122) 및 제2 상변화층(124)에 주울열을 인가할 수 있는 물질이라면 어느 것이나 TiN이 사용될 수 있다.A second heater layer 123 is provided on the first phase change layer 122. The second heater layer 123 may be TiN, as long as it can apply joule heat to the first phase change layer 122 and the second phase change layer 124.

제2 히터층(123) 상에는 제2 상변화층(124)이 구비된다. 상기 제2 상변화층(124)은 제1 결정화 온도보다 높은 제2 결정화 온도를 가진다. 따라서, 제1 상변화층(122)보다 높은 결정화 온도를 가지는 GCT(Ge-Cu-Te) 물질로 구성될 수 있다.A second phase change layer 124 is provided on the second heater layer 123. The second phase change layer 124 has a second crystallization temperature higher than the first crystallization temperature. Accordingly, the first phase change layer 122 may be made of a GCT (Ge-Cu-Te) material having a crystallization temperature higher than that of the first phase change layer 122.

계속에서 제2 상변화층(124) 상에는 제3 히터층(125)이 구비된다. 상기 제3 히터층(125)은 선택적으로 사용될 수 있다. 제3 히터층(125)은 제2 상변화층(124)에 대한 가열, 용융 및 결정화를 수행할 수 있도록 발열 동작을 수행할 수 있는 물질이라면 어느 것이나 사용가능하다 할 것이다. 따라서, 상기 제3 히터층(125)은 TiN을 포함할 수 있다.Subsequently, a third heater layer 125 is provided on the second phase change layer 124. The third heater layer 125 may be selectively used. The third heater layer 125 may be any material capable of performing a heating operation to perform heating, melting, and crystallization of the second phase change layer 124. Accordingly, the third heater layer 125 may include TiN.

제3 히터층(125) 상에는 중앙 전극층(130)이 구비된다. 상기 중앙 전극층(130)은 도전성 재질의 물질이라면 어느 것이나 가능할 것이나, 비교적 높은 융점을 가지는 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등이 바람직하다.A center electrode layer 130 is provided on the third heater layer 125. The center electrode layer 130 may be made of a conductive material, but polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta) or an alloy thereof having a relatively high melting point is preferable.

상기 도 1의 상변화 메모리에서 제1 상변화층(122)은 스위칭 소자로 사용되고, 제2 상변화층(124)에서는 정보의 저장동작이 수행된다. 즉, 제1 상변화층(122)은 제2 상변화층(124)에 비해 낮은 융점과 결정화 온도를 가진다. 따라서, 측면 전극층(110)과 중앙 전극층(130) 사이의 상변화층에 대한 전류 펄스의 인가에 따라 제1 히터층(121) 및 제2 히터층(123)에 주울열을 발생시킨다. 주울열의 발생에 의해 제1 결정화 온도를 가지는 제1 상변화층(122)은 비정질 상태에서 결정화된다. 이를 통해 제1 상변화층(122)의 셋 동작을 유발할 수 있다. 이는 제1 상변화층(122)을 고저항 상태에서 저저항 상태로 변화시킴을 의미하며, 제1 상변화층(122)을 스위치 또는 가변저항의 등가모델로 해석할 수 있음을 의미한다.In the phase-change memory of FIG. 1, the first phase-change layer 122 is used as a switching element and the information storage operation is performed in the second phase-change layer 124. That is, the first phase change layer 122 has a lower melting point and a lower crystallization temperature than the second phase change layer 124. Joule heat is generated in the first heater layer 121 and the second heater layer 123 according to the application of the current pulse to the phase change layer between the side electrode layer 110 and the center electrode layer 130. The first phase change layer 122 having the first crystallization temperature is crystallized in the amorphous state by the generation of joule heat. Thereby causing set operation of the first phase change layer 122. This means that the first phase-change layer 122 is changed from a high-resistance state to a low-resistance state, which means that the first phase-change layer 122 can be interpreted as an equivalent model of a switch or a variable resistance.

즉, 제2 상변화층(124)에 대한 쓰기 동작이 완료된 상태를 가정하는 경우, 제1 상변화층(122)은 비정질 상태로 고저항 상태에 있는 것으로 가정한다. 또한, 측면 전극층(110)은 층간 절연막(112)에 의해 각각이 물리적으로 구분된 상태이며, 제1 히터층(121)도 상호간에 분리된 상태이다. 따라서, 측면 전극층(110) 및 제1 히터층(121)을 통해 셀 스트링 구조에서 각각의 셀을 선택할 수 있는 구조가 준비된다. 제1 상변화층(122)은 제2 상변화층(124)에 대해 낮은 결정화 온도를 가지므로 제1 상변화층(122)의 결정화가 수행되더라도, 제2 상변화층(124)에서의 상변태(phase tranformation)은 발생되지 않는다. 따라서, 하나의 스트링 내에서 특정의 셀을 선택하고자 하는 경우, 해당하는 측면 전극층(110)과 제1 히터층(121)에 전류 펄스를 인가하고, 선택된 제1 히터층(121)과 연결된 제1 상변화층(122)의 결정화를 유도하여 저저항 상태를 선택적으로 형성할 수 있다. 이를 통해 제1 상변화층(122)을 셀 선택용 스위치로 활용할 수 있으며, 제2 상변화층(124)에 저장된 정보에 대한 읽기 동작이 수행된다.That is, when it is assumed that the write operation to the second phase change layer 124 is completed, it is assumed that the first phase change layer 122 is in the high resistance state in the amorphous state. In addition, the side electrode layers 110 are physically separated from each other by the interlayer insulating layer 112, and the first heater layers 121 are also separated from each other. Therefore, a structure capable of selecting each cell in the cell string structure through the side surface electrode layer 110 and the first heater layer 121 is prepared. Since the first phase change layer 122 has a low crystallization temperature with respect to the second phase change layer 124, even if the crystallization of the first phase change layer 122 is performed, no phase transition occurs. Therefore, when a specific cell is to be selected in one string, a current pulse is applied to the corresponding side electrode layer 110 and the first heater layer 121, and a current pulse is applied to the first heater layer 121, It is possible to induce crystallization of the phase change layer 122 to selectively form a low resistance state. Accordingly, the first phase change layer 122 can be used as a cell selection switch, and a read operation for information stored in the second phase change layer 124 is performed.

또한, 쓰기 동작은 제2 상변화층(124)에 대한 비정질화 또는 결정화를 통해 수행한다. 제2 상변화층(124)은 제1 상변화층(122)에 비해 높은 결정화 온도와 높은 용융 온도를 가진다.In addition, the writing operation is performed through amorphization or crystallization of the second phase change layer 124. The second phase change layer 124 has a higher crystallization temperature and a higher melting temperature than the first phase change layer 122.

따라서, 선택하고자 하는 셀에 상응하는 측면 전극층(110)과 중앙 전극층(130) 사이에 전류 펄스를 인가하여 제2 상변화층(124)에 주울열을 인가할 수 있다. 특히, 제3 히터층(125)의 구비가 생략되는 경우, 제2 히터층(123)에서 발생되는 주울열을 이용하여 제2 상변화층(124)에 주울열을 인가할 수 있다. 즉, 제2 히터층(123)에 의해 발생되는 주울열을 통해 제1 상변화층(122)은 용융점 이상의 온도로 진입한다. 또한, 제2 히터층(123) 또는 제3 히터층(125)을 통해 인가되는 주울열은 제2 상변화층(124)을 비정질 상태의 형성에 적합한 용융상태 또는 결정화 온도의 상태로 진입시킨다. 이를 통해 제2 상변화층(124)에 대한 쓰기 동작이 가능해진다.Therefore, joule heat may be applied to the second phase change layer 124 by applying a current pulse between the side electrode layer 110 and the center electrode layer 130 corresponding to the cell to be selected. In particular, when the third heater layer 125 is omitted, joule heat can be applied to the second phase change layer 124 using the joule heat generated from the second heater layer 123. That is, the first phase-change layer 122 enters the temperature of the melting point or higher through the joule heat generated by the second heater layer 123. The joule heat applied through the second heater layer 123 or the third heater layer 125 allows the second phase change layer 124 to enter the melt state or the crystallization temperature state suitable for forming the amorphous state. Thus, the write operation to the second phase change layer 124 becomes possible.

또한, 제2 상변화층(124)에 대한 쓰기 동작시, 제1 상변화층(122)의 일부 영역에서 용융이 발생되더라도 제2 히터층(123)에 의해 제1 상변화층(122)과 물질이 교환 또는 혼입은 방지된다.Even if melting occurs in a partial region of the first phase change layer 122 during the write operation of the second phase change layer 124, the second phase change layer 122 and the second phase change layer The exchange or incorporation of the substance is prevented.

도 3은 본 발명의 제1 실시예에 따른 상변화 물질을 이용하는 3차원 메모리를 도시한 다른 단면도이다.3 is another cross-sectional view illustrating a three-dimensional memory using a phase change material according to a first embodiment of the present invention.

도 3을 참조하면, 3차원 메모리는 측면 전극층(110), 상변화층(140) 및 중앙 전극층(130)을 가진다.Referring to FIG. 3, the three-dimensional memory has a side electrode layer 110, a phase change layer 140, and a center electrode layer 130.

기판(100) 상에 층간 절연막들(112) 및 측면 전극층들(110)이 순차적으로 형성되며, 상호 번갈아가며 형성된다. 상기 층간 절연막들(112) 및 측면 전극층들(110)이 순차적으로 형성되기 위해서는 인시츄로 형성할 수 있는 스터터링이나 화학적 기상 증착법이 사용될 수 있다. Interlayer insulating films 112 and side electrode layers 110 are sequentially formed on the substrate 100 and are alternately formed. In order to sequentially form the interlayer insulating layers 112 and the side-surface electrode layers 110, stuttering or chemical vapor deposition, which can be formed in situ, may be used.

또한, 층간 절연막들(112)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능할 것이다. 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 층간 절연막으로 사용될 수 있다.In addition, the interlayer insulating films 112 may be any material that is electrically non-conductive. For example, silicon nitride (SiN), silicon oxide nitride (SiON), silicon oxide (SiO2), or metal oxide may be used as an interlayer insulating film.

또한, 상기 측면 전극층(110)은 도전성 물질로 형성되며, 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있다. 또한, 측면 전극층(110)은 층간 절연막(112)에 비해 말단부가 내부로 함몰된 형상으로 제공될 수 있다. 따라서, 상변화층(140)에 접하는 측면 전극층(110)의 부위는 층간 절연막(112)에 비해 리세스된 형상으로 제공된다.The side electrode layer 110 may be formed of a conductive material and may be polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof. In addition, the side-surface electrode layer 110 may be provided in a shape in which the terminal portion is embedded inwardly as compared with the interlayer insulating film 112. Therefore, the portion of the side-surface electrode layer 110 that is in contact with the phase-change layer 140 is provided in a recessed shape compared to the interlayer insulating film 112.

상변화층(140)은 제1 상변화층(141), 히터층(142) 및 제2 상변화층(143)으로 구성된다.The phase change layer 140 is composed of a first phase change layer 141, a heater layer 142, and a second phase change layer 143.

제1 상변화층(141)은 측면 전극층(110)의 함몰된 부위에 매립된다. 상기 제1 상변화층(141)은 제1 결정화 온도를 가진다. 상기 제1 상변화층(141)은 GST(Ge-Sb-Te) 또는 SbTe 임이 바람직하다.The first phase change layer 141 is embedded in the depressed portion of the side surface electrode layer 110. The first phase change layer 141 has a first crystallization temperature. The first phase change layer 141 is preferably GST (Ge-Sb-Te) or SbTe.

상기 제1 상변화층(141)에는 히터층(142)이 접하여 형성된다. 상기 히터층(142)은 층간 절연막(112) 및 제1 상변화층(141)의 외면에 걸쳐 연속된 형상으로 형성된다. 따라서, 형성되는 각각의 단위 셀들에 대해 분리된 형상으로 제공되지 않고, 스트링 구조 전면에 걸쳐 일체화된 양상으로 제공된다.A heater layer 142 is formed in contact with the first phase-change layer 141. The heater layer 142 is formed in a continuous shape over the outer surfaces of the interlayer insulating layer 112 and the first phase change layer 141. Therefore, it is not provided in a separate shape for each unit cell to be formed, but is provided in an integrated state over the entire structure of the string.

상기 히터층(142)은 특정의 저항값을 가지고, 측면 전극층(110)으로부터 공급되는 전류에 상응하여 열을 발생하고, 제1 상변화층(141) 및 제2 상변화층(143)의 상변화를 유도한다. 따라서, 상기 히터층(142)은 기존의 상변화 메모리에서 사용되는 통상의 히팅 물질이 사용될 수 있으며, TiN이 대표적으로 사용될 수 있다.The heater layer 142 has a specific resistance value and generates heat corresponding to the current supplied from the side electrode layer 110 and forms a phase difference between the phase of the first phase change layer 141 and the phase of the second phase change layer 143 Induce change. Therefore, the heater layer 142 may be a conventional heating material used in a conventional phase-change memory, and TiN may be typically used.

히터층(142) 상에는 제2 상변화층(143)이 구비된다. 상기 제2 상변화층(143)은 제1 결정화 온도보다 높은 제2 결정화 온도를 가진다. 따라서, 제1 상변화층(141)보다 높은 결정화 온도를 가지는 GCT(Ge-Cu-Te) 물질로 구성될 수 있다.A second phase change layer (143) is provided on the heater layer (142). The second phase change layer (143) has a second crystallization temperature higher than the first crystallization temperature. Therefore, the first phase change layer 141 may be made of a GCT (Ge-Cu-Te) material having a crystallization temperature higher than that of the first phase change layer 141.

제2 상변화층(143) 상에는 중앙 전극층(130)이 구비된다. 상기 중앙 전극층(130)은 도전성 재질의 물질이라면 어느 것이나 가능할 것이나, 비교적 높은 융점을 가지는 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등이 바람직하다.A center electrode layer 130 is provided on the second phase change layer 143. The center electrode layer 130 may be made of a conductive material, but polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta) or an alloy thereof having a relatively high melting point is preferable.

또한, 상기 도 2에서 실시의 형태에 따라 제2 상변화층(143)과 중앙 전극층(130) 사이에 별도의 보조 히터층(미도시)이 구비될 수 있다. 상기 보조 히터층은 제2 상변화층(143)의 쓰기 동작을 위해 사용되며, TiN 등의 히팅 물질로 구성될 수 있다.2, an auxiliary heater layer (not shown) may be provided between the second phase-change layer 143 and the center electrode layer 130 according to an embodiment of the present invention. The auxiliary heater layer is used for a write operation of the second phase change layer 143 and may be formed of a heating material such as TiN.

상기 도 3에서 제1 상변화층(141)은 저항상태의 변화를 통해 제2 상변화층(143)을 선택하는 소자로 사용된다. 제1 상변화층(141)은 제2 상변화층(143)에 비해 낮은 결정화 온도와 융점을 가진다. 따라서, 히터층(142)을 통해 제1 상변화층(141)에 대한 셋 동작, 리셋 동작 시에도 제2 상변화층(143)의 상태변화는 발생되지 않는다. 또한, 제1 상변화층(141)은 측면 전극층(110)의 리세스된 영역에 매립된 형상으로 제공된다. 따라서, 각각의 셀에 대해 제1 상변화층(141)은 독립적으로 제공된다. 이는 인접한 상변화층과는 독립적으로 셋 동작 및 리셋 동작이 수행됨을 의미한다. 이를 통해 제2 상변화층(143)을 독립적으로 선택할 수 있다.3, the first phase change layer 141 is used as an element for selecting the second phase change layer 143 through a change in the resistance state. The first phase change layer 141 has a lower crystallization temperature and a lower melting point than the second phase change layer 143. Therefore, the state change of the second phase-change layer 143 does not occur during the set operation and the reset operation for the first phase-change layer 141 through the heater layer 142. In addition, the first phase change layer 141 is provided in a buried shape in the recessed region of the side electrode layer 110. [ Therefore, the first phase change layer 141 is provided independently for each cell. This means that the set operation and the reset operation are performed independently of the adjacent phase change layer. The second phase change layer 143 can be independently selected.

도 4는 본 발명의 제1 실시예에 따라 상기 도 2 및 도 3의 3차원 메모리의 동작을 설명하기 위한 등가회로도이다.4 is an equivalent circuit diagram for explaining the operation of the three-dimensional memory of FIGS. 2 and 3 according to the first embodiment of the present invention.

도 4를 참조하면, 3차원 메모리는 다수의 저항들 R1, R2, R3 과 스위치들 SW1, SW2, SW3으로 모델링된다.Referring to FIG. 4, the three-dimensional memory is modeled with a plurality of resistors R1, R2, R3 and switches SW1, SW2, SW3.

각각의 저항 R1 내지 R3은 상기 도 2 또는 도 3의 제2 상변화층의 저항을 나타낸다. 또한, 각각의 저항 R1 내지 R3에 연결된 스위치들 SW1 내지 SW3은 제1 상변화층의 저항 상태를 나타낸다. 즉, 제1 상변화층이 결정질 상인 셋 상태인 경우, 저저항 상태가 되며 이는 스위치의 온 상태로 해석된다. 또한, 제1 상변화층이 비정질 상인 리셋 상태인 경우, 고저항 상태가 되며 이는 스위치의 오프 상태로 해석된다.Each of the resistors R1 to R3 represents the resistance of the second phase change layer of FIG. 2 or FIG. In addition, the switches SW1 to SW3 connected to the respective resistors R1 to R3 represent the resistance state of the first phase change layer. That is, when the first phase-change layer is a set state, which is a crystalline phase, it is in a low resistance state, which is interpreted as an ON state of the switch. Further, when the first phase-change layer is in the reset state, which is an amorphous phase, it becomes a high-resistance state, which is interpreted as an OFF state of the switch.

각각의 스위치는 상기 도 2에서 상호 독립적으로 형성된 제1 히터층(121)에 연속하여 접하는 제1 상변화층(122)을 나타낸다. 제1 상변화층(122)은 제1 히터층(121)에 비해 상호 연속적으로 형성된다 하더라도, 인접하고 측면 전극층(110)과 함께 독립적으로 형성된 제1 히터층(121)으로 인해 독립적인 저항 상태를 유지할 수 있다. 또한, 각각의 스위치는 도 3에서 상호 독립적으로 형성된 제1 상변화층(141)에 상응한다.Each of the switches represents a first phase change layer 122 continuously contacting the first heater layer 121 formed independently of each other in FIG. Although the first phase change layer 122 is formed continuously with respect to the first heater layer 121, due to the first heater layer 121 formed adjacent to the side electrode layer 110 and independently formed with the side electrode layer 110, Lt; / RTI > Further, each of the switches corresponds to the first phase-change layer 141 formed independently of each other in Fig.

또한, 상기 도 2 및 도 3에서 측면 전극층(110)은 제1 도선(160)으로 모델링되고, 중앙 전극층(130)은 제2 도선(170)으로 모델링된다.2 and 3, the side electrode layer 110 is modeled as a first conductive line 160, and the center electrode layer 130 is modeled as a second conductive line 170. FIG.

따라서, 상기 도 4에서 각각의 제1 도선(160)의 선택은 스위치의 개별적인 온 상태의 구현을 통해 달성된다. 스위치의 온 상태는 제1 상변화층을 저저항 상태로 진입시킴을 의미한다. 이를 통해 제2 상변화층의 저항상태에 대한 읽기 동작이 가능해진다.Thus, in FIG. 4, the selection of each first conductor 160 is accomplished through the implementation of separate on-states of the switches. The ON state of the switch means that the first phase-change layer enters the low resistance state. This enables a read operation on the resistance state of the second phase change layer.

쓰기 동작시에는 각각의 저항 R1 내지 R3을 구성하는 제2 상변화층에 대한 주울열의 인가를 통해 수행될 수 있다.Write operation may be performed through application of joule heat to the second phase change layer constituting each of the resistors R1 to R3.

따라서, 하나의 스트링 구조 내에는 다수의 저항 상태가 설정되고, 이를 통한 데이터의 저장동작이 수행된다. 또한, 개별적인 스위치의 턴온 동작인 제1 상변화층의 결정화를 통해 해당하는 제2 상변화층의 저항상태를 확인하는 읽기 동작이 수행될 수 있다.Accordingly, a plurality of resistance states are set in one string structure, and a storing operation of data through the plurality of resistance states is performed. In addition, a read operation for confirming the resistance state of the corresponding second phase-change layer can be performed through crystallization of the first phase-change layer, which is a turn-on operation of the individual switches.

따라서, 별도의 스트링의 선택없이 하나의 스트링 구조에 다수의 정보를 저장할 수 있다.Therefore, a plurality of pieces of information can be stored in one string structure without selecting a separate string.

도 5 내지 도 9는 본 발명의 제1 실시예에 따라 상기 도 2의 3차원 메모리의 제조방법을 도시한 단면도들이다.FIGS. 5 to 9 are cross-sectional views illustrating a method of manufacturing the three-dimensional memory of FIG. 2 according to the first embodiment of the present invention.

먼저, 도 5를 참조하면, 기판(100) 상에 층간 절연막(112) 및 측면 전극층(110)이 형성된다. 층간 절연막(112)과 측면 전극층(110)은 상호 번갈아가며 순차적으로 형성된다.First, referring to FIG. 5, an interlayer insulating layer 112 and a side-surface electrode layer 110 are formed on a substrate 100. The interlayer insulating layer 112 and the side-surface electrode layer 110 are sequentially formed alternately.

도 6을 참조하면, 도 5의 구조물에서 중앙 부위를 식각하여 홀을 형성한다. 또한, 2차 식각을 통해 측면 전극층(110)이 리세스된 형상이 되도록 한다. 먼저, 도 5의 구조물 상부에 포토레지스트를 도포하고, 통상의 포토리소그래피 공정을 통해 포토레지스트 패턴을 형성한다. 형성된 포토레지스터 패턴을 식각 마스크로 사용하여 건식 식각을 수행한다. 이를 통해 도 5의 구조물을 관통하고 하부의 기판(100)의 표면을 노출하는 홀을 형성한다.Referring to FIG. 6, the central portion of the structure of FIG. 5 is etched to form a hole. Further, the side electrode layer 110 is formed in a recessed shape through the secondary etching. First, a photoresist is applied to the top of the structure of FIG. 5, and a photoresist pattern is formed through a normal photolithography process. Dry etching is performed using the formed photoresist pattern as an etching mask. Thereby forming holes that penetrate the structure of FIG. 5 and expose the surface of the underlying substrate 100.

계속해서 추가적인 2차 식각 공정을 통해 측면 전극층(110)을 리세스시킨다. 측면 전극층(110)의 리세스는 습식식각을 이용한다. 습식식각은 절연물 재질의 층간 절연막(112)에는 영향을 미치지 않으며, 도전체인 측면 전극층(110)을 식각하기에 적합한 물질이 사용된다. 따라서, 습식식각에 사용되는 에천트는 측면 전극층(110)을 구성하는 재질에 따라 달리 선택될 수 있다. 예컨대, 측면 전극층(110)이 다결정 실리콘인 경우, 에천트는 HNO3 및 HF의 혼합용액이 사용될 수 있다. 또한, 측면 전극층(110)이 타이타늄을 포함하는 경우, 에천트로는 H2O2와 H2SO4의 혼합용액이 사용될 수 있다. 따라서, 습식식각을 통해 측면 전극층(110)을 리세스된다.Subsequently, the side-surface electrode layer 110 is recessed through an additional secondary etching process. The recess of the side-surface electrode layer 110 is wet-etched. Wet etching does not affect the interlayer insulating film 112 made of an insulating material and a material suitable for etching the side electrode layer 110 is used. Therefore, the etchant used for the wet etching may be selected differently depending on the material constituting the side-surface electrode layer 110. For example, when the side-surface electrode layer 110 is polycrystalline silicon, a mixed solution of HNO3 and HF may be used as the etchant. When the side electrode layer 110 includes titanium, a mixed solution of H 2 O 2 and H 2 SO 4 may be used as the etchant. Thus, the side-surface electrode layer 110 is recessed through the wet etching.

도 7을 참조하면, 통상의 증착공정을 통해 제1 히터층(121)을 형성한다. 상기 제1 히터층(121)은 TiN 재질로 구성될 수 있으며, 효과적인 증착을 위해 기판(100)은 경사진 형태로 배치될 수 있다. 이를 통해 상기 도 6에서 형성된 측면 전극층(110)이 리세스된 영역을 매립하는 제1 히터층(121)이 형성될 수 있다. 특히, 증착 공정을 통해 측면 전극층(110)이 리세스된 영역 뿐 아니라 층간 절연막(112)의 측벽과 최상층의 층간 절연막에도 제1 히터층이 잔류할 수 있다. 이의 제거를 위해 에치백 공정이 수행된다. 에치백 공정을 통해 층간 절연막(112)의 측벽과 최상층의 층간 절연막 상에 형성된 제1 히터층은 제거되고, 측면 전극층(110)이 리세스된 영역에 매립된 제1 히터층(121)이 형성된다. 또한, 증착공정을 통해 노출된 기판(100) 상에 형성된 제1 히터층도 에치백 공정을 통해 제거되고, 기판(100)의 표면은 일부 노출된다.Referring to FIG. 7, a first heater layer 121 is formed through a conventional deposition process. The first heater layer 121 may be formed of a TiN material, and the substrate 100 may be disposed in an inclined form for effective deposition. Accordingly, the first heater layer 121 may be formed to fill the recessed region of the side electrode layer 110 formed in FIG. Particularly, the first heater layer may remain in the sidewall of the interlayer insulating film 112 and the interlayer insulating film of the uppermost layer as well as the recessed region of the side-surface electrode layer 110 through the deposition process. An etch-back process is carried out to remove it. The first heater layer formed on the sidewall of the interlayer insulating film 112 and the uppermost interlayer insulating film is removed through the etch-back process and the first heater layer 121 embedded in the recessed region of the side- do. In addition, the first heater layer formed on the exposed substrate 100 through the deposition process is also removed through the etch-back process, and the surface of the substrate 100 is partially exposed.

도 8을 참조하면, 도 7의 구조물에 대한 증착공정을 통해 제1 상변화층(122)이 형성된다. 상기 제1 상변화층(122)은 화학적 기상 증착 또는 원자층 증착을 통해 수행될 수 있다. 증착 공정을 통해 홀 내부에 형성된 층간 절연막(112)의 측벽 및 제1 히터층(121) 상에 제1 상변화층(122)이 형성된다. 또한, 증착 공정 이후에는 에치백 공정이 수행되어 노출된 기판(100)의 표면 및 최상층의 층간 절연막 상에 형성된 제1 상변화층은 제거될 수 있다.Referring to FIG. 8, a first phase change layer 122 is formed through a deposition process for the structure of FIG. The first phase change layer 122 may be performed through chemical vapor deposition or atomic layer deposition. The first phase change layer 122 is formed on the side wall of the interlayer insulating film 112 formed in the hole and on the first heater layer 121 through the deposition process. In addition, after the deposition process, the etch back process may be performed to remove the first phase change layer formed on the exposed surface of the substrate 100 and the interlayer insulating film on the uppermost layer.

도 9를 참조하면, 도 8의 구조물에 대해 제2 히터층(123), 제2 상변화층(124), 제3 히터층(125) 및 중앙 전극층(130)을 순차적으로 형성한다. 각각의 층들의 형성은 통상의 증착공정으로 화학적 기상 증착 또는 원자층 증착을 이용함이 바람직하다. 특히, 중앙 전극층(130)은 식각을 통해서 형성된 홀을 완전히 매립하도록 형성됨이 바람직하다.Referring to FIG. 9, a second heater layer 123, a second phase change layer 124, a third heater layer 125, and a center electrode layer 130 are sequentially formed on the structure of FIG. The formation of each of the layers is preferably accomplished by chemical vapor deposition or atomic layer deposition in a conventional deposition process. In particular, the center electrode layer 130 is preferably formed to completely fill the holes formed through the etching.

도 10 내지 도 12는 본 발명의 제1 실시예에 따라 상기 도 3의 3차원 메모리의 제조방법을 설명하기 위한 단면도들이다.FIGS. 10 to 12 are cross-sectional views illustrating a method of manufacturing the three-dimensional memory of FIG. 3 according to the first embodiment of the present invention.

도 10을 참조하면, 상기 도 6의 제조공정에 의해 생성된 구조물에 대한 증착 공정을 통해 제1 상변화층(141)을 형성한다. 상기 제1 상변화층(141)은 도 6의 공정에서 측면 전극층(110)의 리세스된 영역을 매립하며 형성된다. 또한, 증착 공정에서 제1 상변화층 물질은 최상층의 층간 절연막의 상부 및 홀 내부의 층간절연막(112)의 측벽에도 형성할 수 있는바, 이는 에치 백 공정을 통해 제거될 수 있다.Referring to FIG. 10, a first phase-change layer 141 is formed through a deposition process for a structure formed by the manufacturing process of FIG. The first phase change layer 141 is formed by filling the recessed region of the side electrode layer 110 in the process of FIG. In addition, in the deposition process, the first phase-change layer material may be formed on the upper part of the interlayer insulating film in the uppermost layer and on the side wall of the interlayer insulating film 112 in the hole, which can be removed through the etch-back process.

도 11을 참조하면, 제1 상변화층(141)에 접하는 히터층(142)이 형성된다. 상기 히터층(142)은 제1 상변화층(141)의 측면과 에치 백 공정을 통해 노출된 층간 절연막(112)의 측면에 접하여 형성된다. 상기 히터층(142)의 형성은 통상의 증착 공정을 통해 수행된다.11, a heater layer 142 contacting the first phase change layer 141 is formed. The heater layer 142 is formed in contact with the side surface of the first phase change layer 141 and the side surface of the interlayer insulating film 112 exposed through the etch-back process. The formation of the heater layer 142 is performed through a conventional deposition process.

도 12를 참조하면, 도 11의 구조물에 대한 증착 공정을 통해 제2 상변화층(143) 및 중앙 전극층(130)이 순차적으로 형성된다.Referring to FIG. 12, a second phase-change layer 143 and a center electrode layer 130 are sequentially formed through a deposition process for the structure of FIG.

도 13은 본 발명의 제1 실시예에 따라 형성된 상변화 메모리의 단위 소자의 전기적 특성을 도시한 그래프이다.13 is a graph showing electrical characteristics of a unit element of a phase change memory formed according to the first embodiment of the present invention.

도 13을 참조하면, 도 3의 메모리 구조에서 제1 상변화층으로는 Sb-Te를 사용하고, 제2 상변화층으로는 GCT(Ge1Cu2Te3)을 사용한다. 또한, 히터층으로는 TiN가 사용된다. 각각의 상변화층의 두께는 10nm 이며, 단위 셀에서 GCT의 직경은 10nm로 고정된다. 또한, Sb-Te의 직경의 변화에 따라 제1 상변화층, 히터층 및 제2 상변화층 사이의 저항값은 측정된다. 도 13에서 ■는 비정질 Sb-Te 및 비정질 GCT의 누설전류를 나타내고, ●는 비정질 Sb-Te 및 결정상의 GCT일 때의 저항의 변화를 나타낸다. 또한, □는 결정질 Sb-Te 및 비정질 GCT의 저항의 변화를 나타내고, ○는 결정질 Sb-Te 및 결정질 GCT의 저항의 변화를 나타낸다. Sb-Te가 결정립 상태에 있는 경우, GCT의 결정립 또는 비정질 상태에 따라 높은 저항의 변화가 나타남을 알 수 있다.Referring to FIG. 13, in the memory structure of FIG. 3, Sb-Te is used as the first phase change layer and GCT (Ge1Cu2Te3) is used as the second phase change layer. Also, TiN is used as the heater layer. The thickness of each phase change layer is 10 nm, and the diameter of the GCT in the unit cell is fixed at 10 nm. Further, the resistance value between the first phase change layer, the heater layer and the second phase change layer is measured in accordance with the change of the diameter of Sb-Te. 13 shows leakage currents of amorphous Sb-Te and amorphous GCT in FIG. 13, and .circleincircle. Shows changes in resistance in amorphous Sb-Te and GCT of crystal phase. In addition,? Represents the change in resistance of the crystalline Sb-Te and the amorphous GCT, and? Represents the change in resistance of the crystalline Sb-Te and the crystalline GCT. When Sb-Te is in a crystal grain state, it can be seen that a high resistance change appears depending on the crystal grain or amorphous state of GCT.

이를 통해 제1 상변화층을 단위 셀의 선택용 소자로 활용할 수 있으며, 제2 상변화층을 통한 데이터의 읽기 및 쓰기 동작이 가능함을 알 수 있다.Accordingly, it can be seen that the first phase-change layer can be used as a device for selecting a unit cell, and data can be read and written through the second phase-change layer.

또한, 본 실시예에서는 스트링 구조의 상부 및 하부에 스트링을 선택하기 위한 별도의 선택 트랜지스터의 사용이 배제된다. 따라서, 공정의 간소화를 통한 수율의 향상을 꾀할 수 있으며, 단일의 스트링 구조 내에 형성된 다수의 메모리 셀에 대한 개별적인 선택 동작이 가능해진다.
Also, in this embodiment, the use of separate select transistors for selecting strings at the top and bottom of the string structure is excluded. Therefore, the yield can be improved by simplifying the process, and individual selection operations for a plurality of memory cells formed in a single string structure can be performed.

제2 실시예Second Embodiment

도 14는 본 발명의 제2 실시예에 따른 3차원 상변화 메모리를 도시한 상부 평면 투시도이다.14 is a top plan perspective view showing a three-dimensional phase change memory according to a second embodiment of the present invention.

도 14를 참조하면, 상기 도 2 및 도 3에서 개시된 바와 같이 기판 상에 층간 절연막(112) 및 측면 전극층(110)이 순차적으로 적층된다. 다만, 측면 전극층(110)은 층간 절연막(112) 상에서 복수개의 영역으로 분리된 상태로 제공된다. 이는 층간 절연막(112)과 측면 전극층(110)의 순차 적층시, 측면 전극층(110)에 대한 선택적 식각을 통해 측면 전극층(110)을 동일 층 내에서 복수개로 분리함을 통해 달성될 수 있다.Referring to FIG. 14, an interlayer insulating layer 112 and a side electrode layer 110 are sequentially stacked on a substrate, as shown in FIGS. 2 and 3. However, the side-surface electrode layer 110 is provided in a plurality of regions separated on the interlayer insulating layer 112. This can be achieved by separating the side surface electrode layer 110 into a plurality of layers in the same layer by selectively etching the side surface electrode layer 110 when the interlayer insulating layer 112 and the side surface electrode layer 110 are sequentially stacked.

또한, 분리된 다수의 측면 전극층들(110) 사이의 이격공간은 층간 절연막(112)으로 매립된다. 하나의 층에서 복수개로 분리된 측면 전극층(110)은 상기 도 6의 식각 공정 등을 통해 리세스된다. 리세스된 영역은 제1 히터층(121)으로 매립된다. 또한, 식각 공정을 통해 기판의 표면까지 노출시키는 홀에는 제1 상변화층(122), 제2 히터층(123), 제2 상변화층(124), 제3 히터층(125) 및 중앙 전극층(130)이 형성된다.In addition, the spacing space between the plurality of separated side surface electrode layers 110 is filled with the interlayer insulating film 112. The side surface electrode layer 110 separated from the plurality of layers in one layer is recessed through the etching process of FIG. The recessed region is filled with the first heater layer 121. The hole for exposing the surface of the substrate through the etching process includes a first phase change layer 122, a second heater layer 123, a second phase change layer 124, a third heater layer 125, (130) is formed.

상술한 도 14의 구조에서는 하나의 층간 절연막(110)의 단일 평면 상에 복수개의 측면 전극들(110)이 형성되며, 단일 평면 상에 형성된 측면 전극들(110)을 통해 복수개의 데이터를 저장할 수 있다.14, a plurality of side electrodes 110 are formed on a single plane of one interlayer insulating layer 110, and a plurality of data can be stored through the side electrodes 110 formed on a single plane. have.

또한, 상기 도 14의 구조물에서 동일 평면 상에서 상호 분리된 측면 전극들(110)의 리세스된 영역에는 제1 상변화층(141)이 형성되고, 식각을 통해 형성된 홀에는 히터층(142), 제2 상변화층(143) 및 중앙 전극층(130)이 형성되어, 상기 도 3에 개시된 3차원 구조를 형성할 수도 있다.14, a first phase-change layer 141 is formed in the recessed region of the side electrodes 110 separated from each other on the same plane, and a heater layer 142, The second phase change layer 143 and the center electrode layer 130 may be formed to form the three dimensional structure shown in FIG.

도 15 내지 도 17은 본 발명의 제2 실시예에 따라 상기 도 14의 3차원 상변화 메모리의 제조방법을 설명하기 위한 상부 평면 투시도들이다.FIGS. 15 to 17 are top plan perspective views for explaining a method of manufacturing the three-dimensional phase-change memory of FIG. 14 according to the second embodiment of the present invention.

도 15를 참조하면, 상기 도 5에서 설명된 바와 같이 기판 상에 층간 절연막(112) 및 측면 전극층(110)이 순차적으로 번갈아 형성된다. 또한, 각각의 측면 전극층(110)은 식각에 의해 동일 층 내에서 상호 분리된 형태로 제공된다. 동일 층 내에서 측면 전극층(110)의 분리는 층간 절연막(112) 상에 측면 전극층(110)을 형성하고, 측면 전극층(110)에 대한 선택적 식각을 통해 하부의 층간 절연막(112)의 일부를 노출함을 통해 달성된다. 또한, 동일 층 내에서 상호 분리된 측면 전극층(110) 상에는 이를 완전히 도포하는 새로운 층간 절연막이 형성된다. 따라서, 측면 전극층(110) 사이의 이격공간을 매립하는 새로운 층간 절연막이 측면 전극층(110) 상에 형성된다. 상술한 과정은 형성하는 단위 셀의 수에 따라 반복된다.Referring to FIG. 15, an interlayer insulating layer 112 and a side-surface electrode layer 110 are alternately formed on the substrate sequentially as described with reference to FIG. Further, each of the side-surface electrode layers 110 is provided in a mutually separated form in the same layer by etching. The side electrode layer 110 may be separated in the same layer by forming a side electrode layer 110 on the interlayer insulating layer 112 and selectively exposing a portion of the lower interlayer insulating layer 112 through selective etching of the side electrode layer 110 . In addition, a new interlayer insulating film is formed on the side-surface electrode layer 110 separated from each other in the same layer. Therefore, a new interlayer insulating film for embedding the spacing space between the side surface electrode layers 110 is formed on the side surface electrode layer 110. The above-described process is repeated according to the number of unit cells to be formed.

도 16을 참조하면, 선택적 식각 공정을 통해 층간 절연막(112)과 측면 전극층(110)에 대한 선택적 식각 공정을 수행하여 하부의 기판의 일부를 노출시킨다.Referring to FIG. 16, a selective etching process is performed on the interlayer insulating layer 112 and the side-surface electrode layer 110 through a selective etching process to expose a portion of the lower substrate.

또한, 상기 도 6에 개시된 습식 식각을 통해 동일층 상에 형성된 측면 전극층(110)을 리세스시키는 리세스 영역(200)을 형성시킨다. 이를 통해 각각의 분리된 측면 전극층(110)은 층간 절연막(112)에 비해 리세스된 형태로 제공된다.Further, a recess region 200 is formed by recessing the side-surface electrode layer 110 formed on the same layer through the wet etching as shown in FIG. Thus, each of the separated side electrode layers 110 is provided in a recessed form compared to the interlayer insulating film 112.

도 17을 참조하면, 상기 도 16의 구조물에 대한 증착 공정이 수행되고, 증착 공정을 통해 측면 전극층(110)이 리세스된 영역에 제1 히터층(121)을 매립한다. 만일, 도 3의 3차원 메모리를 구현하고자 하는 경우, 측면 전극층(110)의 리세스된 영역에는 제1 상변화층(141)이 매립된다.Referring to FIG. 17, the deposition process is performed on the structure of FIG. 16, and the first heater layer 121 is buried in the recessed region of the side surface electrode layer 110 through the deposition process. 3, the first phase-change layer 141 is buried in the recessed region of the side-surface electrode layer 110. As shown in FIG.

이어서, 순차적 증착 공정을 통해 도 17에 개시된 홀 내부에 제1 상변화층(122), 제2 히터층(123), 제2 상변화층(124), 제3 히터층(125) 및 중앙 전극층(130)을 형성한다. 이를 통해 상기 도 14의 3차원 메모리를 형성할 수 있다.17, a first phase change layer 122, a second heater layer 123, a second phase change layer 124, a third heater layer 125, and a center electrode layer 125 are sequentially formed in the hole described in FIG. (130). Thus, the three-dimensional memory of FIG. 14 can be formed.

또한, 상기 도 17에서 측면 전극층(110)이 리세스된 영역에 제1 상변화층(141)을 매립한 다음, 히터층(142), 제2 상변화층(143) 및 중앙 전극층(130)을 순차적으로 형성할 수 있다.17, the first phase change layer 141 is buried in the recessed region of the side electrode layer 110 and then the heater layer 142, the second phase change layer 143, and the center electrode layer 130 are formed. Can be sequentially formed.

다만, 상기 도 14 내지 도 17에서는 동일층 상에 패터닝을 통해 복수개의 측면 전극층들이 형성된다. 예컨대, 동일층 상에 4개의 측면 전극층들은 이와 접하는 제1 히터층 또는 제1 상변화층을 통해 4 비트의 정보를 저장하거나 읽기 동작을 수행할 수 있다.14 to 17, a plurality of side electrode layers are formed on the same layer through patterning. For example, four side electrode layers on the same layer can store or read 4 bits of information through the first heater layer or the first phase change layer in contact therewith.

이는 상기 도 2 및 도 3에서 하나의 층간 절연막과 그 상부에 형성된 하나의 측면 전극층을 하나의 단위로 가정한다면, 하나의 단위에 1 비트의 데이터를 저장하는 것으로 해석될 수 있다. 다만, 상기 도 14에서는 하나의 단위에 4개의 측면 전극층이 형성되고, 각각의 측면 전극층에 제1 히터층 또는 제1 상변화층이 접하여 형성된다. 따라서, 하나의 단위에는 4 비트의 데이터의 저장이 가능해진다.Assuming that one interlayer insulating film and one side electrode layer formed thereon are one unit in FIG. 2 and FIG. 3, it can be interpreted that one bit of data is stored in one unit. However, in FIG. 14, four side electrode layers are formed in one unit, and a first heater layer or a first phase change layer is formed in contact with each of the side electrode layers. Therefore, it becomes possible to store 4-bit data in one unit.

본 실시예에서는 동일층 상에 4개의 측면 전극층들이 형성되는 것으로 도시되나 실시의 형태에 따라 측면 전극층들의 수는 다양하게 형성 가능하다 할 것이다.In this embodiment, four side electrode layers are formed on the same layer, but the number of side electrode layers may be variously formed according to the embodiment.

상술한 본 발명에서는 기판 상에 형성된 하나의 수직 구조 내에 다수개의 메모리가 형성된다. 또한, 제1 상변화층 및 제2 상변화층의 전기적 직렬 연결을 통해 제1 상변화층을 선택소자로 활용하고 제2 상변화층은 정보 저장 소자로 활용한다. 특히, 플래시 메모리의 3차원 구조에서 나타나는 스트링 선택 트랜지스터는 요구되지 않는다.In the present invention described above, a plurality of memories are formed in one vertical structure formed on a substrate. Also, the first phase-change layer is used as a selection element and the second phase-change layer is used as an information storage element through electrical series connection of the first phase-change layer and the second phase-change layer. In particular, string selection transistors appearing in the three-dimensional structure of the flash memory are not required.

또한, 본 발명에서는 동일층 상에 상호 분리되고 독립적으로 형성된 측면 전극층으로 인해 동일층 상에서 다수의 비트를 저장할 수 있다. 따라서, 하나의 수직 구조 내에서 다수의 정보를 저장할 수 있는 잇점이 있다.Also, in the present invention, a plurality of bits can be stored on the same layer due to the side electrode layers formed on the same layer and separated from each other. Therefore, there is an advantage that a plurality of information can be stored in one vertical structure.

100 : 기판 110 : 측면 전극층
120 : 상변화층 130 : 중앙 전극층100: substrate 110: side electrode layer
120: phase change layer 130: center electrode layer

Claims (11)

기판 상에 층간 절연막과 함께 번갈아가며 형성된 측면 전극층;
상기 층간 절연막과 상기 측면 전극층을 관통하는 홀에 형성되고, 소자 선택을 위한 스위칭 동작 및 저항 상태의 변화에 따른 데이터의 저장 동작을 수행하기 위한 상변화층; 및
상기 상변화층 상에 형성되고, 상기 홀을 매립하는 중앙 전극층을 포함하는 상변화 물질을 이용하는 3차원 메모리.A side electrode layer formed on the substrate alternately with the interlayer insulating film;
A phase change layer formed in the hole passing through the interlayer insulating film and the side electrode layer and performing a switching operation for device selection and a data storing operation according to a change in resistance state; And
And a phase change layer formed on the phase change layer and including a center electrode layer filling the hole. 제1항에 있어서, 상기 상변화층은,
상기 측면 전극층의 리세스된 영역에 매립된 제1 히터층;
상기 히터층과 상기 층간 절연막의 측면에 형성되고, 상기 측면 전극층을 관통하는 홀 내부에 형성되며 저항 상태의 변화에 따른 스위칭 동작을 수행하는 제1 상변화층;
상기 제1 상변화층 상에 형성된 제2 히터층; 및
상기 제2 히터층 상에 형성되고, 저항 상태의 변화에 따른 정보를 저장하는 제2 상변화층을 포함하는 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리.The method of claim 1, wherein the phase-
A first heater layer embedded in the recessed region of the side electrode layer;
A first phase-change layer formed on a side surface of the heater layer and the interlayer insulating layer, the first phase-change layer being formed in a hole passing through the side-surface electrode layer and performing a switching operation according to a change in resistance state;
A second heater layer formed on the first phase change layer; And
And a second phase change layer formed on the second heater layer and storing information according to a change in resistance state. 제2항에 있어서, 상기 제1 상변화층의 결정화 온도는 상기 제2 상변화층의 결정화 온도보다 낮은 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리.3. The three-dimensional memory according to claim 2, wherein the crystallization temperature of the first phase change layer is lower than the crystallization temperature of the second phase change layer. 제3항에 있어서, 상기 제1 상변화층은 GST 또는 SbTe이고, 상기 제2 상변화층은 GCT인 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리.4. The three-dimensional memory of claim 3, wherein the first phase change layer is GST or SbTe and the second phase change layer is GCT. 제2항에 있어서, 상기 상변화층은 상기 제2 상변화층과 상기 중앙 전극층 사이에 형성되고, 상기 제2 상변화층에 주울열을 공급하기 위한 제3 히터층을 더 포함하는 것을 특징으로 하는 3차원 메모리.3. The liquid crystal display of claim 2, wherein the phase change layer is formed between the second phase change layer and the center electrode layer and further comprises a third heater layer for supplying joule heat to the second phase change layer Three-dimensional memory. 제1항에 있어서, 상기 상변화층은,
상기 측면 전극층의 리세스된 영역에 매립되고, 저항 상태의 변화에 따른 스위칭 동작을 수행하는 제1 상변화층;
상기 제1 상변화층과 상기 층간 절연막의 측면에 형성된 히터층; 및
상기 히터층 상에 형성되고, 저항 상태의 변화에 따른 정보를 저장하는 제2 상변화층을 포함하는 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리.The method of claim 1, wherein the phase-
A first phase-change layer embedded in a recessed region of the side-surface electrode layer and performing a switching operation in accordance with a change in a resistance state;
A heater layer formed on side surfaces of the first phase change layer and the interlayer insulating film; And
And a second phase change layer formed on the heater layer and storing information according to a change in resistance state. 제6항에 있어서, 상기 제1 상변화층의 결정화 온도는 상기 제2 상변화층의 결정화 온도보다 낮은 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리.7. The three-dimensional memory according to claim 6, wherein the crystallization temperature of the first phase change layer is lower than the crystallization temperature of the second phase change layer. 제7항에 있어서, 상기 제1 상변화층은 GST 또는 SbTe이고, 상기 제2 상변화층은 GCT인 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리.8. The three-dimensional memory of claim 7, wherein the first phase change layer is GST or SbTe and the second phase change layer is GCT. 기판 상에 층간 절연막과 함께 번갈아가며 형성된 측면 전극층;
상기 층간 절연막과 상기 측면 전극층을 관통하는 홀에 형성되고, 소자 선택을 위한 스위칭 동작 및 저항 상태의 변화에 따른 데이터의 저장 동작을 수행하기 위한 상변화층; 및
상기 상변화층 상에 형성되고, 상기 홀을 매립하는 중앙 전극층을 포함하고,
상기 측면 전극층은 동일 층간 절연막 상에서 상호간에 분리된 상태로 제공되는 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리.A side electrode layer formed on the substrate alternately with the interlayer insulating film;
A phase change layer formed in the hole passing through the interlayer insulating film and the side electrode layer and performing a switching operation for device selection and a data storing operation according to a change in resistance state; And
And a central electrode layer formed on the phase change layer and embedding the hole,
Wherein the side-surface electrode layers are provided on the same interlayer insulating film in a mutually separated state. 제9항에 있어서, 상기 상변화층은,
상기 측면 전극층의 리세스된 영역에 매립된 제1 히터층;
상기 히터층과 상기 층간 절연막의 측면에 형성되고, 상기 측면 전극층을 관통하는 홀 내부에 형성되며 저항 상태의 변화에 따른 스위칭 동작을 수행하는 제1 상변화층;
상기 제1 상변화층 상에 형성된 제2 히터층; 및
상기 제2 히터층 상에 형성되고, 저항 상태의 변화에 따른 정보를 저장하는 제2 상변화층을 포함하는 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리.10. The phase change device according to claim 9,
A first heater layer embedded in the recessed region of the side electrode layer;
A first phase-change layer formed on a side surface of the heater layer and the interlayer insulating layer, the first phase-change layer being formed in a hole passing through the side-surface electrode layer and performing a switching operation according to a change in resistance state;
A second heater layer formed on the first phase change layer; And
And a second phase change layer formed on the second heater layer and storing information according to a change in resistance state. 제9항에 있어서, 상기 상변화층은,
상기 측면 전극층의 리세스된 영역에 매립되고, 저항 상태의 변화에 따른 스위칭 동작을 수행하는 제1 상변화층;
상기 제1 상변화층과 상기 층간 절연막의 측면에 형성된 히터층; 및
상기 히터층 상에 형성되고, 저항 상태의 변화에 따른 정보를 저장하는 제2 상변화층을 포함하는 것을 특징으로 하는 상변화 물질을 이용하는 3차원 메모리.10. The phase change device according to claim 9,
A first phase-change layer embedded in a recessed region of the side-surface electrode layer and performing a switching operation in accordance with a change in a resistance state;
A heater layer formed on side surfaces of the first phase change layer and the interlayer insulating film; And
And a second phase change layer formed on the heater layer and storing information according to a change in resistance state.
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