KR20140118929A - Ｍｒｉ 시스템의 바디 코일을 위한 디버깅 디바이스 - Google Patents

Ｍｒｉ 시스템의 바디 코일을 위한 디버깅 디바이스 Download PDF

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퀴우 이 장
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Abstract

본 발명에서는, MRI 시스템의 바디 코일을 위한 디버깅 디바이스가 기재되고, 상기 디버깅 디바이스는: 상기 바디 코일의 입력 포트들의 쌍에 연결된 출력 포트들의 쌍; 상기 MRI 시스템의 출력 포트들의 쌍에 연결된 입력 포트들의 쌍; 상기 입력 포트들의 쌍과 상기 출력 포트들의 쌍 사이에 별도로 연결된 확장 회로들의 쌍; 및 상기 입력 포트들의 쌍 사이의 커플링을 감소시키거나 또는 제거하기 위한 제1 조정 커패시터 ― 상기 제1 조정 커패시터는 상기 입력 포트들의 쌍 사이에서 브릿징되고, 상기 제1 조정 커패시터의 커패시턴스는 가변적임 ― 를 포함한다. 본 발명은, 동일한 디커플링 효과를 달성하면서, 디버깅 시간과 디바이스 손실을 감소시킨다.

Description

ＭＲＩ 시스템의 바디 코일을 위한 디버깅 디바이스{DEBUGGING DEVICE FOR BODY COIL OF MAGNETIC RESONANCE IMAGING SYSTEM}
본 발명은 MRI(magnetic resonance imaging) 시스템들의 기술 분야, 특히 MRI 시스템의 바디 코일을 위한 디버깅 디바이스에 관한 것이다.
MRI(magnetic resonance imaging)는 자기 공명 현상이 이미징의 목적을 위해 활용되는 기술이다. 자기 공명의 주요 원리들은 아래와 같다. 예컨대 인간 바디 전체에 걸쳐 존재하는 수소 원자들의 핵들의 경우에 흔히 그러하듯이, 원자 핵이 단일 양성자를 포함하는 곳에서, 이러한 양성자는 스핀 운동을 나타내고, 소형 자석을 닮았다. 또한, 이들 소형 자석들의 스핀 축들에는 확실한 패턴이 없고, 외부 자기장이 인가된다면, 소형 자석들은 외부 장의 자력선들에 따라 재배열될 것이다 ― 구체적으로, 소형 자석들은, 외부 자기장의 자력선들에 평행으로든 또는 역-평행으로든, 두 개의 방향들로 줄을 설 것이다. 외부 자기장의 자력선들에 평행한 방향이 포지티브 길이방향 축으로 불리는 반면에, 외부 자기장의 자력선들에 역-평행한 방향은 네거티브 길이방향 축으로 불리고; 원자 핵들만이, 방향 및 크기 둘 다를 갖는 길이방향 자화 컴포넌트를 갖는다. 외부 자기장 내의 원자 핵들의 스핀 축들이 포지티브 길이방향 축 또는 네거티브 길이방향 축으로부터 벗어나 공명이 일어나도록 ― 이것이 자기 공명 현상임 ―, 외부 자기장 내의 원자 핵들을 여기시키기 위해 특정 주파수의 RF(radio frequency) 펄스가 사용된다. 일단 여기된 원자 핵들의 스핀 축들이 포지티브 또는 네거티브 길이방향 축으로부터 벗어났다면, 원자 핵들은 횡단 자화 컴포넌트를 갖는다. 일단 RF 펄스의 방출이 끝났다면, 여기된 원자 핵이 에코 신호를 방출하여, 흡수된 에너지가 전자기파들의 형태로 서서히 릴리싱(releasing)되고, 그래서 그 위상 및 에너지 레벨 둘 다가 여기-전 상태(pre-excitation state)로 리턴한다. 원자 핵들에 의해 방출된 에코 신호를 공간 인코딩과 같은 추가의 프로세싱을 겪도록 함으로써, 이미지가 재구성될 수 있다.
MRI(magnetic resonance imaging) 시스템은 하나보다 많은 타입의 코일, 예컨대 전체 바디를 커버하는 바디 코일 그리고 바디의 특정 부분만을 커버하는 로컬 코일 등등을 포함한다. 이들 중, RF 필드(B1)를 생성하기 위해 바디 코일이 사용되고, 상기 바디 코일은, 시스템 주파수에 대하여 상관되지 않고 동일한 진폭을 갖는 여기 소스의 입력 포트들의 쌍에 의해 일반적으로 여기된다. 바디 코일 디버깅의 주된 목적들 중 하나는 이러한 포트 쌍의 두 개의 포트들 사이의 커플링을 제거하는 것이다.
이상적인 목표들을 달성하기 위해, 현재 사용되는 디버깅 방법들은 지루하고 어려우며, 바디 코일의 단부 링 상의 커패시턴스를 조정하는 것, 상기 바디 코일의 기계적 포지션을 조정하는 것, 그리고 이들 두 개의 방법들의 결합을 포함한다. 구체적으로, 세 개의 조정가능한 커패시터들이 디커플링 효과에 상당히 영향을 미치는, 단부 링 상의 세 개의 포지션들에 도입되고; 조정가능한 커패시터들은, 조정 로드가 바디 코일과 차폐 층 사이의 갭을 통해 돌출되도록 함으로써, 미세하게 조정될 수 있다. 그러나, 바디 코일과 차폐 층 사이의 거리가 매우 작은 동시에, 조정가능한 커패시터들의 조정 범위가 고전압과 같은 가혹한 목표 요건들 하에서 제한되기 때문에, 바디 코일을 빼내고 바디 코일을 차폐 층 내부에서 반복적으로 교체하며 기계적 포지션을 조정할 필요가 있다. 이러한 디버깅 프로세스는 시간이 걸릴 뿐만 아니라, 기계적 마모의 가능성을 증가시킨다.
위의 기술적 문제점들을 고려하여, 본 발명의 실시예들의 목적은, 바디 코일 디버깅 작업을 바디 코일의 외부로 이동시키는 것이다. 이러한 목적을 위해, 본 발명의 특정한 실시예들은 MRI 시스템의 바디 코일을 위한 디버깅 디바이스를 제공하고, 상기 디버깅 디바이스는, 상기 바디 코일의 입력 포트들의 쌍에 연결된 출력 포트들의 쌍; 상기 MRI 시스템의 출력 포트들의 쌍에 연결된 입력 포트들의 쌍; 상기 입력 포트들의 쌍과 상기 출력 포트들의 쌍 사이에 별도로 연결된 확장 회로들의 쌍; 및 상기 입력 포트들의 쌍 사이의 커플링을 감소시키거나 또는 제거하기 위한 제1 조정 커패시터 ― 상기 제1 조정 커패시터는 상기 입력 포트들의 쌍 사이에서 브릿징되고, 상기 제1 조정 커패시터의 커패시턴스는 가변적임 ― 를 포함한다.
본 발명의 일 실시예에서, 상기 확장 회로들의 쌍은 제1 동축선들의 쌍을 포함하고, 여기서 상기 제1 동축선들의 쌍은 동일한 길이를 갖고, 상기 제1 조정 커패시터의 두 개의 단부들은 각각, 상기 입력 포트들 중 상이한 입력 포트와 그에 연결된 제1 동축선 사이에 연결된다.
본 발명의 일 실시예에서, 상기 확장 회로들의 쌍은, 상기 제1 동축선들의 쌍과 상기 출력 포트들의 쌍 사이에 별도로 연결된 제2 동축선들의 쌍을 더 포함하고; 상기 디버깅 디바이스는, 상기 입력 포트들의 쌍 사이의 커플링을 감소시키거나 또는 제거하기 위한 제2 조정 커패시터 ― 상기 제2 조정 커패시터의 두 개의 단부들 각각은 상기 제1 동축선들 중 상이한 제1 동축선과 그에 연결된 제2 동축선 사이에 연결됨 ― 를 더 포함하고, 여기서 상기 제2 동축선들의 쌍은 동일한 길이를 갖고, 상기 제2 조정 커패시터의 커패시턴스는 가변적이다.
본 발명의 일 실시예에서, 상기 제1 동축선들의 쌍의 길이와 상기 제2 동축선들의 쌍의 길이는, 상기 제1 조정 커패시터에 의해 수행되는 상기 입력 포트들의 쌍 사이의 커플링에 대한 조정이 상기 제2 조정 커패시터에 의해 수행되는 상기 입력 포트들의 쌍 사이의 커플링에 대한 조정에 상관되지 않도록 이루어진다.
본 발명의 일 실시예에서, 상기 제1 동축선들의 쌍의 길이와 상기 제2 동축선들의 쌍의 길이는 고정된다.
본 발명의 일 실시예에서, 상기 확장 회로들의 쌍은 직렬 공명 회로들의 쌍을 포함하고, 여기서 상기 직렬 공명 회로들의 쌍은 공명 커패시터와 공명 인덕터를 포함하고, 상기 공명 커패시터와 상기 공명 인덕터는 바디 코일의 동작 주파수로 공명하고, 상기 제1 조정 커패시터의 두 개의 단부들 각각은 상기 직렬 공명 회로들 중 상이한 직렬 공명 회로의 공명 커패시터와 공명 인덕터 사이에 연결된다.
본 발명의 일 실시예에서, 공명 커패시터들의 쌍의 공명 커패시터들의 커패시턴스들은 동일하고 가변적이고, 공명 인덕터들의 쌍의 공명 인덕터들의 인덕턴스들은 동일하고 가변적이다.
위의 디버깅 디바이스들 중 임의의 하나의 디버깅 디바이스를 포함하는, MRI 시스템을 위한 바디 코일.
위에서 설명된 바디 코일을 포함하는 MRI 시스템.
알 수 있는 바와 같이, 본 발명의 특정한 실시예들에 따른 바디 코일을 위한 디버깅 디바이스는, 동일한 디커플링 효과를 달성하면서, 디버깅 시간과 디바이스 손실을 감소시킨다.
도 1은 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스의 개략도이다.
도 2는 본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스의 개략도이다.
도 3은 본 발명의 제3 특정한 실시예에 따른 디버깅 디바이스의 개략도이다.
본 발명의 실시예들의 목적, 기술적 해결책 및 장점들을 명확하게 하기 위해, 본 발명의 실시예들이 예들로서 아래에 추가로 상세히 예시된다.
배경 기술 섹션에서 언급된 문제점들을 해결하기 위해, 본 발명은 바디 코일 외부에 레귤레이팅 디바이스를 도입하고; 이러한 디바이스는, 동일한 디커플링 효과를 달성하면서, 디버깅 시간을 감소시키기 위하여, 디커플링 작업을 확장 회로를 통해 바디 코일의 외부로 이동시킨다.
제1 특정한 실시예
도 1은 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스의 개략도이다. 도 1이 도시하는 바와 같이, 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스는, 바디 코일의 입력 포트들의 쌍에 연결된 출력 포트들(BC_Port1/BC_Port2)의 쌍; MRI 시스템의 출력 포트들의 쌍에 연결된 입력 포트들(Port1/Port2)의 쌍; 제1 동축선들(Cable1_1/Cable1_2)의 쌍 ― 여기서, Cable1_1이 출력 포트(BC_Port1)와 입력 포트(Port1) 사이에 연결되는 반면에, Cable1_2는 출력 포트(BC_Port2)와 입력 포트(Port2) 사이에 연결됨 ―; 및 상기 입력 포트들(Port1/Port2)의 쌍 사이에서 브릿징된 제1 조정 커패시터(C1) ― 여기서, 상기 제1 동축선들(Cable1_1/Cable1_2)의 쌍은 가변적인 동일한 길이를 갖고, 상기 제1 조정 커패시터(C1)의 커패시턴스는 가변적이고, 상기 제1 조정 커패시터(C1)의 두 개의 단부들은 각각, 대응하는 제1 동축선과 입력 포트 사이에 연결됨 ― 를 포함한다.
구체적으로, 바디 코일 단부 링 상의 커패시턴스는 그 본래의 균형 잡힌 분포를 유지하고; 세 개의 조정가능한 커패시터들 중에서, 주파수를 레귤레이팅하기 위해 동작하는 두 개의 조정가능한 커패시터들이 유지되는 반면에, 입력 포트들 사이의 결합도를 레귤레이팅하기 위해 주로 제공된 다른 조정 커패시터는 제거된다. 동시에, 도 1에 도시된 바와 같은 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스는 바디 코일 단부 링의 입력 포트들의 쌍(동축선들)에 연결된다. 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스는 제1 동축선들(Cable1_1/Cable1_2)의 쌍 ― 여기서, Cable1_1이 출력 포트(BC_Port1)와 입력 포트(Port1) 사이에 연결되는 반면에, Cable1_2는 출력 포트(BC_Port2)와 입력 포트(Port2) 사이에 연결됨 ―; 및 상기 입력 포트들(Port1/Port2)의 쌍 사이에서 브릿징된 제1 조정 커패시터(C1)를 포함한다. 상기 제1 동축선들(Cable1_1/Cable1_2)의 쌍은 동일한 길이를 갖는다.
제1 동축선들(Cable1_1 및 Cable1_2)의 쌍에 의하여, 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스는, 바디 코일 단부 링의 입력 포트들의 쌍, 즉 디버깅 디바이스의 출력 포트들(BC_Port1/BC_Port2)의 쌍을 디버깅 디바이스의 입력 포트들(Port1/Port2)의 쌍과 등가가 되게 하고, 제1 동축선들(Cable1_1/Cable1_2)의 쌍의 길이 및 제1 조정 커패시터(C1)의 커패시턴스를 조정함으로써 입력 포트들(Port1 및 Port2)의 쌍 사이의 투과 계수(transmission coefficient)가 가능한 한 0에 근접하도록 야기하는데, 다시 말해 입력 포트들(Port1/Port2)의 쌍 사이의 커플링을 제거하여, 이로써 본 발명의 기술적 목적이 달성된다. 일반적으로, 제1 동축선들(Cable1_1/Cable1_2)의 쌍의 길이들이 비교적 제한된 선택 범위를 갖는 이산 값들인 반면에, 제1 조정 커패시터(C1)의 커패시턴스는 높은 조정 자유도를 갖는 거의 연속 값들이다.
종래 기술과 대조적으로, 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스는 포트들 사이의 커플링을 제거하기 위해 사용되는 디버깅 동작을 바디 코일의 외부로 이동시켜, 디버깅 시간이 감소되고 디버깅 효율이 증가되며, 이로써 디버깅 프로세스가 더욱 편리하게 된다. 외부 디버깅의 사용은, 디버깅의 상태가 실시간으로 모니터링될 수 있음을 의미한다. 또한, 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스는 구현하기가 쉬운 비교적 단순한 구조를 갖는다.
제2 특정한 실시예
그러나, 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스는 두 개의 결점들을 갖는다. 첫째로, 동축선 길이가 연속적으로 조정되는 것이 아니라, 다수의 이산 값들 중 하나이기 때문에, 디버깅의 정확성이 다소 떨어진다. 둘째로, 출력 포트들(BC_Port1/BC_Port2)의 쌍으로부터 입력 포트들(Port1/Port2)의 쌍으로의 전기적 길이가 가변적인 값을 갖게 되므로, 몇몇의 상황들에서, 출력 포트들(BC_Port1/BC_Port2)의 쌍으로부터 입력 포트들(Port1/Port2)의 쌍으로의 전기적 길이와 MRI 시스템의 다른 파라미터들 사이에 충돌이 있을 것이다.
위의 문제점들을 해결하기 위해, 도 2는, 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스의 변형으로서의 역할을 하는, 본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스의 개략도이다. 도 2가 도시하는 바와 같이, 본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스는, 바디 코일의 입력 포트들의 쌍에 연결된 출력 포트들(BC_Port1 및 BC_Port2)의 쌍; MRI 시스템의 출력 포트들의 쌍에 연결된 입력 포트들(Port1 및 Port2)의 쌍; 제1 동축선들(Cable1_1 및 Cable1_2)의 쌍 ― 여기서, 제1 동축선(Cable1_1)이 출력 포트(BC_Port1)와 입력 포트(Port1) 사이에 연결되는 반면에, 제1 동축선(Cable1_2)은 출력 포트(BC_Port2)와 입력 포트(Port2) 사이에 연결됨 ―; 및 입력 포트들(Port1 및 Port2)의 쌍 사이에 브릿징된 제1 조정 커패시터(C1)를 포함하고, 상기 디버깅 디바이스는, 제2 동축선들(Cable2_1 및 Cable2_2)의 쌍 ― 여기서, 제2 동축선(Cable2_1)은 제1 동축선(Cable1_1)과 출력 포트(BC_Port1) 사이에 연결되고, 제2 동축선(Cable2_2)은 제1 동축선(Cable1_2)과 출력 포트(BC_Port2) 사이에 연결됨 ―; 및 제2 동축선들(Cable2_1/Cable2_2)의 쌍과 제1 동축선들(Cable1_1/Cable1_2)의 쌍 사이에서 브릿징된 제2 조정 커패시터(C2) ― 즉, 상기 제2 조정 커패시터(C2)의 두 개의 단부들은 (서로 연결되는) 제1 동축선(Cable1_1)과 제2 동축선(Cable2_1) 사이에서, 그리고 (서로 연결되는) 제1 동축선(Cable1_2)과 제2 동축선(Cable2_2) 사이에서 각각 연결됨 ― 를 더 포함한다.
구체적으로, 바디 코일 단부 링 상의 커패시턴스는 그 본래의 균형 잡힌 분포를 유지하고; 세 개의 조정가능한 커패시터들 중에서, 주파수를 레귤레이팅하기 위해 동작하는 두 개의 조정가능한 커패시터들이 유지되는 반면에, 입력 포트들 사이의 결합도를 주로 레귤레이팅하기 위해 제공된 다른 조정 커패시터는 제거된다. 동시에, 도 2에 도시된 바와 같은 본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스는 바디 코일 단부 링의 입력 포트들의 쌍(동축선들)에 연결된다. 상기 디버깅 디바이스는 각각의 포트에 연결된 동축선의 두 개의 섹션들과, 동축선의 상기 두 개의 섹션들 사이에서 브릿징된 두 개의 커패시터들을 포함한다. 제1 동축선들(Cable1_1/Cable1_2)의 쌍은 동일한 길이를 갖고, 제2 동축선들(Cable2_1/Cable2_2)의 쌍은 동일한 길이를 갖는다.
제1 동축선들(Cable1_1/Cable1_2)의 쌍과 제2 동축선들(Cable2_1/Cable2_2)의 쌍에 의하여, 본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스는, 바디 코일 단부 링의 입력 포트들의 쌍, 즉 디버깅 디바이스의 출력 포트들(BC_Port1/BC_Port2)의 쌍을 디버깅 디바이스의 입력 포트들(Port1/Port2)의 쌍과 등가가 되게 한다. 동시에, 제1 동축선들(Cable1_1/Cable1_2)의 쌍의 길이와 제2 동축선들(Cable2_1/Cable2_2)의 쌍의 길이를 셋팅함으로써, 입력 포트들(Port1 및 Port2)의 쌍 사이의 투과 계수에 대한 제1 조정 커패시터(C1)의 커패시턴스의 (조정 면에서의) 효과가 입력 포트들(Port1 및 Port2)의 쌍 사이의 투과 계수에 대한 제2 조정 커패시터(C2)의 커패시턴스의 (조정 면에서의) 효과에 상관되지 않는다. 다시 말해, 동축선들의 사용이 동축선들 상에서 전송되는 전류의 위상이 변화되도록 야기할 것이므로, 제1 커패시터(C1)의 커패시턴스가 조정될 때 제2 커패시터(C2)의 커패시턴스를 조정하는 결과가 영향받지 않도록, 그리고 제2 커패시터(C2)의 커패시턴스가 조정될 때 제1 커패시터(C1)의 커패시턴스를 조정하는 결과가 영향받지 않도록, 제1 동축선들(Cable1_1/Cable1_2)의 쌍의 길이와 제2 동축선들(Cable2_1/Cable2_2)의 쌍의 길이가 셋팅된다. 따라서, 제1 커패시터(C1)와 제2 커패시터(C2)를 별도로 조정함으로써, 입력 포트들(Port1 및 Port2)의 쌍 사이의 투과 계수가 가능한 한 0에 근접하도록 야기될 수 있는데, 다시 말해 입력 포트들(Port1/Port2)의 쌍 사이의 커플링이 제거되어, 이로써 본 발명의 기술적 목적이 달성될 수 있다.
본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스에서, 제1 동축선들의 쌍의 길이와 제2 동축선들의 쌍의 길이는 고정된다. 길이는 경험에 기초하여 대략 결정될 수 있거나, 또는 전자기 투과의 기본 이론에 의하여 정확하게 계산될 수 있고, 그래서 입력 포트들(Port1 및 Port2)의 쌍 사이의 투과 계수의 값(복소수의 형태로 표현됨)에 대한 제1 조정 커패시터(C1) 및 제2 조정 커패시터(C2)의 효과들이 타겟 값 "0"에 대하여 상관되지 않고; SMITH 차트 상에서, 이는, 0 지점에 대하여 대칭적인, 커패시터의 조정 범위에 의해 형성된 구역에 의해 표현될 수 있다.
종래 기술과 대조적으로, 본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스는 포트들 사이의 커플링을 제거하기 위해 사용되는 디버깅 동작을 바디 코일의 외부로 이동시켜, 디버깅 시간이 감소되고 디버깅 효율이 증가되며, 이로써 디버깅 프로세스가 더욱 편리하게 된다. 외부 디버깅의 사용은, 디버깅의 상태가 실시간으로 모니터링될 수 있음을 의미한다.
또한, 본 발명의 제1 특정한 실시예에 따른 디버깅 디바이스와 대조적으로, 본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스 내의 제1 동축선들 및 제2 동축선들은 고정 길이를 갖고, 그래서 디버깅 동안 제1 조정 커패시터 및 제2 조정 커패시터에 대해서만 조정이 이루어진다. 둘째로, 출력 포트들(BC_Port1/BC_Port2)의 쌍으로부터 입력 포트들(Port1/Port2)의 쌍으로의 전기적 길이가 가변적인 값을 갖게 되므로, 몇몇의 상황들에서, 출력 포트들(BC_Port1/BC_Port2)의 쌍으로부터 입력 포트들(Port1/Port2)의 쌍으로의 전기적 길이와 MRI 시스템의 다른 파라미터들 사이에 충돌이 있을 것이다.
제3 특정한 실시예
제1 특정한 실시예에서, 출력 포트들(BC_Port1/BC_Port2)의 쌍으로부터 입력 포트들(Port1/Port2)의 쌍으로의 전기적 길이가 가변적인 값이라는 사실을 고려하여, 본 발명의 제3 특정한 실시예에 따라, 출력 포트들의 쌍에 연결된 동축선들은 각각, 동일한 고정 길이의 동축선의 섹션에 의해 교체되고, 상기 동축선의 섹션에는 그런 다음, 비교적 부하가 적은 품질 인자를 갖는 조정가능한 직렬 공명 회로가 직렬로 연결된다.
도 3은 본 발명의 제3 특정한 실시예에 따른 디버깅 디바이스이다. 도 3이 도시하는 바와 같이, 본 발명의 제3 특정한 실시예에 따른 디버깅 디바이스는 직렬 공명 회로들의 쌍 ― 여기서, 공명 커패시터(C1_1)와 공명 인덕터(L1_1)가 직렬로 연결되어, 동축선(Cable1_1)과 입력 포트(Port1) 사이에 연결되는 공명 회로가 형성되는 반면에, 공명 커패시터(C1_2)와 공명 인덕터(L1_2)가 직렬로 연결되어, 동축선(Cable1_2)과 입력 포트(Port2) 사이에 연결되는 공명 회로가 형성됨 ― 을 더 포함한다. 도 3이 도시하는 바와 같이, 직렬 공명 회로는 두 개의 선들에 평행한 방향으로 놓인 중심선에 대하여 대칭적이다.
공명 커패시터(C1_1)와 공명 커패시터(C1_2)는 항상 동일하게 유지되고; 조정 동안, 공명 인덕터(L1_1)와 공명 커패시터(C1_1), 그리고 공명 인덕터(L1_2)와 공명 커패시터(C1_2)는 바디 코일의 동작 주파수로 공명하는 것을 유지한다. 제1 조정 커패시터(C1)는 공명 커패시터들(C1_1/C1_2)의 쌍과 공명 인덕터들(L1_1/L1_2)의 쌍 사이에서 브릿징되는데, 즉 제1 조정 커패시터(C1)의 두 개의 단부들이 공명 커패시터(C1_1)와 공명 인덕터(L1_1) 사이에 그리고 공명 커패시터(C1_2)와 공명 인덕터(L1_2) 사이에 각각 연결된다. 공명 회로들을 형성하는 인덕터/커패시터 결합이 상이할 때, 제1 조정 커패시터(C1)의 조정 범위는 상이하고, 입력 포트들(Port1/Port2)의 쌍 사이의 커플링을 감소시키거나 또는 제거할 수 있다. 본 발명의 제3 특정한 실시예에 따른 디버깅 디바이스에서, 출력 포트들(BC_Port1/BC_Port2)의 쌍으로부터 입력 포트들(Port1/Port2)의 쌍으로의 전기적 길이는 가변적인 값 피처(feature)이고, 여기서 동축선들의 쌍의 길이는 0일 수 있다.
실험실 테스트들은, 본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스의 채택 이전, 입력 포트들(Port1/Port2)의 쌍 사이의 결합도, 즉 투과 계수가 -6.9㏈였던 반면에, 본 발명의 제2 특정한 실시예에 따른 디버깅 디바이스의 채택 이후, 입력 포트들(Port1/Port2)의 쌍 사이의 결합도, 즉 투과 계수가 -17.3㏈였음을 나타냈다. 그로부터, 본 발명이 입력 포트들의 쌍 사이의 커플링을 크게 감소시키거나 또는 제거할 수 있음을 알 수 있다.
위의 실시예들은 본 발명의 단지 바람직한 실시예들이고, 결코 본 발명의 보호 범위를 정의하도록 의도되지 않는다. 특정한 구현 동안, 특정 상황들의 특정 요건들에 맞추기 위해, 본 발명에 따른 바람직한 실시예들에 적절한 개선들이 이루어질 수 있다. 따라서, 본 명세서에서 설명된 본 발명의 특정한 실시예들이 설명적인 기능만을 제공하고 결코 본 발명의 보호 범위를 제한하도록 의도되지 않음이 인정될 수 있다.

Claims (9)

  1. MRI(magnetic resonance imaging) 시스템의 바디 코일을 위한 디버깅 디바이스로서,
    상기 바디 코일의 입력 포트들의 쌍에 연결된 출력 포트들의 쌍;
    상기 MRI 시스템의 출력 포트들의 쌍에 연결된 입력 포트들의 쌍;
    상기 입력 포트들의 쌍과 상기 출력 포트들의 쌍 사이에 별도로 연결된 확장 회로들의 쌍; 및
    상기 입력 포트들의 쌍 사이의 커플링을 감소시키거나 또는 제거하기 위한 제1 조정 커패시터 ― 상기 제1 조정 커패시터는 상기 입력 포트들의 쌍 사이에서 브릿징되고, 상기 제1 조정 커패시터의 커패시턴스는 가변적임 ―
    를 포함하는,
    MRI(magnetic resonance imaging) 시스템의 바디 코일을 위한 디버깅 디바이스.
  2. 제 1 항에 있어서,
    상기 확장 회로들의 쌍은 제1 동축선들의 쌍을 포함하고, 여기서 상기 제1 동축선들의 쌍은 동일한 길이를 갖고, 상기 제1 조정 커패시터의 두 개의 단부들은 각각, 상기 입력 포트들 중 상이한 입력 포트와 그에 연결된 제1 동축선 사이에 연결되는,
    MRI(magnetic resonance imaging) 시스템의 바디 코일을 위한 디버깅 디바이스.
  3. 제 2 항에 있어서,
    상기 확장 회로들의 쌍은, 상기 제1 동축선들의 쌍과 상기 출력 포트들의 쌍 사이에 별도로 연결된 제2 동축선들의 쌍을 더 포함하고;
    상기 디버깅 디바이스는, 상기 입력 포트들의 쌍 사이의 커플링을 감소시키거나 또는 제거하기 위한 제2 조정 커패시터 ― 상기 제2 조정 커패시터의 두 개의 단부들 각각은 상기 제1 동축선들 중 상이한 제1 동축선과 그에 연결된 제2 동축선 사이에 연결됨 ― 를 더 포함하고, 여기서 상기 제2 동축선들의 쌍은 동일한 길이를 갖고, 상기 제2 조정 커패시터의 커패시턴스는 가변적인,
    MRI(magnetic resonance imaging) 시스템의 바디 코일을 위한 디버깅 디바이스.
  4. 제 3 항에 있어서,
    상기 제1 동축선들의 쌍의 길이와 상기 제2 동축선들의 쌍의 길이는, 상기 제1 조정 커패시터에 의해 수행되는 상기 입력 포트들의 쌍 사이의 커플링에 대한 조정이 상기 제2 조정 커패시터에 의해 수행되는 상기 입력 포트들의 쌍 사이의 커플링에 대한 조정에 상관되지 않도록 이루어지는,
    MRI(magnetic resonance imaging) 시스템의 바디 코일을 위한 디버깅 디바이스.
  5. 제 3 항에 있어서,
    상기 제1 동축선들의 쌍의 길이와 상기 제2 동축선들의 쌍의 길이는 고정되는,
    MRI(magnetic resonance imaging) 시스템의 바디 코일을 위한 디버깅 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 확장 회로들의 쌍은 직렬 공명 회로들의 쌍을 포함하고, 여기서 상기 직렬 공명 회로들의 쌍은 공명 커패시터와 공명 인덕터를 포함하고, 상기 공명 커패시터와 상기 공명 인덕터는 바디 코일의 동작 주파수로 공명하고, 상기 제1 조정 커패시터의 두 개의 단부들 각각은 상기 직렬 공명 회로들 중 상이한 직렬 공명 회로의 공명 커패시터와 공명 인덕터 사이에 연결되는,
    MRI(magnetic resonance imaging) 시스템의 바디 코일을 위한 디버깅 디바이스.
  7. 제 6 항에 있어서,
    공명 커패시터들의 쌍의 공명 커패시터들의 커패시턴스들은 동일하고 가변적이고, 공명 인덕터들의 쌍의 공명 인덕터들의 인덕턴스들은 동일하고 가변적인,
    MRI(magnetic resonance imaging) 시스템의 바디 코일을 위한 디버깅 디바이스.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 따른 디버깅 디바이스를 포함하는,
    MRI(magnetic resonance imaging) 시스템을 위한 바디 코일.
  9. 제 8 항에 따른 바디 코일을 포함하는,
    MRI(magnetic resonance imaging) 시스템.
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