KR20140113594A - 고속 직렬 ｉ／ｏ 링크 응용들에서의 저전력 상태들로부터의 빠르고 강건한 복구를 위한 적응성 제어 루프 보호 - Google Patents

Abstract

고속 직렬 I/O 응용들에서의 저전력 상태들로부터의 빠르고 강건한 복구를 위한 적응성 제어 루프 보호와 관련된 방법들 및 장치들이 설명된다. 일부 실시예들에서, 제1 에이전트에서, 저전력 소비 상태로의 제2 에이전트에 의한 추론적인 진입을 지시하는 제1 비트 패턴을 검출하고, 하나 이상의 제어 루프를 동결한다. (저전력 소비 상태에 들어간 후에) 제2 에이전트에 의한 저전력 소비 상태로부터의 퇴거를 지시하는 제2 비트 패턴을 검출하고, 하나 이상의 제어 루프를 동결 해제한다. 다른 실시예들도 청구 및/또는 개시된다.

Description

고속 직렬 Ｉ／Ｏ 링크 응용들에서의 저전력 상태들로부터의 빠르고 강건한 복구를 위한 적응성 제어 루프 보호{ADAPTIVE CONTROL LOOP PROTECTION FOR FAST AND ROBUST RECOVERY FROM LOW-POWER STATES IN HIGH SPEED SERIAL I/O LINK APPLICATIONS}

본 발명은 일반적으로 전자 공학의 분야에 관한 것이다. 구체적으로, 본 발명의 일 실시예는 고속 직렬 I/O 링크 응용들에서의 저전력 상태들로부터의 빠르고 강건한 복구를 위한 적응성 제어 루프 보호에 관한 것이다.

컴퓨터 시스템들에서 사용되는 하나의 일반적인 입출력(I/O 또는 IO) 인터페이스는 주변 컴포넌트 상호접속 익스프레스(PCIe)이다. 그러나, PCIe 속도가 증가함에 따라, 소정의 결과적인 신호 왜곡은 신호 통신 신뢰성을 저하시킨다. 예를 들어, 높은 데이터 전송 레이트들을 갖는 PCIe 링크들은 일반적으로 자기 교정 피드백 제어 루프를 이용하여 아날로그 수신기 회로들을 제어할 수 있다. 그러나, 다잡음(noisy) 데이터 입력이 전력 상태의 진입 및 그로부터의 퇴거 시에 발생할 수 있으며, 이는 피드백 제어 루프가 역행하게 할 것이며, 이를 전기적으로 강건한 링크에 대해 최적이 아닌 값들로 불안정화할 수 있다.

첨부 도면들을 참조하여 상세한 설명이 제공된다. 도면들에서, 참조 번호의 가장 좌측의 숫자(들)는 참조 번호가 처음 나오는 도면을 식별한다. 상이한 도면들에서의 동일한 참조 번호들의 사용은 유사하거나 동일한 아이템들을 지시한다.
도 1은 본 명세서에서 설명되는 하나 이상의 실시예를 구현하는 데 사용될 수 있는, PCIe 장치들 및/또는 다른 I/O 장치들을 포함하는 컴퓨팅 시스템의 일 실시예의 블록도를 나타낸다.
도 2는 본 명세서에서 설명되는 하나 이상의 실시예를 구현하는 데 사용될 수 있는 컴퓨팅 시스템의 일 실시예의 블록도를 나타낸다.
도 3a는 일 실시예에 따른 방법의 흐름도를 나타낸다.
도 3b는 일 실시예에 따른 저전력 상태 퇴거 유한 상태 기계 제어식 CDR 루프 필터(low power state exit Finite State Machine controlled CDR loop filter)의 블록도를 나타낸다.
도 4는 본 명세서에서 설명되는 하나 이상의 실시예를 구현하는 데 사용될 수 있는 컴퓨팅 시스템의 일 실시예의 블록도를 나타낸다.
도 5는 본 명세서에서 설명되는 하나 이상의 실시예를 구현하는 데 사용될 수 있는 컴퓨팅 시스템의 일 실시예의 블록도를 나타낸다.

아래의 설명에서는 다양한 실시예들의 충분한 이해를 제공하기 위해 다양한 특정 상세들이 설명된다. 그러나 일부 실시예들은 특정 상세 없이 실시된다. 다른 예들에서, 특정 실시예들을 불명확하게 하지 않기 위해 공지 방법, 절차, 컴포넌트 및 회로는 상세히 설명되지 않았다. 본 발명의 실시예들의 다양한 양태들은 집적 반도체 회로들("하드웨어"), 하나 이상의 프로그램으로 체계화된 컴퓨터 판독 가능 명령어들("소프트웨어") 또는 하드웨어와 소프트웨어의 소정 조합과 같은 다양한 수단들을 이용하여 수행된다. 본 발명의 목적을 위해, "논리"에 대한 언급은 하드웨어, 소프트웨어 또는 이들의 소정 조합을 의미할 것이다.

높은 데이터 전송 레이트들을 갖는 PCIe Gen3(여기서, PCIe는 PCIe 기본 사양 개정 3.0(예로서, 버전 1.0, 2010년 11월 10일)에 따를 수 있는 PCI 익스프레스를 지칭함) 및 기타 직렬 I/O들은 자기 교정 피드백 제어 루프들을 이용하여 아날로그 수신기 회로들을 제어한다. 최초의 풀 링크 트레이닝 동안, 이러한 루프들은 링크가 강건한 방식으로 전기적으로 기능하기 위한 최적의 시작 값들로 안정되도록 획득을 통과한다. 링크가 트레이닝 중에 있지 않고 완전히 기능할 때, 제어 루프들은 비트 에러 레이트 요구 내에서 입력 데이터를 샘플링하기 위해 아날로그 회로들을 계속 교정한다. 그러나, 예를 들어 전력 상태의 진입 및 퇴거 시에 다잡음 데이터 입력이 잠재적으로 발생할 수 있으며, 이는 피드백 제어 루프들이 역행하게 할 것이며, 이들을 전기적으로 강건한 링크에 대해 최적이 아닌 값들로 불안정화할 수 있다. 이러한 종류의 수신기들은 루프들이 링크 전력 관리 상태들의 진입 및 퇴거 동안 발생할 수 있는 것과 같은 임의 종류의 다잡음 데이터에 노출되는 것을 방지하기 위한 정확한 솔루션을 갖는 것이 매우 중요하다.

레거시 Gen1 및 Gen2 PCIe 설계들에서, 복합 아날로그 스?치(squelch) 회로들은 일반적으로 저전력 관리 상태(스?치)로의 진입을 검출하여 다잡음 스?치 데이터로부터 루프들을 보호하는 신뢰성 있는 방법을 제공한다. 고속 Gen3 PCIe 설계에서는(또는 일부 PCIe Gen2 설계들에서도), 복합 심벌간 간섭(complex inter-symbol interference, ISI) 및 작은 신호 진폭으로 인해 8GT/s 이상의 전력 상태로의 진입의 신뢰성 있는 아날로그 지시가 가능하지 않다. 이러한 고속 설계들에서는, 아날로그 지시가 저전력 상태에 들어가기 위한 의도를 지시하는 EIOS(Electronic Idle Ordered Set) 비트 패턴의 디코딩 및 검출의 디지털 방식으로 대체된다. 수신기 PHY 계층 내의 제어기는 이러한 EIOS 패턴을 처리하고, 지시를 아날로그 프론트엔드(Analog Front End)(즉, 입력 아날로그 신호들을 수신하고, 이들을 분해하여 이진 포맷의 데이터를 수신하며, 이진 전송 데이터를 아날로그 신호들로 변환하여 PCIe 링크를 통해 링크 파트너 장치들로 전송하는 아날로그 회로들을 포함하는 AFE)로 전송한다.

(도 1의 제어기(135)와 같은) PCIe 링크 파트너는 저전력 상태, 예를 들어 빠른 웨이크-업(wake-up)의 기대를 갖는 비교적 짧은 지속기간의 유휴 모드인 L0s(여기서, L0s는 일반적으로 절전 상태를 지칭함)로의 진입을 지시하는 신호를 루트-컴플렉스(root-complex) 수신기로 전송할 수 있다. 루트-컴플렉스 수신기는 L0s와 같은 저전력 상태에 들어가기 위해 이 신호를 사용하며, 이어서 적절한 아날로그 회로들을 셧-오프시키기 위한(또는 유휴 상태로 하기 위한) 지시를 AFE로 전송한다. 그러나 디지털 검출 및 L0s 솔루션의 현재 방법은 상당히 오랜 시간이 걸린다. 링크 파트너는 이 시간 동안 스?치 모드에 들어가서, 스?치 데이터의 전송을 개시하여, 저전력 상태로의 진입을 확인하기 위해 EIOS 데이터를 처리하기 위해 Gen3 또는 Gen2 데이터 레이트들에 따라 50 내지 100 ns 동안 스?치 데이터에 루프들을 노출시킬 수 있다. 또한, 많은 경계 논리 조건들에서, 루프는 오랜 기간 동안 스?치 조건 동안 다잡음 데이터에 노출되는데, 이는 저전력 상태로의 진입에 대한 제어기로부터의 신뢰성 있는 지시가 존재하지 않을 수 있기 때문이다. 예컨대, 링크가 복구 하위 상태들에 있을 때, LTSSM(Link Training and Status State Machine)에 대한 EIOS 검출이 마스킹되고, 제어기는 L0s 진입 신호를 AFE로 전송하지 못할 수 있으며, 이는 복구 불가능할 수 있는 비최적(non-optimal) 위치로 표류하도록 루프들을 손상시킬 것이다. 그러한 조건들 하에서, AFE 수신기는 다잡음 신호들 및 공통 모드 점프들에 노출될 수 있으며, 제어 루프들은 이들을 교정하여, 정규 데이터 트래픽에 대해 완전히 차선일 수 있는 값들로 안정하려고 시도한다. 이것은 수신기가 저전력 상태로부터 나온 후에 링크 장애(들)를 유발할 수 있다.

이러한 상황은 저전력 상태로부터의 퇴거시에 nFTS(비트 록(lock)을 달성하도록 AFE 수신기를 지원하는 데 필요한 고속 트레이닝 시퀀스들의 수) 패턴들의 길이 및 지속기간을 증가시킴으로써 부분적으로 완화될 수 있다. 그러한 퇴거 레이턴시 증가는 저전력 상태에서 소비될 수 있는 시간을 줄이며, 이는 전력 관리 이익/효율을 낮춘다. 많은 응용 및 작업 부하에서, 저전력 상태들에 대한 연속적인 진입 및 퇴거가 반복될 수 있다. 이러한 예들에서는, 훨씬 더 심각한 형태의 그리고 심지어 nFTS가 더 긴 문제가 발생할 수 있으며, 수신기는 버스트 에러들을 겪을 수 있다. 따라서, 문제가 해결되지 않을 경우, PCIe Gen3 가능 회로 아키텍처를 갖는 제품들은 (i) 저전력 상태로부터의 퇴거 후의 링크 열화 또는 링크 장애; 및/또는 (ii) 퇴거 레이턴시가 더 길어짐에 따른 전력 및 성능 이익의 감소에 직면할 것이다.

더욱이, 수신기 복구 문제들의 징후들은 다음을 포함할 수 있다.

(a) nFTS 타임아웃 및 L0s 퇴거 시의 복구에 들어가는 링크.

(b) 제어기가 EIOS에 대해 RX_L0s(수신 L0s)를 표명하지 않는 급격한 링크 다운(SLD) 시나리오들. 이것은 AFE RX 루프들이 비교적 오랜 시간 동안 스?치 데이터에 노출되게 하며, 결국에는 자기 복구를 넘어 적응성 루프들을 손상시킨다.

(c) 연속적인 L0s 이벤트들에서의 링크 성능의 느린 저하. 이것은 저전력 상태 퇴거의 시작에서의 다잡음 데이터에 기인하며, 이는 수신기 적응성 루프가 표류하게 할 수 있으며, L0 거주 시간은 수신기가 다음 L0s 상태에 들어가기 전에 완전히 복구할 만큼 충분히 길지 않다.

이 때문에, 일부 실시예들에서, 제어기(예를 들어, 도 1의 PCIe 제어기(135))는 (예를 들어, Gen1/Gen2에서 COM IDLE IDLE IDLE을 그리고 Gen3에서 최초 4개의 EIOS 심벌을 디코딩함으로써) 엔드 포인트(또는 에이전트)가 저전력 상태에 진입하고 있다는 비교적 이른 지시를 생성하기 위해 특별한 방식으로 EIOS를 처리한다. 이러한 이른 EIOS는, 루트 컴플렉스가 L0s 상태에 진입할 수 있지만, 일부 경계 예들에서 EIOS를 폐기하고 L0 상태에 머물 수 있다는 잠재적 지시이다. AFE는 이러한 이른 EIOS 지시를 이용하여, 제어 루프들의 동결(freezing)을 유발한다(또한 아날로그 스?치 퇴거 검출 논리로 하여금 저전력 상태로부터의 스?치 퇴거를 검출하게 한다). 이러한 동결 메커니즘은 링크 파트너가 EIOS의 전송을 완료한 후에 제어 루프들이 다잡음 스?치 데이터에 반응하는 것을 방지할 것이다. 제어기가 저전력 상태로의 진입을 확인하기 위해 EIOS 데이터를 처리하기 위해서는 상당한 양의 시간(예로서, 최대 100ns)이 걸릴 수 있다. 정상적인 L0s 진입 신호가 사용되는 경우, 적응성 루프들은 L0s 상태에 들어갈 때마다 제어기 처리 레이턴시 동안 스?치 데이터에 노출될 수 있다. 이어서, 비스?치 상태를 검출하기 위해 동결 지시로부터 지연 기간(예를 들어, 프로그래밍 가능한 아날로그 스?치 회로 웜-업 시간, 예를 들어 20ns, 40ns 또는 80ns) 후에 아날로그 스?치 퇴거 신호가 샘플링/검출된다. 이어서, 제어 루프들은 아날로그 스?치 퇴거 신호에 대한 변경에 응답하여(예를 들어, 프로그래밍 가능한 웜-업 타이머 후에 표명될 때) 동결이 해제될 것이다.

더욱이, 제어기로부터 이른 EIOS 지시는 LTSSM이 ASPM L0s 상태에 들어가는 것을 항상 유발하지는 않을 수 있다. 이러한 추론적인 예들에서, 제어 루프들은 (예를 들어, EIEOS(Electronic Idle Exit Ordered Set) 비트 패턴의 검출에 기초하여) 스?치 퇴거가 결국에 지시될 때 개방(즉, 동결 해제)된다. 엔드 포인트(또는 에이전트)가 진입 후에 곧 (예를 들어, PCIe 사양은 20ns의 최소 L0s 거주를 정의함) 저전력 상태로부터 나가는 경우에, 적응성 제어 루프들은 또한 스?치 퇴거의 지시에 응답하여 소정 지연(예로서, 40ns 또는 80ns 웜-업 시간) 후에 인에이블될 것이다. 따라서, 저전력 상태 진입 전의 추론적 제어 루프 동결은 붙박이 장애-안전(fail-safe) 메커니즘으로 인해 루프들을 때 이르게 록킹하지 않을 것이다.

본 명세서에서 다양한 실시예들은 본 명세서에서 설명되는 컴포넌트들과 같은 컴퓨팅 시스템 컴포넌트를 참조하여, 예를 들어 도 1-2 및 4-5를 참조하여 설명된다. 구체적으로, 도 1은 본 발명의 일 실시예에 따른 컴퓨팅 시스템(100)의 블록도를 나타낸다. 시스템(100)은 (본 명세서에서 공동으로 "에이전트들(102)" 또는 더 일반적으로 "에이전트(102)"로서 지칭되는) 하나 이상의 에이전트(102-1 내지 102-M)를 포함한다. 일 실시예에서, 에이전트들(102)은 도 2 및 4-5를 참조하여 설명되는 컴퓨팅 시스템들과 같은 컴퓨팅 시스템의 컴포넌트들이다.

도 1에 도시된 바와 같이, 에이전트들(102)은 네트워크 패브릭(104)을 통해 통신한다. 일 실시예에서, 네트워크 패브릭(104)은 직렬(예로서, 점대점) 링크 및/또는 공유 통신 네트워크를 통해 통신하는 하나 이상의 상호접속(interconnect)(또는 상호접속 네트워크)을 포함할 수 있다. 각각의 링크는 하나 이상의 레인(lane)을 포함할 수 있다. 예를 들어, 일부 실시예들은 충분히 버퍼링된 이중 인라인 메모리 모듈들(FBD)과의 통신을 가능하게 하는 링크들에 대한 컴포넌트 디버그 또는 검증을 용이하게 할 수 있으며, 예를 들어 FBD 링크는 메모리 모듈들을 호스트 제어기 장치(프로세서 또는 메모리 허브 등)에 결합하기 위한 직렬 링크이다. 디버그 정보는 FBD 채널 호스트로부터 전송되며, 따라서 디버그 정보는 채널 트래픽 추적 캡처 도구들(하나 이상의 논리 분석기 등)에 의해 채널을 따라 관찰된다.

일 실시예에서, 시스템(100)은 물리 계층, 링크 계층, 라우팅 계층, 전송 계층 및/또는 프로토콜 계층을 포함하는 계층화된 프로토콜 스킴을 지원할 수 있다. 패브릭(104)은 또한 점대점 네트워크를 위해 하나의 프로토콜(예로서, 캐싱 프로세서 또는 캐싱 인식 메모리 제어기)로부터 다른 프로토콜로의 (예를 들어, 패킷들의 형태의) 데이터의 전송을 용이하게 한다. 또한, 일부 실시예들에서, 네트워크 패브릭(104)은 하나 이상의 캐시 일관성 프로토콜을 따르는 통신을 제공할 수 있다.

더구나, 도 1에 화살표들의 방향에 의해 지시되는 바와 같이, 에이전트들(102)은 네트워크 패브릭(104)을 통해 데이터를 송신 및/또는 수신한다. 따라서, 일부 에이전트들은 통신을 위해 단방향 링크를 이용하는 반면, 다른 에이전트들은 양방향 링크를 이용한다. 예를 들어, 하나 이상의 에이전트(에이전트(102-M) 등)는 (예를 들어, 단방향 링크(106)를 통해) 데이터를 전송하고, 다른 에이전트(들)(에이전트(102-2) 등)는 (예로서, 단방향 링크(108)를 통해) 데이터를 수신하는 반면, 일부 에이전트(들)(에이전트(102-1) 등)는 (예로서, 양방향 링크(110)를 통해) 데이터를 송신할 뿐만 아니라 수신한다.

또한, 일 실시예에 따르면, 에이전트들(102) 중 하나 이상은 에이전트(예로서, 도시된 에이전트(102-1))와 하나 이상의 입출력("I/O" 또는 "IO") 장치(124)(PCIe I/O 장치 등) 사이의 통신을 용이하게 하기 위한 하나 이상의 입출력 허브(IOH)(120)를 포함한다. IOH(120)는 PCIe 사양에 따라(예로서, PCIe 3.0 또는 PCI Gen3 또는 PCIe Gen3으로도 지칭되는 PCI 익스프레스 기본 사양 3.0에 따라) (프로세서, 메모리 서브시스템 등과 같은) 에이전트(102-1)의 컴포넌트들과 I/O 장치들(124)을 결합하고/하거나 이들 간의 통신을 용이하게 하기 위한 (하나 이상의 루트 포트를 포함하는 루트 컴플렉스(RC)(122)를 포함한다. 일부 실시예들에서, (프로세서 코어, 칩셋, 입출력 허브, 메모리 제어기 등과 같은) 멀티-에이전트 시스템의 하나 이상의 컴포넌트는 나머지 도면들을 참조하여 더 설명되는 바와 같은 RC(122) 및/또는 IOH들(120)을 포함한다.

게다가, 에이전트(102)는 예를 들어 에이전트(102) 내의 PCIe 컴포넌트들의 고속(예로서, 직렬) I/O 채널들의 품질 및/또는 속도를 향상시키기 위한 것을 포함하는 PCIe 인터페이스의 다양한 동작들을 관리하기 위한 PCIe 제어기(135)를 포함한다. 또한, 도 1에 도시된 바와 같이, 에이전트(102-1)는 메모리(140)에 대한 액세스를 갖는다. 도 2-5를 참조하여 더 설명되는 바와 같이, 메모리(140)는 예를 들어 OS, 장치 드라이버 등을 포함하는 다양한 아이템들을 저장한다.

구체적으로, 도 2는 일 실시예에 따른 컴퓨팅 시스템(200)의 블록도이다. 시스템(200)은 복수의 소켓(202-208)(4개가 도시되지만, 다른 실시예들은 더 많거나 적은 소켓을 가질 수 있음)을 포함한다. 각각의 소켓은 프로세서, 및 IOH(120), RC(122) 및 PCIe 제어기(135) 중 하나 이상을 포함한다. 일부 실시예들에서, IOH(120), RC(122) 및/또는 PCIe 제어기(135)는 (도 2에 도시된 것들과 같은) 시스템(200)의 하나 이상의 컴포넌트 내에 존재할 수 있다. 또한, 구현에 따라 더 많거나 적은 120, 122 및/또는 135 블록이 시스템 내에 존재한다. 게다가, 각각의 소켓은 점대점(PtP) 링크, 또는 고속 경로 상호접속(QPI)과 같은 차동 상호접속, MIPI(Mobile Industry Processor Interface) 등을 통해 다른 소켓들에 결합된다. 도 1의 네트워크 패브릭(104)과 관련하여 설명된 바와 같이, 각각의 소켓은 예를 들어 동적 랜덤 액세스 메모리(DRAM)를 포함하는 복수의 이중 인라인 메모리 모듈(DIMM)에 의해 형성된 시스템 메모리의 로컬 부분에 결합된다.

다른 실시예에서, 네트워크 패브릭은 임의의 시스템 온 칩(SoC)을 위해 이용될 수 있고, AMBA(Advanced Microcontroller Bus Architecture), OCP(Open Core Protocol), MIPI(Mobile Industry Processor Interface), PCI(Peripheral Component Interconnect) 또는 PCIe(Peripheral Component Interconnect Express)를 위한 ARM 준수 인터페이스들과 같은 맞춤형 또는 표준 인터페이스들을 이용할 수 있다.

일부 실시예들은 IP 자원들 자체에 대한 어떠한 변경도 행하지 않고서 PCI 기반 시스템과 같은 PC(Personal Computer) 기반 시스템에서 AXI/OCP 기술들과 같이 이종 자원들의 사용을 가능하게 하는 기술을 이용한다. 실시예들은 PCI 호환 시스템들을 생성하기 위해 자동 생성된 상호접속 패브릭 내에 AXI/OCP IP를 플러그인하는 데 사용될 수 있는, 본 명세서에서 Y 유닛(Yunit) 및 심(shim)으로 지칭되는 2개의 매우 얇은 하드웨어 블록을 제공한다. 일 실시예에서, Y 유닛의 제1(예로서, 북쪽) 인터페이스는 직접 미디어 인터페이스(DMI) 버스, PCI 버스 또는 주변 컴포넌트 상호접속 익스프레스(PCIe) 버스와 같은 PCI 호환 버스에 인터페이스하는 어댑터 블록에 접속한다. 제2(예로서, 남쪽) 인터페이스는 AXI/OCP 상호접속과 같은 비PC 상호접속에 직접 접속한다. 다양한 구현들에서, 이러한 버스는 OCP 버스일 수 있다.

일부 실시예들에서, Y 유닛은 PCI 구성 사이클들을 타겟 IP가 이해할 수 있는 트랜?션들로 변환함으로써 PCI 열거를 구현한다. 이 유닛은 또한 재배치 가능 PCI 어드레스들을 고정 AXI/OCP 어드레스들로 그리고 그 반대로의 어드레스 변환을 수행한다. Y 유닛은 생산자-소비자 모델(예로서, PCI 생산자-소비자 모델)을 충족시키기 위한 배열 메커니즘을 더 구현할 수 있다. 게다가, 개별 IP들은 전용 PCI 심들을 통해 상호접속에 접속된다. 각각의 심은 대응하는 IP에 대한 완전한 PCI 헤더를 구현할 수 있다. Y 유닛은 모든 액세스들을 PCI 헤더로 그리고 장치 메모리 공간을 심으로 라우팅한다. 심은 모든 헤더 판독/기록 트랜잭션들을 소비하며, 다른 트랜잭션들을 IP로 전달한다. 일부 실시예들에서, 심은 IP에 대한 모든 전력 관리 관련 특징들도 구현한다.

따라서, Y 유닛을 구현하는 실시예들은 모놀리식 호환성 블록이 아니라, 분산 접근법을 취한다. 모든 IP들에 걸쳐 공통인 기능, 예를 들어 어드레스 변환 및 배열은 Y 유닛에서 구현되는 반면, 전력 관리, 에러 처리 등과 같은 IP 고유 기능은 그 IP에 대해 맞춤화된 심들에서 구현된다.

이러한 방식으로, Y 유닛에 대한 최소의 변경과 함께 새로운 IP가 추가될 수 있다. 예를 들어, 일 구현에서, 변경들은 어드레스 재지향 테이블 내에 새로운 엔트리를 추가함으로써 발생할 수 있다. 심들은 IP에 고유하지만, 일부 구현들에서는 많은 양의 기능(예로서, 90% 이상)이 모든 IP에 걸쳐 공통이다. 이것은 새로운 IP에 대한 기존 심의 빠른 재구성을 가능하게 한다. 따라서, 일부 실시예들은 변경 없이도 자동 생성 상호접속 패브릭들의 사용도 가능하게 한다. 점대점 버스 아키텍처에서, 상호접속 패브릭들의 설계는 어려운 작업일 수 있다. 전술한 Y 유닛 접근법은 최소한의 노력으로 그리고 산업 표준 도구들에 대한 어떠한 변경도 없이 산업 에코 시스템을 PCI 시스템 내로 도입한다.

도 2에 도시된 바와 같이, 각각의 소켓은 (MC0/HA0 내지 MC3/HA3과 같은) 메모리 제어기(MC)/홈 에이전트(HA)에 결합된다. 메모리 제어기들은 (도 4의 메모리(412)와 같은) 시스템 메모리의 일부일 수 있는 대응하는 로컬 메모리(MEM0 내지 MEM3으로 표시됨)에 결합된다. 일부 실시예들에서, (MC0/HA0 내지 MC3/HA3과 같은) 메모리 제어기(MC)/홈 에이전트(HA)는 도 1의 에이전트(102-1)와 동일 또는 유사할 수 있으며, MEM0 내지 MEM3으로 표시된 메모리는 본 명세서에서 임의의 도면을 참조하여 설명되는 메모리 장치들과 동일 또는 유사할 수 있다. 일반적으로, 처리/캐싱 에이전트들은 대응하는 "홈 에이전트"와 관련된 메모리 어드레스에 액세스하기 위한 요청들을 홈 노들로 전송한다. 또한, 일 실시예에서, MEM0 내지 MEM3은 데이터를, 예를 들어 마스터 및 슬레이브로서 미러링하도록 구성될 수 있다. 또한, 시스템(200)의 하나 이상의 컴포넌트는 일부 실시예들에서 동일한 집적 회로 다이 상에 포함될 수 있다.

더구나, (도 2에 도시된 바와 같은) 일 구현은 미러링을 갖는 소켓 무접착 구성(socket glueless configuration)을 위한 것이다. 예를 들어, (MC0/HA0과 같은) 메모리 제어기에 할당된 데이터는 PtP 링크들을 통해 (MC3/HA3과 같은) 다른 메모리 제어기로 미러링된다.

도 3a는 일부 실시예들에 따른, 고속 직렬 I/O 링크 응용들에서 저전력 상태들로부터의 빠르고 강건한 복구를 위한 적응성 제어 루프 보호를 제공하기 위한 방법(300)의 흐름도를 나타낸다. 다양한 실시예들에서, 도 3a를 참조하여 설명되는 동작들은 (PCIe 제어기(135) 또는 제어기(135) 내의 하나 이상의 논리 등과 같은) 도 1, 2, 4 및/또는 5를 참조하여 설명되는 컴포넌트들 중 하나 이상에 의해 수행된다.

도 1-3a를 참조하면, 동작(302)에서, 2개의 에이전트(예를 들어, (PCIe 링크의 엔드 포인트를 포함하는) 에이전트(102-1) 및 I/O 장치들(124) 중 하나와 같은, 도 1을 참조하여 설명된 임의의 에이전트들) 사이의 링크가 정상 동작 상태(L0)에 있다. 동작(304)에서, 이른 EIOS 패턴이 (예로서, PCIe 제어기(135)에 의해) 검출된다. 이른 EIOS 패턴이 검출되면, 동작(306)에서, (일부 실시예들에 따른 CDR(Clock Data Recovery)(대응하는 데이터의 분석에 적어도 부분적으로 기초하여 클럭을 추정할 수 있는 클럭 데이터 복구), AGC(Automatic Gain Control)(피드백 루프를 이용하여 이득을 적절한 레벨로 조정할 수 있는 자동 이득 제어), DFE(Decision Feedback Equalization)(통신 링크의 심벌간 간섭과 같은 시간 가변 특성들에 대한 등화/적응을 제공할 수 있는 결정 피드백 등화) 및 CTOC(Continuous Time Offset Cancellation)(선형 공통 모드 에러 검출 및 오프셋 교정을 제공할 수 있는 연속 시간 오프셋 제거) 중 하나 이상과 같은) 하나 이상의 제어 루프가 추론적으로 동결된다. 일 실시예에서, 동작(306)에서, 제어 루프들과 관련된 상태 및/또는 기타 정보가 저장된다. 동작(308)에서, 방법(300)은 (예로서, 20ns 또는 40ns 또는 80ns 후에) 제1 타이머가 종료되기를 기다린다. 이 타이머는 AFE 내의 아날로그 스?치 퇴거 검출 회로가 퇴거 검출을 위해 충분히 웜-업되는 것을 보증한다. 제1 타이머가 종료되면, 동작(310)은 스?치 퇴거 검출 회로를 검사하여, 저전력 소비 상태가 표명/진입되었는지를 결정한다. 그렇지 않은 경우, 동작(306)의 동결된 루프들은 동작(312)에서 동결 해제되며, 링크는 동작(302)에서의 정상 동작 상태로 복귀한다.

따라서, 저전력 상태로의 진입시에, 일 실시예는 (예를 들어, PCIe 제어기(135)에 의해 검출된 EIOS 패턴에 기초하는) 급박한 저전력 상태 진입의 이른 추론적 지시를 이용하여, 제어 루프 상태들을 저장하고 루프들을 동결하며, 따라서 이러한 루프들은 진입 프로세스의 나머지 동안 그리고 저전력 상태 동안 손상되지 않는다. 거짓 스?치가 발생하고, 수신기가 여전히 동작 모드에 있는 경우, 도 3a의 블록도에 도시된 바와 같이, 모든 루프들은 정상 동작으로 빠르게 복귀할 것이다.

동작(310)에서 저전력 소비가 실제로 표명되는 경우, 동작(314)에서, 링크는 저전력 소비 상태에 들어가며, EIEOS 패턴 검출이 활성화된다. EIEOS 패턴이 동작(316)에서 검출되면, (아래에 더 설명되는 바와 같이) 동작(318)에서 CDR 루프가 인에이블된다. 동작(320)에서, 방법(300)은 동작(322)에서 나머지 루프들(예로서, AGC, DFE 및 CTOC 루프들)을 인에이블하기 전에 CDR 획득을 가능하게 하기 위해 제2 타이머의 종료를 기다린다. 이러한 접근법은 저전력 상태 퇴거들의 시작에서 초기에 손상된 데이터로 인한 적응성 루프들에서의 에러 전파를 방지하며, 따라서 링크 안정성 및 전체 비트 록 시간 양자를 개선한다. 동작(322) 후에, 방법(300)은 동작(302)로부터 재개된다.

일 실시예에서, 동작(306)에서의 하나 이상의 루프의 동결은 CDR 루프, DFE 루프, AGC 루프 및 CTOC 루프의 순서로 수행된다. 그러나, 모든 실시예들은 하나 이상의 루프의 동결을 위해 이러한 순서로 한정되지 않는다. 게다가, 일 실시예에서, 동작(318 및 322)에서의 하나 이상의 루프의 동결 해제는 CDR 루프, DFE 루프, AGC 루프 및 CTOC 루프의 순서로 수행된다. 그러나, 모든 실시예들은 하나 이상의 루프의 동결 해제를 위해 이러한 순서로 한정되지 않으며, 다만, CDR 루프 동결 해제(및 동작(320)에서의 CDR 획득을 위한 대기)는 나머지 루프들의 동결 해제 전에 발생해야 한다.

일부 실시예들에서, (a) EIOS 패턴에 기초하는 추론적 진입 신호를 이용하여, 절전 상태에 들어가기 전에 (예를 들어, CDR, AGC, DFE 및 CTOC 루프들에 대한) 수신기 AFE 제어 루프 상태들을 저장하기 위해 (예를 들어, 디지털) 유한 상태 기계(FSM)가 사용된다. 제1 타이머의 종료 후에 추론적 진입이 검출되지 않는 경우에 루프들을 다시 정상 상태로 동결 해제하고/하거나; (b) 절전 상태들로부터 나간 후에 모든 루프들을 단계적으로 인에이블한다.

일 실시예에서, PCIe 제어기 또는 시스템 에이전트는 링크가 잠재적으로 전력 관리 상태에 들어가고 있고, 입력 데이터가 곧 스?치될 것이라는 EIOS의 이른 지시를 검출할 것이다. 이러한 이른 지시는 AFE로 전송되어, 제어 루프들(예로서, CDR, AGC, DFE 및 CTOC)을 동결시키고, 입력 데이터에 반응하지 못하게 하며, 또한 이와 동시에 스?치 퇴거 검출 논리를 활성화한다. 웜 업 타이머는 스?치 논리의 활성화 후에 시작될 것이다. 타이머는 스?치 활성화의 (프로그래밍될 수 있는) 20ns/40ns/80ns 후에 종료될 것이다. 타이머가 종료된 후, 유효 아날로그 스?치 퇴거를 위해 아날로그 스?치 퇴거 신호가 샘플링된다. 유효 스?치 퇴거가 검출될 때, CDR이 먼저 동결 해제되고, 최종 동결된 코드들로부터 획득(ACQ) 사이클을 시작할 것이다. CDR 후에, ACQ 사이클이 완료되고, AGC, DFE 및 CTOC가 동결 해제되고, 동결 전의 최종 스냅샷 코드들로부터 추적을 시작할 것이다. 정상적인 링크 동작(예로서, 전력 관리 모드로부터의 완전한 퇴거)이 동작(322) 후에 AGC, DFE 및 CTOC 동결 해제의 시점으로부터 재개될 것이다.

더욱이, 일부 실시예들에서는, (L0s와 같은) 저전력 상태들로부터 퇴거할 때 FSM을 이용하여 갈지자형 시퀀스로 제어 루프들을 동결 해제한다. 클럭 복구(CDR) 루프가 먼저 동결 해제될 것이다. AGC, DFE 및 CTOC 루프들은 CDR 획득이 완료될 때까지 동결 해제되지 않을 것이다.

예를 들어, L0s와 같은 저전력 상태들의 거주 동안 위상 표류가 발생할 수 있다. 저전력 상태들의 퇴거시에, 수신기 샘플링 클럭은 입력 데이터와 더 이상 정렬되지 않는다. AGC, DFE 및 CTOC 루프들은 이들이 CDR 루프와 동시에 인에이블되는 경우에 잘못된 방향들로 표류할 것이다. 더구나, 적응성 루프들의 잘못된 표류는 서로 상호작용하여, 잠재적으로 복구 불가 상태에 도달하여 링크 장애를 유발할 수 있다. 이러한 접근법은 저전력 상태 퇴거들의 시작에서 초기에 손상된 데이터로 인한 적응성 루프들에서의 에러 전파를 방지하며; 따라서 링크 안정성 및 전체 비트 록 시간 양자를 개선한다.

소정의 시나리오들에서, CDR은 수신기가 방금 저전력 상태들로부터 퇴거한 때 저속 응답 위상 영역에서 동작할 수 있다. 이것은 큰 전송 위상 표류 및/또는 공통 모드 표류에 의해 유발될 수 있으며, 따라서 CDR 위상 검출기는 사각 지대에 있다. FSM을 이용하여 인공 주파수 오프셋을 삽입함으로써 사각 지대로부터 꺼내고 고속 샘플링 위상 복구를 돕는다.

일 실시예에서, 도 3b는 저전력 상태 퇴거 FSM 제어식 CDR 루프 필터(350)의 블록도를 나타낸다. 정상 동작 동안, 위상 입력(351)은 1차 필터(370), 및 제2 필터(380)를 구동하는 적분기(360)로 전송된다. 위상 출력(354)은 필터(370)와 필터(380)의 합이다. 저전력 상태들로부터 퇴거할 때, FSM(390)은 1 클럭 사이클 동안 삽입 오프셋(353)을 논리 "1"로 표명함으로써 적분기(360) 내로의 인공 주파수 오프셋(352)의 추가를 제어한다. 삽입되는 주파수 오프셋의 양은 프로그래밍 가능하다. 위상 검출기가 사각 지대에 있는 경우, 저속 응답 영역으로부터 벗어나기 위해 위상 출력이 주파수 오프셋에 의해 변조될 것이다. 위상 검출기가 기능을 회복하면, 1차 필터가 추적을 재개하고, 삽입된 주파수 오프셋을 자체적으로 교정할 것이다. 이것은 필터(370)에서의 루프 이득이 필터(380)에서의 이득보다 훨씬 큰 것에 기인한다. 적분기는 결국 그의 이전 값으로 다시 수렴될 것이다.

일 실시예는 루프들을 동결 및 동결 해제하기 위해 제어기의 L0s 신호에 의존하지 않으므로, 소정의 경계 조건들에 대해서도 루프들을 보호한다. 하나의 그러한 경계 조건은 엔드 포인트(또는 에이전트)가 링크 업 상태에 들어간 직후에 저전력 상태에 들어가는 반면에 루트 포트가 링크 에러들로 인해 여전히 복구중인 조건일 수 있다. 그러한 예들에서, L0s로의 진입의 지시를 담당하는 신호는 결코 AFE로 표명되지 않는데, 이는 LTSSM의 수신기 측이 결코 실제로 L0s에 들어가지 않기 때문이다. 일 실시예는 L0s 진입 신호 대신에 제어기에 의해 전송되는 (전력 상태로의) 진입의 이른 지시를 사용하며, 따라서 루프들을 동결하기 위해 더 신뢰성 있게 사용될 수 있다. 이러한 스킴을 이용하여, 링크는 훨씬 더 짧은 전력 관리 퇴거 레이턴시를 갖고, 더 안정될 것이다.

더구나, 일부 실시예들은 절전 상태들로부터 퇴거하는 동안 고속 복구를 달성하기 위해 PCIe/QPI 직렬 I/O AFE 설계들에 대한 안전한 솔루션을 제공한다. 더욱이, 절전 상태들과 관련된 수신기 문제들은 부분적으로는 동작 조건들로부터의 적응성 루프 표류에 기인할 수 있다. 표류는 수신 데이터가 절전 상태 진입 및 퇴거의 시작에서 손상될 때 LMS(Least Mean Squared) 적응에서의 에러 전파에 의해 유발될 수 있다. 극단적인 시나리오들에서는 연속적인 L0s 이벤트들이 빈번할 수 있어서, 적응성 루프들이 다음 절전 모드에 들어가기 전에 복구될 시간이 없다. 결국, 수신기는 갑작스런 링크 다운을 유발할 만큼 충분히 멀리 표류할 수 있다. 실리콘에서의 적응성 루프 표류 문제를 해결하기 위하여, 디지털 루프 보호 FSM을 (예를 들어, AFE 수신기에서) 구현하여, 제어기로부터의 이른 EIOS 지시에 기초하여 루프들을 보호하고, 아날로그 스?치 퇴거 검출을 이용하여 루프 적응을 순차적으로 인에이블할 수 있다. 제어기 입력들로부터의 이른 (EIOS) 스?치 검출은 루프 적응이 인에이블될 때에도 잠재적으로 손상된 데이터를 무시하기 위해 AFE RX 루프 보호 FSM을 트리거할 수 있다. 이러한 보호 메커니즘은 RX가 잘못된 조건들에 들어가는 것을 방지하며, CDR에 이어지는 AGC, DFE 및 CTOC 제어 루프들의 갈지자형 동결 해제는 링크 안정성을 개선하고, 비트 록 시간을 줄일 것이다.

저전력 상태의 퇴거 동안, 일 실시예는 에러 전파를 방지하고 비트 록 시간을 줄이기 위해 모든 루프들을 인에이블하는 순차적 절차를 제공한다. L0s/L1로부터 퇴거할 때, 큰 TX 위상 표류는 물론, TX 공통 모드 표류로부터 수신 데이터 손상이 발생할 수 있다. 그러한 표류들은 잘못된 AGC, DFE 및 CTOC 적응을 트리거할 것이며, 이는 복구 시간을 증가시킬 뿐만 아니라, 링크 안정성도 위태롭게 한다. 하나의 루프 보호 FSM에서는, L0s/L1 퇴거 후에 CDR 루프가 먼저 인에이블된다. 때때로, CDR 위상 검출은 전송 위상이 저전력 상태들의 거주 동안 CDR의 사각 지대로 표류되는 초기에 덜 효과적이다. 수신기를 그러한 저속 응답 영역들로부터 꺼내기 위해 인공 주파수 오프셋이 삽입된다. CDR이 샘플링 위상을 복구하면, 초기에 삽입된 인공 주파수 오프셋은 CDR 루프 적응으로 인해 자동으로 제거될 것이다. 이어서, AGC, DFE 및 CTOC 루프들이 다시 턴온되어, 입력 신호들을 추적하고, 수신기 구성을 정밀하게 조정한다.

따라서, 일부 실시예들은 다음 중 하나 이상을 포함하는 특징들을 제공하는데, 즉 (1) 루프들이 제어기로부터 AFE로의 추론적인 L0s 신호를 이용하여 강건한 방식으로 다잡음 데이터로부터 보호되고; (2) 루프 동결과 달리, 동결 해제가 갈지자형으로 수행되고, AGC, DFE 및 CTOC가 동결된 상태로 유지되는 동안에 CDR이 먼저 동결 해제될 것이다. CDR이 nFTS를 이용하여 안정된 후, 나머지 루프들(AGC, DFE, CTOC)이 동결 해제되어, 동적 조정들을 위해 데이터를 추적한다. EIOS의 이른 버전을 이용하여 모든 루프들(CDR, AGC, DFE, CTOC)을 동시에 동결하고, 아날로그 스?치 퇴거를 이용하여 CDR을 먼저 동결 해제한 후에 AGC/DFE/CTOC를 동결 해제하는 것은 최대한의 보호 및 강건한 링크 동작 및 짧은 L0s 퇴거 레이턴시들을 제공할 것이다.

더구나, 다양한 실시예들에 따라 더 빠른 복구가 가능한데, 이는 링크가 새로운 트레이닝을 통과해야 하는 것이 아니라 미리 저장된 값들로부터 시작하고, CDR 획득 윈도 동안에 인공 주파수 오프셋을 이용하여 저속 응답 위상 영역들을 통해 진행하여, 링크가 저전력 상태에 비교적 더 오래 머물 수 있음에 따라 절전을 증가시킬 수 있기 때문이다. 또한, 일부 실시예들은 저전력 상태들로부터의 퇴거시에 링크 안정성을 향상시키며, 피드백 제어 루프들을 사용하는 고속 직렬 I/O들에서 전력 감소를 가능하게 한다. 예를 들어, 연속적인 L0s 진입 및 퇴거를 갖는(예를 들어, 400ns의 짧은 거주 사이에 L0 상태를 갖는) 강건한 링크 성능이 일부 실시예들의 실시에 의해 가능할 것이다. 또한, 전력 관리를 위해 사용되는 nFTS 값은 일반적으로 Gen3 트레이닝 시퀀스의 초기에 제공된다. 일부 실시예들은 Gen3 속도에서 매우 짧은 (예를 들어, 30 미만의 nFTS) L0s 퇴거 레이턴시를 제공한다.

도 4는 본 발명의 일 실시예에 따른 컴퓨팅 시스템(400)의 블록도를 나타낸다. 컴퓨팅 시스템(400)은 상호접속 네트워크(또는 버스)(404)를 통해 통신하는 하나 이상의 중앙 처리 유닛(CPU)(402-1 내지 402-N) 또는 프로세서(본 명세서에서 공동으로 "프로세서들(402)" 또는 더 일반적으로 "프로세서(402)"로서 지칭됨)를 포함한다. 프로세서들(402)은 범용 프로세서, (컴퓨터 네트워크(403)를 통해 통신되는 데이터를 처리하는) 네트워크 프로세서, 또는 다른 타입의 프로세서(축소 명령어 세트 컴퓨터(RISC) 프로세서 또는 복합 명령어 세트 컴퓨터(CISC)를 포함함)를 포함한다. 더욱이, 프로세서들(402)은 단일 또는 다중 코어 설계를 가질 수 있다. 다중 코어 설계를 갖는 프로세서들(402)은 동일한 집적 회로(IC) 다이 상에 상이한 타입의 프로세서 코어들을 집적할 수 있다. 또한, 다중 코어 설계를 갖는 프로세서들(402)은 대칭 또는 비대칭 멀티프로세서들로서 구현될 수 있다.

또한, 도 1-3b를 참조하여 설명된 동작들이 시스템(400)의 하나 이상의 컴포넌트에 의해 수행된다. 일부 실시예들에서, 프로세서들(402)은 도 2의 프로세서들(202-208)과 동일 또는 유사할 수 있다. 더구나, 프로세서들(402)(또는 시스템(400)의 다른 컴포넌트들)은 IOH(120), RC(122) 및 PCIe 제어기(135) 중 하나 이상을 포함한다. 더욱이, 도 4는 아이템들(120/122/135)에 대한 일부 위치들을 도시하지만, 이러한 컴포넌트들은 시스템(400) 내의 다른 곳에 배치될 수 있다. 예를 들어, I/O 장치(들)(124)는 버스(422) 등을 통해 통신할 수 있다.

칩셋(406)도 상호접속 네트워크(404)와 통신한다. 칩셋(406)은 그래픽 및 메모리 제어기 허브(GMCH)(408)를 포함한다. GMCH(408)는 메모리(412)와 통신하는 메모리 제어기(410)를 포함한다. 메모리(412)는 CPU(402), 또는 컴퓨팅 시스템(400) 내에 포함된 임의의 다른 장치에 의해 실행되는 명령어들의 시퀀스들을 포함하는 데이터를 저장한다. 예를 들어, 메모리(412)는 이전 도면들을 참조하여 설명된 바와 같이 운영 체제(OS)(413) 및/또는 장치 드라이버(411)에 대응하는 데이터를 저장한다. 일 실시예에서, 메모리(412) 및 도 1의 메모리(140)는 동일하거나 상이할 수 있다. 본 발명의 일 실시예에서, 메모리(412)는 랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM)과 같은 하나 이상의 휘발성 저장 장치(또는 메모리) 또는 다른 타입의 저장 장치들을 포함할 수 있다. 하드 디스크와 같은 비휘발성 메모리도 사용될 수 있다. 다수의 CPU 및/또는 다수의 시스템 메모리와 같은 추가적인 장치들도 상호접속 네트워크(404)를 통해 통신할 수 있다.

게다가, 프로세서들(402) 중 하나 이상은 (다양한 실시예들에서 전용 및/또는 공유 캐시들을 포함하는) 하나 이상의 캐시 및 관련 캐시 제어기(도시되지 않음)에 대한 액세스를 가질 수 있다. 캐시(들)는 하나 이상의 캐시 일관성 프로토콜에 따를 수 있다. 그러한 캐시(들)는 시스템(400)의 하나 이상의 컴포넌트에 의해 사용되는 (예를 들어, 명령어들을 포함하는) 데이터를 저장한다. 예를 들어, 캐시는 프로세서들(402)의 컴포넌트들에 의한 더 빠른 액세스를 위해 메모리(412)에 저장된 데이터를 국지적으로 캐싱한다. 일 실시예에서, (공유되는) 캐시는 중간 레벨 캐시 및/또는 최종 레벨 캐시(LLC)를 포함할 수 있다. 또한, 각각의 프로세서(402)는 레벨 1(L1) 캐시를 포함할 수 있다. 프로세서들(402)의 다양한 컴포넌트들은 캐시와 직접, 버스 또는 상호접속 네트워크 및/또는 메모리 제어기 또는 허브를 통해 통신할 수 있다.

GMCH(408)는 예를 들어 그래픽 가속기를 통해 디스플레이 장치(416)와 통신하는 그래픽 인터페이스(414)도 포함한다. 본 발명의 일 실시예에서, 그래픽 인터페이스(414)는 가속화된 그래픽 포트(AGP)를 통해 그래픽 가속기와 통신할 수 있다. 본 발명의 일 실시예에서, (평판 디스플레이와 같은) 디스플레이(416)는 예를 들어 비디오 메모리 또는 시스템 메모리와 같은 저장 장치에 저장된 이미지의 디지털 표현을 디스플레이(416)에 의해 해석되고 표시되는 디스플레이 신호들로 변환하는 신호 컨버터를 통해 그래픽 인터페이스(414)와 통신할 수 있다. 일 실시예에서, 디스플레이 장치에 의해 생성된 디스플레이 신호들은 디스플레이(416)에 의해 해석되어 순차적으로 표시되기 전에 다양한 제어 장치들을 통과한다.

허브 인터페이스(418)는 GMCH(408)와 입출력 제어 허브(ICH)(420)가 통신하는 것을 가능하게 한다. ICH(420)는 컴퓨팅 시스템(400)과 통신하는 I/O 장치들에 대한 인터페이스를 제공한다. ICH(420)는 주변 컴포넌트 상호접속(PCI) 브리지, 유니버설 직렬 버스(USB) 제어기 또는 다른 타입의 주변장치 브리지들 또는 제어기들과 같은 주변장치 브리지(또는 제어기)(424)를 통해 버스(422)와 통신한다. 브리지(424)는 CPU(402)와 주변 장치들 사이에 데이터 경로를 제공한다. 다른 타입의 토폴로지들이 이용될 수 있다. 또한, 다수의 버스가 예를 들어 다수의 브리지 또는 제어기를 통해 ICH(420)와 통신할 수 있다. 더욱이, ICH(420)와 통신하는 다른 주변장치들은 본 발명의 다양한 실시예들에서 통합 드라이브 전자 장치(IDE) 또는 소형 컴퓨터 시스템 인터페이스(SCSI) 하드 드라이브(들), USB 포트(들), 키보드, 마우스, 병렬 포트(들), 직렬 포트(들), 플로피 디스크 드라이브(들), 디지털 출력 지원(예로서, 디지털 비디오 인터페이스(DVI)) 또는 다른 장치들을 포함한다.

버스(422)는 오디오 장치(426), 하나 이상의 디스크 드라이브(들)(428) 및 (컴퓨터 네트워크(403)와 통신하는) 네트워크 인터페이스 장치(430)와 통신한다. 다른 장치들도 버스(422)를 통해 통신할 수 있다. 또한, (네트워크 인터페이스 장치(430)와 같은) 다양한 컴포넌트들은 본 발명의 일부 실시예들에서 GMCH(408)와 통신할 수 있다. 게다가, 일부 실시예들에서는 프로세서들(402), 및 GMCH(408) 및/또는 칩셋(406)의 하나 이상의 컴포넌트가 결합되어, 단일 집적 회로 칩을 형성한다(또는 동일한 집적 회로 다이 상에 존재한다).

더구나, 컴퓨팅 시스템(400)은 휘발성 및/또는 비휘발성 메모리(또는 저장 장치)를 포함한다. 예를 들어, 비휘발성 메모리는 판독 전용 메모리(ROM), 프로그래밍 가능 ROM(PROM), 소거 가능 PROM(EPROM), 전기적 EPROM(EEPROM), 디스크 드라이브(예로서, 428), 플로피 디스크, 컴팩트 디스크 ROM(CD-ROM), 디지털 다기능 디스크(DVD), 플래시 메모리, 광자기 디스크, 또는 (예로서, 명령어들을 포함하는) 전자 데이터를 저장할 수 있는 다른 타입의 비휘발성 기계 판독 가능 매체 중 하나 이상을 포함한다.

도 5는 본 발명의 일 실시예에 따른, 점대점(PtP) 구성으로 배열된 컴퓨팅 시스템(500)을 나타낸다. 구체적으로, 도 5는 프로세서들, 메모리 및 입출력 장치들이 다수의 점대점 인터페이스에 의해 상호접속되는 시스템을 도시한다. 도 1-4를 참조하여 설명된 동작들은 시스템(500)의 하나 이상의 컴포넌트에 의해 수행된다.

도 5에 도시된 바와 같이, 시스템(500)은 여러 개의 프로세서를 포함하며, 명료화를 위해 이들 중 2개의 프로세서(502, 504)만이 도시된다. 프로세서들(502, 504) 각각은 메모리들(510, 512)과의 통신을 가능하게 하기 위한 로컬 메모리 제어기 허브(MCH)(506, 508)를 포함한다. 메모리들(510 및/또는 512)은 도 4의 메모리(412)를 참조하여 설명된 것들과 같은 다양한 데이터를 저장한다. 도 5에 도시된 바와 같이, 프로세서들(502, 504)은 일부 실시예들에서 도 4와 관련하여 설명된 캐시(들)도 포함한다.

일 실시예에서, 프로세서들(502, 504)은 도 4를 참조하여 설명된 프로세서들(402) 중 하나일 수 있다. 프로세서들(502, 504)은 PtP 인터페이스 회로들(516, 518)을 각각 이용하여 점대점(PtP) 인터페이스(514)를 통해 데이터를 교환한다. 또한, 프로세서들(502, 504) 각각은 점대점 인터페이스 회로들(526, 528, 530, 532)을 이용하여 개별 PtP 인터페이스들(522, 524)을 통해 칩셋(520)과 데이터를 교환한다. 칩셋(520)은 또한 예를 들어 PtP 인터페이스 회로(537)를 이용하여 고성능 그래픽 인터페이스(536)를 통해 고성능 그래픽 회로(534)와 데이터를 교환한다.

본 발명의 적어도 일 실시예는 프로세서들(502, 504) 또는 칩셋(520) 내에 제공된다. 예를 들어, 프로세서들(502, 504) 및/또는 칩셋(520)은 IOH(120), RC(122) 및 PCIe 제어기(135) 중 하나 이상을 포함한다. 그러나, 본 발명의 다른 실시예들은 다른 회로들, 논리 유닛들 또는 도 5의 시스템(500) 내의 장치들 내에 존재한다. 더구나, 본 발명의 다른 실시예들은 도 5에 도시된 여러 회로, 논리 유닛 또는 장치 전반에 분산될 수 있다. 따라서, 도 5에 도시된 아이템들(120/122/135)의 위치는 예시적이며, 이들 컴포넌트는 도시된 위치들에 제공될 수 있거나, 제공되지 않을 수 있다.

칩셋(520)은 PtP 인터페이스 회로(541)를 이용하여 버스(540)와 통신한다. 버스(540)는 그와 통신하는 하나 이상의 장치, 예를 들어 버스 브리지(542) 및 I/O 장치들(543)을 가질 수 있다. 버스(544)를 통해, 버스 브리지(542)는 키보드/마우스(545), 통신 장치들(546)(모뎀, 네트워크 인터페이스 장치, 또는 컴퓨터 네트워크(403)와 통신하는 다른 통신 장치 등), 오디오 I/O 장치, 및/또는 데이터 저장 장치(548)와 같은 다른 장치들과 통신한다. 데이터 저장 장치(548)는 프로세서들(502 및/또는 504)에 의해 실행되는 코드(549)를 저장한다.

아래의 예들은 추가적인 실시예들에 관련된다. 예 1은 제1 에이전트에 결합되어, 저전력 소비 상태로의 제2 에이전트에 의한 추론적인 진입을 지시하는 제1 비트 패턴을 검출하고, 하나 이상의 제어 루프의 동결을 유발하기 위한 논리; 및 상기 제2 에이전트에 의한 상기 저전력 소비 상태로부터의 퇴거를 지시하는 제2 비트 패턴을 검출하고, 상기 하나 이상의 제어 루프의 동결 해제를 유발하기 위한 논리를 포함하는 장치를 포함한다. 예 2에서, 예 1의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 하나 이상의 제어 루프는 클럭 데이터 복구(CDR) 제어 루프, 자동 이득 제어(AGC) 제어 루프, 결정 피드백 등화(DFE) 제어 루프 및 연속 시간 오프셋 제거(CTOC) 제어 루프 중 하나 이상을 포함한다. 예 3에서, 예 2의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제2 논리는 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프에 앞서 상기 CDR 제어 루프의 동결 해제를 유발한다. 예 4에서, 예 2의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제2 논리는 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 인에이블하기 전에 저속 응답 위상 영역들을 통한 고속 록킹(locking)을 지원하기 위해 상기 CDR 제어 루프 내에 인공 주파수 오프셋을 삽입한다. 예 5에서, 예 2의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제2 논리는 상기 CDR 제어 루프의 획득을 지시하는 타이머의 종료에 응답하여 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 동결 해제한다. 예 6에서, 예 1의 발명은 옵션으로서 상기 제2 에이전트가 상기 하나 이상의 제어 루프의 동결 후에 그리고 타이머의 종료에 응답하여 실제로 상기 저전력 소비 상태에 들어갔는지를 결정하기 위한 논리를 더 포함하는 장치를 포함할 수 있다. 예 7에서, 예 1의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 링크는 주변 컴포넌트 상호접속 익스프레스(PCIe) 링크를 포함한다. 예 8에서, 예 1의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제1 비트 패턴은 전자 유휴 배열 세트(EIOS) 비트 패턴을 포함한다. 예 9에서, 예 1의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제2 비트 패턴은 전자 유휴 퇴거 배열 세트(EIEOS) 비트 패턴을 포함한다. 예 10에서, 예 1의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제1 에이전트는 PCIe 제어기를 포함한다. 예 11에서, 예 1의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제2 에이전트는 입출력 장치를 포함한다. 예 12에서, 예 1의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제1 에이전트 및 상기 제2 에이전트는 링크를 통해 결합된다. 예 13에서, 예 12의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 링크는 점대점 일관성 상호접속을 포함한다. 예 14에서, 예 1의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제1 에이전트는 상기 제1 비트 패턴을 검출하기 위한 상기 논리 및 상기 제2 비트 패턴을 검출하기 위한 상기 논리 중 하나 이상을 포함한다. 예 15에서, 예 1의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제1 에이전트, 상기 제2 에이전트 및 메모리 중 하나 이상은 동일한 집적 회로 칩 상에 위치한다.

예 16에서, 방법은 제1 에이전트에서, 저전력 소비 상태로의 제2 에이전트에 의한 추론적인 진입을 지시하는 제1 비트 패턴을 검출하고, 하나 이상의 제어 루프의 동결을 유발하는 단계; 및 상기 제2 에이전트에 의한 상기 저전력 소비 상태로부터의 퇴거를 지시하는 제2 비트 패턴을 검출하고, 상기 하나 이상의 제어 루프의 동결 해제를 유발하는 단계를 포함한다. 예 17에서, 예 16의 발명은 옵션으로서 방법을 포함할 수 있으며, 상기 하나 이상의 제어 루프는 클럭 데이터 복구(CDR) 제어 루프, 자동 이득 제어(AGC) 제어 루프, 결정 피드백 등화(DFE) 제어 루프 및 연속 시간 오프셋 제거(CTOC) 제어 루프 중 하나 이상을 포함한다. 예 18에서, 예 17의 발명은 옵션으로서 방법을 포함할 수 있으며, 상기 제2 비트 패턴의 검출은 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프에 앞서 상기 CDR 제어 루프의 동결 해제를 유발한다. 예 19에서, 예 17의 발명은 옵션으로서 방법을 포함할 수 있으며, 상기 제2 비트 패턴의 검출은 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 인에이블하기 전에 저속 응답 위상 영역들을 통한 고속 록킹(locking)을 지원하기 위해 상기 CDR 제어 루프 내의 인공 주파수 오프셋의 삽입을 유발한다. 예 20에서, 예 17의 발명은 옵션으로서 방법을 포함할 수 있으며, 상기 제2 비트 패턴의 검출은 상기 CDR 제어 루프의 획득을 지시하는 타이머의 종료에 응답하여 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프의 동결 해제를 유발한다.

예 21은 제1 에이전트 및 제2 에이전트를 갖는 프로세서; 및 저전력 소비 상태로의 상기 제2 에이전트에 의한 추론적인 진입을 지시하는 제1 비트 패턴을 검출하고, 하나 이상의 제어 루프의 동결을 유발하기 위한 논리; 및 상기 제2 에이전트에 의한 상기 저전력 소비 상태로부터의 퇴거를 지시하는 제2 비트 패턴을 검출하고, 상기 하나 이상의 제어 루프의 동결 해제를 유발하기 위한 논리를 포함하는 시스템을 포함한다. 예 22에서, 예 21의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 하나 이상의 제어 루프는 클럭 데이터 복구(CDR) 제어 루프, 자동 이득 제어(AGC) 제어 루프, 결정 피드백 등화(DFE) 제어 루프 및 연속 시간 오프셋 제거(CTOC) 제어 루프 중 하나 이상을 포함한다. 예 23에서, 예 22의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제2 비트 패턴을 검출하기 위한 상기 논리는 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프에 앞서 상기 CDR 제어 루프의 동결 해제를 유발한다. 예 24에서, 예 22의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제2 비트 패턴을 검출하기 위한 상기 논리는 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 인에이블하기 전에 저속 응답 위상 영역들을 통한 고속 록킹을 지원하기 위해 상기 CDR 제어 루프 내에 인공 주파수 오프셋을 삽입한다. 예 25에서, 예 22의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제2 비트 패턴을 검출하기 위한 상기 논리는 상기 CDR 제어 루프의 획득을 지시하는 타이머의 종료에 응답하여 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 동결 해제한다. 예 26에서, 예 21의 발명은 옵션으로서 상기 제2 에이전트가 상기 하나 이상의 제어 루프의 동결 후에 그리고 타이머의 종료에 응답하여 실제로 상기 저전력 소비 상태에 들어갔는지를 결정하기 위한 논리를 더 포함하는 시스템을 포함할 수 있다. 예 27에서, 예 21의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 링크는 주변 컴포넌트 상호접속 익스프레스(PCIe) 링크를 포함한다. 예 28에서, 예 21의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제1 비트 패턴은 전자 유휴 배열 세트(EIOS) 비트 패턴을 포함한다. 예 29에서, 예 21의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제2 비트 패턴은 전자 유휴 퇴거 배열 세트(EIEOS) 비트 패턴을 포함한다. 예 30에서, 예 21의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제1 에이전트는 PCIe 제어기를 포함한다. 예 31에서, 예 21의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제2 에이전트는 입출력 장치를 포함한다. 예 32에서, 예 21의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제1 에이전트 및 상기 제2 에이전트는 링크를 통해 결합된다. 예 33에서, 예 21의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제1 에이전트는 상기 제1 비트 패턴을 검출하기 위한 상기 논리 및 상기 제2 비트 패턴을 검출하기 위한 상기 논리 중 하나 이상을 포함한다. 예 34에서, 예 21의 발명은 옵션으로서 시스템을 포함할 수 있으며, 상기 제1 에이전트, 상기 제2 에이전트 및 메모리 중 하나 이상은 동일한 집적 회로 칩 상에 위치한다.

예 35는 고속 직렬 링크들에서 저전력 상태들로부터의 빠르고 강건한 복구를 제공하기 위한 장치를 포함하며, 이 장치는 제1 에이전트에서, 저전력 소비 상태로의 제2 에이전트에 의한 추론적인 진입을 지시하는 제1 비트 패턴을 검출하고, 하나 이상의 제어 루프의 동결을 유발하기 위한 수단; 및 상기 제2 에이전트에 의한 상기 저전력 소비 상태로부터의 퇴거를 지시하는 제2 비트 패턴을 검출하고, 상기 하나 이상의 제어 루프의 동결 해제를 유발하기 위한 수단을 포함한다. 예 36에서, 예 35의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 하나 이상의 제어 루프는 클럭 데이터 복구(CDR) 제어 루프, 자동 이득 제어(AGC) 제어 루프, 결정 피드백 등화(DFE) 제어 루프 및 연속 시간 오프셋 제거(CTOC) 제어 루프 중 하나 이상을 포함한다. 예 37에서, 예 36의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제2 비트 패턴을 검출하기 위한 상기 수단은 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프에 앞서 상기 CDR 제어 루프의 동결 해제를 유발한다. 예 38에서, 예 36의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제2 비트 패턴을 검출하기 위한 상기 수단은 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 인에이블하기 전에 저속 응답 위상 영역들을 통한 고속 록킹을 지원하기 위해 상기 CDR 제어 루프 내의 인공 주파수 오프셋의 삽입을 유발한다. 예 39에서, 예 36의 발명은 옵션으로서 장치를 포함할 수 있으며, 상기 제2 비트 패턴을 검출하기 위한 상기 수단은 상기 CDR 제어 루프의 획득을 지시하는 타이머의 종료에 응답하여 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프의 동결 해제를 유발한다.

예 40에서, 프로세서 상에서 실행될 때 예 16 내지 20 중 어느 하나의 예의 하나 이상의 동작을 수행하도록 상기 프로세서를 구성하는 하나 이상의 명령어를 포함하는 컴퓨터 판독 가능 매체가 제공된다. 예 41에서, 예 1 내지 15의 발명은 옵션으로서 장치를 포함할 수 있으며, 프로세서는 제1 에이전트 및 제2 에이전트를 포함한다. 예 42에서, 예 16 내지 20의 발명은 옵션으로서 방법을 포함할 수 있으며, 프로세서는 제1 에이전트 및 제2 에이전트를 포함한다.

본 발명의 다양한 실시예들에서, 예를 들어 도 1-5를 참조하여 본 명세서에서 설명된 동작들은 예를 들어 본 명세서에서 설명된 프로세스를 수행하도록 컴퓨터를 프로그래밍하는 데 사용되는 명령어들(또는 소프트웨어 절차들)을 저장한 유형의 (예를 들어, 비일시적인) 기계 판독 가능 또는 (예를 들어, 비일시적인) 컴퓨터 판독 가능 매체를 포함하는 컴퓨터 프로그램 제품으로서 제공될 수 있는, 하드웨어(예로서, 회로), 소프트웨어, 펌웨어, 마이크로코드, 또는 이들의 조합들로서 구현될 수 있다. 또한, 용어 "논리"는 예를 들어, 소프트웨어, 하드웨어 또는 소프트웨어와 하드웨어의 조합들을 포함할 수 있다. 기계 판독 가능 매체는 도 1-5와 관련하여 설명된 것들과 같은 저장 장치를 포함할 수 있다. 게다가, 그러한 컴퓨터 판독 가능 매체는 컴퓨터 프로그램 제품으로서 다운로드될 수 있으며, 프로그램은 통신 링크(예로서, 버스, 모뎀, 또는 네트워크 접속)를 통해 반송파 또는 다른 전송 매체를 통해 전송되는 데이터 신호들을 통해 원격 컴퓨터(예로서, 서버)로부터 요청 컴퓨터(예로서, 클라이언트)로 전송된다.

본 명세서에서 "하나의 실시예" 또는 "일 실시예"에 대한 참조는 그 실시예와 관련하여 설명되는 특정 특징, 구조 또는 특성이 적어도 일 구현에 포함될 수 있다는 것을 의미한다. 본 명세서의 다양한 곳들에서의 "일 실시예에서"라는 문구의 출현들은 모두가 동일 실시예를 지칭할 수 있거나 지칭하지는 않을 수 있다.

또한, 설명 및 청구항들에서는, 용어 "결합" 및 "접속"이 이들의 파생어들과 함께 사용될 수 있다. 본 발명의 일부 실시예들에서, "접속"은 둘 이상의 요소가 서로 직접 물리적으로 또는 전기적으로 접촉하는 것을 지시하는 데 사용될 수 있다. "결합"은 둘 이상의 요소가 직접 물리적으로 또는 전기적으로 접촉한다는 것을 의미할 수 있다. 그러나, "결합"은 둘 이상의 요소가 서로 직접 접촉하지 않을 수 있지만, 여전히 서로 협력하거나 상호작용할 수 있다는 것도 의미할 수 있다.

따라서, 본 발명의 실시예들은 구조적 특징들 및/또는 방법적 단계들에 고유한 언어로 설명되었지만, 청구 발명은 설명된 특정 특징들 또는 단계들로 한정되지 않을 수 있다는 것을 이해해야 한다. 오히려, 특정 특징들 및 단계들은 청구 발명을 구현하는 샘플 형태들로서 개시된다.

Claims (25)

1. 제1 에이전트에 결합되어, 저전력 소비 상태로의 제2 에이전트에 의한 추론적인 진입(speculative entry)을 지시하는 제1 비트 패턴을 검출하고, 하나 이상의 제어 루프의 동결(freezing)을 유발하기 위한 논리(logic); 및
   상기 제2 에이전트에 의한 상기 저전력 소비 상태로부터의 퇴거(exit)를 지시하는 제2 비트 패턴을 검출하고, 상기 하나 이상의 제어 루프의 동결 해제를 유발하기 위한 논리
   를 포함하는 장치.
2. 제1항에 있어서,
   상기 하나 이상의 제어 루프는 클럭 데이터 복구(Clock Data Recovery, CDR) 제어 루프, 자동 이득 제어(Automatic Gain Control, AGC) 제어 루프, 결정 피드백 등화(Decision Feedback Equalization, DFE) 제어 루프 및 연속 시간 오프셋 제거(Continuous Time Offset Cancellation, CTOC) 제어 루프 중 하나 이상을 포함하는 장치.
3. 제2항에 있어서,
   상기 제2 논리는 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프에 앞서 상기 CDR 제어 루프의 동결 해제를 유발하는 장치.
4. 제2항에 있어서,
   상기 제2 논리는 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 인에이블하기 전에 저속 응답 위상 영역들을 통한 고속 록킹(locking)을 지원하기 위해 상기 CDR 제어 루프 내에 인공 주파수 오프셋을 삽입하는 장치.
5. 제2항에 있어서,
   상기 제2 논리는 상기 CDR 제어 루프의 획득을 지시하는 타이머의 종료에 응답하여 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 동결 해제하는 장치.
6. 제1항에 있어서,
   상기 제2 에이전트가 상기 하나 이상의 제어 루프의 동결 후에 그리고 타이머의 종료에 응답하여 실제로 상기 저전력 소비 상태에 진입했는지를 결정하기 위한 논리를 더 포함하는 장치.
7. 제1항에 있어서,
   상기 제1 에이전트 및 상기 제2 에이전트는 링크를 통해 결합되고, 상기 링크는 주변 컴포넌트 상호접속 익스프레스(PCIe) 링크를 포함하는 장치.
8. 제1항에 있어서,
   상기 제1 비트 패턴은 전자 유휴 배열 세트(Electronic Idle Ordered Set, EIOS) 비트 패턴을 포함하는 장치.
9. 제1항에 있어서,
   상기 제2 비트 패턴은 전자 유휴 퇴거 배열 세트(Electronic Idle Exit Ordered Set, EIEOS) 비트 패턴을 포함하는 장치.
10. 제1항에 있어서,
    상기 제1 에이전트는 PCIe 제어기를 포함하는 장치.
11. 제1항에 있어서,
    상기 제2 에이전트는 입력/출력 장치를 포함하는 장치.
12. 제1항에 있어서,
    상기 제1 에이전트 및 상기 제2 에이전트는 링크를 통해 결합되는 장치.
13. 제12항에 있어서,
    상기 링크는 점대점 일관성 상호접속(point-to-point coherent interconnect)을 포함하는 장치.
14. 제1항에 있어서,
    상기 제1 에이전트는 상기 제1 비트 패턴을 검출하기 위한 논리 및 상기 제2 비트 패턴을 검출하기 위한 논리 중 하나 이상을 포함하는 장치.
15. 제1항에 있어서,
    상기 제1 에이전트, 상기 제2 에이전트 및 메모리 중 하나 이상은 동일한 집적 회로 칩 상에 위치하는 장치.
16. 제1 에이전트에서, 저전력 소비 상태로의 제2 에이전트에 의한 추론적인 진입을 지시하는 제1 비트 패턴을 검출하고, 하나 이상의 제어 루프의 동결을 유발하는 단계; 및
    상기 제2 에이전트에 의한 상기 저전력 소비 상태로부터의 퇴거를 지시하는 제2 비트 패턴을 검출하고, 상기 하나 이상의 제어 루프의 동결 해제를 유발하는 단계
    를 포함하는 방법.
17. 제16항에 있어서,
    상기 하나 이상의 제어 루프는 클럭 데이터 복구(CDR) 제어 루프, 자동 이득 제어(AGC) 제어 루프, 결정 피드백 등화(DFE) 제어 루프 및 연속 시간 오프셋 제거(CTOC) 제어 루프 중 하나 이상을 포함하는 방법.
18. 제17항에 있어서,
    상기 제2 비트 패턴의 검출은 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프에 앞서 상기 CDR 제어 루프의 동결 해제를 유발하는 방법.
19. 제17항에 있어서,
    상기 제2 비트 패턴의 검출은 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 인에이블하기 전에 저속 응답 위상 영역들을 통한 고속 록킹을 지원하기 위해 상기 CDR 제어 루프 내로의 인공 주파수 오프셋의 삽입을 유발하는 방법.
20. 제17항에 있어서,
    상기 제2 비트 패턴의 검출은 상기 CDR 제어 루프의 획득을 지시하는 타이머의 종료에 응답하여 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프의 동결 해제를 유발하는 방법.
21. 제1 에이전트 및 제2 에이전트를 갖는 프로세서;
    저전력 소비 상태로의 상기 제2 에이전트에 의한 추론적인 진입을 지시하는 제1 비트 패턴을 검출하고, 하나 이상의 제어 루프의 동결을 유발하기 위한 논리; 및
    상기 제2 에이전트에 의한 상기 저전력 소비 상태로부터의 퇴거를 지시하는 제2 비트 패턴을 검출하고, 상기 하나 이상의 제어 루프의 동결 해제를 유발하기 위한 논리
    를 포함하는 시스템.
22. 제21항에 있어서,
    상기 하나 이상의 제어 루프는 클럭 데이터 복구(CDR) 제어 루프, 자동 이득 제어(AGC) 제어 루프, 결정 피드백 등화(DFE) 제어 루프 및 연속 시간 오프셋 제거(CTOC) 제어 루프 중 하나 이상을 포함하는 시스템.
23. 제22항에 있어서,
    상기 제2 비트 패턴을 검출하기 위한 논리는 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프에 앞서 상기 CDR 제어 루프의 동결 해제를 유발하는 시스템.
24. 제22항에 있어서,
    상기 제2 비트 패턴을 검출하기 위한 논리는 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 인에이블하기 전에 저속 응답 위상 영역들을 통한 고속 록킹을 지원하기 위해 상기 CDR 제어 루프 내로 인공 주파수 오프셋을 삽입하는 시스템.
25. 제22항에 있어서,
    상기 제2 비트 패턴을 검출하기 위한 논리는 상기 CDR 제어 루프의 획득을 지시하는 타이머의 종료에 응답하여 상기 AGC 제어 루프, DFE 제어 루프 및 CTOC 제어 루프를 동결 해제하는 시스템.

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