KR20140113575A

KR20140113575A - 직렬 인터페이스에 대한 칩 간 및 단선 통신을 향상시키기 위한 방법, 장치 및 시스템

Info

Publication number: KR20140113575A
Application number: KR1020140030641A
Authority: KR
Inventors: 올러프 배거
Original assignee: 인텔 코포레이션
Priority date: 2013-03-15
Filing date: 2014-03-14
Publication date: 2014-09-24
Also published as: EP2778937A2; KR101634155B1; JP5827712B2; US20140281082A1; US9703737B2; JP2014183576A; EP2778937B1; CN104050139A; BR102014006206A2; EP2778937A3; CN104050139B; KR20150060652A

Abstract

본 개시에 따른 시스템 및 방법은 마스터 장치, 버스 인터페이스 링크, 및 슬레이브 장치를 포함한다. 마스터 장치는 전원 공급 장치 및 전원 공급 장치의 임피던스를 검출하는 검출 유닛을 포함한다. 인버터는 제 1 경로를 클록 신호의 제 1 단 상의 전원 공급 장치에 제공한다. 게다가, 인버터는 제 2 경로를 클록 신호의 제 2 단 상의 제 1 접지 라인에 제공한다. 버스 인터페이스 링크는 마스터 장치를 슬레이브 장치에 결합한다. 게다가, 양방향 통신 라인은 버스 인터페이스 링크에 결합된다. 게이팅 구성요소는 제 2 접지 라인을 제 1 경로를 따라 전원 공급 장치에 제공한다. 더욱이, 수신기는 마스터 장치로부터 송신되는 복수의 클록 데이터 신호로부터 비트 값을 결정한다.

Description

직렬 인터페이스에 대한 칩 간 및 단선 통신을 향상시키기 위한 방법, 장치 및 시스템{METHOD, APPARATUS, AND SYSTEM FOR IMPROVING INTER-CHIP AND SINGLE-WIRE COMMUNICATION FOR A SERIAL INTERFACE}

본 개시는 컴퓨팅 시스템에 관한 것으로서, 특히(그러나 배타적인 것이 아닌) 칩 간 통신에 관한 것이다.

컴퓨팅 시스템이 발전하고 있음에 따라, 구성요소는 그 안에서 더 복잡해지고 있다. 결과적으로, 구성요소 사이에서 결합하고 통신하는 상호 연결 아키텍처는 또한 대역폭 요건이 최적 구성요소 동작에 충족되는 것을 보장하기 위해 복잡성을 증가시키고 있다. 더욱이, 상이한 시장 세그먼트는 시장의 요구를 만족시키기 위해 상이한 양태의 상호 연결 아키텍처를 필요로 한다. 예를 들어, 서버는 더 높은 성능을 필요로 하는 한편, 이동 에코시스템은 때때로 전력 절감을 위해 전체 성능을 희생시킬 수 있다. 여전히, 가장 높은 가능한 성능에 최대 전력 절감을 제공하는 것이 대부분 패브릭(fabric)의 단일 목적이다. 아래에서, 다수의 상호 연결이 논의되며, 이는 본 명세서에 설명되는 본 개시의 양태로부터 이익을 잠재적으로 얻을 것이다.

도 1은 멀티코어 프로세서를 포함하는 컴퓨팅 시스템에 대한 블록도의 일 실시예를 예시한다.
도 2는 저전력 컴퓨팅 플랫폼의 일 실시예를 예시한다.
도 3은 본 개시에 따른 둘 다 수신기에 결합되는 버스 마스터의 일 실시예를 예시한다.
도 4는 본 개시에 따른 수신기의 일 실시예를 예시한다.
도 5는 본 개시에 따른 수신기 내에서 캐패시터의 전압이 클록 펄스 트레인의 다양한 클록 펄스의 함수로서 어떻게 변하는지를 디스플레이하는 그래프를 예시한다.
도 6은 본 개시에 따른 회로를 갖는 다수의 디지털 마이크로폰에 결합되는 버스 마스터를 예시한다.
도 7은 본 개시에 따른 수신기에 결합되는 디지털 마이크로폰의 일 실시예를 예시한다.
도 8은 본 개시에 따른 방법의 일 실시예를 예시한다.

이하의 설명에서, 특정 타입의 프로세서 및 시스템 구성, 특정 하드웨어 구조, 특정 아키텍처 및 마이크로 아키텍처 상세, 특정 레지스터 구성, 특정 명령어 타입, 특정 시스템 구성요소, 특정 측정/높이, 특정 프로세서 파이프라인 스테이지 및 동작 등의 예와 같은 다수의 특정 상세는 본 개시의 완전한 이해를 제공하기 위해 설명된다. 그러나, 이러한 특정 상세는 본 개시를 실시하기 위해 이용될 필요가 없다는 점이 당업자에게 분명할 것이다. 다른 경우에, 특정 및 대안 프로세서 아키텍처, 설명된 알고리즘에 대한 특정 로직 회로/코드, 특정 펌웨어 코드, 특정 상호 연결 동작, 특정 로직 구성, 특정 제조 기술 및 재료, 특정 컴파일러 구현, 코드에서의 알고리즘의 특정 표현, 특정 파워 다운 및 게이팅 기술/로직 및 다른 특정 동작 상세의 컴퓨터 시스템과 같은 공지된 구성요소 또는 방법은 본 개시의 불필요한 모호함을 회피하기 위해 상세히 설명되지 않았다.

이하의 실시예는 컴퓨팅 플랫폼 또는 마이크로프로세서에서와 같은 특수 집적 회로에서 에너지 보존 및 에너지 효율을 참조하여 설명될 수 있지만, 다른 실시예는 다른 타입의 집적 회로 및 로직 장치에 적용 가능하다. 본 명세서에 설명되는 유사한 기술 및 교시는 또한 더 좋은 에너지 효율 및 에너지 보존으로부터 이익을 얻을 수 있는 다른 타입의 회로 또는 반도체 장치에 적용될 수 있다. 예를 들어, 개시된 실시예는 데스크톱 컴퓨터 시스템 또는 울트라북™에 제한되지 않고 또한 핸드헬드 장치, 태블릿, 다른 얇은 노트북, 시스템 온 칩(SOC) 장치, 및 내장된 응용과 같은 다른 장치에 사용될 수 있다. 핸드헬드 장치의 일부 예는 휴대 전화, 인터넷 프로토콜 장치, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC를 포함한다. 내장된 응용은 전형적으로 마이크로컨트롤러, 디지털 신호 프로세서(DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, WAN(wide area network) 스위치, 또는 아래에 교시되는 기능 및 동작를 수행할 수 있는 임의의 다른 시스템을 포함한다. 더욱이, 본 명세서에 설명되는 장치, 방법, 및 시스템은 물리적 컴퓨팅 장치에 제한되는 것이 아니라, 또한 에너지 보존 및 효율에 대한 소프트웨어 최적화와 관련될 수 있다. 아래의 설명에서 즉시 분명해지는 바와 같이, 본 명세서에 설명되는 방법, 장치, 및 시스템의 실시예(하드웨어, 펌웨어, 소프트웨어, 또는 그것의 조합을 참조하든지)는 성능 고려사항과 균형을 이루는 '녹색 기술' 미래에 중요하다.

도 1을 참조하면, 멀티코어 프로세서를 포함하는 컴퓨팅 시스템에 대한 블록도의 일 실시예가 도시된다. 프로세서(100)는 마이크로프로세서, 내장된 프로세서, 디지털 신호 프로세서(DSP), 네트워크 프로세서, 핸드헬드 프로세서, 응용 프로세서, 코프로세서, 시스템 온 칩(SOC), 또는 코드를 실행할 다른 장치와 같은 임의의 프로세서 또는 처리 장치를 포함한다. 프로세서(100)는 일 실시예에서, 적어도 2개의 코어―코어(101 및 102)를 포함하고, 코어는 비대칭 코어 또는 대칭 코어(예시된 실시예)를 포함할 수 있다. 그러나, 프로세서(100)는 대칭 또는 비대칭일 수 있는 임의의 수의 처리 요소를 포함할 수 있다.

일 실시예에서, 처리 요소는 소프트웨어 스레드를 지원하는 하드웨어 또는 로직을 지칭한다. 하드웨어 처리 요소의 예는 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 상황, 상황 유닛, 로직 프로세서, 하드웨어 스레드, 코어, 및/또는 임의의 다른 요소를 포함하며, 이는 실행 상태 또는 아키텍처 상태와 같은 프로세서에 대한 상태를 유지할 수 있다. 다시 말해, 처리 요소는 일 실시예에서, 소프트웨어 스레드, 운영 체제, 응용, 또는 다른 코드와 같은 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 지칭한다. 물리적 프로세서(또는 프로세서 소켓)는 전형적으로 집적 회로를 지칭하며, 집적 회로는 코어 또는 하드웨어 스레드와 같은 임의의 수의 다른 처리 요소를 잠재적으로 포함한다.

코어는 종종 독립 아키텍처 상태를 유지할 수 있는 집적 회로 상에 위치되는 로직을 지칭하며, 각각 독립적으로 유지된 아키텍처 상태는 적어도 일부 전용 실행 자원과 연관된다. 코어와 대조적으로, 하드웨어 스레드는 전형적으로 독립 아키텍처 상태를 유지할 수 있는 집적 회로 상에 위치되는 임의의 로직을 지칭하며, 독립적으로 유지된 아키텍처 상태는 실행 자원에 액세스를 공유한다. 알 수 있는 바와 같이, 특정 자원이 공유되고 다른 것이 아키텍처 상태에 전용일 때, 하드웨어 스레드 및 코어의 명명 사이의 라인이 중첩된다. 게다가 종종, 코어 및 하드웨어 스레드는 운영 체제에 의해 개별 로직 프로세서로 보여지며, 운영 체제는 각각의 로직 프로세서 상에서 동작을 개별적으로 스케줄링할 수 있다.

물리적 프로세서(100)는 도 1에 예시된 바와 같이, 2개의 코어―코어(101 및 102)를 포함한다. 여기서, 코어(101 및 102)는 대칭 코어, 즉 동일한 구성, 기능 유닛, 및/또는 로직을 갖는 코어로 간주된다. 다른 실시예에서, 코어(101)는 비순차 프로세서 코어를 포함하는 한편, 코어(102)는 순차 프로세서 코어를 포함한다. 그러나, 코어(101 및 102)는 원시 코어, 소프트웨어 관리 코어, 원시 명령어 세트 아키텍처(ISA)를 실행하도록 적응된 코어, 번역된 명령어 세트 아키텍처(ISA)를 실행하도록 적응되는 코어, 공동 설계된 코어, 또는 다른 공지된 코어와 같은 임의의 타입의 코어로부터 개별적으로 선택될 수 있다. 이종 코어 환경(즉 비대칭 코어)에서, 이진 번역과 같은 일부 형태의 번역은 하나 또는 둘 다의 코어 상에서 코어를 스케줄링하거나 실행하기 위해 이용될 수 있다. 게다가 논의 뿐만 아니라, 코어(101)에 예시된 기능 유닛은 코어(102) 내의 유닛들이 도시된 실시예에서 유사한 방식으로 동작하므로, 아래에 더 상세히 설명된다.

도시된 바와 같이, 코어(101)는 2개의 하드웨어 스레드(101a 및 101b)를 포함하며, 하드웨어 스레드는 또한 하드웨어 스레드 슬롯(101a 및 101b)으로 지칭될 수 있다. 그러므로, 운영 체제와 같은 소프트웨어 엔티티는 일 실시예에서, 프로세서(100)를 4개의 분리 프로세서, 즉 4개의 소프트웨어 스레드를 동시에 실행할 수 있는 4개의 로직 프로세서 또는 처리 요소로서 잠재적으로 간주한다. 상기에서 언급된 바와 같이, 제 1 스레드는 아키텍처 상태 레지스터(101a)와 연관되고, 제 2 스레드는 아키텍처 상태 레지스터(101b)와 연관되고, 제 3 스레드는 아키텍처 상태 레지스터(102a)와 연관될 수 있으며, 제 4 스레드는 아키텍처 상태 레지스터(102b)와 연관될 수 있다. 여기서, 아키텍처 상태 레지스터(101a, 101b, 102a, 및 102b) 각각은 상술한 바와 같이, 처리 요소, 스레드 슬롯, 또는 스레드 유닛으로 지칭될 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터(101a)는 아키텍처 상태 레지스터(101b)에 복제되므로, 개별 아키텍처 상태/상황은 로직 프로세서(101a) 및 로직 프로세서(101b)를 위해 저장될 수 있다. 코어(101)에서, 할당기 및 리네이머 블록(130) 내의 명령어 포인터 및 리네이밍 로직과 같은 다른 더 작은 자원은 또한 스레드(101a 및 101b)를 위해 복제될 수 있다. 재배열/회수 유닛(135) 내의 재배열 버퍼, ILTB(120), 로드/저장 버퍼, 및 큐와 같은 일부 자원은 분할을 통해 공유될 수 있다. 일반 목적 내부 레지스터, 페이지 테이블 베이스 레지스터(들), 로우 레벨 데이터 캐시 및 데이터-TLB(115), 실행 유닛(들)(140), 및 비순차 유닛(135)의 부분들과 같은 다른 자원은 잠재적으로 완전히 공유된다.

프로세서(100)는 종종 다른 자원을 포함하며, 다른 자원은 완전히 공유되거나, 분할을 통해 공유되거나, 처리 요소에 의해/처리 요소에 전용일 수 있다. 도 1에서, 프로세서의 예시적 로직 유닛/자원과 함께 전적으로 예시적인 프로세서의 일 실시예가 예시된다. 프로세서는 이러한 기능 유닛 중 어느 하나를 포함하거나, 생략할 뿐만 아니라, 도시되지 않은 임의의 다른 공지된 기능 유닛, 로직, 또는 펌웨어를 포함할 수 있다는 점에 주목한다. 예시된 바와 같이, 코어(101)는 간략한 대표적인 비순차 (out-of-order: OOO) 프로세서 코어를 포함함다. 그러나, 순차 프로세서는 상이한 실시예에 이용될 수 있다. OOO 코어는 실행될/취해질 분기를 예측하는 분기 타겟 버퍼(120) 및 명령어에 대한 어드레스 번역 엔트리를 저장하는 I-TLB(instruction-translation buffer)(120)를 포함한다.

코어(101)는 페치된 요소를 디코딩하기 위해 페치 유닛(120)에 결합되는 디코드 모듈(125)을 더 포함한다. 페치 로직은 일 실시예에서, 스레드 슬롯(101a, 101b) 각각과 연관되는 개별 시퀀서를 포함한다. 통상 코어(101)는 제 1 ISA와 연관되며, 제 1 ISA는 프로세서(100) 상에 실행 가능한 명령어를 정의하고/지정한다. 종종 제 1 ISA의 일부인 기계 코드 명령어는 명령어(연산 코드로 지칭되는)의 일부를 포함하며, 이는 수행될 명령어 또는 동작을 참조하고/지정한다. 디코드 로직(125)은 그의 연산 코드로부터 이러한 명령어를 인식하고 제 1 ISA에 의해 정의된 바와 같은 처리를 위해 파이프라인에 디코딩된 명령어를 전달하는 회로를 포함한다. 예를 들어, 아래에 더 상세히 논의되는 바와 같이, 디코더(125)는 일 실시예에서, 트랜잭션 명령어와 같은 특정 명령어를 인식하도록 설계되거나 적응되는 로직을 포함한다. 디코더(125)에 의한 인식의 결과로서, 아키텍처 또는 코어(101)는 적절한 명령어와 연관되는 업무를 수행하기 위해 특정한 미리 정의된 조치를 취한다. 본 명세서에 설명되는 업무, 블록, 동작, 및 방법 중 어느 하나는 단일 또는 다수의 명령어에 대응하여 수행될 수 있으며; 그것의 일부는 새로운 또는 이전 명령어일 수 있다는 점에 주목하는 것이 중요하다. 디코더(126)는 일 실시예에서, 동일한 ISA(또는 그것의 서브세트)를 인식하는 점에 주목한다. 대안으로, 이종 코어 환경에서, 디코더(126)는 제 2 ISA(제 1 ISA 또는 별개의 ISA의 서브세트)를 인식한다.

일 예에서, 할당기 및 리네이머 블록(130)는 명령어 처리 결과를 저장하기 위해 레지스터 파일과 같은 자원을 보유하기 위해 할당기를 포함한다. 그러나, 스레드(101a 및 101b)는 잠재적으로 비순차 실행이 가능하며, 할당기 및 리네이머 블록(130)은 또한 명령어 결과를 추적하기 위해 재배열 버퍼와 같은 다른 자원을 보유한다. 유닛(130)은 또한 프로그램/명령어 참조 레지스터를 프로세서(100) 내의 다른 레지스터로 리네이밍하기 위해 레지스터 리네이터를 포함할 수 있다. 재배열/회수 유닛(135)은 비순차 실행 및 비순차로 실행되는 명령어의 나중의 순차 회수를 지원하기 위해 상술된 재배열 버퍼, 로드 버퍼, 및 저장 버퍼와 같은 구성요소를 포함한다.

스케줄러 및 실행 유닛(들) 블록(140)은 일 실시예에서, 실행 유닛 상에서 명령어/동작을 스케줄링하기 위해 스케줄링 유닛을 포함한다. 예를 들어, 부동 소수점 명령어는 이용 가능 부동 소수점 실행 유닛을 갖는 실행 유닛의 포트 상에 스케줄링된다. 실행 유닛과 연관되는 레지스터 파일은 또한 정보 명령어 처리 결과를 저장하기 위해 포함된다. 예시적 실행 유닛은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 로드 실행 유닛, 저장 실행 유닛, 및 다른 공지된 실행 유닛을 포함한다.

하위 레벨 데이터 캐시 및 D-TLB(data translation buffer)(150)는 실행 유닛(들)(140)에 결합된다. 데이터 캐시는 데이터 피연산자와 같은 요소 상에 최근에 사용/동작된 것을 저장하는 것이며, 요소는 메모리 일관성 상태에 잠재적으로 유지된다. D-TLB는 최근의 가상/선형을 물리적 어드레스 번역에 저장하는 것이다. 특정 일 예로서, 프로세서는 물리적 메모리를 복수의 가상 페이지로 분리하기 위해 페이지 테이블 구조를 포함할 수 있다.

여기서, 코어(101 및 102)는 온 칩 인터페이스(110)와 연관되는 제 2 레벨 캐시와 같은 상위 레벨 또는 극단(further-out) 캐시에 액세스를 공유한다. 상위 레벨 또는 극단은 실행 유닛(들)으로부터 추가 상황을 증가시키거나 획득하는 캐시 레벨을 지칭하는 점에 주목한다. 일 실시예에서, 상위 레벨 캐시는 제 2 또는 제 3 레벨 데이터 캐시와 같은 마지막 레벨 데이터 캐시―프로세서(100) 상의 메모리 계층 내의 마지막 캐시―이다. 그러나, 상위 레벨 캐시는 그것이 명령어 캐시와 연관되거나 명령어 캐시를 포함할 수 있으므로, 그렇게 제한되지 않는다. 트레이스 캐시―한 타입의 명령어 캐시―는 그 대신에 최근에 디코딩된 트레이스를 저장하기 위해 디코더(125) 뒤에 결합될 수 있다. 여기서, 명령어는 잠재적으로 매크로 명령어(즉 디코더에 의해 인식되는 일반 명령어)를 지칭하며, 매크로 명령어는 다수의 마이크로 명령어(마이크로 연산)로 디코딩될 수 있다.

도시된 구성에서, 프로세서(100)는 또한 온 칩 인터페이스 모듈(110)을 포함한다. 이력적으로, 아래에 더 상세히 설명되는 메모리 컨트롤러는 프로세서(100) 외부의 컴퓨팅 시스템에 포함되어 있다. 이러한 시나리오에서, 온 칩 인터페이스(110)는 시스템 메모리(175), 칩셋(종종 메모리(175)에 연결되는 메모리 컨트롤러 허브 및 주변 장치에 연결되는 I/O 컨트롤러 허브를 포함하는), 메모리 컨트롤러 허브, 노스 브리지, 또는 다른 집적 회로와 같은 프로세서(100) 외부의 장치와 통신하는 것이다. 그리고, 이러한 시나리오에서, 버스(105)는 멀티 드롭(multi-drop) 버스, 포인트 투 포인트 인터커넥트, 직렬 인터커넥트, 병렬 버스, 코히어런트(예를 들어 캐시 코히어런트) 버스, 레이어드 프로토콜 아키텍처, 차동 버스, 및 GTL 버스와 같은 임의의 공지된 인터커넥트를 포함할 수 있다.

메모리(175)는 프로세서(100)에 전용이거나 시스템 내의 다른 장치와 공유될 수 있다. 메모리(175)의 타입의 공통 예는 DRAM, SRAM, 비휘발성 메모리(NV 메모리), 및 다른 공지된 저장 장치를 포함한다. 장치(180)는 메모리 컨트롤러 허브에 결합되는 그래픽 가속기, 프로세서 또는 카드, I/O 컨트롤러 허브에 결합되는 데이터 스토리지, 무선 송수신기, 플래시 장치, 오디오 컨트롤러, 네트워크 컨트롤러, 또는 다른 공지된 장치를 포함할 수 있는 점에 주목한다.

그러나, 최근에, 더 많은 로직 및 장치가 SOC와 같은 단일 다이 상에 집적됨에 따라, 이러한 장치 각각은 프로세서(100) 상에 포함될 수 있다. 예를 들어 일 실시예에서, 메모리 컨트롤러 허브는 프로세서(100)와 동일한 패키지 및/또는 다이 상에 있다. 여기서, 코어(온 코어(on-core) 부분)(110)의 일부는 메모리(175) 또는 그래픽스 장치(180)와 같은 다른 장치와 인터페이스되는 하나 이상의 컨트롤러(들)를 포함한다. 그러한 장치와 인터페이스되는 인터커넥트 및 컨트롤러를 포함하는 구성은 종종 온 코어(또는 언 코어(un-core) 구성)으로 지칭된다. 일 예로서, 온 칩 인터페이스(110)는 온 칩 통신을 위한 링 인터커넥트 및 오프 칩 통신을 위한 고속 직렬 포인트 투 포인트 링크(105)를 포함한다. 게다가, SOC 환경에서, 네트워크 인터페이스, 코프로세서, 메모리(175), 그래픽스 프로세서(180), 및 임의의 다른 공지된 컴퓨터 장치/인터페이스와 같은 훨씬 더 많은 장치는 작은 폼 팩터(form factor)에 고기능 및 저전력 소모를 제공하기 위해 단일 다이 또는 집적 회로 상에 집적될 수 있다.

일 실시예에서, 프로세서(100)는 본 명세서에 설명되는 장치 및 방법을 지원하거나 그것과 인터페이스되기 위해 응용 코드(176)을 컴파일하고, 번역하며/하거나 최적화하도록 컴파일러, 최적화, 및/또는 변역기 코드(177)를 실행할 수 있다. 컴파일러는 종종 소스 텍스트/코드를 타겟 텍스트/코드로 번역하기 위해 프로그램 또는 프로그램 세트를 포함한다. 통상, 컴파일러에 의한 프로그램/응용 코드의 컴파일화는 다수의 단계에서 수행되고 하이 레벨 프로그래밍 언어 코드를 로우 레벨 기계 또는 어셈블리 언어 코드로 변환하기 위해 허용된다. 게다가, 단일 패스 컴파일러는 간단한 컴파일화에 여전히 이용될 수 있다. 컴파일러는 임의의 공지된 컴파일화 기술을 이용하고 어휘 분석, 전처리, 문장 분석, 의미 분석, 코드 생성, 코드 변환, 및 코드 최적화와 같은 임의의 공지된 컴파일러 연산을 수행할 수 있다.

더 큰 컴파일러는 종종 다수의 단계를 포함하지만, 아주 자주 이러한 단계는 2개의 일반 단계 내에 포함된다: (1) 프런트엔드, 즉 일반적으로 구문 처리, 의미 처리, 및 일부 변환/최적화가 발생할 수 있는 경우, 및 (2) 백엔드, 즉 일반적으로 분석, 변환, 최적화, 및 코드 생성이 발생하는 경우. 일부 컴파일러는 중앙을 지칭하며, 중앙은 컴파일러의 프런트엔드 및 백엔드 사이의 묘사(delineation)의 블러링(blurring)을 예시한다. 결과적으로, 컴파일러의 삽입, 연관, 생성, 또는 다른 연산에 대한 참조는 상술한 단계 또는 패스 중 어느 하나뿐만 아니라 컴파일러의 임의의 다른 공지된 단계 또는 패스에 발생할 수 있다. 예시적 일 예로서, 컴파일러는 잠재적으로 컴파일화의 프런트엔드 단계의 호출/연산의 삽입 및 그 다음 변환 단계 동안 하위 레벨 코드로 호출/연산의 변환과 같은 컴파일화의 하나 이상의 단계에서 연산, 호출, 기능 등을 삽입한다. 동적 컴파일화 동안, 컴파일러 코드 또는 동적 최적화 코드는 그러한 연산/호울을 삽입할 뿐만 아니라, 런타임 동안 실행을 위한 코드를 최적할 수 있다는 점에 주목한다. 특정 예시적 일 예로서, 이진 코드(이미 컴파일된 코드)는 런타임 동안 동적으로 최적화될 수 있다. 여기서, 프로그램 코드는 동적 최적화 코드, 이진 코드, 또는 그것의 조합을 포함할 수 있다.

컴파일러와 유사하게, 이진 번역기와 같은 번역기는 코드를 최적화하며/하거나 번역하기 위해 코드를 정적으로 또는 정적으로 번역한다. 그러므로, 코드, 응용 코드, 프로그램 코드, 또는 다른 소프트웨어 환경의 실행에 대한 참조는 (1) 프로그램 코드를 컴파일하거나, 소프트웨어 구조를 유지하거나, 다른 연산을 수행하거나, 코드를 최적화하거나, 코드를 번역하기 위해, 동적으로 또는 정적으로 컴파일러 프로그램(들), 최적화 코드 옵티마이저, 또는 번역기의 실행; (2) 최적화/컴파일되었던 응용 코드와 같은 연산/호출을 포함하는 메인 프로그램 코드의 실행; (3) 소프트웨어 구조를 유지하거나, 다른 소프트웨어 관련 연산을 수행하거나, 코드를 최적화하기 위해 메인 프로그램 코드와 연관되는 라이브러리와 같은 다른 프로그램 코드의 실행; 또는 (4) 그것의 조합을 지칭할 수 있다.

하나의 상호 연결 패브릭 아키텍처는 PCIe(Peripheral Component Interconnect (PCI) Express) 아키텍처를 포함한다. PCIe의 일차 목적은 개방 아키텍처, 다수의 스패닝 시장 세그먼트; 클라이언트(데스크톱 및 이동), 서버(표준 및 기업), 및 내장 및 통신 장치에서 상호 운영하기 위해 상이한 벤더로부터 구성요소 및 장치를 인에이블하는 것이다. PCI 익스프레스는 매우 다양한 장래의 컴퓨팅 및 통신 플랫폼을 위해 정의되는 고성능, 일반 목적 I/O 인터커넥트이다. 그것의 사용 모델, 로드-저장 아키텍처, 및 소프트웨어 인터페이스와 같은 일부 PCI 속성은 그것의 수정을 통해 유지되었던 반면, 이전 병렬 버스 구현은 고확장성, 완전한 직렬 인터페이스로 대체되었다. PCI 익스프레스의 더 최근의 버전은 새로운 레벨의 성능 및 특징을 전달하기 위해 포인트 투 포인트 인터커넥트, 스위치 기반 기술, 및 패킷화된 프로토콜의 진보를 이용한다. 전력 관리, QoS(Quality Of Service), 핫 플러그/핫 스왑 지원, 데이터 무결성, 및 에러 처리는 PCI 익스프레스에 의해 지원되는 진보된 특징 중 일부에 속한다.

도 2를 참조하면, 저전력 컴퓨팅 플랫폼의 일 실시예가 도시된다. 일 실시예에서, 저전력 컴퓨팅 플랫폼(200)은 전화, 스마트폰, 태블릿, 울트라포터블 노트북, 노트북, 데스크톱, 서버, 송신 장치, 수신 장치, 또는 임의의 다른 공지된 또는 이용 가능 컴퓨팅 플랫폼과 같은 사용자 엔드포인트를 포함한다. 예시된 플랫폼은 다수의 상이한 장치를 결합하기 위해 다수의 상이한 인터커넥트를 도시한다. 이러한 인터커넥트의 예시적 논의는 선택권을 구현 및 포함에 제공하기 위해 아래에 제공된다. 그러나, 저전력 플랫폼(200)은 도시된 인터커넥트 또는 장치를 포함하거나 구현하기 위해 요구되지 않는다. 더욱이, 구체적으로 도시되지 않은 다른 장치 및 상호 연결 구조가 포함될 수 있다.

도면의 중심에서 시작해서, 플랫폼(200)은 응용 프로세서(205)를 포함한다. 종종 이것은 저전력 프로세서를 포함하며, 저전력 프로세서는 본 명세서에 설명되거나 산업계에 알려진 프로세서 구성의 한 버전일 수 있다. 일 예로서, 프로세서(200)는 시스템 온 칩(SoC)으로 구현된다. 특정 예시적 일 예로서, 프로세서(200)는 캘리포니아주 산타클라라 소재의 인텔 코포레이션으로부터 입수가능한 i3, i5, i7 또는 다른 그러한 프로세서와 같은 Intel® 아키텍처 코어™ 기반 프로세서를 포함한다. 그러나, 캘리포니아주 서니베일 소재의 어드밴스드 마이크로 디바이스 인코포레이티드(AMD), 캘리포니아주 서니베일 소재의 MIPS 테크놀로지스 인코포레이티드로부터의 MIPS 기반 설계, ARM 홀딩스 리미티드로부터 인가되는 ARM 기반 설계 또는 그것의 고객, 또는 그의 인가받은 사람 또는 사용자(adopter)로부터 입수가능한 다른 저전력 프로세서는 그 대신에 애플 A5/A6 프로세서, 퀄컴 스냅드래곤 프로세서, 또는 TI OMAP 프로세서와 같은 다른 실시예에 존재할 수 있다는 점을 이해한다.

직렬 인터페이스는 전자 장비 내의 집적 회로(IC)와 장치 사이의 제어 및 통신에 사용된다. 전자 장비 내의 많은 집적 회로 및 장치는 구성요소 및 회로 보드에 대한 상당한 비용의 가산기인 높은 핀 카운트를 갖는다. 예를 들어, 종래의 이동 전화 내의 IC 사이의 직렬 인터페이스는 인터페이스 당 2개의 와이어의 특징을 이룬다. 현저하게, 종래의 이동 전화는 가능하게는 버스 특정 전원 공급 장치 핀을 인에이블하는 칩의 추가와 함께, 클록 및 양방향 데이터 핀를 포함한다. MIPI RFFE 및 I2C 표준 프로토콜은 예를 들어 인터페이스 당 2개의 와이어를 제공한다.

실제로, 일부 디지털 마이크로폰 인터페이스는 마이크로폰 전력, 접지, 클록, 및 데이터에 4개의 연결을 필요로 한다. 그와 같이, 현재 디지털 마이크로폰 인터페이스 기술은 접지 및 전력/신호에 대한 2개의 핀 연결의 특징을 이루는 아날로그 인터페이스로부터의 퇴보이다.

본 개시는 높은 데이터 비트 속도(예를 들어, MB/s 비트 속도)에서 전이중 동작이 가능한 단선 양방향 인터페이스를 제공한다. 게다가, 본 개시는 2개의 물리적 핀을 사용하여 디지털 마이크로폰을 구현하는 것을 가능하게 한다. 더욱이, 본 개시는 잡음 소거를 위해 동일한 버스 인터페이스 링크에 부착될 2개의 동일한 마이크로폰을 인에이블하는 일 실시예를 제공한다. 유리하게, 본 명세서에 개시되는 마스터 장치 및 수신기 슬레이브 장치는 디지털 마이크로폰, 개인용 컴퓨터, 텔레비전, 트랙 패드, 컴퓨터 마우스, GPS 수신기, SIM 카드 리더, 블루투스 커넥터 등과 같지만, 이에 제한되지 않는 다른 장치 내에서 적어도 부분적으로 구현될 수 있다.

도 3은 본 개시에 따른 둘 다 디지털 마이크로폰(350)에 결합되는 버스 마스터(300)의 일 실시예를 예시한다. 그러나, 장치도 그의 구성요소도 본 개시를 실시하는데 요구되지 않는다. 도시된 바와 같이, 버스 마스터(300)는 버스 인터페이스(320)를 통해 디지털 마이크로폰(350)에 결합된다. 일부 실시예에서, 도 3에 도시된 버스 마스터(300) 및 디지털 마이크로폰(350)은 이동 전화(또한 일부 실시예에서 보이스 통신 능력을 갖는 UE(user endpoint)로 지칭되는) 내의 양 구성요소이다. 더 구체적으로, 버스 마스터(300) 및 디지털 마이크로폰(350) 둘 다는 본 개시의 일부 실시예에 따른 디지털 마이크로폰의 구성요소이다.

일부 실시예에서, 본 개시에 따른 버스 마스터(예를 들어, 버스 마스터(300))는 슬레이브 수신기 장치(예를 들어, 디지털 마이크로폰(350))로부터 오디오 데이터를 수신하고, 수신된 데이터를 처리하며, 오디오 데이터(예를 들어, 무선 전파의 형태로)를 다른 장치 내의 수신기에 송신하는 수신기 및 안테나(둘 다 도시되지 않은)를 포함할 수 있다.

일부 실시예에서, 버스 마스터(300)는 각각의 장치 사이의 동기화를 유지하기 위해 클록 신호의 형태인 데이터를 인코딩된 심벌의 형태인 디지털 마이크로폰(350)에 지속적으로 송신한다(예를 들어, 다운링크한다). 게다가, 디지털 마이크로폰(350)은 데이터(예를 들어, 오디오 데이터)를 버스 마스터(300)에 지속적으로 송신할 수 있다.

당업자는 디지털 마이크로폰(350)이 요소(예를 들어, 다이어프램과 같은)가 진동하는 것을 일으키고 야기할 수 있는 오디오 신호를 수신할 수 있다는 점을 이해할 수 있다. 진동은 샘플링 주파수에 따라 전기 신호로 변환될 수 있다.

예를 들어, 본 개시에 따른 디지털 마이크로폰은 20 ㎑, 44 ㎑, 48 ㎑, 및 96 ㎑와 같은 종래의 샘플링 주파수에 따라 오디오 데이터(예를 들어, 스피치)를 샘플링할 수 있다.

더욱이, 본 개시에 따른 디지털 마이크로폰 또는 다른 슬레이브 수신기 장치는 디지털 마이크로폰이 데이터를 버스 마스터 장치로 다시 송신하는 것을 요구할 수 있는 버스 마스터에 의해 발행되는 커맨드(들)에 따른 동작을 수행할 수 있다.

버스 마스터(300)는 CPU의 커맨드 하에 있을 수 있는 다른 구성요소(예를 들어 슬레이브)와 직접 통신가능할 수 있다. 게다가, 버스 마스터(300)는 어드레스, 제어, 및 데이터 신호가 흐르는 버스 인터페이스 링크(320)를 제어할 수 있다. 일부 실시예에서, 디지털 마이크로폰(350)은 버스 마스터(300)의 슬레이브 유닛이다. 유리하게, 버스 마스터링은 운영 체제의 데이터 전송 속도를 증가시키고, 시스템 자원을 보유하며 성능 및 대응 시간을 증대시킬 수 있다.

본 개시의 일부 실시예에서, 버스 마스터(300)는 넓은 및 좁은 클록 펄스를 생성하고 이러한 클록 펄스를 버스 인터페이스 링크(320)를 가로질러 슬레이브 장치―디지털 마이크로폰(350)에 송신한다. 게다가, 버스 마스터(300)는 버스 인터페이스 링크(320)를 따른 주파수보다 더 높은 주파수를 갖는 내부 클록을 가질 수 있다. 특히, 일부 실시예에서, 버스 마스터(300)의 내부 클록의 주파수는 버스 인터페이스 링크(320)를 따른 주파수보다 더 큰 정수(예를 들어, 10)이다.

예를 들어, 버스 마스터 클록이 100 ㎒의 주파수를 가지면, 버스 인터페이스 링크(320)를 따른 주파수는 10 ㎒일 수 있다. 그와 같이, 이러한 예에 따르면, 버스 마스터 클록은 버스 인터페이스 링크(320)(예를 들어, BUSCLK)를 따라 전파되는 각각의 클록 사이클에 대해 10 클록 사이클을 생성할 수 있다. 버스 마스터(300)는 송신할 데이터에 기초하여 BUSCLK 신호를 생성하는 내부 상태 기계를 포함할 수 있다.

일부 실시예에서, 출력 드라이버는 BUSCLK 라인을 각각 하이 및 로우로 구동할 수 있다. 게다가, 클록 전압은 아래에 더 상세히 설명되는 바와 같이 하이에 대해 Vcc 및 로우에 대해 Vss일 수 있다(도 6 참조).

좁은 클록 펄스를 생성하기 위해, 버스 마스터(300)는 BUSCLK가 짧은 시간 동안 하이가 되도록 지시하고 그 다음 BUSCLK가 더 긴 시간 기간 동안 로우가 되게 할 수 있다. 예를 들어, BUSCLK는 3 클록 사이클 동안 하이가 되고 그 다음 7 클록 사이클 동안 로우가 되도록 지시될 수 있다.

대안으로, 넓은 클록 펄스를 생성하기 위해, 버스 마스터(300)는 BUSCKLK가 클록 사이클(예를 들어, 7 클록 사이클)의 확장된 기간 동안 하이가 되도록 지시하고 그 다음 클록 사이클(예를 들어, 3 클록 사이클)의 짧은 기간 동안 로우가 되도록 지시할 수 있다.

더욱이, 일부 실시예에서, 각각의 10 BUSCLK 사이클에 대해, 10 비트의 데이터는 하나의 8b/10b 심벌에 상응하는 수신기 슬레이브 유닛(예를 들어, 디지털 마이크로폰(350))에 송신될 수 있다. 제 시간에, 8b/10b 심벌은 수신기 슬레이브 유닛에서 8b/10b 디코더에 의해 디코딩될 수 있다. 송신된 8b/10b 심벌은 8b/10b 코딩 프로토콜에 따른 코마, 데이터, 또는 커맨드 심벌을 포함할 수 있다.

당업자는 본 개시가 8b/10b 코딩 프로토콜에 제한되지 않는다는 점을 이해할 수 있다. 그와 같이, 버스 마스터(300)가 데이터, 커맨드 등을 슬레이브 수신기(예를 들어, 디지털 마이크로폰(350))에 송신하는 것을 허용하는 다른 코딩 프로토콜이 이용될 수 있다.

도면에 도시된 바와 같이, 버스 마스터(300)는 버스 마스터(300)가 슬레이브 디지털 마이크로폰(350)으로부터 업링크 동안 1 또는 0을 수신하는지를 검출하는 회로를 제공하는 검출 유닛(302)을 포함한다. 일부 실시예에서, 검출 유닛(302) 내의 클록 주파수는 버스 인터페이스(320)를 따른 주파수보다 훨씬 더 높을 수 있다. 예를 들어, 검출 유닛(302) 내의 클록 주파수는 버스 인터페이스(320)를 따른 클록 주파수보다 거의 10배까지 더 클 수 있다. 버스 마스터(300)는 디지털 마이크로폰(350)에 액세스 가능한 전원(303)을 더 포함한다.

게다가, 버스 마스터(300)는 전원(303) 및 접지(306)(Vss)에 결합되는 CMOS 인버터(304)를 포함한다. 더욱이, 버스 마스터(300)는 버스 마스터(300)를 포함하는 집적 회로가 외부 장치에 연결되는 것을 허용하는 PAD(305)를 포함한다.

일부 실시예에서, CMOS 인버터(304)는 그 내에 PMOS 트랜지스터(365) 및 NMOS 트랜지스터(366)를 포함한다. 전형적으로, CMOS 인버터(304) 내의 PMOS 및 NMOS 트랜지스터(365, 366)는 하나의 트랜지스터가 온될 때, 다른 트랜지스터가 오프되도록 상보적이다.

도 3에 더 도시된 바와 같이, PMOS 트랜지스터(365)는 전압 또는 전류가 그것에 인가될 때, 전력이 PAD(305)를 충전하기 위해 해제되도록 전원 공급 장치(303)에 결합된다.

대안으로, NMOS 트랜지스터(366)는 전압 또는 전류가 그것에 인가될 때, PAD(305)가 접지로 방전되도록 접지에 결합된다.

일부 실시예에서, 버스 마스터(300) 내의 클록 신호가 하이일 때, PMOS 트랜지스터(365)는 PAD(305)를 전원 공급 장치(303)에 연결하는 반면 클록 신호가 로우일 때, NMOS 트랜지스터(366)는 PAD(305)를 접지 라인(306)에 연결한다.

디지털 마이크로폰(350)은 클록 데이터 신호가 그것으로부터 수신되고 데이터 신호가 송신되는 것을 허용하는 양방향 통신 와이어(335)를 포함할 수 있다. 도시된 바와 같이, 양방향 통신 와이어(335)는 다운링크 동안 클록 데이터 신호를 수신하고 업링크 동안 데이터를 송신한다.

다운링크 동안, 버스 마스터(300)는 클록 데이터 신호를 디지털 마이크로폰(350)에 송신할 수 있다. 일부 실시예에서, 데이터 신호는 클록 펄스 트레인(321)에 의해 도시된 바와 같이 클록 펄스의 형태로 송신된다. 도시된 바와 같이, 클록 펄스 트레인(321)은 복수의 좁고 넓은 클록 펄스(301, 302)를 포함한다.

일부 실시예에서, 디지털 마이크로폰(350)의 수신기 구성요소(330)는 아래에 더 상세히 설명되는 바와 같이 버스 마스터(300)로부터 1 또는 0 비트 값이 송신되는지를 검출할 수 있다.

업링크 동안, 디지털 마이크로폰(350)은 버스 마스터(300) 상의 전원(303)으로부터 전류를 인출하거나 인출하는 것을 거절함으로써 데이터를 송신할 수 있다. 일부 실시예에서, 검출 유닛(302)은 전력이 각각의 클록 사이클의 하강 에지 동안 디지털 마이크로폰(350)으로부터 인출되는지를 검출한다. 일부 실시예에서, 검출 유닛(302)은 전원(303) 내의 임피던스의 차이를 검출할 수 있다.

더욱이, 디지털 마이크로폰(350)은 전원(303)으로부터의 전류를 인출하는 것을 거절함으로써 업링크 동안 1을 버스 마스터(300)에 송신할 수 있다. 그와 같이, 송신 데이터 트레인(331)은 전원(303)으로부터 인출하는 전력(예를 들어, 저전력)도 전류도 표시하지 않는 저출력 신호(312)를 예시한다.

대안으로, 디지털 마이크로폰(350)은 전원(303)으로부터 전류를 인출함으로써 업링크 동안 0을 버스 마스터(300)에 송신한다. 일부 실시예에서, 검출 유닛(302)은 디지털 마이크로폰(350)이 각각의 클록 사이클의 하강 에지 동안 전원(303)으로부터 전류를 인출하고 있는지를 검출한다. 그와 같이, 송신 데이터 트레인(331)은 전원으로부터 인출되는 전력 또는 전류를 표시하는 고출력 신호(311)를 예시한다.

다시 말하면, 디지털 마이크로폰(350)이 업링크 동안 0을 송신할 때, 트랜지스터(340)는 버스 마스터(300) 상의 전원 공급 장치(303)에서 접지 라인(306)까지 전선관을 제공한다. 일부 실시예에서, 전류가 전원 공급 장치(303)에서 디지털 마이크로폰(350)까지 인출되는 동안, 검출 유닛(302)은 저임피던스를 검출한다.

대조적으로, 디지털 마이크로폰(350)이 업링크 동안 1을 송신할 때, 트랜지스터(340)는 전원 공급 장치(303)에서 접지 라인(306)까지 전기적 액세스를 차단한다. 그와 같이, 전류가 인출되고 있지 않을 때, 검출 유닛(302)은 고임피던스를 검출할 수 있다.

그와 같이, 슬레이브 수신기(예를 들어, 디지털 마이크로폰(350))에서 버스 마스터(예를 들어, 버스 마스터(300))까지 데이터를 업링크하는 프로세스는 본 명세서에 설명되는 바와 같이, 본 개시의 일부 실시예에 따른 임피던스 또는 진폭 편이 키잉을 특징으로 한다. 게다가, 버스 마스터에서 슬레이브 수신기까지 데이터를 다운링크하는 프로세스는 본 명세서에 설명되는 방식으로, 위상 편이 키잉을 특징으로 한다.

도 4는 본 개시에 따른 수신기(400)의 일 실시예를 예시한다. 수신기(400)는 도 3에 도시된 디지털 마이크로폰(350) 내에 구현될 수 있다. 일부 실시예에서, 수신기(400)는 버스 마스터와 같은 마스터 장치로부터 인코딩된 데이터 스트림을 수신한다. 예를 들어, 수신되는 데이터 스트림은 8b/10b 인코딩될 수 있다.

도시된 바와 같이, 경로(와이어)(401a, 401b, 및 401c)로 전파되는 클록 데이터 신호는 디지털 마이크로폰(400)으로 입력된다. 예를 들어, 클록 데이터 신호는 XOR 게이트(406)로의 입력(405) 및 AND 게이트(425)로의 입력(경로(408)를 따라)이 되도록 경로(401b)를 따라 전파될 수 있다. 게다가, AND 게이트(425)의 출력(412)은 아래에 더 상세히 설명되는 바와 같이 트랜지스터(416)(M1)에 인가된다.

게다가, XOR 게이트(406)의 출력(407)은 트랜지스터(416, 418)에 인가되는 각각의 클록 펄스의 극성을 부분적으로 결정하는 AND 게이트(425, 430)(경로(409, 410)를 통해)로 입력된다.

게다가, 수신기(400)는 XOR 게이트(406)의 제 2 입력(404)에 클록 데이터 신호를 송신하는 경로를 제공한다. 가장 현저하게, 상술한 경로는 2개의 인버터(403, 414) 및 지연 요소(402)를 포함한다. 인버터(403, 414) 및 지연 요소(402)는 수신기(400) 내에 전파되는 클록 신호를 지연시킨다.

도시된 바와 같이, 지연 요소(402)는 저항기(435) 및 캐패시터(436)를 포함한다. 일부 실시예에서, 지연의 양은 저항기(435) 및 캐패시터(436)의 크기에 의존한다.

예를 들어, 저항기(435)는 200 ㏀의 저항을 가질 수 있고 캐패시터(436)는 100 × 10^-15(펨토) 패럿의 캐패시턴스를 가질 수 있다.

일부 실시예에서, 인버터(403, 414) 및 지연 요소(402)는 클록 펄스(P2)가 출력(413)으로부터 전파되기 전에, 출력(412)으로부터 전파되는 클록 펄스(P1)가 발생하게 한다. 예를 들어, P1 클록 펄스는 클록 신호의 상승 에지에서 디스패치될 수 있는 반면 P2 클록 펄스는 본 개시의 일부 실시예에 따라 클록 사이클(또는 신호)의 하강 에지에서 디스패치될 수 있다.

게다가, 경로(401a)는 인버터(414)를 통해 클록 신호를 전파하며, 인버터는 클록 신호를 반전시키고 신호를 AND 게이트(430)의 입력(411)에 송신한다. AND 게이트(430)의 출력은 트랜지스터(418)로 전파된다. 최종적으로, 경로(401c)는 도시된 바와 같이 수신기 회로(400)의 하반부로 전파하는 클록 신호를 위한 경로를 제공한다.

일부 실시예에서, 클록 신호의 상승 에지에서, AND 게이트(425)의 출력(412)은 트랜지스터(426)를 턴 온되고 그 후에 C2 캐패시터(415)를 방전할 트랜지스터(426)로 짧은 클록 펄스(P1)를 전파한다. 게다가, 짧은 P1 펄스가 발생하면, C2 캐패시터(415)는 R2 저항기(429)를 통해 충전하는 것을 시작할 것이다.

일부 실시예에서, R2 저항기(429)는 10 ㏁의 저항을 갖는다. 게다가, C2 캐패시터(415)는 100 × 10^-15 패럿의 캐패시턴스를 갖는다. 마찬가지로, 트랜지스터(416, 418) 둘 다는 거의 180 ㎚의 길이 및 거의 500 ㎚의 폭을 갖는 NMOS 트랜지스터이다.

게다가, 클록 사이클의 하강 에지에서, 짧은 P2 클록 펄스는 전압이 C3 캐패시터(417) 상에 복사되거나 C3 캐패시터(417)에 샘플링되도록 C2 캐패시터(415)의 일부를 방전한다. 그와 같이, P2 클록 펄스는 C2 캐패시터(415) 및 C3 캐패시터(417)가 동일한 전압을 갖게 한다.

다시 말하면, P2 클록 펄스가 하이일 때, C2 캐패시터(415) 전압은 C3 캐패시터(417) 위에 복사된다. 대조적으로, P2 클록 펄스가 로우일 때, C3 캐패시터(417) 상의 전압은 아래에 더 상세히 설명되는 바와 같이 이전 클록 사이클에서 C3 캐패시터(417)를 가로지르는 평균 전압과 비교된다.

더욱이, P2 클록 펄스가 로우일 때, 클록 신호의 상승 에지는 C2 캐패시터(415)가 재충전하게 할 때까지, C2 캐패시터(415)는 계속해서 방전할 것이다. 일부 실시예에서, C2 캐패시터(415)의 크기는 C3 캐패시터(417)의 크기보다 훨씬 더 클 수 있다. 예를 들어, C2 캐패시터(415)의 크기는 C3 캐패시터(417)의 크기보다 거의 10배 더 클 수 있다. 예를 들어, C2 캐패시터(415)의 캐패시턴스는 100 × 10^-15 패럿인 반면 C3 캐패시터(417)의 캐패시턴스는 거의 10 × 10^-15 패럿이다.

게다가, 전압이 C3 캐패시터(417) 상에 복사되면, 이러한 전압은 연산 증폭기(419)(opamp(419))의 출력(428)으로 전파될 수 있다. 유리하게, C3 캐패시터(417)의 전압은 연산 증폭기(419)의 입력(427)에 인가될 수 있다.

일부 실시예에서, 연산 증폭기(419)는 특유의 고입력 임피던스를 가질 수 있다. 예를 들어, 연산 증폭기(419)의 저항기(444)의 저항은 1 GΩ만큼 클 수 있다. 따라서, 연산 증폭기(419)는 입력(427)(Vin)에 인가되는 C3 전압이 연산 증폭기(419)(Vout)의 출력(428)으로 전파되도록 이상적 연산 증폭기로서의 기능을 할 수 있다.

더 예시된 바와 같이, 출력(428)에서의 전압은 연산 증폭기(420)의 제 1 입력(431)으로 전파된다. 가장 현저하게, 이전 클록 사이클의 평균 C3 전압은 저역 통과 필터(433)의 C4 캐패시터(422)에 저장될 수 있다.

저역 통과 필터(433)에 저장되는 평균 전압은 필터(433) 내의 저항기 및 캐패시터 구성요소(421, 422)의 크기의 함수일 수 있다. 그와 같이, 저역 통과 필터(433)는 저항성 구성요소(저항기(421))를 가로질러 용량성 구성요소(C4 캐패시터(422))를 그것의 최종 값의 약 63%까지 충전하는데 요구되는 시간의 양으로 정의될 수 있는 RC 시정수에 따라 설계될 수 있다. 그러므로, RC 시정수가 더 클수록, C3 캐패시터 전압 사이클이 더 많이 평균 C3 캐패시터 전압(즉, C4 캐패시터상의 전압)으로 간주될 수 있다. 일부 실시예에서, 저항기(421)는 30, 40, 또는 100 ㏁일 수 있는 반면 C4 캐패시터(422)는 100 × 10^-15 패럿일 수 있다.

따라서, C3 용량성 전압이 제 1 입력(431)으로 전파되고 평균 전압(C4 캐패시터(422))이 제 2 입력(432)에 인가되면, 연산 증폭기(420)는 비교를 수행한다. 그 후에, 연산 증폭기(420)는 1 또는 0 출력을 생성한다. 일부 실시예에서, 현재의 C3 용량성 전압이 평균 전압(예를 들어, C4 용량성 전압)보다 더 큰 경우, 이 때 연산 증폭기(420)는 1을 출력한다. 대조적으로, 현재의 C3 용량성 전압이 평균 전압 미만인 경우, 이 때 연산 증폭기는 그 후에 0을 출력한다.

당업자는 일련의 1 및 0이 버스 마스터로부터 송신되는 커맨드와 같은 메시지에 따른 다양한 커맨드를 수행하기 위해 (예를 들어, 8b/10b 인코딩 방식으로부터) 디코딩될 수 있다는 점을 이해해야 한다. 예를 들어, 디코딩된 커맨드는 업링크 동안 디지털 마이크로폰에서의 이득을 프로그래밍하는 것 또는 슬레이브 장치에서 버스 마스터로 0을 송신할 때 인출되는 전류의 양을 설정하는 것을 포함할 수 있지만, 이들에 제한되지 않는다.

도 5는 C2 캐패시터의 전압이 클록 펄스 트레인의 다양한 클록 펄스(501, 502)의 함수로서 본 개시에 따른 수신기 내에서 어떻게 변화하는지를 디스플레이하는 그래프(500)를 예시한다.

특히, 각각의 넓은 클록 펄스(501)는 1을 나타내는 반면 각각의 좁은 펄스(502)는 0을 나타낸다. 각각의 넓은 클록 펄스(501)는 상승 에지(501a), 하이 상태(501b) 및 하강 에지(501c)를 포함한다. 마찬가지로, 각각의 좁은 펄스(502)는 상승 에지(502a), 하이 상태(502b) 및 하강 에지(502c)를 포함한다.

이제 도 4 및 도 5를 참조하면, 클록 신호의 상승 에지(예를 들어, 도 5의 501a 또는 502a)에서, 짧은 P1 클록 펄스는 트랜지스터(416)(도 4)에 인가되고 C2 캐패시터(415)를 트랜지스터(416)를 통해 방전한다.

게다가, P1 펄스가 강하되고 클록 신호가 하이 상태(501b 또는 502b)에 남으면, C2 캐패시터(415)는 저항기(429)를 통해 충전된다. 대안으로, 클록 사이클의 하강 에지(예를 들어, 501c 또는 502c)에서, 짧은 P2 클록 펄스는 C2 캐패시터(415)의 전압이 C3 캐패시터(417) 위에 샘플링되도록 트랜지스터(418)에 인가된다.

게다가, 도 5는 클록 펄스 트레인이 넓은 클록 펄스(501)에서 좁은 클록 펄스(502) 등으로 변화함에 따라 C2 캐패시터(415)의 전압이 어떻게 변화하는지를 도시한다. 도시된 바와 같이, 시간 0.0에서, 클록 신호는 상승 에지 상태에 있고 그러므로 C2 캐패시터(415)에서의 전압은 캐패시터가 방전되기 때문에 0V이다.

그러나, 클록 신호가 하이 상태(501b 또는 502b)에 도달하면, C2 캐패시터(415)는 도면에서 전압 상승(503a, 504a)으로 표시된 바와 같이 저항기(429)를 통해 충전하는 것을 시작한다. 결국, 클록 신호는 그것의 하강 에지(501c 또는 502c)에 도달할 것이고 C2 캐패시터(415) 상의 전압은 C3 캐패시터(417) 위에 복사될 것이다.

일부 실시예에서, C2 캐패시터(415) 상의 전압이 C3 캐패시터(417) 위에 샘플링될 때, 양 캐패시터 상의 전압은 거의 동일한 것이다. 따라서, C2 캐패시터(415) 상의 전압의 감소는 전압 하강(503b, 504b)에 의해 도시된다. 클록 사이클은 도 5에 도시된 바와 같이 C2 캐패시터(415)가 방전하게 하는 상승 에지(503c, 504c)와 함께 다시 반복된다.

계속 도면들을 참조하면, 도 6은 본 개시에 따른 회로를 갖는 다수의 디지털 마이크로폰(650, 660)에 결합되는 버스 마스터(600)를 예시한다. 도시된 바와 같이, 버스 마스터(600)는 2개의 디지털 마이크로폰(650, 660)과의 데이터 교환을 지원하는 회로를 포함한다. 당업자는 통신 장치 내의 다수의 디지털 마이크로폰이 잡음 소거에 유용할 수 있다는 점을 이해할 수 있다. 가장 현저하게, 도 6에 도시된 시스템은 버스 마스터(600)와 2개의 디지털 마이크로폰(650, 660) 사이에 2개의 핀 연결만이 요구되도록 구성된다

예시된 바와 같이, 버스 마스터(600)는 2개의 검출 유닛(602, 612)을 포함한다. 검출 유닛(602, 612)은 버스 마스터(600)가 슬레이브 디지털 마이크로폰(650, 660)으로부터 업링크 동안 1 또는 0을 수신하는지를 검출하는 회로를 집합적으로 제공한다. 일부 실시예에서, 디지털 마이크로폰(650, 660)은 클록 신호의 특정 단계에서 그의 데이터를 버스 마스터(600)에 업링크한다. 예를 들어, 디지털 마이크로폰(650, 660) 중 하나는 클록 신호의 상승 에지 상의 데이터를 업링크할 수 있는 반면 다른 디지털 마이크로폰은 클록 사이클의 하강 에지 상의 데이터를 업링크할 수 있다.

더욱이, 검출 유닛(602, 612) 내의 클록 주파수는 버스 인터페이스 링크(620a, 622a)를 따른 주파수보다 훨씬 더 높을 수 있다. 예를 들어, 검출 유닛(602, 612) 내의 클록 주파수는 버스 인터페이스(620a, 622a)를 따른 클록 주파수보다 거의 10배까지 더 클 수 있다.

게다가, 버스 마스터(600)는 디지털 마이크로폰(650, 660)에 액세스 가능할 수 있는 2개의 전원(603, 613)을 더 포함한다. 일부 실시예에서, 디지털 마이크로폰(650, 660)은 0 비트 값을 송신하기 위해 전원(603, 613) 중 하나로부터 전류를 인출하고 1 비트 값을 송신하기 위해 어느 하나의 전원(603, 613)으로부터 전류를 인출하는 것을 거절한다.

초기에, 복수의 클록 신호는 수정 발진기, PLL, 또는 DLL로부터 버스 마스터(600)에 의해 수신될 수 있다. 이러한 클록 신호 및 데이터에 기초하여, 버스 마스터(600)는 입력 연결(601)에 인가될 BUSCLK 신호를 생성할 수 있는 버스 마스터(600)에서의 상태 기계를 슬레이브 장치에 송신해야 한다.

BUSCLK 신호는 인코딩되는 넓은 및 좁은 펄스를 포함할 수 있으므로, 평균적으로 동등한 수의 넓은 및 좁은 펄스가 주어진 간격으로 송신된다. 일부 실시예에서, 인코딩은 8b/10b 인코딩이다. 그러나, 또 다른 실시예에서, 인코딩은 DC-프리 코딩이다. 생성된 클록 신호는 경로(601a 및 601b)를 통해 버스 마스터(600)의 각각의 서브 유닛으로 전파될 수 있다.

수신된 클록 신호는 경로(601a 및 601b)를 통해 버스 마스터(600)의 각각의 서브 유닛으로 전파될 수 있다. 특히, 클록 신호는 경로(601a)를 따라 CMOS 인버터(604)에 송신될 수 있는 반면 클록 신호는 경로(601b)를 따라 CMOS 인버터(614)에 송신될 수 있다. 도시된 바와 같이, CMOS 인버터(604, 614)는 각각 전원(603, 613) 및 접지 연결(606, 616)에 결합된다(Vss).

일부 실시예에서, 각각의 CMOS 인버터(604, 614)는 그 내에 PMOS(665, 667) 및 NMOS(666, 668) 트랜지스터를 포함한다. 전형적으로, CMOS 인버터(604, 614) 내의 PMOS 및 NMOS 트랜지스터는 하나의 트랜지스터가 온될 때, 다른 트랜지스터가 오프되도록 상보적이다.

도 6에 더 도시된 바와 같이, PMOS 트랜지스터(665, 667)는 전압 또는 전류가 그것에 인가될 때, 전력이 PADS(605, 615)를 충전하기 위해 해제되도록 전원 공급 장치(603, 613)에 결합된다. 대안으로, NMOS 트랜지스터(666, 668)는 전압 또는 전류가 그것에 인가될 때, PADS(605, 615)가 접지로 방전되도록 접지에 결합된다.

예를 들어, 버스 마스터(600) 내의 클록 신호가 하이일 때, PMOS 트랜지스터(667)는 PAD(615)를 전원 공급 장치(613)에 연결하는 반면 클록 신호가 로우일 때, NMOS 트랜지스터(668)는 PAD(615)를 접지 라인(616)에 연결한다.

게다가, 버스 마스터(600) 내의 클록 신호가 하이일 때, 인버터(607)는 PMOS 트랜지스터(665)가 PAD(605)를 전원 공급 장치(603)에 연결하도록 클록 신호를 반전시킬 수 있다. 대안으로, 로우 클록 신호는 NMOS 트랜지스터(666)가 PAD(605)를 접지 라인(606)에 연결하도록 반전된다.

그러므로, 본 개시의 일부 실시예에서, 클록 데이터 신호는 클록 신호의 상승 에지에서 디지털 마이크로폰(650)에 송신될 수 있는 반면 클록 데이터 신호는 클록 사이클의 하강 에지에서 디지털 마이크로폰(660)에 송신될 수 있다. 따라서, CLKP 신호가 하이일 때, CLKN 신호는 로우이다.

특히, 업링크 동안, 전류는 BUSCLK 신호의 상승 에지에서 CLKP에서 CLKN으로 그리고 하강 에지에서 CLKN에서 CLKP로 흐를 수 있다. 더욱이, 디지털 마이크로폰(660) 내의 트랜지스터(Vdd에 결합됨)는 BUSCLK 신호의 상승 에지 동안 전도될 수 있는 반면 디지털 마이크로폰(650) 내의 트랜지스터(Vdd에 결합됨)는 BUSCLK 신호의 하강 에지 동안 전도될 수 있다. 더욱이, 버스 마스터(600)의 CLKP 상의 샘플링 회로는 초기 BUSCLK 사이클(예를 들어, 사이클 1) 상에 샘플링할 수 있는 반면 CLKN 상의 샘플링 회로는 나중의 BUSCLK 사이클(예를 들어, 사이클 8) 상에 샘플링할 수 있다.

더욱이, PADS(605, 615)는 버스 마스터(600) 및 버스 마스터(600)가 배치되는 집적 회로가 외부 장치에 연결되는 것을 허용한다. PADS(605, 615)는 버스 인터페이스 링크(620a, 622a)를 통해 디지털 마이크로폰(650, 660) 내의 각각의 양방향 통신 라인에 연결될 수 있다.

게다가, 버스 인터페이스 링크(620a)는 경로(620b)를 따른 CLKP에 대한 입력을 디지털 마이크로폰(650) 내의 양방향 통신 라인(655)에 제공할 수 있다. 게다가, 버스 인터페이스 링크(620a)는 경로(620c)를 따른 CLKN에 대한 입력을 디지털 마이크로폰(660) 내의 양방향 통신 라인(658)에 제공할 수 있다.

게다가, 버스 인터페이스 링크(622a)는 경로(622b)를 따른 CLKP에 대한 입력을 디지털 마이크로폰(660) 내의 양방향 통신 라인(657)에 제공하고 경로(622c)를 따른 CLKN에 대한 입력을 양방향 통신 라인(656)에 제공할 수 있다.

따라서, 디지털 마이크로폰(650, 660)은 클록 데이터 신호가 수신되는 것 그리고 데이터 신호가 그것으로부터 송신되는 것을 허용하는 양방향 통신 와이어(655, 666, 667, 668)를 포함할 수 있다. 일부 실시예에서, 양방향 통신 와이어(655, 666, 667, 668)는 다운링크 동안 클록 신호를 수신하고 업링크 동안 데이터를 송신한다.

업링크 동안, 디지털 마이크로폰(650, 660)은 버스 마스터(600) 상의 전원(603, 613)으로부터 전류를 인출함으로써 데이터를 송신할 수 있다. 일부 실시예에서, 검출 유닛(602, 612)은 전력이 각각의 디지털 마이크로폰(650, 660)으로부터 인출되는지를 검출한다. 예를 들어, 검출 유닛(602, 612)은 전원(603, 613) 내의 임피던스의 차이를 검출할 수 있다.

본 개시의 일부 실시예에서, 디지털 마이크로폰(650, 660)이 업링크 동안 0 비트 값을 송신할 때, 트랜지스터(682, 692)는 버스 마스터(600) 상의 전원 공급 장치(603, 613)에서 접지 라인(625, 635)까지 전선관을 제공한다. 마찬가지로, 전류가 전원 공급 장치(603, 613)에서 디지털 마이크로폰(650, 660)으로 인출되는 동안, 검출 유닛(602, 612)은 저임피던스를 검출한다.

대조적으로, 디지털 마이크로폰(650, 660)이 업링크 동안 1 비트 값을 송신할 때, 트랜지스터(682, 692)는 전원 공급 장치(603, 613)에서 접지 라인(625, 635)까지 전기적 액세스를 차단한다. 그와 같이, 전류가 인출되고 있지 않을 때, 검출 유닛(602, 612)은 고임피던스를 검출한다.

그와 같이, 슬레이브 수신기(예를 들어, 디지털 마이크로폰(650, 660))로부터 마스터 장치(예를 들어, 버스 마스터(600))로 데이터를 업링크하는 프로세스는 본 명세서에 설명되는 바와 같이, 본 개시의 일부 실시예에 따른 임피던스 또는 진폭 편이 키잉을 특징으로 한다. 게다가, 버스 마스터로부터 슬레이브 수신기로 데이터를 다운링크하는 프로세스는 본 명세서에 설명되는 방식으로, 위상 편이 키잉을 특징으로 한다.

일부 실시예에서, 버스 인터페이스 링크(620a, 622a)는 차동 버스 인터페이스이고 디지털 마이크로폰(650, 660)은 차동 수신기이다. 일부 실시예에서, 차동 디지털 마이크로폰 수신기(650, 660)는 차동 클록 신호의 극성을 자동적으로 검출할 수 있다.

게다가, 디지털 마이크로폰(650, 660)은 CLKP가 하나의 디지털 마이크로폰 상의 제 1 핀에 연결되고 CLKN이 다른 디지털 마이크로폰 상의 제 2 핀에 연결되도록 각각 2개의 핀을 갖는다. 따라서, 2개의 디지털 마이크로폰(650, 660)은 각각의 클록 사이클의 상승 및 하강 에지 상에 데이터 신호를 각각 업링크할 수 있다.

일부 실시예에서, 각각의 디지털 마이크로폰(650, 660)은 클록 신호가 하이일 때, 데이터를 업링크할 수 있다. 그러나, 버스 마스터(600) 상의 인버터(607)는 디지털 마이크로폰(650, 660)이 데이터를 순차적으로 업링크하도록 역 버스 클록 신호를 CMOS 인버터(604)에 제공한다.

그와 같이, 검출 유닛(602)은 로우 버스 클록 신호인 반전된 클록 신호가 하이일 때 디지털 마이크로폰(650, 660)에 의해 어떤 데이터가 송신되는지를 결정할 수 있다. 대안으로, 검출 유닛(612)은 버스 마스터 클록 신호가 하이일 때 디지털 마이크로폰(650, 660)에 의해 어떤 데이터가 송신되는지를 결정할 수 있다.

일부 실시예에서, CLKN이 디지털 마이크로폰 내에서 최대 플러스 전압일 때, 다이오드(624, 634)(623, 633의 정류기의)는 전류가 각각의 접지 라인(623, 633)에 흐르는 것을 방지할 수 있기 때문에, Vss 접지 라인(625, 635)은 오프될 것이다.

CLKN이 디지털 마이크로폰(650, 660) 내에서 최대 플러스 전압일 때, CLKP가 디지털 마이크로폰 내에서 최대 마이너스 전압일 것이라는 점이 당업자에게 이해되어야 한다. 따라서, CLKN 및 CLKP가 극성을 변화시키기 때문에, "가상 접지"는 디지털 마이크로폰의 하나의 핀에서 다른 디지털 마이크로폰의 다른 핀으로 교체된다.

그와 같이, CLKN이 디지털 마이크로폰(650, 660) 내에서 최대 플러스 전압일 때, CLKN은 다이오드(626, 636)를 통해 Vdd 라인(621, 631)을 충전할 것이다. 일부 실시예에서, 각각의 디지털 마이크로폰(650, 660)은 마이크로폰(650, 660) 내의 전압을 조절하는 전압 조정기(627, 637)를 포함한다.

대안으로, CLKP가 디지털 마이크로폰(650, 660) 내에서 최대 플러스 전압일 때, CLKN은 최대 마이너스 전압일 것이다. CLKP는 각각 다이오드(681, 691)를 통해 Vdd 파워 레일(621, 631)을 충전할 것이다.

CLKN 전압이 접지 라인(625, 635) 상의 전압보다 더 마이너스이면, 전류는 접지 라인(625, 635)이 각각의 개별 디지털 마이크로폰(650, 660) 내에서 최대 마이너스 전압을 갖도록 접지 라인(625, 635)에서 CLKN까지 흐를 수 있다.

그러므로, 정류기(623, 633)는 최대 플러스 전압이 Vdd 파워 레일(621, 631)에 결합되도록 구성된다. 정류기(623, 633)는 또한 최대 마이너스 전압이 Vss 접지 라인(625, 635)에 결합되도록 구성된다. 그와 같이, Vdd 파워 레일(621, 631)은 항상 최대 플러스 전압만큼 높은 반면 Vss 라인(625, 635)은 항상 최대 마이너스 전압만큼 낮을 것이다.

각각의 양방향 통신 라인은 디지털 마이크로폰(650, 660) 내에서 연산 증폭기(628, 638)의 입력에 결합된다. 연산 증폭기(628, 638)는 본 개시의 일부 실시예에 따라 CLKP 및 CLKN의 전압을 비교하고 CLKP와 연관되는 전압을 출력한다. 게다가 일부 실시예에서, 각각의 연산 증폭기(628, 638)는 연산 증폭기(628, 638)의 출력(685, 695)이 이상적으로 Vdd 이하이거나 Vss 이상이도록 높은 이득(예를 들어, 10k)을 갖는다.

연산 증폭기(628, 638)는 본 개시에 따른 수신기(685, 686)에 그것의 출력을 송신하도록 구성될 수 있다. 일부 실시예에서, 수신기(685, 686)는 도 4에서 예시되는 수신기(400)와 일치한다.

도 7은 본 개시에 따른 수신기(775)에 결합되는 디지털 마이크로폰(750)의 일 실시예를 예시한다. 가장 현저하게, 연산 증폭기(728)의 출력은 경로(729)를 통해 디지털 마이크로폰(750)의 구성요소인 수신기(775)에 송신된다.

수신기(775)는 버스 마스터에 의해 송신되는 넓은 클록 펄스 및 좁은 클록 펄스를 검출하도록 구성될 수 있다. 일부 실시예에서, 수신기(775)는 넓은 클록 펄스에 대해 1의 비트 값을 출력하고 좁은 펄스에 대해 0의 비트 값을 출력한다. 그 후에, 8b/10b 인코딩될 수 있는 비트 값은 버스 마스터로부터 송신되는 메시지(예를 들어, 심벌)를 결정하기 위해 그 후에 디코딩된다. 예를 들어, 디코딩된 심벌은 마이크로폰(750) 내에서 이득을 증가시키거나 감소시키는 것과 같은 특정 동작을 수행하기 위해 디지털 마이크로폰(750)에 대한 커맨드를 포함할 수 있다.

도 8은 본 개시에 따른 방법(800)의 일 실시예를 예시한다. 방법(800)은 마스터 장치와 슬레이브 장치 사이에 버스 인터페이스 링크를 형성하는 단계를 제공하는 블록(801)에서 시작할 수 있으며 마스터 장치는 슬레이브 장치에 액세스 가능한 전원 공급 장치를 포함한다. 마스터 장치는 버스 마스터를 포함할 수 있다. 슬레이브 장치는 디지털 마이크로폰, GPS 수신기, 블루투스 커넥터, SIM 카드 리더를 포함할 수 있고, 개인용 컴퓨터, 텔레비전, 트랙 패드, 또는 컴퓨터 마우스 내에서 구현될 수 있다.

그 다음, 블록(802)에 따라 마스터 장치로부터 복수의 클록 신호를 수신하고 복수의 데이터 신호를 마스터 장치와 교환하기 위해 슬레이브 장치의 양방향 통신 라인(들)을 버스 인터페이스 링크에 결합한다. 본 개시에 따른 양방향 통신 라인은 슬레이브 장치가 데이터 신호를 마스터 장치에 다시 송신할 수 있게 하는 것에 더하여 슬레이브 장치가 마스터 장치로부터 클록 데이터 신호를 수신할 수 있게 한다.

더욱이, 블록(803)에 따라 0 비트 값을 송신하기 위해 전원 공급 장치로부터 전류를 인출하고 비트 값을 송신하기 위해 전원 공급 장치로부터 전류를 인출하는 것을 거절함으로써 슬레이브 장치의 양방향 통신 라인을 따른 적어도 하나의 데이터 신호를 버스 인터페이스 링크를 따른 마스터 장치에 송신한다.

당업자는 본 개시가 상술한 비트 값 할당에 제한되지 않는다는 점을 이해할 수 있다. 예를 들어, 본 발명에 따른 시스템은 전원으로부터 전류를 인출하는 것이 1의 비트 값을 나타내는 반면, 전원으로부터 전류를 인출하는 것을 거절하는 것이 0의 비트 값을 나타내도록 마스터 및 슬레이브 장치를 구성할 수 있다.

그 다음, 블록(804)에 따라, 1 비트 값 또는 0 비트 값이 슬레이브 장치로부터 송신되었는지를 판단하기 위해 클록 신호의 특정 단계에서 전원 공급 장치의 임피던스 값을 감시한다. 본 개시의 일부 실시예에서, 임피던스 또는 진폭 편이 키잉 기술의 사용은 슬레이브 장치에 의해 송신되는 데이터 신호를 검출하기 위해 이용된다.

이하의 예는 추가 실시예에 적용된다. 예에서의 상세는 하나 이상의 실시예에서 어디든지 사용될 수 있다. 예를 들어, 본 명세서에 설명되는 장치 또는 시스템의 모든 선택적 특징은 또한 본 명세서에 설명되는 방법 및 프로세스에 관해 구현될 수 있다.

예 1: 시스템은 전원 공급 장치와; 전원 공급 장치의 임피던스를 검출하는 검출 유닛과; 제 1 경로를 클록 신호의 제 1 단 상의 전원 공급 장치에 제공하고 제 2 경로를 클록 신호의 제 2 단 상의 제 1 접지 라인에 제공하는 인버터와; 마스터 장치를 슬레이브 장치에 결합하는 버스 인터페이스 링크를 포함하는 마스터 장치를 포함한다. 더욱이, 슬레이브 장치는 마스터 장치로부터 버스 인터페이스 링크를 통해 복수의 좁고 넓은 클록 펄스를 수신하는 양방향 통신 라인과; 제 1 경로로부터 전원 공급 장치로의 전도성 경로를 양방향 통신 라인을 통해 제 2 접지 라인으로 제공하는 게이팅 구성요소와; 마스터 장치로부터 전송하는 복수의 좁고 넓은 클록 펄스와 연관되는 비트 값을 할당하는 수신기를 포함한다.

예 2: 마스터 장치는 버스 마스터를 포함한다.

예 3: 슬레이브 장치는 디지털 마이크로폰을 포함한다.

예 4; 인버터는 CMOS 인버터를 포함한다.

예 5: 마스터 장치는 버스 클록을 더 포함한다.

예 6: 게이팅 구성요소는 트랜지스터를 포함한다.

예 7: 검출 유닛은 전원 공급 장치의 임피던스의 변화를 검출할 수 있다.

예 8: 양방향 통신 라인은 전원 공급 장치로부터 동시에 복수의 좁고 넓은 클록 펄스 및 전류를 전파할 수 있다.

예 9: 할당된 비트 값의 일부는 슬레이브 장치에 대한 커맨드이다.

예 10: 장치는 접지 라인 및 파워 레일에 결합되도록 결합되는 정류기와 - 정류기는 마이너스 클록 전압이 정류기에 결합될 때 접지 라인이 방전되게 할 수 있고 플러스 클록 전압이 정류기에 결합될 때 파워 레일비 충전되게 할 수 있음 - ; 및 클록 데이터 신호에 대응하여 데이터를 송신하는 양방향 통신 라인 세트를 포함한다.

예 11: 장치는 접지 라인 및 파워 레일을 더 포함한다.

예 12: 양방향 통신 라인 세트 중 적어도 하나는 전원 공급 장치의 임피던스를 변화시키는 것을 유도함으로써 데이터를 업링크한다.

예 13: 양방향 통신 라인 세트 중 적어도 하나는 전원 공급 장치의 임피던스를 변경하는 것을 거절함으로써 데이터를 업링크한다.

예 14: 수신기는 비트 값을 각각 수신된 클록 데이터 신호에 할당한다.

예 15: 정류기는 버스 인터페이스 링크에 결합된다.

예 16: 양방향 통신 라인 세트는 슬레이브 장치 내에서 전원으로부터 접지 라인으로의 경로를 제공할 수 있는 게이팅 요소에 결합된다.

예 17: 장치는 제 1 전원 공급 장치의 제 1 임피던스를 검출하는 제 1 검출 유닛과; 제 1 경로를 클록 신호의 제 1 단 상의 제 1 전원 공급 장치에 제공하고 제 2 경로를 클록 신호의 제 2 단 상의 제 1 접지 라인에 제공하는 제 1 인버터와; 제 2 전원 공급 장치의 제 2 임피던스를 검출하는 제 2 검출 유닛과; 제 3 경로를 클록 신호의 제 2 단 상의 제 2 전원 공급 장치에 제공하고 제 4 경로를 클록 신호의 제 1 단 상의 제 2 접지 라인에 제공하는 제 2 인버터와; 제 3 인버터 - 제 3 인버터는 제 1 인버터로 입력되는 클록 신호를 반전시키기 위해 제 1 인버터에 결합됨 - 를 포함한다.

예 18: 전술된 장치는 마스터 클록을 포함한다.

예 19: 제 1 인버터 및 제 2 인버터는 상보형 트랜지스터 세트를 각각 포함한다.

예 20: 제 1 전기 연결 및 제 2 전기 연결은 클록 데이터 신호를 2개의 슬레이브 장치에 송신한다.

예 21: 클록은 클록 데이터 신호를 생성한다.

예 22: 장치는 수신기, 안테나, 또는 인코더 중 적어도 하나를 더 포함한다.

예 23: 방법은 마스터 장치와 슬레이브 장치 사이에 버스 인터페이스 링크를 형성하는 단계와 - 마스터 장치는 슬레이브 장치에 액세스 가능한 전원 공급 장치를 포함함 -; 슬레이브 장치의 양방향 통신 라인을 버스 인터페이스 링크에 결합하는 단계와; 복수의 클록 데이터 신호를 마스터 장치로부터 버스 인터페이스 링크 및 양방향 통신 라인을 통해 슬레이브 장치로 다운링크하는 단계와;

제 1 비트 값을 송신하기 위해 전원 공급 장치로부터 전류를 인출하고 제 2 비트 값을 송신하기 위해 전원 공급 장치로부터 전류를 인출하는 것을 거절함으로써 슬레이브 장치의 양방향 통신 라인을 따른 적어도 하나의 데이터 신호를 버스 인터페이스 링크를 따라 마스터 장치에 업링크하는 단계를 포함한다.

예 24: 제 1 비트 값 또는 제 2 비트 값이 슬레이브 장치로부터 송신되었는지를 판단하기 위해 전원 공급 장치의 임피던스 값을 감시한다.

예 25: 클록 신호의 하강 에지에서 전원 공급 장치의 임피던스 값을 감시한다.

마스터 장치 내의 클록 주파수로부터 버스 인터페이스 링크를 따라 클록 주파수를 축소함으로써 변화하는 폭을 가진 복수의 클록 펄스를 생성하고 각각의 클록 펄스에 대한 원하는 폭에 상응하는 클록 사이클 기간 동안 버스 인터페이스 링크를 따라 높은 클록 전압을 설정한다.

슬레이브 장치는 클록 신호의 상승 에지 상에서 마스터 장치로부터 전류를 인출함으로써 적어도 하나의 데이터 신호를 송신한다.

마스터 장치는 버스 마스터를 포함하고 슬레이브 장치는 디지털 마이크로폰을 포함한다.

8b/10 코딩 프로토콜에 따라 복수의 클록 데이터 신호를 인코딩한다.

슬레이브 장치는 트랜지스터가 전원 공급 장치와 접지 라인 사이에 전도성 경로를 제공하도록 전원 공급 장치와 접지 라인 사이에 결합되는 트랜지스터에 임계 전압을 인가함으로써 전원 공급 장치로부터 전류를 인출한다.

장치는 와이어에 결합되도록 구성되는 집적 회로(IC) - IC는 정보를 와이어에 송신하고 와이어로부터 정보를 수신하는 입력/출력(I/O) 로직을 포함하며, 정보를 와이어에 송신하는 I/O 로직은 제 1 데이터 로직 레벨을 표시하기 위해 제 1 듀티 사이클을 갖는 제 1 클록 신호를 송신하고 제 2 데이터 로직 레벨을 표시하기 위해 제 1 듀티 사이클과 다른 제 2 듀티 사이클을 갖는 제 2 클록 신호를 송신하는 상기 I/O 로직을 포함함 - 를 포함한다.

정보를 와이어에 송신하는 I/O 로직은 8b10b 인코딩된 데이터를 제공하는 I/O 로직을 더 포함하며, 8b10b 인코딩된 데이터는 제 1 듀티 사이클을 갖는 제 1 클록 신호 및 제 2 듀티 사이클을 갖는 제 2 클록 신호를 포함한다.

IC는 와이어를 통해 수신기 장치에 결합되며, 수신기 장치는 와이어로부터 제 1 클록 신호 및 제 2 클록 신호를 수신하고, 제 1 듀티 사이클에 기초하여 제 1 클록 신호가 제 1 데이터 로직 레벨을 표시하는 것을 결정하고, 제 2 듀티 사이클에 기초하여 제 2 클록 신호가 제 2 데이터 로직 레벨을 표시하는 것을 결정하는 수신기 I/O 로직을 포함한다.

수신기 장치는 제 1 마이크로폰을 포함하고, IC는 제 2 와이어를 통해 제 2 마이크로폰에 결합되는 제 2 I/O 로직을 더 포함하고, 제 2 I/O 로직은 데이터를 표시하기 위해 제 2 와이어 상에서 제 2 마이크로폰에 송신될 클록 신호의 듀티 사이클을 변화시키는 것이다.

본 발명은 제한된 수의 실시예에 관해 설명되었지만, 당업자는 다수의 수정 및 변형을 그것으로부터 이해할 것이다. 첨부된 청구항은 본 발명의 진정한 사상 및 범위 내에 있는 바와 같은 모든 그러한 수정 및 변형을 포괄하도록 의도된다.

설계는 제조에 대한 생성에서 시뮬레이션까지 다양한 단계를 거칠 수 있다. 설계를 나타내는 데이터는 설계를 다수의 방식으로 나타낼 수 있다. 우선, 시뮬레이션에 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어 또는 다른 기능 기술 언어를 사용하여 표현될 수 있다. 게다가, 로직 및/또는 트랜지스터 게이트를 갖는 회로 레벨 모델은 설계 프로세스의 일부 단계에서 생성될 수 있다. 더욱이, 대부분의 설계는 일부 단계에서, 하드웨어 모델 내의 다양한 장치의 물리적 배치를 표현하는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기술이 사용되는 경우에, 하드웨어 모델을 표현하는 데이터는 집적 회로를 제조하기 위해 사용되는 마스트에 대한 다른 마스크 층 상에 다양한 특징의 존재 또는 부재를 지정하는 데이터일 수 있다. 설계의 임의의 표현에서, 데이터는 기계 판독 가능 매체의 임의의 형태로 저장될 수 있다. 디스크와 같은 메모리 또는 자기 또는 광 스토리지는 그러한 정보를 송신하기 위해 변조되거나 그렇지 않으면 생성되는 광 또는 전기 파를 통해 송신되는 정보를 저장하는 기계 판독 가능 매체일 수 있다. 코드 또는 설계를 표시하거나 전달하는 전기 반송파가 송신될 때, 전기 신호의 복사, 버퍼링, 또는 재송신이 수행되는 정도까지, 새로운 복사가 이루어진다. 따라서, 통신 제공자 또는 네트워크 제공자는 유형의 기계 판독 가능 매체 상에, 적어도 일시적으로, 본 발명의 실시예의 기술을 구체화하는 반송파로 인코딩되는 정보와 같은 제품을 저장할 수 있다.

본 명세서에 사용되는 바와 같은 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 지칭한다. 일 예로서, 모듈은 마이크로컨트롤러에 의해 실행되도록 적응되는 코드를 저장하기 위해 비일시적 매체와 연관되는 마이크로컨트롤러와 같은 하드웨어를 포함한다. 그러므로, 모듈에 대한 참조는 일 실시예에서, 하드웨어를 지칭하며, 하드웨어는 특히 비일시적 매체 상에 유지될 코드를 인식하며/하거나 실행하도록 구성된다. 더욱이, 다른 실시예에서, 모듈의 사용은 코드를 포함하는 비일시적 매체를 지칭하며, 이는 특히 미리 결정된 동작을 수행하기 위해 마이크로컨트롤러에 의해 실행되도록 적응된다. 그리고, 추정되는 바와 같이, 또 다른 실시예에서, 용어 모듈(이러한 예에서)은 마이크로컨트롤러 및 비일시적 매체의 조합을 지칭할 수 있다. 종종 분리된 것으로 예시된 모듈 경계는 통상 변화되고 잠재적으로 중첩된다. 예를 들어, 제 1 및 제 2 모듈은 일부 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 잠재적으로 유지하는 동안, 하드웨어, 소프트웨어, 펌웨어, 또는 그것의 조합을 공유할 수 있다. 일 실시예에서, 용어 로직의 사용은 트랜지스터, 레지스터, 또는 프로그램 가능 로직 장치와 같은 다른 하드웨어와 같은 하드웨어를 포함한다.

문구 '하도록' 또는 '하도록 구성되는'의 사용은 일 실시예에서 지정된 또는 결정된 업무를 수행하기 위해 장치, 하드웨어, 로직, 또는 요소를 배열하고, 조립하고, 제조하고, 판매 제안하고, 수입하며/하거나 설계하는 것을 지칭한다. 이 예에서, 동작하고 있지 않은 장치 또는 그것의 요소는 여전히 그것이 상기 지정된 업무를 수행하도록 설계되고, 결합되며/되거나, 상호 연결되면 지정된 업무를 수행'하도록 구성'된다. 전적으로 예시적인 예로서, 로직 게이트는 동작 동안 0 또는 1을 제공할 수 있다. 그러나, 인에이블 신호를 클록에 제공'하도록 구성'되는 로직 게이트는 1 또는 0을 제공할 수 있는 모든 잠재적인 로직 게이트를 포함하지 않는다. 그 대신에, 로직 게이트는 동작 동안 1 또는 0 출력이 클록을 인에이블하는 어떤 방식으로 결합되는 것이다. 용어 '하도록 구성되는'의 사용은 동작을 필요로 하는 것이 아니라, 그 대신에 장치, 하드웨어, 및/또는 요소의 잠재적 상태에 집중하며, 잠재적 상태에서 장치, 하드웨어, 및/또는 요소는 장치, 하드웨어, 및/또는 요소가 동작하고 있을 때 특정 업무를 수행하도록 설계된다는 점에 한 번 더 주목한다.

더욱이, 문구 '가능한/하도록 가능한', 및 또는 '하도록 동작가능한'의 사용은 일 실시예에서 장치, 로직, 하드웨어, 및/또는 요소의 사용을 특정 방식으로 가능하게 하는 그러한 방법으로 설계되는 일부 장치, 로직, 하드웨어, 및/또는 요소를 지칭한다. 하도록, 하도록 가능한, 또는 하도록 동작가능한의 사용은 일 실시예에서, 장치, 로직, 하드웨어, 및/또는 요소의 잠재적 상태를 지칭하고, 장치, 로직, 하드웨어, 및/또는 요소는 동작하고 있는 것이 아니라 장치의 사용을 특정 방식으로 가능하게 하는 그러한 방식으로 설계된다는 점에 상기와 같이 주목한다.

값은 본 명세서에 사용되는 바와 같이, 수, 상태, 로직 상태, 또는 이진 로직 상태의 임의의 공지된 표현을 포함한다. 종종, 로직 레벨, 로직 값, 또는 로직 값의 사용은 또한 1 및 0으로 지칭되며, 이는 간단히 이진 로직 상태를 나타낸다. 예를 들어, 1은 높은 로직 레벨을 지칭하고 0은 낮은 로직 레벨을 지칭한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 저장 셀은 단일 로직 값 또는 다수의 로직 값을 유지가능할 수 있다. 그러나, 컴퓨터 시스템에서의 값의 다른 표현이 사용되었다. 예를 들어 십진수 10은 또한 1010의 이진 값 및 16진수 문자로 표현될 수 있다. 그러므로, 값은 컴퓨터 시스템에 유지될 수 있는 정보의 임의의 표현을 포함한다.

더욱이, 상태는 값의 일부에 의해 표현될 수 있다. 일 예로서, 로직 1과 같은 제 1 값은 디폴트 또는 초기 상태를 표현할 수 있는 한편, 로직 0과 같은 제 2 값은 비디폴트 상태를 표현할 수 있다. 게다가, 용어 리셋 및 세트는 일 실시예에서, 디폴트 및 갱신된 값 또는 상태 각각을 지칭한다. 예를 들어, 디폴트 값은 잠재적으로 높은 로직 값, 즉 리셋을 포함하는 한편, 갱신된 값은 잠재적으로 낮은 로직 값, 즉 세트를 포함한다. 값의 임의의 조합은 임의의 수의 상태를 표현하기 위해 이용될 수 있다는 점에 주목한다.

상기 제시된 방법, 하드웨어, 소프트웨어, 펌웨어 또는 코드의 실시예는 처리 요소에 의해 실행 가능한 기계 액세스 가능, 기계 판독 가능, 컴퓨터 액세스 가능, 또는 컴퓨터 판독 가능 매체 상에 저장되는 명령어 또는 코드를 통해 구현될 수 있다. 비일시적 기계 액세스 가능/판독 가능 매체는 컴퓨터 또는 전자 시스템과 같은 기계에 의해 판독 가능한 형태로 정보를 제공하는(즉, 저장하며.하거나 송신하는) 임의의 메커니즘을 포함한다. 예를 들어, 비일시적 기계 액세스 가능 매체는 정적 RAM(SRAM) 또는 동적 RAM(DRAM)과 같은 랜덤 액세스 메모리(RAM); ROM; 자기 또는 광 저장 매체; 플래시 메모리 장치; 전기 저장 장치; 광 저장 장치; 음향 저장 장치; 일시적(전파된) 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호)로부터 수신되는 정보를 유지하는 다른 형태의 저장 장치 등을 포함하며, 이는 정보를 그것으로부터 수신할 수 있는 비일시적 매체와 구별될 수 있다.

본 발명의 실시예를 수행하기 위해 로직을 프로그램하도록 사용되는 명령어는 DRAM, 캐시, 플래시 메모리, 또는 다른 스토리지와 같은 시스템 내의 메모리에 저장될 수 있다. 더욱이, 명령어는 네트워크를 통해 또는 다른 컴퓨터 판독 가능 매체에 의해 분산될 수 있다. 따라서, 기계 판독 가능 매체는 기계(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장하거나 송신하는 임의의 메커니즘, 플로피 디스켓, 광 디스크, 콤팩트 디스크, 판독 전용 메모리(CD-ROM), 및 자기 광 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 소거 가능 프로그램 가능 판독 전용 메모리(EPROM), 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광, 음향 또는 다른 형태의 전파된 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)를 의해 인터넷을 통한 정보의 송신에 사용되는 유형의 기계 판독 가능 스토리지를 포함할 수 있지만, 이들에 제한되지 않는다. 따라서, 컴퓨터-판독 가능 매체는 기계(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 전자 명령어 또는 정보를 저장하거나 송신하는데 적절한 임의의 타입의 유형 기계 판독 가능 매체를 포함한다.

본 명세서의 도처에서 "일 실시예" 또는 "하나의 실시예"에 대한 참조는 실시예와 관련하여 설명되는 특정 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 도처의 다양한 곳에서 구 "일 실시예에서" 또는 "하나의 일 실시예"의 출현은 반드시 동일한 실시예를 모두 지칭하는 것은 아니다. 더욱이, 특정 특징, 구조, 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다.

이전 명세서에서, 상세한 설명은 특정 예시적 실시예를 참조하여 제공되었다. 그러나, 다양한 수정 및 변경은 첨부된 청구항에 설명된 바와 같은 본 발명의 광범위한 사상 및 범위로부터 벗어나지 않으면서 그것에 대해 이루어질 수 있다는 점은 명확할 것이다. 따라서, 명세서 및 도면은 제한적 의미라기보다는 오히려 예시적 의미로 간주되어야 한다. 더욱이, 실시예 및 다른 예시적 언어의 이전 사용은 반드시 동일한 실시예 또는 동일한 예를 지칭하는 것이 아니라, 상이한 및 별개의 실시예 뿐만 아니라, 잠재적으로 동일한 실시예를 지칭할 수 있다.

Claims

마스터 장치와,
상기 마스터 장치를 슬레이브 장치에 결합시키는 버스 인터페이스 링크를 포함하되,
상기 마스터 장치는,
전원 공급 장치(power supply)와,
상기 전원 공급 장치의 임피던스를 검출하는 검출 유닛과,
클록 신호의 제 1 단에서 상기 전원 공급 장치에 제 1 경로를 제공하고 클록 신호의 제 2 단에서 제 1 접지 라인에 제 2 경로를 제공하는 인버터를 포함하고,
상기 슬레이브 장치는
상기 마스터 장치로부터 상기 버스 인터페이스 링크를 통해 복수의 협폭 및 광폭 클록 펄스를 수신하는 양방향 통신 라인과,
상기 제 1 경로로부터 상기 전원 공급 장치로의 전도성 경로를 상기 양방향 통신 라인을 통해 제 2 접지 라인으로 제공하는 게이팅 구성요소와,
상기 마스터 장치로부터 송신되는 복수의 협폭 및 광폭 클록 펄스와 연관되는 비트 값을 할당하는 수신기를 포함하는
시스템.
제 1 항에 있어서,
상기 마스터 장치는 버스 마스터를 포함하는
시스템.
제 1 항에 있어서,
상기 슬레이브 장치는 디지털 마이크로폰을 포함하는
시스템.
제 1 항에 있어서,
상기 인버터는 CMOS 인버터를 포함하는
시스템.
제 1 항에 있어서,
상기 마스터 장치는 버스 클록을 더 포함하는
시스템.
제 1 항에 있어서,
상기 게이팅 구성요소는 트랜지스터를 포함하는
시스템.
제 1 항에 있어서,
상기 검출 유닛은 상기 전원 공급 장치의 임퍼던스의 변화를 검출할 수 있는
시스템.
제 1 항에 있어서,
상기 양방향 통신 라인은 상기 전원 공급 장치로부터의 전류 및 상기 복수의 협폭 및 광폭 클록 펄스를 동시에 전파할 수 있는
시스템.
제 1 항에 있어서,
상기 할당된 비트 값의 일부는 슬레이브 장치에 대한 커맨드인
시스템.
접지 라인 및 파워 레일(power rail)에 결합되도록 결합된 정류기 - 상기 정류기는 마이너스 클록 전압이 상기 정류기에 결합될 때 상기 접지 라인이 방전되게 할 수 있고, 플러스 클록 전압이 상기 정류기에 결합될 때 상기 파워 레일이 충전되게 할 수 있음 - 와,
클록 데이터 신호에 응답하여 데이터를 송신하는 양방향 통신 라인 세트를 포함하는
장치.
제 10 항에 있어서,
접지 라인 및 파워 레일을 더 포함하는
장치.
제 10 항에 있어서,
상기 양방향 통신 라인 세트 중 적어도 하나는 전원 공급 장치의 임피던스를 변화시키는 것을 유도함으로써 데이터를 업링크하는
장치.
제 10 항에 있어서,
상기 양방향 통신 라인 세트 중 적어도 하나는 전원 공급 장치의 임피던스를 변경하는 것을 거절함으로써 데이터를 업링크하는
장치.
제 10 항에 있어서,
비트 값을 각각의 수신된 클록 데이터 신호에 할당하는 수신기를 더 포함하는
장치.
제 10 항에 있어서,
상기 정류기는 버스 인터페이스 링크에 결합되는
장치.
제 10 항에 있어서,
상기 양방향 통신 라인 세트는 슬레이브 장치 내에서 전원으로부터 접지 라인으로의 경로를 제공할 수 있는 게이팅 요소에 결합되는
장치.
제 1 전원 공급 장치의 제 1 임피던스를 검출하는 제 1 검출 유닛과,
클록 신호의 제 1 단에서 상기 제 1 전원 공급 장치에 제 1 경로를 제공하고 클록 신호의 제 2 단에서 제 1 접지 라인에 제 2 경로를 제공하는 제 1 인버터와,
제 2 전원 공급 장치의 제 2 임피던스를 검출하는 제 2 검출 유닛과,
상기 클록 신호의 제 2 단에서 상기 제 2 전원 공급 장치에 제 3 경로를 제공하고 상기 클록 신호의 상기 제 1 단에서 제 2 접지 라인에 제 4 경로를 제공하는 제 2 인버터와,
상기 제 1 인버터에 결합되어 상기 제 1 인버터로 입력되는 클록 신호를 반전시키는 제 3 인버터를 포함하는
장치.
제 17 항에 있어서,
마스터 클록을 더 포함하는
장치.
제 17 항에 있어서,
상기 제 1 인버터 및 상기 제 2 인버터는 상보형 트랜지스터 세트를 각각 포함하는
장치.
제 17 항에 있어서,
클록 데이터 신호를 2개의 슬레이브 장치에 송신하는 제 1 전기 연결 및 제 2 전기 연결을 더 포함하는
장치.
제 17 항에 있어서,
클록 데이터 신호를 생성하는 클록을 더 포함하는
장치.
제 17 항에 있어서,
수신기, 안테나, 또는 인코더 중 적어도 하나를 더 포함하는
장치.
마스터 장치와 슬레이브 장치 사이에 버스 인터페이스 링크를 형성하는 단계 - 상기 마스터 장치는 상기 슬레이브 장치에 액세스 가능한 전원 공급 장치를 포함함 - 와,
상기 슬레이브 장치의 양방향 통신 라인을 상기 버스 인터페이스 링크에 결합하는 단계와,
상기 마스터 장치로부터의 복수의 클록 데이터 신호를 상기 버스 인터페이스 링크 및 상기 양방향 통신 라인을 통해 상기 슬레이브 장치로 다운링크하는 단계와,
제 1 비트 값을 송신하기 위해 상기 전원 공급 장치로부터 전류를 인출하고, 제 2 비트 값을 송신하기 위해 상기 전원 공급 장치로부터 전류를 인출하는 것을 거절함으로써, 상기 슬레이브 장치의 상기 양방향 통신 라인을 따른 적어도 하나의 데이터 신호를 상기 버스 인터페이스 링크를 따라 상기 마스터 장치에 업링크하는 단계를 포함하는
방법.
제 23 항에 있어서,
상기 제 1 비트 값 또는 상기 제 2 비트 값이 상기 슬레이브 장치로부터 송신되었는지를 판단하기 위해 상기 전원 공급 장치의 임피던스 값을 감시하는 단계를 더 포함하는
방법.
제 23 항에 있어서,
클록 신호의 하강 에지에서 상기 전원 공급 장치의 임피던스 값을 감시하는 단계를 더 포함하는
방법.
제 23 항에 있어서,
상기 마스터 장치 내의 클록 주파수로부터 상기 버스 인터페이스 링크를 따라 클록 주파수를 축소함으로써, 변화하는 폭을 가진 복수의 클록 펄스를 생성하는 단계와,
각각의 클록 펄스에 대한 원하는 폭에 상응하는 클록 사이클 기간 동안 상기 버스 인터페이스 링크를 따라 높은 클록 전압을 설정하는 단계를 더 포함하는
방법.
제 23 항에 있어서,
상기 슬레이브 장치는 클록 신호의 상승 에지에서 상기 마스터 장치로부터 전류를 인출함으로써 상기 적어도 하나의 데이터 신호를 송신하는
방법.
제 23 항에 있어서,
상기 마스터 장치는 버스 마스터를 포함하고 상기 슬레이브 장치는 디지털 마이크로폰을 포함하는
방법.
제 23 항에 있어서,
8b/10 코딩 프로토콜에 따라 상기 복수의 클록 데이터 신호를 인코딩하는 단계를 더 포함하는
방법.
제 23 항에 있어서,
상기 슬레이브 장치는, 트랜지스터가 상기 전원 공급 장치와 접지 라인 사이에 전도성 경로를 제공하도록 상기 전원 공급 장치와 접지 라인 사이에 결합되는 상기 트랜지스터에 임계 전압을 인가함으로써 상기 전원 공급 장치로부터 전류를 인출하는
방법.
와이어에 결합되도록 구성되는 집적 회로(IC)를 포함하되,
상기 IC는 정보를 상기 와이어에 송신하고 상기 와이어로부터 정보를 수신하는 입력/출력(I/O) 로직을 포함하며,
정보를 상기 와이어에 송신하는 상기 I/O 로직은, 제 1 데이터 로직 레벨을 표시하기 위해 제 1 듀티 사이클을 갖는 제 1 클록 신호를 송신하고 제 2 데이터 로직 레벨을 표시하기 위해 상기 제 1 듀티 사이클과 다른 제 2 듀티 사이클을 갖는 제 2 클록 신호를 송신하는 I/O 로직을 포함하는
장치.
제 31 항에 있어서,
정보를 상기 와이어에 송신하는 상기 I/O 로직은 8b10b 인코딩된 데이터를 제공하는 I/O 로직을 더 포함하며,
상기 8b10b 인코딩된 데이터는 상기 제 1 듀티 사이클을 갖는 상기 제 1 클록 신호 및 상기 제 2 듀티 사이클을 갖는 상기 제 2 클록 신호를 포함하는
장치.
제 31 항에 있어서,
상기 IC는 상기 와이어를 통해 수신기 장치에 결합되고,
상기 수신기 장치는, 상기 와이어로부터 상기 제 1 클록 신호 및 상기 제 2 클록 신호를 수신하고 상기 제 1 듀티 사이클에 기초하여 상기 제 1 클록 신호가 상기 제 1 데이터 로직 레벨을 표시하는 것을 결정하고 상기 제 2 듀티 사이클에 기초하여 상기 제 2 클록 신호가 상기 제 2 데이터 로직 레벨을 표시하는 것을 결정하는 수신기 I/O 로직을 포함하는
장치.
제 33 항에 있어서,
상기 수신기 장치는 제 1 마이크로폰을 포함하고,
상기 IC는 제 2 와이어를 통해 제 2 마이크로폰에 결합되는 제 2 I/O 로직을 더 포함하고,
상기 제 2 I/O 로직은 데이터를 표시하기 위해 상기 제 2 와이어 상에서 상기 제 2 마이크로폰에 송신될 클록 신호의 듀티 사이클을 변화시키는
장치.