KR20140109454A - 광활성 장치 및 관련 구조에 이용되는 희석 질화물 물질의 형성방법 - Google Patents

광활성 장치 및 관련 구조에 이용되는 희석 질화물 물질의 형성방법 Download PDF

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Abstract

원자층 증착(Atomic layer deposition, ALD) 또는 ALD-유사 증착 공정(ALD-like deposition processe)이 희석 질화물 III-V 반도체 물질의 제조를 위하여 사용된다. 제1 복수의 공정 가스는 증착 챔버 내로 유입되도록 할 수 있고, 질소 이외의 V 족 원소 및 하나 이상의 III족 원소가 기판 상에 (원자 또는 분자 형태로) 흡착될 수 있다. 그 후, 제2 복수의 공정 가스가 증착 챔버 내로 유입되도록 할 수 있고, TM 및 하나 이상의 III 족 원소가 증착 챔버 내에서 기판 상에 흡착될 수 있다. 희석 질화물 III-V 반도체 물질의 에피택셜 층이 증착 챔버 내에서 연이어 흡착된 원소로부터 형성될 수 있다.

Description

광활성 장치 및 관련 구조에 이용되는 희석 질화물 물질의 형성방법{METHODS OF FORMING DILUTE NITRIDE MATERIALS FOR USE IN PHOTOACTIVE DEVICES AND RELATED STRUCTURES}
본 발명은 일반적은 광활성 장치들(photoactive devices)에서 사용하기 위한 희석 질화물 III-V 반도체 물질의 제조방법, 희석 질화물 III-V 반도체 물질을 포함하는 광활성 장치들의 제조방법, 및 상기 방법들에 의하여 형성되는 광활성 장치들에 대한 것이다.
광활성 장치들은 전자기 방사선(electromagnetic radiation)을 전기적 에너지로 변환하거나 전기적 에너지를 전자기 방사선으로 변환하는 반도체 물질을 이용하는 반도체 장치들이다. 예를 들어, 광활성 장치들은 광전지 셀(photovoltaic cells), 발광 다이오드(light-emitting diodes), 및 레이저 다이오드(laser diodes)를 포함한다.
광전지 셀(또한 동일 분야에서 "태양 전지(solar cells)" 또는 "광전기 셀(photoelectric cells)"로도 언급됨)은 빛으로부터(예, 햇빛) 전기로 에너지를 변환하는데 이용된다. 광전지 셀은 일반적으로 하나 이상의 pn 접합을 포함하고, 통상적인 반도체 물질들, 예를 들어 실리콘, 뿐만 아니라 III-V 반도체 물질들을 이용하여 제조될 수 있다. 전자기 방사선(예, 빛)의 충돌(impinging)로부터의 광자(Photons)는 상기 pn 접합에 가장 가까운 반도체 물질에 의하여 흡수되어, 전자-정공 쌍(electron-hole pairs)의 생성을 초래한다. 상기 충돌 방사에 의하여 생성된 전자 및 정공은 상기 pn 접합을 가로질르는 전계(built-in electric field)에 의하여 반대 방향으로 움직이게 되어, 상기 pn 접합의 반대편 상의 n 영역 및 p 영역 사이의 전압을 초래한다. 상기 전압은 전기를 생성하는데 사용될 수 있다. 상기 pn 접합에서의 반도체 물질의 격자 결정 내의 결함이, 방사선 흡수에 의하여 이전에 생성된 전자 및 정공이 재결합하는 위치를 제공하여, 상기 방사선이 광전지 셀에 의하여 전기로 변환되는 효율이 감소된다.
광전지 셀 상에서 충돌하는 상기 전자기 방사선의 광자는 전자-정공 쌍을 생성하기 위하여 상기 반도체 물질의 밴드갭 에너지(bandgap energy)를 극복하는데 충분한 에너지를 가져야만 한다. 그러므로, 상기 광전지 셀의 효율은 상기 반도체 물질의 상기 밴드갭 에너지에 대응하는 에너지를 가지는 광자 충돌의 퍼센티지에 의존한다. 다르게 말하면, 상기 광전지 셀의 효율성은 적어도 부분적으로 상기 광전지 셀 상의 방사선 충돌의 파장 또는 파장들과 상기 반도체 물질의 상기 밴드갭 에너지 사이의 관계에 의존한다. 햇빛은 파장들의 범위에서 방사된다. 결과적으로, 광전지 셀은 하나 이상의 pn 접합을 포함하는 것으로 발전되었고, 여기에서 각 pn 접합은 서로 다른 밴드갭 에너지를 가지는 반도체 물질을 포함하여 다른 파장에서 빛을 캡쳐하여 상기 광전지 셀의 효율을 증가시킨다. 그러한 광전지 셀은 "다중-접합(multi-junction)" 또는 "MJ" 광전지 셀로 언급된다.
그러므로, 다중-접합 광전지 셀의 효율은 상기 광전지 셀에 의하여 흡수되는 빛에서 가장 높은 강도의 파장에 대응하는 빛의 파장으로 조정되는 밴드-갭 에너지를 가지는 pn 접합에서 상기 반도체 물질을 선택함으로써 증가될 수 있고, 상기 pn 접합에서 상기 반도체 물질의 결정 격자에서 결함의 농도를 감소시킴으로써 증가될 수 있다. 상기 반도체 물질의 결정 격자에서의 결함 농도를 감소시키는 한 가지 방법은 서로 밀접하게 매치되는 격자 상수(lattice constants) 및 열팽창 계수(coefficients of thermal expansion)를 갖는 반도체 물질을 갖는 것이다.
희석 질화물 III-V 반도체 물질 Ga1 - yInyNxAs1 -x를 포함하는 것이 제안되어져 왔고, 여기에서 다중-접합 광전지 셀의 하나의 접합 내에서 y는 약 0.08이고, x는 약 0.028이다. 상기 희석 질화물 III-V 반도체 물질은 약 1.0ev 내지 약 1.1eV의 밴드갭 에너지를 나타낼 수 있다.
상기 희석 질화물 III-V 반도체 물질은 적어도 상업적 규모로 제조되기 어려운 것으로 밝혀졌다. 이러한 어려움은 부분적으로 약 0.75 옹스트롬 내지 약 1.62 옹스트롬 사이의 범위를 갖는 물질의 다양한 원소의 원자 반지름(atomic radii) 에서의 편차(disparities)로 인한 것이다. GaInNAs를 제조하기 위하여 사용되어온 방법들의 예시가 예를 들어 다음에서 개시되어 있다: Dimroth et al., Comparison of Dilute Nitride Growth on a Single - and 8 x 4- inch Multiwafer MOVPE System for Solar Cell Applications, JOURNAL OF CRYSTAL GROWTH 272 (2004) 726-731, and in Chalker et al., The Microstructural Influence of Nitrogen Incorporation in Dilute Nitride Semiconductors, JOURNAL OF PHYSICS: CONDENSED MATTER 16 (2004) S3161-S3170. 이들 각각은 전체로서 본 발명의 명세서에 참조로써 통합되어 있다.
본 요약은 단순화된 형태로 컨셉의 선택을 소개하기 위하여 제공되며, 상기 컨셉은 하기 상세한 설명의 몇몇 실시예들에서 상세히 기재된다. 본 요약은 청구항들의 중요 특징 또는 핵심 특징을 확인하기 위한 것으로 의도되지 않고 청구항들의 범위를 제한하기 위하여 사용될 의도 또한 아니다.
본 발명은 희석 질화물 III-V 반도체 물질의 제조 방법을 포함한다. 제1 복수의 공정 가스(process gases)가 증착 챔버(deposition chamber)로 도입될 수 있고, As 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'을 포함하는 제1 층이 상기 증착 챔버에서 상기 제1 복수의 공정 가스로부터 기판 상에 증착될 수 있다. 즉, 상기 제1 복수의 공정 가스는 비소-함유 전구체 가스(arsenic-containing precursor gas)를 포함한다. 상기 제1층은 적어도 대체로 N 불포함일 수 있다. 상기 제1층의 증착 이후에, 제2 복수의 공정 가스가 상기 증착 챔버 내로 도입될 수 있고, N 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'을 포함하는 제2층이 상기 제2 복수의 공정 가스로부터 상기 증착 챔버 내에서 상기 기판 상으로 증착될 수 있다. 즉, 상기 제2 복수의 공정 가스는 질소-함유 전구체 가스(nitrogen-containing precursor gas)를 포함한다. 희석 질화물 III-V 반도체 물질은 상기 제1 층 및 제2 층을 이용하여 상기 증착 챔버 내에서 상기 기판 상에서 성장될 수 있다.
희석 질화물 III-V 반도체 물질의 형성 방법에 추가하여, 기판은 증착 챔버 내에 위치될 수 있다. 공정 가스의 제1 조성은 상기 증착 챔버 내로 흘러들어 갈 수 있고, As 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'이 상기 증착 챔버 내에서 상기 기판상에 흡착될 수 있다. 상기 공정 가스의 제1 조성의 유입 후에, 공정 가스의 제2 조성이 상기 증착 챔버 내로 유입이 야기되고, N 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'이 상기 증착 챔버 내에서 상기 기판상에 흡착될 수 있다. 희석 질화물 III-V 반도체 물질의 에피택시얼 층(epitaxial layer)이 상기 증착 챔버 내에서 상기 흡착된 원소들로부터 상기 기판 상에 형성될 수 있다.
본 발명의 추가적 실시예들은 광활성 장치들, 예를 들어 광전지 셀, 발광 다이오드 및 레이저 다이오드를 포함하고, 이들은 여기에 개시된 방법에 따라 제조된다.
본 발명은 하기의 실시예들의 상세한 설명을 참조하여 충분히 이해될 수 있으며, 이들은 다음 도면들에서 도시된다:
도 1은 본 발명의 방법들의 실시예들에 따라 제조될 수 있는, 희석 질화물 III-V 반도체 물질을 포함하는 삼중 접합 광전지 셀(triple junction photovoltaic cell)의 부분적 단면도의 단순화된 개략도이고;
도 2는 본 발명의 방법들의 실시예들에 따라 제조될 수 있는, 희석 질화물 III-V 반도체 물질을 포함하는 사중 접합 광전지 셀(quadruple junction photovoltaic cell)의 부분적 단면도의 단순화된 개략도이고;
도 3 내지 도 6은 본 발명의 방법들의 실시예들에 따라 증착 챔버 내에서 희석 질화물 III-V 반도체 물질의 제조를 도시하는 단순화된 개략도이다.
여기에 개시된 도면들은 어떠한 특정 광활성 장치 또는 증착 시스템의 실태를 의미하지 않으나, 본 발명의 실시예를 기재하기 위하여 사용되는 이상화된 대표도일뿐이다.
여기에서 사용된 바와 같이, 용어 "III-V 반도체 물질"은 주기율표의 IIIA족으로부터 하나 이상의 원소 (B, Al, Ga, In, 및 Ti) 및 주기율표의 VA족으로부터의 하나 이상의 원소 (N, P, As, Sb, 및 Bi)를 적어도 대개 포함되어 있는 어떠한 반도체 물질을 의미하고 포함한다. 예를 들어 III-V 반도체 물질은 여기에 제한되지 않으나, GaN, GaP, GaAs, InN, InP, InAs, AlN, AlP, AlAs, InGaN, InGaP, GaInN, InGaNP, GaInNAs 등을 포함한다.
용어 "가스" 및 "증기"는 여기에서 동의어로 사용되고 액체 또는 고체 상태에 반대되는 것으로서 가스 상태(gaseous state)에 있는 어떠한 물질을 의미하고 포함한다.
본 발명의 실시예에 따라, 단원자층 증착법(atomic layer deposition, ALD) 또는 ALD-유사 방법들이 기판 상에 희석 질화물 III-V 반도체 물질을 증착하는데 사용된다. 상기 방법들은 광활성 장치들, 예를 들어 광전지 셀 및 발광 장치(예, 발광 다이오드(LEDs), 레이저 다이오드, 등)을 제조하는데 사용될 수 있다. 그러한 희석 질화물 III-V 반도체 물질을 포함하는 광활성 장치의 비제한적 예시들이 도 1 및 도 2를 참조하여 하기에서 설명되고, 희석 질화물 III-V 반도체 물질을 포함하는 광활성 장치의 제조를 위하여 사용되는 방법의 실시예들이 도 3 내지 6을 참조하여 하기에서 설명될 것이다.
도 1은 본 발명의 방법들의 실시예를 이용하여 형성될 수 있는 광활성 장치를 도시한다. 도 1의 광활성 장치는 광전지 셀 100(예, 태양 전지)을 포함한다. 상기 광전지 셀 100은 상기 광전지 셀 100 상에서 충돌하는 전자기 방사선 102(예, 빛)을 전기로 변환시킨다. 도 1의 광전지 셀 100은 다중-접합 광전지 셀 100이고, 이는 제1 서브셀 104, 제2 서브셀 106, 및 제3 서브셀 108을 포함한다. 상기 서브셀들 104, 106, 108 각각은 반도체 물질의 다층 스택(multi-layer stack)을 포함한다. 상기 서브셀들 104, 106, 108의 적어도 어느 하나는 희석 질화물 III-V 반도체 물질을 포함한다.
상기 서브셀들 104, 106, 108 내의 반도체 물질의 각 다층 스택은 pn 접합을 포함한다. 다시 말해, 반도체 물질의 각 다층 스택은 p 타입 물질의 층과, n 타입 반도체 물질의 인접층을 포함하여 pn 접합이 상기 인접 p 타입과 n 타입 반도체 물질 사이의 계면(interface)에서 정의된다. 당업계에 알려진 것처럼, 전하 공핍 영역(charge depletion region, 또는 공간 전하층(space charge layer)으로서 언급됨) 및 내부 전계(internal electric field)가 pn 접합에서 형성된다. 상기 전자기 방사선 102의 광자가 상기 광전지 셀 100로 들어갈 때, 그들은 상기 서브셀들 104, 106, 108 내에서 반도체 물질의 상기 다층 스택 내의 반도체 물질 내로 흡착될 수 있다. 광자가 상기 광자가 흡착되는 각 반도체 물질의 밴드갭 에너지에 대응하는 에너지를 가질 때, 전자-정공 쌍이 상기 반도체 물질 내에서 생성될 수 있다. 광자가 상기 pn 접합에서의 상기 전하 공핍 영역 내에 흡착되어 거기에서 전자 정공 쌍의 형성이 이루어지면, 상기 pn 접합에서의 내부 전계가 상기 n 타입 영역을 향하여 상기 전자를 이동시키고 상기 p 타입 영역을 향하여 상기 정공을 이동시킨다. 전자들이 상기 n 타입 영역 내에 축적되고 정공들이 상기 p 타입 영역에 축적될 때, 전압이 상기 접합을 가로질러 생성된다. 상기 서브셀들 104, 106, 108의 전압이 상기 광전지 셀 100 전체를 가로질러 축적되어(예, 직렬로) 상기 광전지 셀 100의 일 측면 상의 제1 접촉층 111과 상기 광전지 셀 100의 반대면 상의 제2 접촉층 112 사이에서 개로 전압(open circuit voltage) Voc를 제공한다. 상기 제1 접촉층 111 및 상기 제2 접촉층 112는 전도성 금속 또는 합금을 포함할 수 있다. 상기 제2 접촉층 112는, 제2 접촉층을 관통하는 적어도 하나의 개구부(aperture) 114를 제공하기 위해 비연속적일 수 있고, 개구부 114를 통해 전자기 방사선 102이 통과하여 상기 서브셀 104, 106, 108로 들어갈 수 있다. 반사방지(antireflective, AR) 코팅 115이 도 1에서 도시된 바와 같이, 상기 개구부 114 내의 상기 광전지 셀 100 상에 제공될 수 있다.
상기 서브셀 104, 106, 108의 각각은 서로 다른 조성 및 밴드갭 에너지를 가지는 pn 접합에서 반도체 물질을 사용함으로써 다른 파장에서 주로 전자기 방사선 102를 흡수할 수 있다. 제한되지 않으나, 예를 들어, 상기 제1 서브셀 104은 약 1.88 eV의 밴드갭 에너지를 갖는 InGaP III-V 반도체 물질에서 형성된 pn 접합을 포함할 수 있고, 상기 제2 서브셀 106은 약 1.42 eV의 밴드갭 에너지를 갖는 InGaAs III-V 반도체 물질에서 형성된 pn 접합을 포함할 수 있고, 상기 제3 서브셀 108은 약 1.42 eV의 밴드갭 에너지를 가질 수 있는 희석 질화물 III-V 반도체 물질인 GaInNAs에서 형성된 pn 접합을 포함할 수 있다.
상기 서브셀 104, 106, 108 중 적어도 하나는 도 1의 실시예에서 상기 제3 서브셀 108의 GaInNAs인, 희석 질화물 III-V 반도체 물질을 포함한다. 상기 GaInNAs는 Ga1 - yInyNxAs1 -x를 포함할 수 있고, 여기에서 y는 0.0보다 더 크고 1.0 미만이고(예를 들어, 약 0.08 내지 약 1 사이), x는 약 0.1 내지 0.5 사이이다. 상기 Ga1-yInyNxAs1-x의 밴드갭 에너지는 그들의 조성의 함수이다(예를 들어, x 및 y의 수치들). 그러므로, 상기 x 및 y의 수치에 의존하여, 상기 Ga1 - yInyNxAs1 -x는 약 0.09 eV 내지 약 1.2 eV 사이의 밴드갭 에너지를 보일 수 있다. 상기 Ga1 - yInyNxAs1 -x는 약 1.00 eV 내지 약 1.1 eV 사이의 밴드갭 에너지를 보일 수 있다. 다른 희석 질화물 물질들, 예를 들어, GaInNAsSb는 본 발명의 추가 실시예에서 사용될 수 있다.
도 1을 계속적으로 참조하여, 상기 서브셀 104, 106, 108 각각은 예를 들어 윈도우 층(window layers) 116 및 백면 필드(back surface field, BSF) 층 118을 포함할 수 있는 추가 물질 층들을 포함할 수 있다. 상기 윈도우 층 116 및 BSF 층 118은 결함을 이동시키는 방식으로 상기 광전지 셀 100을 가로지르는 물질 조성을 전이(transition)하는데 사용되어, 그러므로, 전자-정공 재조합이 없이 전류 흐름을 촉진시키고, 상기 전자기 방사선 102이 상기 광전지 셀 100을 통하여 상기 다양한 서브셀 104, 106, 108로 전파되도록 한다.
도 1에서 도시된 바와 같이, 터널 접합층(tunnel junction layers) 120은 상기 서브셀 104, 106, 108 사이에서 배치될 수 있다. 상기 터널 접합층 120은 그 반대편의 터널 접합층 120에 인접한 서브셀의 반대 n 및 p 타입 영역 사이에서 낮은 전기 저항을 갖는 상호 연결(interconnection)을 제공하기 위하여 사용된다. 상기 터널 접합층 120은 적어도 실질적으로 상기 전자기 방사선 102에 대하여 투명하여 상기 전자기 방사선 102이 상기 터널 접합층 120을 통하여 밑에 위치한 서브셀에 까지 관통하도록 한다. 각 터널 접합층 120은 고농도로 도핑된 n 타입 층 및 고농도로 도핑된 p 타입 층 (미도시)을 포함할 수 있다. 고농도로 도핑된 n 및 p 타입 층의 반도체 물질 또는 물질들은 넓은 밴드 갭을 가질 수 있다. 이 구성에서, 공핍 영역은 상대적으로 좁을 수 있으며, n 타입 영역에서의 전도 밴드로부터 p 타입 영역 내의 밸런스 밴드로의 전자 터널링(tunneling)이 촉진된다. 그러므로, 비록 그들이 도 1에서 단층으로 단순한 방식으로 개략적으로 도시되었더라도 터널 접합층 120이 반도체 물질(예를 들어, III-V 반도체 물질)의 복수 층을 포함할 수 있다.
더 적거나 더 많은 서브셀(예를 들어, 하나, 둘, 넷, 다섯, 등)을 갖는 광전지 셀은 본 발명의 실시예에 따라 제조될 수 있다. 예를 들어, 도 2에 도 1의 광전지 셀 100과 일반적으로 유사한 다른 광전지 셀 200가 도시된다. 그러나, 광전지 셀 200은 제4 서브셀 110을 더 포함한다. 제한되지 않는 예시에 의하여, 상기 제4 서브셀 110은 약 0.66 eV의 밴드갭 에너지를 갖는 Ge 반도체 물질에서 형성된 pn 접합을 포함할 수 있다. 추가적인 제4 서브셀 110을 포함함으로써, 도 2의 광전지 셀 200의 효율이 도 1의 광전지 셀 100의 그것보다 더 높을 수 있다.
광전지 셀 100, 200에서 물질의 다양한 층에 의하여 나타나는 광학 및 전기적 특성에 추가하여, 광전지 셀 100, 200에 있는 다양한 III-V 반도체 물질은 결정(crystalline)이고(필수적으로 물질의 단일 결정을 구성하고), 물리적 제약요인(physical constraints) 및 고려사항의 대상이 될 수 있다. 상기 다양한 III-V 반도체 물질의 결정 구조에서의 결함의 존재는 전자 및 정공이 수집 및 재조합되는 위치를 제공할 수 있어, 그에 의하여 상기 광전지 셀 100, 200의 효율성을 감소시킨다. 결과적으로, 상대적으로 낮은 결함 농도를 가지는 다양한 III-V 반도체 물질을 형성하는 것이 바람직하다. 다양한 III-V 반도체 물질들 사이의 계면(interface) 사이에서 결함의 농도를 감소시키기 위하여, 다양한 층들의 조성이 선택될 수 있어, 물질의 인접층이 일반적으로 매칭 격자 상수(matching lattice constants) 및 열팽창 계수를 가지게 된다. 이러한 추가적 설계 변수들이 광전지 셀 100, 200 내의 다양한 III-V 반도체 물질 내에서 성공적으로 사용될 수 있는 물질들에 추가적 제한을 제공한다.
상기 제3 서브셀 108 내의 희석 질화물 III-V 반도체 물질 GaInNAs을 포함하는, 도 1의 광전기 장치(photovoltaic device) 및 도 2의 광전기 장치 200와 같은, 희석 질화물 III-V 반도체 물질을 포함하는 광전기 장치는, 높은 부피 및 높은 수율로 제조하기에는 어려운 것으로 판명되었다. 이미 언급한 데로, 약 1.00 eV의 밴드갭 에너지를 나타내는 GaInNAs을 초래하는, GaInNAs에서의 질소 농도는, 약 2 원자 퍼센트(2 at%)이다. GaInNAs에서의 원소는 하기 표 1에서 보여진 바와 같이, 다양한 원자 반지름을 가진다.
원소 원자 반지름 (Å)
Ga 1.22
In 1.62
As 1.21
N 0.75
적어도 부분적으로 이들 원소의 원자 반지름이 상이함에 따라, GaInNAs에서 질소 함량이 증가하면서 GaAsN 상(phase)이 GaInNAs로부터 분리되어 나가는 경향이 있다. 비록 (상대적으로 큰 원자 반지름을 가지는) 인듐(indium)의 추가가 이 효과를 어느 정도로 완화하긴 하지만, 재결합 중심(recombination centers)과 관련된 결함이 현재 이용가능한 GaInNAs 및 다른 희석 질화물 III-V 반도체 물질을 계속해서 방해한다.
본 발명의 실시예에 따라, 희석 질화물 III-V 반도체 물질을 형성하기 위하여 사용된 원소 성분의 교번층(alternating layers)을 순차적으로 증착시키기 위하여 ALD-유사 증착 공정을 이용함으로써, GaInNAs 및 다른 희석 질화물 III-V 반도체 물질은 도 1의 포토셀 100 및 도 2의 포토셀 200, 발광 다이오드, 레이저 다이오드, 및 다른 광활성 장치들과 같은 광활성 장치들에서 이용되기 위하여 형성될 수 있다. 이 방법들은 유기금속 화학증착법(metalorganic chemical vapor deposition, MOCVD) 또는 수소기상증착법(hydride vapor phase epitaxy ) 증착 챔버 내에서 몇몇 실시예에서 수행될 수 있다.
일반적으로, 희석 질화물 III-V 반도체 물질은 증착 챔버 내로 제1 복수의 공정 가스를 유입시킴으로써 제조될 수 있으며, 상기 공정 가스 중 어느 하나는 기판 상의 제1층에서 비소-함유 전구체 가스, 및 흡착된 As 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'를 포함할 수 있다. 그 이후에, 제2 복수의 공정 가스가 상기 증착 챔버 내로 도입될 수 있고, 이들의 어느 하나가 질소-함유 전구체 가스를 포함할 수 있고, N 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'이 상기 증착 챔버내에서 상기 기판 상의 제2층에 흡착될 수 있다. 상기 제1 복수의 공정가스와 제2 복수의 공정가스의 상기 챔버 내의 연이은 도입이 여러 번 반복될 수 있다. 희석 질화물 III-V 반도체 물질의 에피택시얼 층은 그 상에 흡착된 원소로부터 기판 상에 형성될 수 있다. 그러한 방법은 도 3 내지 도 5를 참조하여 하기에서 더욱 상세하게 설명된다.
도 3을 참조하면, 기판 300은 증착 챔버 302 내에 위치될 수 있다. 상기 증착 챔버 302는 MOCVD 또는 HVPE 증착 챔버를 포함할 수 있다. 증착 챔버 302는 공정 가스가 증착 공정 동안 반응 챔버 302로 도입될 수 있는 하나 이상의 유입구(inlets) 304과, 증착 고정 동안 비사용 공정 가스 및 가스성 부산물이 증착 챔버 302로부터 통풍되어 나갈 수 있는 하나 이상의 배출구(outlets) 306을 포함할 수 있다.
기판 300은 이전에 형성된 하나 이상의 물질 층을 포함할 수 있다. 몇몇 실시예에서, 기판 300은 적어도 부분적으로 형성된 광활성 장치를 포함할 수 있다. 예를 들어, 기판 300은 제3 서브셀 108의 GaInNAs 층 하부에 도시된 도 1의 광전지 셀의 부분 또는 상기 제3 서브셀 108의 GaInNAs 층 하부에 도시된 도 2의 광전지 셀의 부분을 포함할 수 있다.
몇몇 실시예에서, 기판 300은 기판 300의 상부의 주요 표면에 노출된 버퍼층을 포함할 수 있고, 버퍼층은, 버퍼층 위에 형성되는 GaInNAs 또는 다른 질화물층의 격자 변수에 가까운 격자 변수(lattice parameter)를 가질 수 있다. 예를 들어, 만약 기판 300 상에서 GaInNAs을 에피택시하게(epitaxially) 성장시키는 것이 바람직하다면, 기판 300은 기판 300의 주요 표면에 노출되는 GaAs 버퍼층을 포함할 수 있다. GaInNAs는 GaAs 버퍼층의 노출된 상부 표면 상에 직접적으로 에피택시하게 성장될 수 있다. 몇몇 실시예에서, 기판 300의 베이스(base)는 예를 들어 사파이어 (A1203) 기판을 포함할 수 있다.
도 4를 참조하면, 제1 복수의 공정 가스는 예를 들어, 제1 복수의 공정가스를 유입구 304로부터 배출구 306로 상기 증착 챔버 302를 통하여 흘러보냄으로써 증착 챔버 302로 도입될 수 있어 거기에 흡착된 원소 310의 제1층을 형성한다.
제1 복수의 공정 가스는 하나 이상의 전구체 가스를 포함할 수 있으며, As 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'이 기판 300에 흡착될 수 있어 흡착된 원소 310의 제1층이 형성될 수 있다. 어느 실시예에서, 흡착된 원소 310의 제1층은 단층 또는 상기 원소를 포함하는 원자 및/또는 분자종의 몇몇 단층을 포함할 수 있다.
제1 복수의 공정가스는 As의 흡착을 위한 비소-함유 전구체 가스를 포함할 수 있고, 적어도 실질적으로 질소-함유 전구체 가스를 불포함할 수 있다(비록 적어도 실질적으로 불활성인 질소 가스는, 선택적으로 비-전구체공정 가스, 예를 들어 캐리어 가스로서 사용될 수 있다). 예를 들어, 비소-함유 전구체 가스는 AsR3를 포함할 수 있으며, 여기에서 각 R은 개별적으로 수소, 알킬, 아릴, 및 비닐기로 구성되는 그룹으로부터 선택된다. 어느 실시예에서, 비소-함유 전구체 가스는 아르신(arsine) 및 유기금속 아르신 전구체(예를 들어, 아르신을 형성하기 위하여 증착 챔버 302 내에서 분해될 유기 금속 분자종) 중 적어도 어느 하나를 포함할 수 있다. 그러한 유기 금속 아르신 전구체의 예시는 터티아리부틸아르신(tertiarybutylarsine) (AsH2C(CH3)3)(TBAs)이다.
아르신 또는 유기 금속 아르신 전구체로부터 As를 증착시키기 위하여, 기판 300 및/또는 증착 챔버 302의 내부가 증착 공정 동안 증가된 온도로 가열될 수 있다. 아르신은 약 600℃에서 약 오십 퍼센트(50%) 열분해(pyrolized) 될 수 있다. TBAs는 약 500℃ 미만의 온도에서 약 25 퍼센트(25%) 분해될 수 있고, 약 610℃에서 실질적으로 전부 분해될 수 있다. 그러므로, 어느 실시예에 따라, 기판 300 및/또는 증착 챔버 302의 내부는 아르신 및/또는 유기 금속 아르신 전구체 (예, TBAs)와 같은 비소-함유 가스의 존재하에서 적어도 약 500℃까지 가열될 수 있고, 더욱 상세하게 적어도 약 600℃까지 가열될 수 있다.
추가적인 가스 또는 증기는 선택적으로 상기 증착 챔버 302 내로 도입되어 필요하거나 희망하는 것처럼 상기 아르신-함유 가스의 분해를 어시스트할 수 있다. 예를 들어, 수소 가스는 증착 챔버 302 내로 도입되어 상기 분해를 어시스트할 수 있다. 하기 식 1에 나타낸 반응에 따라 수소 가스의 존재에서 아르신은 분해된다.
식 1 : 2AsH3 + H2→ 4H2 + 2As
TBAs의 분해는 두 가지 경로를 통하여 일어날 수 있다. 제1 경로에서, 하기 식 2에서 나타난 반응에 따라, TBAs 분자들 사이에서 분자 내 커플링(intra-molecular coupling)은 분해를 초래할 수 있다.
식 2: TBAs→ C4H10 + AsH
분자 내 커플링은 C4H10을 형성하기 위하여 As 원자에 부착된 H 원자들 중 어느 하나와 터티아리부틸기(tertiarybutyl group)의 결합에 의하여 진행되는 것으로 믿어진다. 식 2의 반응에 의하여 생성된 AsH는 증착 챔버 302 내의 온도가 아르신 (AsH3)의 분해를 초래할 정도로 충분히 높은 온도가 되기 전까진 분해되지 않을 것이다.
제2 경로에서, TBAs는 하기 식 3에서 나타난 반응에 따라 상대적으로 더 높은 온도에서 β-탈리(β-elimination)를 통하여 분해될 수 있다.
식 3: TBAs→ C4H8 + AsH3
그러므로, 본 발명의 실시예에 따라, TBAs는 증착 챔버 302 내에서 분해되어 AsH 및 AsH3 중 적어도 어느 하나를 형성할 수 있다. AsH 및 AsH3 중 적어도 어느 하나는 증착 챔버 302 내에서 분해되어 As 원자를 형성할 수 있고, As 원자는 흡착된 원소 310의 제1 층에서 기판 300에 흡착될 수 있다.
증착되는 희석 질화물 III-V 물질이 GaInNAs을 포함하는 경우, 제1 복수의 공정 가스는 Ga가 흡착된 원소 310의 제1층에서 기판 300에 흡착될 수 있는 적어도 하나의 전구체 가스, 및 In이 흡착된 원소 310의 제1층에서 기판 300에 흡착될 수 있는 적어도 하나의 전구체 가스를 포함할 수 있다. 비제한적 예시로서, 사용가능한 갈륨(gallium) 전구체 가스는 트리메틸 갈륨(Ga(CH3)3) 및 트리에틸 갈륨 (Ga(C2H5)3)을 포함한다. 유사하게, 사용 가능한 인듐 전구체 가스는 트리메틸 인듐 (In(CH3)3) 및 트리에틸 인듐 (In(C2H5)3)을 포함한다.
상기 증착 공정 동안, 기판 300의 온도, 반응 챔버 302의 온도 및 압력, 뿐만 아니라 증착 챔버 302를 통하여 흐르는 공정 가스(예를 들어, 비소-함유 가스, 수소 가스, 질소 캐리어 가스, 등) 의 유속 및 부분 압력은, 흡착 원소의 제1층 310에서 기판 300에 As 및 'B, Al, Ga, In 및 Ti 중 어느 하나 이상'의 흡착을 초래하는 방식으로 조정될 수 있다. 공정의 다양한 변수는 예를 들어, 비소-함유 가스 또는 증기의 조성, 및 흡착 원소의 제1층 310의 일부로서 흡착되는 바람직한 원소 성분에 의존하여 달라질 수 있다.
도 5를 참조하면, (도 4를 참조하여 기재한 바와 같이) 기판 300에 흡착 원소의 제1층 310을 형성하기 위하여 증착 챔버 302 내로 제1 복수의 공정 가스를 도입한 후에, 제2 복수의 공정 가스가 유입구 304로부터 배출구 306로 상기 증착 챔버 302를 통하여 제2 복수의 공정 가스를 흘러보냄으로써 증착 챔버 302 내로 도입될 수 있다.
제2 복수의 공정 가스는 N 및 'B, Al, Ga, In 및 Ti 중 어느 하나 이상'이 기판 300 에 흡착되어 흡착 원소 312의 제2 층이 형성되도록 하는 하나 이상의 전구체 가스를 포함할 수 있다. 흡착 원소의 제2층 312은, 어느 실시예에서, 또한 단층, 또는 원소 또는 분자종의 몇몇 단층을 포함할 수 있다. 기판 300 및/또는 증착 챔버 302의 내부는 흡착 원소의 제2층 312의 증착 동안 하나 이상의 전구체 가스의 존재에서 적어도 약 800℃까지 가열될 수 있다.
제2 복수의 공정 가스는 N의 흡착을 위하여 질소-함유 전구체 가스를 포함할 수 있다. 예를 들어, 질소-함유 전구체 가스는 암모니아 (NH3) 또는 디메틸 히드라진(dimethyl hydrazine,DMH)을 포함할 수 있다. 암모니아는 약 1,000℃ 및 그 이상의 온도에서 열적으로 분해된다. 그러므로, 어느 실시예에 따라, 기판 300 및/또는 증착 챔버 302의 내부는 흡착 원소의 제2층 312의 증착 동안 암모니아와 같이 질소-함유 가스의 존재에서 적어도 약 1,000℃까지 가열될 수 있다.
어느 실시예에서, 제2 복수의 공정 가스는 비소-함유 전구체 가스가 적어도 실질적으로 불포함될 수 있다. 다른 실시예에서, 제2 복수의 공정 가스는 이전에 증착된 흡착 원소의 제1층 310으로부터 As 탈착(desorption)을 방지하기 위하여 비소-함유 전구체 가스를 포함할 수 있다.
만약 증착되는 희석 질화물 III-V 물질이 GaInNAs을 포함한다면, 제2 복수의 공정 가스는 Ga가 흡착 원소의 제2층 312에서 기판 300에 흡착되도록 하는 적어도 하나의 전구체 가스, 및 In이 흡착 원소 312의 제2 층에서 상기 기판 300에 흡착되도록 하는 적어도 하나의 전구체 가스를 더 포함할 수 있다. 비제한적 예시로서, 사용되는 갈륨 전구체 가스는 트리메틸 갈륨 (Ga(CH3)3) 및 트리에틸 갈륨 (Ga(C2H5)3)을 포함한다. 사용되는 인듐 전구체 가스는 트리메일 인듐 (In(CH3)3) 및 트리에틸 인듐 (In(C2H5)3)을 포함한다.
이미 언급한 바와 같이, 증착 공정 동안, 기판 300의 온도, 반응 챔버 302 내의 온도 및 압력, 뿐만 아니라 증착 챔버 302를 통하여 흐르는 공정 가스(예를 들어, 질소-함유 전구체 가스, 수소 가스, 질소 캐리어 가스, 등) 의 유속 및 부분적 압력은 흡착 원소 312의 제2 층에서 상기 기판 300에 N 및 'B, Al, Ga, In 및 Ti 중 어느 하나 이상'의 흡착을 초래하는 방식으로 조정될 수 있다. 공정의 다양한 변수들이 예를 들어, 상기 비소-함유 가스 또는 증기의 조성, 흡착 원소의 제2층 312의 부분으로 흡착되는 바람직한 원소 성분에 의존하여 달라질 수 있다.
상기 흡착 원소의 제1층 310 및 흡착 원소의 제2층 312의 연이은 증착은 ALD 또는 ALD-유사 공정에서 증착 챔버 302 내에서 상기 기판 300 상에서 희석 질화물 III-V 반도체 물질 320의 층의 에피택시 성장을 초래할 수 있다.
상기 기판 300에 대한 흡착 원소의 제1층 310의 증착 및 흡착 원소의 제2층 312의 증착은 한 번 이상 연이어 반복되어 기판 300 상의 희석 질화물 III-V 반도체 물질의 두께를 증가시킬 수 있다. 예를 들어, 도 6을 참조하면, 흡착 원소의 제1층 310과 같이 흡착 원소의 다른 층 310'은 도 4를 참조하여 상기 논의한 방법을 이용하여 기판 300 상에 증착될 수 있고, 그 후에 흡착 원소의 제2층 312과 유사한 흡착 원소의 다른 층 312'이 도 5를 참조하여 상기 논의한 방법을 이용하여 기판 300 상에 증착될 수 있다. 상기 공정은 희석 질화물 III-V 반도체 물질층 320이 바람직한 총 두께를 가지도록 형성될 때까지 수회 반복될 수 있다.
비록 흡착 원소의 층들 310, 312, 310', 312'이 설명 목적을 위하여 그들 사이의 경계가 식별가능한 층들로 분리되는 것처럼 도 5 및 6에서 단순화된 방법으로 도시되더라도, 당업자는 희석 질화물 III-V 반도체 물질의 에피택셜층 320은 비록 상기 흡착 원소의 층들 310, 312, 310', 312'의 연이은 증착에 의하여 형성되더라도, 거기에 확인가능한 경계 없이 결정 물질의 균등층을 일반적으로 포함할 수 있고, 흡착 원소의 층들 310, 312, 310', 312'로 연이어 흡착된 원소들을 구성하는 희석 질화물 III-V 반도체 물질의 단일 결정을 필수적으로 구성할 수 있을 것이라고 이해할 것이다.
상기 기재한 바와 같이 희석 질화물 III-V 반도체 물질 320(예, InGaNAs)의 형성 후에, 결과 구조는 예를 들어 도 1 및 도 2의 다중-접합 광전지 셀 100, 200 , 발광 다이오드, 또는 레이저 다이오드과 같은 광활성 장치를 형성하기 위하여 추가 처리될 수 있다.
본 발명의 비제한적 추가적 실시예는 실험예로서 하기에서 설명된다.
실시예 1:
희석 질화물 III-V 반도체 물질의 제조방법은 다음을 포함한다: 증착 챔버 내로 제1 복수의 공정 가스를 유입시키는 단계로서, 제1 복수의 공정 가스는 비소-함유 전구체 가스를 포함하고; 제1 복수의 공정 가스로부터 증착 챔버 내에서 기판 상에 As, 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'을 포함하는 제1층을 증착시키는 단계로서, 제1층은 적어도 실질적으로 N 비함유이고; 제1층의 증착 후에, 증착 챔버 내로 제2 복수의 공정 가스를 유입시키는 단계로서, 제2 복수의 공정 가스는 질소-함유 전구체 가스를 포함하고; 제2 복수의 공정 가스로부터 증착 챔버 내에서 상기 기판상에 N, 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'을 포함하는 제2층을 증착시키는 단계와; 제1층 및 제2층을 이용하여 증착 챔버 내에서 기판상에 희석 질화물 III-V 반도체 물질을 에피택시하게 성장시키는 단계.
실시예 2: 실시예 1의 방법, 여기에서 제1 복수의 공정 가스는 질소-함유 전구체 가스가 실질적으로 비포함이다.
실시예 3: 실시예 1 또는 실시예 2의 방법, 여기에서 제2 복수의 공정 가스는 비소-함유 전구체 가스가 적어도 실질적으로 비포함이다.
실시예 4: 실시예 1 내지 3 중 어느 하나의 방법으로서, 여기에서 기판상에 대하여 희석 질화물 III-V 반도체 물질을 에피택시하게 성장시키는 단계는 기판상에 InGaAsN의 형성단계를 포함한다.
실시예 5: 실시예 4의 방법으로서, Ga1 - yInyNxAs1 -x를 포함하도록 GaInNAs 형성하는 단계를 더 포함하고, 여기에서 y는 0.0보다 더 크고 1.0 미만이며, x는 약 0.1 내지 약 0.5 사이이다.
실시예 6: 실시예 5의 방법으로서, 약 0.9 eV 내지 약 1.2 eV 사이의 밴드갭 에너지를 나타내는 GaInNAs의 형성단계를 더 포함한다.
실시예 7: 실시예 4 내지 6 중 어느 하나의 방법으로서, GaAs를 포함하는 기판을 선택하는 단계를 더 포함하고, 여기에서 기판상에 희석 질화물 III-V 반도체 물질을 에피택시하게 성장시키는 단계는 상기 GaAs 상에 직접적으로 GaInNAs를 에피택시하게 성장시키는 단계를 포함한다.
실시예 8: 실시예 1 내지 7 중 어느 한 방법으로서, 인듐-함유 전구체 가스, 갈륨-함유 전구체 가스, 및 비소-함유 전구체 가스를 포함하도록 제1 복수의 공정 가스를 선택하는 단계를 더 포함한다.
실시예 9: 실시예 8의 방법으로서, AsR3을 포함하도록 상기 비소-함유 전구체 가스를 선택하는 단계를 더 포함하고, 각 R은 수소, 알킬, 아릴, 및 비닐기로 구성되는 그룹에서 개별적으로 선택된다.
실시예 10: 실시예 9의 방법으로서, 아르신 및 유기 금속 아르신 전구체 중 적어도 어느 하나를 포함하도록 비소-함유 전구체 가스를 선택하는 단계를 더 포함한다.
실시예 11: 실시예 10의 방법으로서, 아르신을 포함하도록 비소-함유 전구체 가스를 선택하는 단계를 더 포함한다.
실시예 12: 실시예 10의 방법으로서, 터티아리부틸아르신 (tertiarybutylarsine)을 포함하도록 비소-함유 전구체 가스를 선택하는 단계를 더 포함한다.
실시예 13: 실시예 1 내지 12 중 어느 하나의 방법으로서, 인듐-함유 전구체 가스, 갈륨-함유 전구체 가스 및 질소-함유 전구체 가스를 포함하도록 제2 복수의 공정 가스를 선택하는 단계를 더 포함한다.
실시예 14: 실시예 13의 방법으로서, 암모니아를 포함하도록 질소-함유 전구체 가스를 선택하는 단계를 더 포함한다.
실시예 15: 실시예 1 내지 14 중 어느 한 방법으로서, 제1층의 증착 및 제2층의 증착 동안 기판의 가열단계를 더 포함한다.
실시예 16: 실시예 15의 방법으로서, 제1층의 증착 및 제2층의 증착 동안 기판의 가열단계는, 제1층의 증착 동안 적어도 약 500℃의 온도로 기판의 가열 및 제2층의 증착 동안 적어도 약 800℃의 온도로 기판의 가열하는 단계를 포함한다.
실시예 17: 실시예 1 내지 16 중 어느 한 방법으로서, 상기 기판에 대하여 상기 희석 질화물 III-V 반도체 물질의 두께를 증가시키기 위하여 한 번 이상으로 상기 제1층의 증착 및 제2층의 증착의 연이은 반복단계를 더 포함한다.
실시예 18: 실시예 1 내지 17 중 어느 한 방법으로서, 희석 질화물 III-V 반도체 물질을 포함하는 다중 접합 광전지 셀의 형성단계를 더 포함한다.
실시예 19: 실시예 1 내지 17 중 어느 한 방법으로서, 희석 질화물 III-V 반도체 물질을 포함하는 발광 장치의 형성단계를 더 포함한다.
실시예 20: 실시예 19의 방법으로서, 레이저 다이오드를 포함하는 발광 장치의 형성단계를 더 포함한다.
실시예 21: 광활성 장치의 제조방법은 다음을 포함한다: 증착 챔버 내에 기판을 위치시키는 단계; 공정 가스의 제1 조성을 증착 챔버 내로 유입시키고, 증착 챔버 내에서 기판상에 As 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'을 흡착시키는 단계; 공정 가스의 제1 조성의 증착 챔버 내로 유입 후에, 가스의 제2 조성을 증착 챔버 내로 유입시키고, 증착 챔버 내에서 기판상에 N 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'을 흡착시키는 단계; 및 기판에 대하여 흡착 원소로부터 증착 챔버 내에서 기판상에 희석 질화물 III-V 반도체 물질의 에피택셜 층의 형성단계.
실시예 22: 실시예 21의 방법으로서, 여기에서 기판에 대하여 희석 질화물 III-V 반도체 물질의 에피택셜 층의 형성단계는 기판에 대하여 InGaNAs의 에피택셜 층의 형성단계를 포함한다.
실시예 23: 실시예 22의 방법으로서, Ga1 - yInyNxAs1 -x를 포함하도록 GaInNAs를 형성하는 단계를 더 포함하고, 여기에서 y는 0.0보다 더 크고 1.0 미만이고, x는 약 0.1 내지 약 0.5 사이이다.
실시예 24: 실시예 22 또는 실시예 23의 방법으로서, 약 0.90 eV 내지 약 1.2 eV 사이의 밴드갭 에너지를 나타내는 GaInNAs의 형성단계를 더 포함한다.
실시예 25: 실시예 21 내지 24 중 어느 한 방법으로서, 질소-함유 전구체 가스가 적어도 실질적으로 비포함되도록 공정 가스의 제1 조성의 형성단계를 더 포함한다.
실시예 26: 실시예 21 내지 25 중 어느 한 방법으로서, 비소-함유 전구체 가스가 적어도 실질적으로 비포함되도록 공정가스의 제2조성의 형성단계를 더 포함한다.
실시예 27: 실시예 21 내지 26 중 어느 한 방법으로서, 여기에서 증착 챔버 내로 공정 가스의 제1 조성의 유입단계는, 비소-함유 전구체 가스의 증착 챔버 내로의 유입단계를 포함하고, 비소-함유 전구체 가스는 AsR3를 포함하고, 여기에서 각 R은 수소, 알킬, 아릴, 및 비닐기로 구성되는 그룹으로부터 개별적으로 선택된다.
실시예 28: 실시예 27의 방법으로서, 아르신 및 유기 금속 아르신 전구체 중 적어도 어느 하나를 포함하도록 비소-함유 전구체 가스를 선택하는 단계를 더 포함한다.
실시예 29: 실시예 28의 방법으로서, 아르신을 포함하도록 비소-함유 전구체 가스를 선택하는 단계를 더 포함한다.
실시예 30: 실시예 29의 방법으로서, 터티아리부틸아르신(tertiarybutylarsine)을 포함하도록 비소-함유 전구체 가스를 선택하는 단계를 더 포함한다.
실시예 31: 실시예 21 내지 30 중 어느 한 방법으로서, 기판상에 희석 질화물 III-V 반도체 물질의 에피택셜층의 두께를 증가시키기 위하여 한 번 이상 As 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'의 흡착과 N 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'의 흡착을 연이어 반복하는 단계를 더 포함한다.
실시예 32: 실시예 21 내지 31 중 어느 한 방법으로서, 희석 질화물 III-V 반도체 물질의 에피택셜 층을 포함하는 다중 접합 광전지 셀의 형성단계를 더 포함한다.
실시예 33: 실시예 21 내지 31 중 어느 한 방법으로서, 희석 질화물 III-V 반도체 물질의 에피택셜 층을 포함하는 발광 장치의 형성단계를 더 포함한다.
실시예 34: 실시예 33의 방법으로서, 레이저 다이오드를 포함하는, 발광 장치의 형성단계를 더 포함한다.
실시예 35: 실시예 1 내지 34 중 어느 하나에 인용되는 방법에 의하여 형성된 광활성 장치.
상기 기재된 본 발명의 실시예는 본 발명의 범위를 제한하지 않는데, 상기 실시예는 단지 본 발명의 예시일 뿐이기 때문이며 첨부된 특허청구범위의 범위 및 그의 균등 범위에 의하여 정의된다. 어떠한 균등 실시에는 본 발명의 범위 내로 의도된다. 또한, 이러한 도시 및 기재에 추가하여 본 발명의 다양한 변형, 예를 들어 상기 기재된 요소들의 유용한 대안의 조합들이 본 기재로부터 당업자에게 명백할 것이다. 그러한 변형은 또한 첨부된 특허청구범위의 범위 내에 속하는 것으로 의도된다.

Claims (16)

  1. 희석 질화물 III-V 반도체 물질(dilute nitride III-V semiconductor material)의 제조방법에 있어서,
    비소-함유 전구체 가스(arsenic-containing precursor gas)를 포함하는 제1 복수의 공정 가스를 증착 챔버 내로 유입시키는 단계;
    상기 증착 챔버 내에서, 상기 제1 복수의 공정 가스로부터 기판 상에 As, 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'을 포함하고, 적어도 실질적으로 N 을 불포함하는 제1층을 증착시키는 단계;
    상기 제1층의 증착 후에, 질소-함유 전구체 가스(nitrogen-containing precursor gas)를 포함하는 제2 복수의 공정 가스를 상기 증착 챔버 내로 유입시키는 단계;
    상기 증착 챔버 내에서, 상기 제2 복수의 공정 가스로부터 기판 상에 N, 및 'B, Al, Ga, In, 및 Ti 중 어느 하나 이상'을 포함하는 제2층을 증착시키는 단계; 및
    상기 제1층 및 상기 제2층을 이용하여 상기 증착 챔버 내에서 상기 기판 상에 희석 질화물 III-V 반도체 물질을 에피택시하게(epitaxially) 성장시키는 단계;를 포함하는 희석 질화물 III-V 반도체 물질의 제조방법.
  2. 제1항에 있어서,
    상기 제1 복수의 공정 가스는 적어도 실질적으로 질소-함유 전구체 가스를 불포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  3. 제1항에 있어서,
    상기 제2 복수의 공정 가스는 적어도 실질적으로 비소-함유 전구체 가스를 불포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  4. 제1항에 있어서,
    상기 기판 상의 희석 질화물 III-V 반도체 물질을 에피택시하게 성장시키는 단계는 상기 기판 상에 InGaAsN의 형성단계를 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  5. 제4항에 있어서,
    Ga1 - yInyNxAs1 -x를 포함하도록 GaInNAs을 형성하는 단계;를 더 포함하고,
    여기서 y는 0.0 보다 더 크고 1.0 미만이며, x는 약 0.1 내지 약 0.5 사이인, 희석 질화물 III-V 반도체 물질의 제조방법.
  6. 제5항에 있어서,
    약 0.9 eV 내지 약 1.2 eV의 밴드갭 에너지를 나타내는 GaInNAs을 형성하는 단계;를 더 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  7. 제4항에 있어서,
    인듐-함유 전구체 가스, 갈륨-함유 전구체 가스, 및 비소-함유 전구체 가스를 포함하도록 상기 제1 복수의 공정 가스를 선택하는 단계;를 더 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  8. 제7항에 있어서,
    AsR3를 포함하도록 상기 비소-함유 전구체 가스를 선택하는 단계;를 더 포함하고,
    여기서 각 R은 수소, 알킬, 아릴 및 비닐기(vinyl group)로 구성되는 그룹으로부터 개별적으로 선택되는, 희석 질화물 III-V 반도체 물질의 제조방법.
  9. 제8항에 있어서,
    아르신(arsine) 및 유기 금속 아르신 전구체(metalorganic arsine precursor) 중 적어도 어느 하나를 포함하도록 상기 비소-함유 전구체 가스를 선택하는 단계;를 더 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  10. 제9항에 있어서,
    아르신을 포함하도록 상기 비소-함유 전구체 가스를 선택하는 단계;를 더 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  11. 제9항에 있어서,
    터티아리부틸아르신(tertiarybutylarsine)을 포함하도록 상기 비소-함유 전구체 가스를 선택하는 단계;를 더 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  12. 제4항에 있어서,
    인듐-함유 전구체 가스, 갈륨-함유 전구체 가스 및 질소-함유 전구체 가스를 포함하도록 상기 제2 복수의 공정 가스를 선택하는 단계;를 더 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  13. 제12항에 있어서,
    암모니아를 포함하도록 상기 질소-함유 전구체 가스를 선택하는 단계;를 더 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  14. 제4항에 있어서,
    GaAs를 포함하도록 상기 기판을 선택하는 단계;를 더 포함하고,
    상기 기판 상에 상기 희석 질화물 III-V 반도체 물질을 에피택시하게 성장시키는 단계는, 상기 GaAs 상에 직접적으로 상기 GaInNAs를 에피택시하게 성장시키는 단계를 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  15. 제1항에 있어서,
    상기 기판 상에 상기 희석 질화물 III-V 반도체 물질의 두께를 증가시키기 위하여 상기 제1층의 증착 및 제2층의 증착을 한번 이상 연이어 반복하는 단계;를 더 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
  16. 제1항에 있어서,
    상기 희석 질화물 III-V 반도체 물질을 포함하는 다중 접합 광전지 셀(multijunction photovoltaic cell)을 형성하는 단계;를 더 포함하는, 희석 질화물 III-V 반도체 물질의 제조방법.
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