KR20140104918A - 불화물계 터널 베리어층를 구비하는 자기 소자 및 그의 제조방법 - Google Patents

불화물계 터널 베리어층를 구비하는 자기 소자 및 그의 제조방법 Download PDF

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KR20140104918A
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김태완
이경일
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세종대학교산학협력단
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Abstract

자기 소자 및 그의 제조방법을 제공한다. 자기 소자는 하부 전극을 포함한다. 하부 전극 상에 하부 강자성체층이 배치된다. 하부 강자성체층 상에 불화물계 터널 베리어층이 배치된다. 불화물계 터널 베리어층 상에 상부 강자성체층이 배치된다. 상부 강자성체층 상에 상부 전극이 배치된다.

Description

불화물계 터널 베리어층를 구비하는 자기 소자 및 그의 제조방법{Magnetic Device Including Fluoride Tunnel Barrier Layer and Method for Fabricating the Same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 자기 소자에 관한 것이다.
자기 소자 중 하나인 자기 메모리 소자는 자기저항이라는 양자역학적 효과를 이용한 기억소자로, 비휘발성 소자이면서 고속 정보처리가 가능한 차세대 정보저장소자이다.
이러한 자기 메모리 소자는 자기터널접합(Magnetic Tunnel Junction, MTJ)소자로서, 두 강자성체층들 및 이들 사이에 개재된 터널 베리어(tunnel barrier)를 구비한다. 이러한 자기 메모리 소자에서 터널자기저항(Tunneling Magnetoresistance)은 강자성체층들의 자화방향들의 배열에 따라 결정될 수 있다. 강자성체층들의 자화방향들이 평행인 경우 저항값이 낮고, 반평행인 경우 저항값이 높다. 이러한 평행, 반평행 상태들 사이의 저항값의 변화를 터널 자기 저항비(Tunneling Magnetoresistance Ratio, TMR)라고 한다.
이러한 자기 메모리 소자에 있어서, 터널 베리어로는 일반적으로 마그네슘 산화물을 사용하는 것으로 알려져 있다(KR공개 2012-0090902호).
터널 베리어의 양측에 위치한 강자성체층들은 산화물계 터널 베리어 내의 산소와 매우 쉽게 반응할 수 있다. 이 경우, 강자성체층들의 자성특성이 열화 또는 상실될 위험이 있다.
따라서, 본 발명이 해결하고자 하는 과제는 강자성체들의 자성특성을 열화시키지 않을 수 있는 터널 베리어층을 포함하는 자기 소자를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 자기 소자를 제공한다. 상기 자기 소자는 하부 전극을 포함한다. 상기 하부 전극 상에 하부 강자성체층이 배치된다. 상기 하부 강자성체층 상에 불화물계 터널 베리어층이 배치된다. 상기 불화물계 터널 베리어층 상에 상부 강자성체층이 배치된다. 상기 상부 강자성체층 상에 상부 전극이 배치된다.
상기 불화물계 터널 베리어층은 알칼리토금속의 불화물, 일 예로서 MgF2 또는 CaF2층일 수 있다. 상기 불화물계 터널 베리어층은 다결정상 또는 단결정상을 가질 수 있다. 이를 위해, 상기 하부 전극과 상기 하부 강자성체층의 두께의 합은 5㎚ 초과 200㎚ 이하, 구체적으로 20㎚ 내지 200㎚일 수 있다. 이와 더불어서, 상기 하부 전극은 5 내지 80㎚의 두께를 가질 수 있다.
상기 불화물계 터널 베리어층은 1.8 내지 4㎚의 두께를 가질 수 있다. 이 경우, 상기 불화물계 터널 베리어층은 CaF2층일 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 자기 소자 제조방법을 제공한다. 상기 제조방법은 하부 전극을 형성하는 것을 포함한다. 상기 하부 전극 상에 하부 강자성체층을 형성한다. 상기 하부 강자성체층 상에 불화물계 터널 베리어층을 형성한다. 상기 불화물계 터널 베리어층 상에 상부 강자성체층을 형성한다. 상기 상부 강자성체층 상에 상부 전극을 형성한다.
상기 불화물계 터널 베리어층은 다결정상 또는 단결정상을 갖도록 형성할 수 있다. 상기 불화물계 터널 베리어층은 CaF2층일 수 있고, 또한 1.8 내지 4㎚의 두께를 가질 수 있다.
상술한 바와 같이 본 발명에 따르면, 불화물계 터널 베리어층은 화학적으로 매우 안정하여 이에 접하는 강자성체층들을 열화시키지 않을 수 있어 자기 소자의 특성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 자기 소자의 제조방법을 나타낸 단면도들이다.
도 2a는 실험예 1에 따라 형성된 CaF2층의 XRD 그래프이고, 도 2b는 실험예 2에 따라 형성된 CaF2층의 XRD 그래프이다.
도 3a는 실험예 3에 따라 형성된 CaF2층의 XRD 그래프이고, 도 3b는 실험예 4에 따라 형성된 CaF2층의 XRD 그래프이다.
도 4a 및 도 4b는 각각 실험예 5 및 실험예 6에 따른 자기 터널 접합층들의 자기저항비(Tunneling magnetoresistance ratio; TMR)을 나타낸 그래프들이다.
도 5는 실험예 6에 따른 자기 터널 접합층의 단면을 촬영한 SEM 사진이다.
도 6a, 도 6b, 도 6c 및 도 6d는 각각 실험예들 7 내지 10에 따른 자기 터널 접합층들의 I-V 그래프들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 자기 소자의 제조방법을 나타낸 단면도들이다.
도 1a를 참조하면, 기판(10)을 제공한다. 기판(10)은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 또한, 기판(10) 상에 트랜지스터(미도시)등의 소자 및 이를 덮는 절연층이 형성되어 있을 수 있다. 기판(10) 상에 하부 도전층을 적층하고 이를 패터닝하여 하부 전극(20)을 형성할 수 있다. 상기 하부 전극(20)은 기판(10) 상에 미리 형성된 트랜지스터와 전기적으로 연결될 수 있다. 이러한 하부 전극(20)은 TiN층일 수 있다. 하부 전극(20) 상에 절연막(25)을 형성한 후, 이 절연막(25)을 하부 전극(20)이 노출될 때까지 화학기계연마할 수 있다.
노출된 하부 전극(20) 상에 자기 터널 접합층(MTJ)을 형성할 수 있다. 자기 터널 접합층(MTJ)은 차례로 적층된 하부 강자성체층(30), 터널 베리어(40), 및 상부 강자성체층(50)을 구비할 수 있다. 자기 터널 접합층(MTJ)의 각 층들은 스퍼터링 등의 적절한 방법을 사용하여 형성될 수 있다.
하부 강자성체층(30)은 차례로 적층된 피닝층(pinning layer, 31) 및 고정층(ferromagnetic pinned layer, 35)을 구비할 수 있다. 피닝층(31)은 일축 방향으로 자기 정렬된(magnetically aligned) 반강자성층(anti-ferromagnetic layer)일 수 있으며, 일 예로서, MnPt, IrMn, NiMn, OsMn, RuMn, RhMn, PdMn, RuRhMn, 또는 MnPtPd로 형성될 수 있다. 고정층(35)은 CoFeB, CoFe 또는 Co의 단일층일 수 있다. 상기 피닝층(31)은 생략될 수 있다.
하부 강자성체층(30)은 하부 전극(20)과 피닝층(31)의 사이에 차례로 적층된 버퍼층(미도시)과 씨드층(미도시)을 구비할 수 있다. 그러나, 이에 한정되지 않고 버퍼층과 씨드층 중 어느 하나 또는 모두는 생략될 수 있다. 버퍼층은 Ta층일 수 있고, 씨드층은 NiFe층일 수 있다.
터널 베리어층(40)은 알칼리토금속의 불화물계층으로서, MgF2 또는 CaF2층일 수 있다. 이러한 불화물계 터널 베리어층(40)은 화학적으로 매우 안정하여 이에 접하는 강자성체층들(30, 50)을 열화시키지 않을 수 있으며, 또한 후술하는 고온의 열처리에도 특성이 열화되지 않을 수 있다. 따라서, 안정적인 터널링 특성을 확보할 수 있다. 한편, 터널 베리어층(40)으로서 CaF2층이 더 적합할 수 있는데, 이는 터널 베리어층(40) 형성시 반응 챔버 내에 존재할 수 있는 H2와의 반응성이 Mg에 비해 Ca가 더 낮기 때문이다. 이러한 터널 베리어층(40)은 약 0.8 내지 약 4㎚의 두께를 가질 수 있다. 터널 베리어층(40)이 약 4nm의 두께를 초과하는 경우 전자의 터널링이 어려워 소자 동작 효율이 낮아질 수 있다. 한편, 터널 베리어층(40)이 약 0.8nm 미만 특히, 약 1.5nm 이하인 경우에는 터널 베리어(40)이 연속적으로 형성되지 못해, 자기 저항비가 충분하지 않을 수 있다. 일 예로서, 터널 베리어층(40)은 약 1.8 내지 약 4㎚, 구체적으로, 약 1.8 내지 약 3nm, 더 나아가, 약 1.8 내지 약 2.5nm의 두께를 가질 수 있다.
터널 베리어층(40)은 적어도 일부에 결정상을 갖는 층으로서, 구체적으로 다결정상 또는 단결정상으로 형성될 수 있다. 이 경우, 터널 베리어층(40)의 안정성은 더욱 향상될 수 있다. 이를 위해서, 터널 베리어층(40) 하부의 금속층들 즉 하부 강자성체층(30)과 하부 전극(20)의 두께의 합은 약 5㎚를 초과할 수 있고, 일 예로서, 약 20㎚ 이상일 수 있다. 부연하면, 터널 베리어층(40)을 형성하는 과정에서 터널 베리어층(40) 하부의 금속층들의 두께가 충분할 경우, 기판(10)으로의 열전달을 줄일 수 있고 이에 따라 터널 베리어층(40)의 상변화 즉, 적어도 일부에 결정이 생성되도록 할 수 있다. 특히 열전도성이 비교적 적은 하부 전극(20)의 두께를 적어도 약 5㎚로 형성함으로써, 터널 베리어층(40)의 상변화를 더욱 용이하게 할 수 있다.
한편, 하부 강자성체층(30)과 하부 전극(20)의 두께의 합은 소자 특성을 고려할 때 약 200㎚ 이하일 수 있다. 구체적으로, 하부 전극(20)은 약 5 내지 약 80㎚의 두께를 가질 수 있고, 하부 강자성체층(30)은 약 5 내지 약 60㎚의 두께를 가질 수 있다. 보다 구체적으로 버퍼층은 약 5 nm 내지 약 20 ㎚, 씨드층은 약 6 nm 내지 약 10 ㎚, 피닝층(31)은 약 5 내지 약 20㎚, 일 예로서, 약 8 내지 약 10nm, 그리고 고정층(35)은 약 1 내지 약 10㎚, 일 예로서, 약 4 내지 약 10nm의 두께를 가질 수 있다.
상부 강자성체층(50)은 자유층을 구비할 수 있다. 자유층은 Co, CoFeB, CoFe, NiFe, 또는 이들의 조합으로 형성될 수 있다. 또한, 자유층은 약 1 내지 약 10㎚의 두께를 가질 수 있다. 상부 강자성체층(50)은 자유층 상에 배치된 캡핑층(미도시)을 더 포함할 수 있다. 캡핑층은 Ta층일 수 있다.
이와 같이 자기 터널 접합층(MTJ)이 형성된 기판을 열처리할 수 있다. 이러한 열처리는 약 300 내지 약 500℃에서 수행될 수 있다. 이러한 열처리 과정에서 터널 베리어층(40)은 더욱 안정화될 수 있다.
도 2b를 참조하면, 자기 터널 접합층(MTJ)을 식각할 수 있다. 이러한 식각은 반응성 이온 식각법(RIE)을 사용하여 수행할 수 있다.
이 후, 식각된 자기 터널 접합층(MTJ)을 덮는 패시베이션층(60)을 형성할 수 있다. 패시베이션층(40)은 실리콘 산화막일 수 있다. 패시베이션층(40) 내에 상부 강자성체층(50)을 노출시키는 홀(60a)을 형성한 후, 홀(60a)이 형성된 패시베이션층(40) 상에 상부 전극(70)을 형성할 수 있다. 상부 전극(70)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 또는 텅스텐(W)막일 수 있다.
이러한 자기 소자는 하부 전극(20)과 상부 전극(70) 사이에 자기 터널 접합층(Magnetic Tunnel Junction layer, MTJ)이 배치되는 구조를 갖는다. 또한, 상기 자기 터널 접합층(MTJ)은 차례로 적층된 하부 강자성체층(30), 터널 베리어층(40), 및 상부 강자성체층(50)을 구비한다. 상기 자기 소자는 자기 메모리 소자 또는 자기 센서 일 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예들에 의해 한정되는 것은 아니다.
<실험예 1>
SOI 기판 상에 스퍼터링법을 사용하여 20㎚의 Co층을 형성하고, Co층 상에 2㎚의 CaF2층을 형성하였다.
<실험예 2>
SOI 기판 상에 스퍼터링법을 사용하여 20㎚의 NiFe층을 형성하고, NiFe층 상에 2㎚의 CaF2층을 형성하였다.
<실험예 3>
SOI 기판 상에 스퍼터링법을 사용하여 5㎚의 Co층을 형성하고, Co층 상에 2㎚의 CaF2층을 형성하였다.
<실험예 4>
SOI 기판 상에 스퍼터링법을 사용하여 5㎚의 NiFe층을 형성하고, NiFe층 상에 2㎚의 CaF2층을 형성하였다.
도 2a는 실험예 1에 따라 형성된 CaF2층의 XRD 그래프이고, 도 2b는 실험예 2에 따라 형성된 CaF2층의 XRD 그래프이다. 도 3a는 실험예 3에 따라 형성된 CaF2층의 XRD 그래프이고, 도 3b는 실험예 4에 따라 형성된 CaF2층의 XRD 그래프이다.
도 2a 및 도 2b를 참조하면, 약 20㎚의 전이금속층 상에 형성된 CaF2층은 다결정상을 나타냄을 알 수 있다.
도 3a 및 도 3b를 참조하면, 약 5㎚의 전이금속층 상에 형성된 CaF2층은 비정질상을 나타냄을 알 수 있다.
전이금속층의 경우 거의 비슷한 열전도율을 갖는 것을 고려할 때, 위 결과로부터 터널 베리어층의 하부에 위치한 전이금속층들인 하부 전극과 하부 강자성체층의 두께의 합이 5㎚를 초과하는 경우 나아가 20㎚ 이상인 경우 불화물계 터널 베리어층이 안정한 다결정상으로 형성됨을 알 수 있다.
<실험예 5>
SOI 기판 상에 스퍼터링법을 사용하여 5㎚의 Ta층(버퍼층), 4㎚의 Co층(고정층), 2㎚의 CaF2층(터널 베리어층), 2㎚의 Co층(상부 강자성체층), 그리고 5㎚의 Ta층(캡핑층)을 차례로 적층하여 자기 터널 접합층을 형성하였다.
<실험예 6>
SOI 기판 상에 스퍼터링법을 사용하여 5㎚의 Ta층(버퍼층), 6㎚의 NiFe층(씨드층), 10㎚의 IrMn층(피닝층), 4㎚의 Co층(고정층), 2㎚의 CaF2층(터널 베리어층), 2㎚의 Co층과 10㎚의 NiFe층(상부 강자성체층), 그리고 5㎚의 Ta층(캡핑층)을 차례로 적층하여 자기 터널 접합층을 형성하였다.
도 4a 및 도 4b는 각각 실험예 5 및 실험에 6에 따른 자기 터널 접합층들의 자기저항비(Tunneling magnetoresistance ratio; TMR)을 나타낸 그래프들이다.
도 4a 및 도 4b를 참조하면, 실험예들 5 및 6에 따른 자기 터널 접합층들은 열처리를 수행하기 전에도 약 20%에 가까운 자기저항비를 나타냄을 알 수 있다. 이는 MgO를 터널 베리어층으로 구비한 자기 터널 접합층에서 열처리를 수행하기 전 측정한 자기저항비에 비해 향상된 것이다. 이는 열처리 수행하지 않더라도 CaF2층인 터널 베리어층이 일부에 적어도 일부에 결정상 즉, 다결정상 또는 결정상을 갖기 때문인 것으로 추정된다.
도 5는 실험예 6에 따른 자기 터널 접합층의 단면을 촬영한 SEM 사진이다.
도 5를 참조하면, 약 2㎚의 CaF2층이 형성되었음을 알 수 있다.
<실험예 7>
1.5㎚의 CaF2층(터널 베리어층)을 형성한 것을 제외하고는 실험예 6과 동일한 방법을 사용하여 자기 터널 접합층을 형성하였다.
<실험예 8>
1.8nm의 CaF2층(터널 베리어층)을 형성한 것을 제외하고는 실험예 6과 동일한 방법을 사용하여 자기 터널 접합층을 형성하였다.
<실험예 9>
2nm의 CaF2층(터널 베리어층)을 형성한 것을 제외하고는 실험예 6과 동일한 방법을 사용하여 자기 터널 접합층을 형성하였다.
<실험예 10>
2.5nm의 CaF2층(터널 베리어층)을 형성한 것을 제외하고는 실험예 6과 동일한 방법을 사용하여 자기 터널 접합층을 형성하였다.
도 6a, 도 6b, 도 6c 및 도 6d는 각각 실험예들 7 내지 10에 따른 자기 터널 접합층들의 I-V 그래프들이다.
도 6a, 도 6b, 도 6c 및 도 6d을 참조하면, 실험예 7(CaF2층의 두께: 1.5㎚)의 경우 서로 다른 자기장이 가해짐에도 불구하고 전압 변화에 따른 전류 변화를 보이지 않았다. 다시 말해서, 자기 저항비 또는 자기 센싱 감도가 충분하지 않았다. 반면, 실험예들 8 내지 10(CaF2층의 두께: 1.8㎚, 2nm, 2.5nm)의 경우, 서로 다른 자기장이 가해질 때 전압 변화에 따른 전류 변화를 보이는 등, 양호한 자기 저항비 또는 자기 센싱 감도를 나타내었다.
이러한 결과로부터, CaF2층이 1.8㎚ 이상의 두께를 갖는 경우, CaF2층 즉, 터널 베리어가 연속적으로 형성될 수 있어, 양호한 자기 저항비 또는 자기 센싱 감도를 나타내는 것으로 추정된다. 그러나, 이러한 이론에 한정되는 것은 아니다.
10: 기판 20: 하부 전극
30: 하부 강자성체층 40: 터널 베리어층
50: 상부 강자성체층 70: 상부 전극

Claims (13)

  1. 하부 전극;
    상기 하부 전극 상에 배치된 하부 강자성체층;
    상기 하부 강자성체층 상에 배치된 불화물계 터널 베리어층;
    상기 불화물계 터널 베리어층 상에 배치된 상부 강자성체층; 및
    상기 상부 강자성체층 상에 배치된 상부 전극을 포함하는 자기 소자.
  2. 제1항에 있어서,
    상기 불화물계 터널 베리어층은 알칼리토금속의 불화물인 자기 소자.
  3. 제2항에 있어서,
    상기 불화물계 터널 베리어층은 MgF2 또는 CaF2층인 자기 소자.
  4. 제1항에 있어서,
    상기 불화물계 터널 베리어층은 다결정상 또는 단결정상을 갖는 자기 소자.
  5. 제1항 또는 제4항에 있어서,
    상기 하부 전극과 상기 하부 강자성체층의 두께의 합은 5㎚ 초과 200㎚ 이하인 자기 소자.
  6. 제5항에 있어서,
    상기 하부 전극과 상기 하부 강자성체층의 두께의 합은 20㎚ 내지 200㎚인 자기 소자.
  7. 제5항에 있어서,
    상기 하부 전극은 5 내지 80㎚의 두께를 갖는 자기 소자.
  8. 제1항에 있어서,
    상기 불화물계 터널 베리어층은 1.8 내지 4㎚의 두께를 갖는 자기 소자.
  9. 제8항에 있어서,
    상기 불화물계 터널 베리어층은 CaF2층인 자기 소자.
  10. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 하부 강자성체층을 형성하는 단계;
    상기 하부 강자성체층 상에 불화물계 터널 베리어층을 형성하는 단계;
    상기 불화물계 터널 베리어층 상에 상부 강자성체층을 형성하는 단계; 및
    상기 상부 강자성체층 상에 상부 전극을 형성하는 단계를 포함하는 자기 소자 제조방법.
  11. 제10항에 있어서,
    상기 불화물계 터널 베리어층은 다결정상 또는 단결정상을 갖도록 형성하는 자기 소자 제조방법.
  12. 제10항에 있어서,
    상기 불화물계 터널 베리어층은 CaF2층인 자기 소자 제조방법.
  13. 제12항에 있어서,
    상기 불화물계 터널 베리어층은 1.8 내지 4㎚의 두께를 갖는 자기 소자 제조방법.
KR1020140019720A 2013-02-21 2014-02-20 불화물계 터널 베리어층를 구비하는 자기 소자 및 그의 제조방법 KR20140104918A (ko)

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