KR20140104792A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 더 구체적으로 에치 스토퍼를 포함하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명의 한 실시예에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체, 상기 반도체의 채널 위에 위치하는 에치 스토퍼, 그리고 상기 반도체 위에 위치하며 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 에치 스토퍼와 중첩하지 않고, 채널 길이는 상기 에치 스토퍼의 폭과 실질적으로 동일하다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 더 구체적으로 에치 스토퍼를 포함하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
저항, 캐패시터, 다이오드 및 박막 트랜지스터 등과 같은 전자 소자는 다양한 분야에서 응용되고 있으며, 이 중에서 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.
이러한 전자 소자에서 반도체는 소자 특성을 결정하는 중요한 요소이다. 현재 전자 소자에서 반도체로는 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 소자를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다. 이에 따라 비정질 실리콘보다 전자 이동도가 높고 전류의 On/Off 비율이 높으면서 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구도 함께 진행되고 있다.
한편, 박막 트랜지스터의 제조 공정에서 박막 트랜지스터의 채널이 후속 공정에서 사용되는 식각액 등에 의해 손상되거나 수소와 같은 불순물이 확산되는 것을 방지하기 위해 반도체의 채널을 덮는 에치 스토퍼를 이용할 수 있다. 박막 트랜지스터의 소스 전극 및 드레인 전극은 에치 스토퍼 위에 위치하며 에치 스토퍼와 중첩하도록 형성된다. 이 경우 패턴을 형성하기 위한 노광기의 분해능의 한계를 고려하면, 에치 스토퍼와 중첩하는 소스 전극과 드레인 전극 사이의 최소 이격 간격 및 에치 스토퍼와 중첩하는 면적을 위한 최소 길이를 줄이는 데 한계가 있다. 예를 들어 노광기의 분해능의 한계가 대략 3~4㎛이고 소스 전극 및 드레인 전극과 에치 스토퍼의 중첩 길이가 대략 2.5㎛이라면 박막 트랜지스터의 채널 길이는 최소 8~9㎛가 된다. 이와 같이 박막 트랜지스터의 채널 길이를 줄이는 데 한계가 생기면 박막 트랜지스터 자체의 크기를 줄이는 데에도 한계가 있다.
본 발명이 해결하고자 하는 과제는 에치 스토퍼를 포함하는 박막 트랜지스터의 채널 길이를 줄여 박막 트랜지스터의 크기를 줄이는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체, 상기 반도체의 채널 위에 위치하는 에치 스토퍼, 그리고 상기 반도체 위에 위치하며 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 에치 스토퍼와 중첩하지 않고, 채널 길이는 상기 에치 스토퍼의 폭과 실질적으로 동일하다.
상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분 위에 위치하고, 상기 반도체와 접촉하며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 도전층을 더 포함할 수 있다.
상기 에치 스토퍼와 중첩하지 않는 상기 소스 전극 또는 상기 드레인 전극은 상기 에치 스토퍼와 이격되어 상기 반도체를 드러낼 수 있다.
상기 도전층은 상기 드러난 반도체 위에 위치하는 부분을 포함할 수 있다.
상기 도전층은 상기 반도체와 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 부분을 더 포함할 수 있다.
상기 반도체는 다결정 규소 또는 산화물 반도체를 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체, 상기 반도체의 채널 위에 위치하는 에치 스토퍼, 상기 반도체 위에 위치하며 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극, 그리고 상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분 위에 위치하고, 상기 반도체와 접촉하며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 도전층을 포함하고, 채널 길이는 상기 에치 스토퍼의 폭과 실질적으로 동일하다.
상기 에치 스토퍼와 중첩하지 않는 상기 소스 전극 또는 상기 드레인 전극은 상기 에치 스토퍼와 이격되어 상기 반도체를 드러낼 수 있다.
상기 도전층은 상기 드러난 반도체 위에 위치하는 부분을 포함할 수 있다.
상기 도전층은 상기 반도체와 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 부분을 더 포함할 수 있다.
상기 반도체는 다결정 규소 또는 산화물 반도체를 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법은 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체를 형성하는 단계, 상기 반도체의 채널 위에 에치 스토퍼를 형성하는 단계, 그리고 상기 반도체 위에 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 에치 스토퍼와 중첩하지 않고, 채널 길이는 상기 에치 스토퍼의 폭과 실질적으로 동일하다.
상기 에치 스토퍼를 형성하는 단계 이후에, 상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분 위에 위치하고, 상기 반도체와 접촉하며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 도전층을 형성하는 단계를 더 포함할 수 있다.
상기 에치 스토퍼와 중첩하지 않는 상기 소스 전극 또는 상기 드레인 전극은 상기 에치 스토퍼와 이격되어 상기 반도체를 드러내고, 상기 도전층을 형성하는 단계는 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이후에 상기 드러난 반도체를 도전성 처리하는 단계를 포함할 수 있다.
상기 반도체가 산화물 반도체를 포함하고, 상기 도전성 처리는 상기 산화물 반도체의 부분을 플라즈마 처리하는 것을 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이후에 상기 소스 전극, 상기 드레인 전극 및 상기 에치 스토퍼 위에 보호막을 증착하는 단계를 더 포함하고, 상기 플라즈마 처리는 상기 보호막 증착 단계에서 이루어질 수 있다.
상기 반도체가 다결정 규소를 포함하고, 상기 도전성 처리는 상기 산화물 반도체의 부분을 불순물로 도핑 처리하고 어닐링하는 것을 포함할 수 있다.
상기 도전층을 형성하는 단계는 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이전에 상기 에치 스토퍼에 의해 덮이지 않고 드러난 반도체를 도전성 처리하는 단계를 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법은 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체를 형성하는 단계, 상기 반도체의 채널 위에 에치 스토퍼를 형성하는 단계, 상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분 위에 상기 반도체와 접촉하며 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 도전층을 형성하는 단계, 그리고 상기 도전층 위에 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 도전층을 형성하는 단계는 상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분을 도전성 처리하는 단계를 포함할 수 있다.
상기 반도체가 산화물 반도체를 포함하고, 상기 도전성 처리는 상기 산화물 반도체의 부분을 플라즈마 처리하는 것을 포함할 수 있다.
상기 반도체가 다결정 규소를 포함하고, 상기 도전성 처리는 상기 산화물 반도체의 부분을 불순물로 도핑 처리하고 어닐링하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면 에치 스토퍼를 포함하는 박막 트랜지스터의 채널 길이를 줄여 박막 트랜지스터의 크기를 줄일 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 평면도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고,
도 3 내지 도 9는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도의 한 예이고,
도 10 내지 도 12는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 평면도이고,
도 13 내지 도 17은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법의 단계를 차례대로 나타낸 단면도이고,
도 18 내지 도 22는 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법의 단계를 차례대로 나타낸 단면도이고,
도 23 내지 도 26은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법의 단계를 차례대로 나타낸 단면도이고,
도 27 내지 도 30은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법의 단계를 차례대로 나타낸 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 도 1 및 도 2를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 평면도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.
도 1을 참조하면, 플라스틱, 유리 등의 절연성 물질을 포함하는 기판(110) 위에 게이트 전극(124)이 위치한다. 게이트 전극(124)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트 전극(124)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, 게이트 전극(124)은 Mo/Al/Mo, Mo/Al, Mo/Cu, CuMn/Cu, Ti/Cu 등의 다중막 구조를 가질 수 있다.
게이트 전극(124) 위에는 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 규소(SiON) 등의 절연 물질을 포함할 수 있다. 게이트 절연막(140)은 스퍼터링 방법 등을 사용하여 형성할 수 있다.
게이트 절연막(140) 위에는 반도체(154)가 위치한다. 반도체(154)는 다결정 규소(polysilicon) 또는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
반도체(154) 위에는 소스 전극(173) 및 드레인 전극(175)이 위치한다. 소스 전극(173)과 드레인 전극(175)은 반도체(154)와 접촉하며 게이트 전극(124)을 중심으로 서로 마주한다. 본 발명의 한 실시예에 따르면 반도체(154)는 섬형일 수도 있고, 소스 전극(173)과 드레인 전극(175) 사이의 이격 부분을 제외한 반도체(154)는 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 모양을 가질 수도 있다. 여기서 평면 모양이란 기판(110)의 법선 방향에서 보았을 때의 모양을 의미한다. 도 1 및 도 2는 소스 전극(173)과 드레인 전극(175) 사이의 이격 부분을 제외한 반도체(154)와 소스 전극(173) 및 드레인 전극(175)은 실질적으로 동일한 평면 모양을 가지는 예를 도시한다. 이 경우 소스 전극(173) 및 드레인 전극(175)과 반도체(154)는 하프톤(halftone) 영역을 포함하는 동일한 광학 마스크를 이용한 노광 공정을 통해 형성될 수 있다.
소스 전극(173) 및 드레인 전극(175)은 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속, 은이나 은 합금 등 은 계열 금속, 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속, 몰리브덴이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬, 탄탈륨 및 티타늄 따위로 만들어질 수 있다. 예를 들어, 몰리브덴 합금으로 Mo-Nb, Mo-Ti가 있다. 또는 소스 전극(173) 및 드레인 전극(175)은 ITO, IZO, AZO 등의 투명성 도전 물질로 만들어질 수도 있다. 소스 전극(173) 및 드레인 전극(175)은 두 개 이상의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, 소스 전극(173) 및 드레인 전극(175)은 Mo/Al/Mo, Mo/Al, Mo/Cu, CuMn/Cu, Ti/Cu 등의 다중막 구조를 가질 수 있다.
반도체(154) 위에는 또한 에치 스토퍼(식각 방지막이라고도 함)(etch stopper)(155)가 위치하고, 그 위에 보호막(passivation layer)(180)이 위치한다.
에치 스토퍼(155)는 반도체(154)의 채널을 덮어 후속 공정, 예를 들어 소스 전극(173) 및 드레인 전극(175)의 식각 공정에서 박막 트랜지스터의 채널이 식각 기체 또는 식각액 등에 의해 손상되거나 변성되는 것을 방지할 수 있다. 또한 에치 스토퍼(155)는 반도체(154) 상부에 위치하는 보호막(180) 등의 절연층에서 반도체(154)로 수소와 같은 불순물이 확산되는 것을 차단할 수 있다. 에치 스토퍼(155)의 두께는 대략 3000Å 이하일 수 있으며, 일반적으로 산화 규소(SiOx)로 이루어질 수 있다. 그러나 이에 한정되지 않고 에치 스토퍼(155)는 SiOx, SiNx, SiOCx 또는 SiONx 중 적어도 어느 한 물질을 포함하는 무기막이거나, 유기물 또는 고분자 유기물을 포함하는 유기막으로 형성될 수 있다.
본 발명의 한 실시예에 따르면 소스 전극(173) 및 드레인 전극(175) 중 적어도 하나는 에치 스토퍼(155)와 중첩하지 않을 수도 있고 소스 전극(173) 및 드레인 전극(175) 모두가 에치 스토퍼(155)와 중첩할 수도 있다. 즉, 에치 스토퍼(155)는 소스 전극(173) 및 드레인 전극(175) 사이의 이격 공간에 위치하는 반도체(154) 위에 위치하며 소스 전극(173) 및 드레인 전극(175) 중 적어도 하나와 접촉하지 않을 수도 있고 소스 전극(173) 및 드레인 전극(175) 모두와 중첩하며 접촉할 수도 있다. 도 1 및 도 2는 소스 전극(173) 및 드레인 전극(175) 모두가 에치 스토퍼(155)와 중첩하지 않는 예를 도시한다.
나아가 소스 전극(173) 또는 드레인 전극(175)과 에치 스토퍼(155)가 도 1 및 도 2에 도시한 바와 같이 서로 이격되어 있을 수 있다. 이 경우 에치 스토퍼(155)와 소스 전극(173) 또는 드레인 전극(175) 사이에 위치하는 반도체(154)의 표면 쪽 부분은 도전성을 가지는 도전층(163, 165)을 이룬다. 여기서 반도체(154)의 표면 쪽 부분은 상기 반도체(154) 중 소스 전극(173) 및 드레인 전극(175)과 접촉하는 쪽 부분을 의미한다. 도전층(163, 165)은 소스 전극(173) 또는 드레인 전극(175)과 물리적, 전기적으로 연결되어 있다. 이를 위해 도전층(163, 165)은 소스 전극(173) 및 드레인 전극(175)의 아래쪽으로 어느 정도 연장되어 있을 수 있다. 따라서 소스 전극(173)과 이에 연결된 도전층(163)은 함께 실질적인 소스 전극을 이루고, 드레인 전극(175)과 이에 연결된 도전층(163)은 함께 실질적인 드레인 전극을 이룬다. 그러므로 박막 트랜지스터의 채널은 게이트 전극(124)을 중심으로 서로 마주하는 도전층(163, 165) 사이의 반도체(154)에 형성된다.
이에 따라 박막 트랜지스터의 채널 길이(L)는 에치 스토퍼(155)의 폭, 에치 스토퍼(155)의 가로 방향(D1) 길이와 대략 동일하다. 여기서 에치 스토퍼(155)의 폭인 가로 방향(D1) 길이는 실질적인 소스 전극(173)과 실질적인 드레인 전극(175) 사이의 최단 거리 상 길이를 의미할 수 있다.
보호막(180)은 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiOxNx) 등의 무기 물질 또는 유기 물질을 포함할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면 소스 전극(173) 및 드레인 전극(175)이 에치 스토퍼(155)와 반드시 중첩할 필요가 없으므로 그 중첩 면적을 고려할 필요가 없으므로 에치 스토퍼(155)의 가로 방향(D1) 길이는 노광기의 분해능의 한계까지 줄일 수 있다. 또한 본 발명의 한 실시예에 따르면 박막 트랜지스터의 채널 길이(L)는 에치 스토퍼(155)의 가로 방향(D1) 길이로 정해지므로 노광기의 분해능의 한계까지 채널 길이(L)를 줄일 수 있다. 예를 들어 노광기의 분해능의 한계가 대략 3㎛인 경우 에치 스토퍼(155)의 가로 방향(D1) 길이를 3㎛까지 줄여 형성할 수 있으므로 박막 트랜지스터의 채널 길이(L)도 대략 3㎛까지 줄일 수 있다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 박막 트랜지스터의 채널 폭(W)은 반도체(154)와 에치 스토퍼(155)의 중첩 영역의 세로 방향(D2) 길이로 정의될 수 있다. 여기서 세로 방향(D2)이란 앞에서 정의한 가로 방향(D1)에 대략 수직인 방향이다. 도 1에 도시한 실시예에서는 에치 스토퍼(155)의 영역은 반도체(154)의 영역에 포함될 수 있으며, 이 경우 박막 트랜지스터의 채널 폭(W)은 에치 스토퍼(155)의 세로 방향(D2)의 길이와 실질적으로 동일하다. 이 경우 에치 스토퍼(155)와 반도체(154)는 하프톤 영역을 포함하는 동일한 광학 마스크를 이용한 노광 공정을 통해 형성될 수 있다. 이와 달리 에치 스토퍼(155)의 위쪽 또는 아래쪽 부분은 반도체(154)의 영역 바깥으로 형성될 수도 있다.
본 발명의 한 실시예에 따른 도전층(163, 165)은 에치 스토퍼(155), 소스 전극(173) 및 드레인 전극(175)을 형성한 후에 형성될 수 있다. 특히 반도체(154)가 산화물 반도체를 포함하는 경우 소스 전극(173) 및 드레인 전극(175)을 형성한 후 보호막(180) 형성 전에 반도체(154)의 노출된 부분을 별도의 플라즈마 처리를 하여 도전층(163, 165)을 만들 수 있다. 또는 반도체(154)가 산화물 반도체를 포함하고 보호막(180)을 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 방법으로 형성하는 경우 보호막(180)을 형성하는 단계에서 노출된 반도체(154)를 불순물로 도핑함으로써 도체로 전이시켜 도전층(163, 165)을 형성할 수도 있다. 이와 달리 반도체(154)가 다결정 규소를 포함하는 경우 소스 전극(173) 및 드레인 전극(175)을 형성한 후 보호막(180) 형성 전에 인(P) 따위의 n형 불순물 또는 p형 불순물을 반도체(154)의 노출된 부분에 도핑하고 어닐링(annealing)하여 도전층(163, 165)을 형성할 수도 있다.
그러면 앞에서 설명한 도 1 및 도 2와 함께 도 3 내지 도 9를 각각 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 여러 예에 대하여 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.
도 3 내지 도 9는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도의 한 예이다.
먼저 도 3을 참조하면, 본 실시예는 앞에서 설명한 도 1 및 도 2에 도시한 실시예와 대부분 동일하나, 소스 전극(173)은 에치 스토퍼(155)와 중첩하지 않고 드레인 전극(175)이 에치 스토퍼(155)와 중첩할 수 있는 예를 도시한다. 드레인 전극(175)이 에치 스토퍼(155)와 중첩하는 영역의 크기는 특별히 한정되지 않는다.
나아가 소스 전극(173)과 에치 스토퍼(155)가 도 3에 도시한 바와 같이 서로 이격되어 있을 수 있다. 이 경우 에치 스토퍼(155)와 소스 전극(173) 사이에 위치하는 반도체(154)의 표면 쪽 부분은 도전성을 가지는 도전층(163)을 이룬다. 도전층(163) 및 그 형성 방법에 대한 설명은 앞에서의 설명과 동일하므로 여기서 상세한 설명은 생략한다. 본 실시예에서도 박막 트랜지스터의 채널 길이(L)는 에치 스토퍼(155)의 가로 방향(D1) 길이와 대략 동일하며 노광기의 분해능의 한계까지 박막 트랜지스터의 채널 길이(L)을 줄일 수 있으므로 박막 트랜지스터 자체의 크기도 대폭 줄일 수 있다.
도 3에 도시한 바와 반대로 드레인 전극(175)이 에치 스토퍼(155)와 중첩하지 않고 소스 전극(173)이 에치 스토퍼(155)와 중첩할 수도 있다.
다음 도 4를 참조하면, 본 실시예는 앞에서 설명한 도 1 및 도 2에 도시한 실시예와 대부분 동일하나, 반도체(154)가 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 모양을 가지는 대신 섬형인 예를 도시한다. 이 경우 소스 전극(173) 및 드레인 전극(175)과 반도체(154)는 서로 다른 광학 마스크를 이용한 노광 공정을 통해 형성될 수 있다.
다음 도 5를 참조하면, 본 실시예는 앞에서 설명한 도 1 및 도 2에 도시한 실시예와 대부분 동일하나, 반도체(154)가 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 모양을 가지는 대신 섬형인 예를 도시한다. 또한 드레인 전극(175)이 에치 스토퍼(155)와 중첩하지 않고 소스 전극(173)이 에치 스토퍼(155)와 중첩할 수 있는 예를 도시한다.
나아가 드레인 전극(175)과 에치 스토퍼(155)가 도 5에 도시한 바와 같이 서로 이격되어 있을 수 있다. 이 경우 에치 스토퍼(155)와 드레인 전극(175) 사이에 위치하는 반도체(154)의 표면 쪽 부분은 도전성을 가지는 도전층(165)을 이룬다. 도 4에 도시한 바와 반대로 소스 전극(173)이 에치 스토퍼(155)와 중첩하지 않고 드레인 전극(175)이 에치 스토퍼(155)와 중첩할 수도 있다.
다음 도 6을 참조하면, 본 실시예는 앞에서 설명한 도 1 및 도 2에 도시한 실시예와 대부분 동일하나, 도전층(163, 165)이 에치 스토퍼(155)와 소스 전극(173) 또는 드레인 전극(175) 사이에 위치하는 반도체(154)의 표면뿐만 아니라 소스 전극(173) 또는 드레인 전극(175)과 중첩하는 반도체(154)의 표면에도 형성되어 있다. 즉, 에치 스토퍼(155)로 덮여 있지 않은 반도체(154) 전체의 표면 쪽 부분은 도전층(163, 165)을 이룰 수 있다.
본 발명의 한 실시예에 따른 도전층(163, 165)은 에치 스토퍼(155) 형성 후 소스 전극(173) 및 드레인 전극(175)을 형성하기 전에 형성될 수 있다. 특히 반도체(154)가 산화물 반도체를 포함하는 경우 에치 스토퍼(155)에 의해 덮이지 않고 노출된 반도체(154) 부분을 플라즈마 처리하여 도전층(163, 165)을 형성할 수 있다. 이와 달리 반도체(154)가 다결정 규소를 포함하는 경우에는 에치 스토퍼(155)에 의해 덮이지 않고 노출된 반도체(154) 부분에 인(P) 따위의 불순물을 도핑한 후 어닐링하여 도전층(163, 165)을 형성할 수도 있다.
본 실시예에서도 박막 트랜지스터의 채널 길이(L)는 에치 스토퍼(155)의 가로 방향(D1) 길이와 대략 동일하며 노광기의 분해능의 한계까지 박막 트랜지스터의 채널 길이(L)을 줄일 수 있으므로 박막 트랜지스터 자체의 크기도 대폭 줄일 수 있다.
다음 도 7을 참조하면, 본 실시예는 앞에서 설명한 도 6에 도시한 실시예와 대부분 동일하나, 드레인 전극(175)이 에치 스토퍼(155)와 중첩하지 않고 소스 전극(173)이 에치 스토퍼(155)와 중첩할 수 있는 예를 도시한다
나아가 드레인 전극(175)과 에치 스토퍼(155)가 도 7에 도시한 바와 같이 서로 이격되어 있을 수 있다. 이 경우 에치 스토퍼(155)와 드레인 전극(175) 사이에 위치하는 도전층(165)은 드레인 전극(175)에 의해 덮이지 않고 드러난다. 도 7에 도시한 바와 반대로 소스 전극(173)이 에치 스토퍼(155)와 중첩하지 않고 드레인 전극(175)이 에치 스토퍼(155)와 중첩할 수도 있다.
다음 도 8을 참조하면, 본 실시예는 앞에서 설명한 도 6에 도시한 실시예와 대부분 동일하나, 반도체(154)가 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 모양을 가지는 대신 섬형인 예를 도시한다.
다음 도 9를 참조하면, 본 실시예는 앞에서 설명한 도 8에 도시한 실시예와 대부분 동일하나, 소스 전극(173)이 에치 스토퍼(155)와 중첩하지 않고 드레인 전극(175)이 에치 스토퍼(155)와 중첩할 수 있는 예를 도시한다.
나아가 소스 전극(173)과 에치 스토퍼(155)가 도 9에 도시한 바와 같이 서로 이격되어 있을 수 있다. 이 경우 에치 스토퍼(155)와 소스 전극(173) 사이에 위치하는 도전층(163)은 소스 전극(173)에 의해 덮이지 않고 드러난다. 도 9에 도시한 바와 반대로 드레인 전극(175)이 에치 스토퍼(155)와 중첩하지 않고 소스 전극(173)이 에치 스토퍼(155)와 중첩할 수도 있다.
그러면 앞에서 설명한 도 1 내지 도 9와 함께 도 10 내지 도 12를 각각 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판에 대하여 설명한다.
도 10 내지 도 12는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 평면도이다.
먼저 도 10을 참조하면, 본 실시예는 앞에서 설명한 도 1 및 도 2에 도시한 실시예와 대부분 동일하나, 박막 트랜지스터의 채널 폭(W)이 더 큰 예를 도시한다.
다음 도 11을 참조하면, 본 실시예는 앞에서 설명한 도 10에 도시한 실시예와 대부분 동일하나, 소스 전극(173) 및 드레인 전극(175), 그리고 에치 스토퍼(155)에 의해 덮이지 않는 도전층(163, 165)의 면적이 더 작은 예를 도시한다.
다음 도 12를 참조하면, 본 실시예는 앞에서 설명한 도 1 및 도 2에 도시한 실시예와 대부분 동일하나, 소스 전극(173)이 에치 스토퍼(155)와 중첩하지 않고 드레인 전극(175)이 에치 스토퍼(155)와 접촉하거나 중첩하는 예를 도시한다. 특히 앞에서 설명한 도 3에 도시한 실시예와 같이 소스 전극(173)과 에치 스토퍼(155)가 서로 이격되어 있으므로 에치 스토퍼(155)와 소스 전극(173) 사이에 위치하는 반도체(154)의 표면 쪽 부분은 도전성을 가지는 도전층(163)을 이룬다.
이외에도 소스 전극(173), 드레인 전극(175), 반도체(154) 및 에치 스토퍼(155)의 평면 모양은 다양하게 바뀔 수 있다.
이제 앞에서 설명한 여러 도면들과 함께 도 13 내지 도 17을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법에 대해 설명한다.
도 13 내지 도 17은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법의 단계를 차례대로 나타낸 단면도이다.
먼저 도 13을 참조하면, 플라스틱, 유리 등의 절연성 물질을 포함하는 기판(110) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 게이트 전극(124)을 형성한다.
이어서 게이트 전극(124) 위에 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 규소(SiON) 등의 절연 물질을 적층하여 게이트 절연막(140)을 형성한다.
이어서 게이트 절연막(140) 위에 다결정 규소 또는 산화물 반도체 물질을 적층하여 반도체층(150)을 형성한다.
다음 도 14를 참조하면, 반도체층(150) 위에 SiOx, SiNx, SiOCx 또는 SiONx 등의 무기 물질 또는 유기 물질을 화학 기상 증착 등의 방법으로 적층한 후 패터닝하여 에치 스토퍼(155)를 형성한다. 화학 기상 증착 시 에치 스토퍼(155)로 덮인 반도체(154) 부분의 성질이 변하지 않도록 할 수 있는 기체를 선택할 수 있다. 에치 스토퍼(155)의 두께는 대략 3000Å 이하일 수 있으며, 더 구체적으로는 대략 1000Å 내지 대략 1500Å일 수 있다.
다음 도 15를 참조하면, 에치 스토퍼(155) 및 반도체층(150) 위에 금속 등의 도전성 물질을 적층하여 도전체층(170)을 형성한다.
다음 도 16을 참조하면, 도전체층(170) 위에 감광막을 도포한 후 하프톤 영역을 포함하는 광학 마스크를 이용해 노광하여 감광막 패턴을 형성한 후 도전체층(170) 및 반도체층(150)을 식각하여 반도체(154)를 형성한다. 이때 박막 트랜지스터의 채널은 도전체층(170)으로 덮여 있다. 이어서 감광막 패턴을 애싱한 후 박막 트랜지스터의 채널이 드러나도록 감광막 패턴을 형성한 후 도전체층(170)을 식각하여 박막 트랜지스터의 채널을 사이에 두고 마주하는 소스 전극(173) 및 드레인 전극(175)을 형성한다.
이때 소스 전극(173) 및 드레인 전극(175)은 에치 스토퍼(155)와 중첩하지 않거나 이격되어 있을 수 있다. 그러나 이와 달리 소스 전극(173) 및 드레인 전극(175) 중 적어도 하나가 에치 스토퍼(155)와 중첩할 수도 있다. 즉, 소스 전극(173) 및 드레인 전극(175)이 에치 스토퍼(155)와 반드시 중첩할 필요가 없다.
다음 도 17을 참조하면, 소스 전극(173) 및 드레인 전극(175), 그리고 에치 스토퍼(155)에 의해 덮이지 않고 드러나 있는 반도체(154) 부분을 도전성 처리하여 도전성을 가지는 도전층(163, 165)을 형성한다.
반도체(154)가 산화물 반도체를 포함하는 경우 도전성 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 수소(H), 붕소(B), 인(P), 질소(N) 중 적어도 하나를 포함하는 기체를 이용할 수 있다. 예를 들어 플라즈마 기체는 수소 기체(H2), 디보란(B2H6), 포스핀(PH3), 질소 기체(N2), 산소 기체(O2), 아산화질소(N2O), 삼불화질소(NF3), 암모니아 기체(NH3), 에테인 기체(C2H6), 실란 기체(SiH4) 등을 포함할 수 있다. 플라즈마 처리 장비로는 RIE, ECCP, ICP, PECVD, LPCVD 등의 공정에 사용되는 장비를 사용할 수 있다. 이러한 플라즈마 처리를 통해 반도체(154)의 표면에 도핑된 수소(H), 붕소(B), 인(P), 질소(N) 등은 도너(donor)로 작용하여 도전층(163, 165)이 형성될 수 있다.
반도체(154)가 다결정 규소를 포함하는 경우에 도전층(163, 165) 형성을 위한 도전성 처리는 이온 주입(implantation)에 의한 n형 불순물 또는 p형 불순물 도핑 및 어닐링 공정을 포함할 수 있다.
다음 앞에서 설명한 도 2와 같이 소스 전극(173), 드레인 전극(175) 에치 스토퍼(155) 위에 무기 절연 물질 또는 무기 절연 물질 등을 적층하여 보호막(180)을 형성한다.
도전층(163, 165)을 형성을 위한 플라즈마 처리는 보호막(180)을 형성하기 전에 별도로 진행될 수도 있으나 이와 달리 보호막(180)의 적층 과정에서 플라즈마 처리가 진행될 수도 있다. 즉, 보호막(180)을 PECVD 방법으로 형성하는 경우 사용되는 플라즈마 기체의 원소가 노출된 반도체(154)에 도핑되어 도전층(163, 165)이 형성될 수도 있다. 예를 들어 질화 규소(SiNx)를 증착하여 보호막(180)을 형성하는 경우 실란 기체(SiH4)와 암모니아 기체(NH3)의 혼합 기체를 증착 기체로 사용할 수 있는데, 실란 기체(SiH4)에서 유기된 수소 이온이 반도체(154)로 도핑되어 도전층(163, 165)이 형성될 수 있다.
이와 같이 형성된 도전층(163, 165)은 소스 전극(173) 또는 드레인 전극(175)과 물리적, 전기적으로 연결되어 있다. 이를 위해 도전층(163, 165)은 소스 전극(173) 및 드레인 전극(175)의 아래쪽으로 어느 정도 연장되어 있을 수 있다.
다음 앞에서 설명한 여러 도면들과 함께 도 18 내지 도 22를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.
도 18 내지 도 22는 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법의 단계를 차례대로 나타낸 단면도이다.
먼저 도 18을 참조하면, 기판(110) 위에 게이트 전극(124) 및 게이트 절연막(140)을 차례로 형성한 후 그 위에 다결정 규소 또는 산화물 반도체 물질을 적층하여 반도체층(150)을 형성한다. 이어서 반도체층(150)을 패터닝하여 섬형인 반도체(154)를 형성한다.
다음 도 19를 참조하면, 반도체(154) 위에 SiOx, SiNx, SiOCx 또는 SiONx 등의 무기 물질 또는 유기 물질을 화학 기상 증착 등의 방법으로 적층한 후 패터닝하여 에치 스토퍼(155)를 형성한다.
이어서 에치 스토퍼(155) 및 반도체(154) 위에 금속 등의 도전성 물질을 적층하여 도전체층(170)을 형성한다.
다음 도 21을 참조하면, 도전체층(170)을 패터닝하여 박막 트랜지스터의 채널을 사이에 두고 마주하는 소스 전극(173) 및 드레인 전극(175)을 형성한다.
다음 도 22를 참조하면, 소스 전극(173) 및 드레인 전극(175), 그리고 에치 스토퍼(155)에 의해 덮이지 않고 드러나 있는 반도체(154) 부분을 도전성 처리하여 도전성을 가지는 도전층(163, 165)을 형성한다. 앞에서 설명한 실시예와 같이 반도체(154)가 산화물 반도체를 포함하는 경우 도전성 처리는 별도의 플라즈마 처리를 포함할 수 있다. 반도체(154)가 다결정 규소를 포함하는 경우에는 도전층(163, 165) 형성을 위한 도전성 처리는 이온 주입에 의한 n형 불순물 또는 p형 불순물 도핑 및 어닐링 공정을 포함할 수 있다.
다음 앞에서 설명한 도 4에 도시한 실시예와 같이 소스 전극(173), 드레인 전극(175), 그리고 에치 스토퍼(155) 위에 무기 절연 물질 또는 무기 절연 물질 등을 적층하여 보호막(180)을 형성한다.
반도체(154)가 산화물 반도체를 포함하는 경우 도전층(163, 165) 형성을 위한 도전성 처리는 앞에서 설명한 바와 같이 보호막(180)의 적층 과정에서 증착 기체에 의한 플라즈마 처리로서 진행될 수도 있다.
본 실시예에서도 소스 전극(173) 및 드레인 전극(175)은 에치 스토퍼(155)와 중첩하지 않거나 이격되어 있을 수도 있고, 소스 전극(173) 및 드레인 전극(175) 중 적어도 하나가 에치 스토퍼(155)와 중첩할 수도 있다.
다음 앞에서 설명한 여러 도면들과 함께 도 23 내지 도 26을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법에 대해 설명한다.
도 23 내지 도 26은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법의 단계를 차례대로 나타낸 단면도이다.
먼저 도 23을 참조하면, 기판(110) 위에 게이트 전극(124) 및 게이트 절연막(140)을 차례로 형성한 후 그 위에 다결정 규소 또는 산화물 반도체 물질을 적층하여 반도체층(150)을 형성한다. 이어서 반도체층(150) 위에 SiOx, SiNx, SiOCx 또는 SiONx 등의 무기 물질 또는 유기 물질을 화학 기상 증착 등의 방법으로 적층한 후 패터닝하여 에치 스토퍼(155)를 형성한다.
다음 도 24를 참조하면, 에치 스토퍼(155)에 의해 덮이지 않고 노출된 반도체(154) 부분을 도전성 처리하여 도전성을 가지는 도전층(160)을 형성한다. 앞에서 설명한 실시예와 같이 반도체(154)가 산화물 반도체를 포함하는 경우 도전성 처리는 별도의 플라즈마 처리를 포함할 수 있다. 반도체(154)가 다결정 규소를 포함하는 경우에는 도전층(160) 형성을 위한 도전성 처리는 이온 주입에 의한 n형 불순물 또는 p형 불순물 도핑 및 어닐링 공정을 포함할 수 있다.
다음 도 25를 참조하면, 도전층(160) 위에 금속 등의 도전성 물질을 적층하여 도전체층(170)을 형성한다.
다음 도 26을 참조하면, 도전체층(170) 위에 감광막을 도포한 후 하프톤 영역을 포함하는 광학 마스크를 이용해 노광하여 감광막 패턴을 형성한 후 도전체층(170), 도전층(160) 및 반도체층(150)을 식각하여 반도체(154) 및 도전층(163, 165)을 형성한다. 이때 박막 트랜지스터의 채널은 도전체층(170)으로 덮여 있다. 이어서 감광막 패턴을 애싱한 후 박막 트랜지스터의 채널이 드러나도록 감광막 패턴을 형성한 후 도전체층(170)을 식각하여 박막 트랜지스터의 채널을 사이에 두고 마주하는 소스 전극(173) 및 드레인 전극(175)을 형성한다.
이때 소스 전극(173) 및 드레인 전극(175)은 에치 스토퍼(155)와 중첩하지 않거나 이격되어 있을 수 있다. 그러나 이와 달리 소스 전극(173) 및 드레인 전극(175) 중 적어도 하나가 에치 스토퍼(155)와 중첩할 수도 있다. 즉, 소스 전극(173) 및 드레인 전극(175)이 에치 스토퍼(155)와 반드시 중첩할 필요가 없다.
다음 앞에서 설명한 도 6에 도시한 실시예와 같이 소스 전극(173), 드레인 전극(175), 그리고 에치 스토퍼(155) 위에 무기 절연 물질 또는 무기 절연 물질 등을 적층하여 보호막(180)을 형성한다.
다음 앞에서 설명한 여러 도면들과 함께 도 27 내지 도 30을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법에 대해 설명한다.
도 27 내지 도 30은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 제조 방법의 단계를 차례대로 나타낸 단면도이다.
먼저 도 27을 참조하면, 기판(110) 위에 게이트 전극(124) 및 게이트 절연막(140)을 차례로 형성한 후 그 위에 다결정 규소 또는 산화물 반도체 물질을 적층하여 반도체층(150)을 형성한다. 이어서 반도체층(150)을 패터닝하여 섬형인 반도체(154)를 형성한다.
다음 도 28을 참조하면, 반도체(154) 위에 SiOx, SiNx, SiOCx 또는 SiONx 등의 무기 물질 또는 유기 물질을 화학 기상 증착 등의 방법으로 적층한 후 패터닝하여 에치 스토퍼(155)를 형성한다.
다음 도 29를 참조하면, 에치 스토퍼(155)에 의해 덮이지 않고 노출된 반도체(154) 부분을 도전성 처리하여 도전성을 가지는 도전층(163, 165)을 형성한다. 앞에서 설명한 실시예와 같이 반도체(154)가 산화물 반도체를 포함하는 경우 도전성 처리는 별도의 플라즈마 처리를 포함할 수 있다. 반도체(154)가 다결정 규소를 포함하는 경우에는 도전층(163, 165) 형성을 위한 도전성 처리는 이온 주입에 의한 n형 불순물 또는 p형 불순물 도핑 및 어닐링 공정을 포함할 수 있다.
다음 도 30을 참조하면, 도전층(160) 위에 금속 등의 도전성 물질을 적층한 후 패터닝하여 박막 트랜지스터의 채널을 사이에 두고 마주하는 소스 전극(173) 및 드레인 전극(175)을 형성한다. 이때 소스 전극(173) 및 드레인 전극(175)은 에치 스토퍼(155)와 중첩하지 않거나 이격되어 있을 수 도 있고, 소스 전극(173) 및 드레인 전극(175) 중 적어도 하나가 에치 스토퍼(155)와 중첩할 수도 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 124: 게이트 전극
140: 게이트 절연막 150: 반도체층
154: 반도체 155: 에치 스토퍼
160, 163, 165: 도전층 170: 도전체층
173: 소스 전극 175: 드레인 전극
180: 보호막

Claims (28)

  1. 게이트 전극,
    상기 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체,
    상기 반도체의 채널 위에 위치하는 에치 스토퍼, 그리고
    상기 반도체 위에 위치하며 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극
    을 포함하고,
    상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 에치 스토퍼와 중첩하지 않고,
    채널 길이는 상기 에치 스토퍼의 폭과 실질적으로 동일한
    박막 트랜지스터.
  2. 제1항에서,
    상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분 위에 위치하고, 상기 반도체와 접촉하며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 도전층을 더 포함하는 박막 트랜지스터.
  3. 제2항에서,
    상기 에치 스토퍼와 중첩하지 않는 상기 소스 전극 또는 상기 드레인 전극은 상기 에치 스토퍼와 이격되어 상기 반도체를 드러내는 박막 트랜지스터.
  4. 제3항에서,
    상기 도전층은 상기 드러난 반도체 위에 위치하는 부분을 포함하는 박막 트랜지스터.
  5. 제4항에서,
    상기 도전층은 상기 반도체와 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 부분을 더 포함하는 박막 트랜지스터.
  6. 제5항에서,
    상기 반도체는 다결정 규소 또는 산화물 반도체를 포함하는 박막 트랜지스터.
  7. 제2항에서,
    상기 도전층은 상기 반도체와 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 부분을 포함하는 박막 트랜지스터.
  8. 제7항에서,
    상기 반도체는 다결정 규소 또는 산화물 반도체를 포함하는 박막 트랜지스터.
  9. 게이트 전극,
    상기 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체,
    상기 반도체의 채널 위에 위치하는 에치 스토퍼,
    상기 반도체 위에 위치하며 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극, 그리고
    상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분 위에 위치하고, 상기 반도체와 접촉하며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 도전층
    을 포함하고,
    채널 길이는 상기 에치 스토퍼의 폭과 실질적으로 동일한
    박막 트랜지스터.
  10. 제9항에서,
    상기 에치 스토퍼와 중첩하지 않는 상기 소스 전극 또는 상기 드레인 전극은 상기 에치 스토퍼와 이격되어 상기 반도체를 드러내는 박막 트랜지스터.
  11. 제10항에서,
    상기 도전층은 상기 드러난 반도체 위에 위치하는 부분을 포함하는 박막 트랜지스터.
  12. 제11항에서,
    상기 도전층은 상기 반도체와 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 부분을 더 포함하는 박막 트랜지스터.
  13. 제12항에서,
    상기 반도체는 다결정 규소 또는 산화물 반도체를 포함하는 박막 트랜지스터.
  14. 제9항에서,
    상기 도전층은 상기 반도체와 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 부분을 포함하는 박막 트랜지스터.
  15. 제14항에서,
    상기 반도체는 다결정 규소 또는 산화물 반도체를 포함하는 박막 트랜지스터.
  16. 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체를 형성하는 단계,
    상기 반도체의 채널 위에 에치 스토퍼를 형성하는 단계, 그리고
    상기 반도체 위에 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계
    를 포함하고,
    상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 에치 스토퍼와 중첩하지 않고,
    채널 길이는 상기 에치 스토퍼의 폭과 실질적으로 동일한
    박막 트랜지스터의 제조 방법.
  17. 제16항에서,
    상기 에치 스토퍼를 형성하는 단계 이후에,
    상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분 위에 위치하고, 상기 반도체와 접촉하며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 도전층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  18. 제17항에서,
    상기 에치 스토퍼와 중첩하지 않는 상기 소스 전극 또는 상기 드레인 전극은 상기 에치 스토퍼와 이격되어 상기 반도체를 드러내고,
    상기 도전층을 형성하는 단계는 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이후에 상기 드러난 반도체를 도전성 처리하는 단계를 포함하는
    박막 트랜지스터의 제조 방법.
  19. 제18항에서,
    상기 반도체가 산화물 반도체를 포함하고,
    상기 도전성 처리는 상기 산화물 반도체의 부분을 플라즈마 처리하는 것을 포함하는
    박막 트랜지스터의 제조 방법.
  20. 제19항에서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이후에 상기 소스 전극, 상기 드레인 전극 및 상기 에치 스토퍼 위에 보호막을 증착하는 단계를 더 포함하고,
    상기 플라즈마 처리는 상기 보호막 증착 단계에서 이루어지는 박막 트랜지스터의 제조 방법.
  21. 제18항에서,
    상기 반도체가 다결정 규소를 포함하고,
    상기 도전성 처리는 상기 산화물 반도체의 부분을 불순물로 도핑 처리하고 어닐링하는 것을 포함하는
    박막 트랜지스터의 제조 방법.
  22. 제17항에서,
    상기 도전층을 형성하는 단계는 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이전에 상기 에치 스토퍼에 의해 덮이지 않고 드러난 반도체를 도전성 처리하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  23. 제22항에서,
    상기 반도체가 산화물 반도체를 포함하고,
    상기 도전성 처리는 상기 산화물 반도체의 부분을 플라즈마 처리하는 것을 포함하는
    박막 트랜지스터의 제조 방법.
  24. 제22항에서,
    상기 반도체가 다결정 규소를 포함하고,
    상기 도전성 처리는 상기 산화물 반도체의 부분을 불순물로 도핑 처리하고 어닐링하는 것을 포함하는
    박막 트랜지스터의 제조 방법.
  25. 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체를 형성하는 단계,
    상기 반도체의 채널 위에 에치 스토퍼를 형성하는 단계,
    상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분 위에 상기 반도체와 접촉하며 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되어 있는 도전층을 형성하는 단계, 그리고
    상기 도전층 위에 상기 게이트 전극을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  26. 제25항에서,
    상기 도전층을 형성하는 단계는 상기 반도체 중 상기 에치 스토퍼에 의해 덮이지 않은 부분을 도전성 처리하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  27. 제26항에서,
    상기 반도체가 산화물 반도체를 포함하고,
    상기 도전성 처리는 상기 산화물 반도체의 부분을 플라즈마 처리하는 것을 포함하는
    박막 트랜지스터의 제조 방법.
  28. 제26항에서,
    상기 반도체가 다결정 규소를 포함하고,
    상기 도전성 처리는 상기 산화물 반도체의 부분을 불순물로 도핑 처리하고 어닐링하는 것을 포함하는
    박막 트랜지스터의 제조 방법.
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