KR20140101088A - Differential amplifier using feedback signal - Google Patents

Differential amplifier using feedback signal Download PDF

Info

Publication number
KR20140101088A
KR20140101088A KR1020130014214A KR20130014214A KR20140101088A KR 20140101088 A KR20140101088 A KR 20140101088A KR 1020130014214 A KR1020130014214 A KR 1020130014214A KR 20130014214 A KR20130014214 A KR 20130014214A KR 20140101088 A KR20140101088 A KR 20140101088A
Authority
KR
South Korea
Prior art keywords
transistor
terminal
signal
voltage
power source
Prior art date
Application number
KR1020130014214A
Other languages
Korean (ko)
Other versions
KR101449690B1 (en
Inventor
박창근
윤재혁
이창현
Original Assignee
숭실대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 숭실대학교산학협력단 filed Critical 숭실대학교산학협력단
Priority to KR1020130014214A priority Critical patent/KR101449690B1/en
Publication of KR20140101088A publication Critical patent/KR20140101088A/en
Application granted granted Critical
Publication of KR101449690B1 publication Critical patent/KR101449690B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

The present invention relates to a differential amplifier using a feedback signal. The differential amplifier using the feedback signal comprises the following: a first transistor and a second transistor which are applied with an input signal through a gate, output an amplified signal with the opposite phase to the input signal through a first end, and have a second end connected to a first power source; a first capacitor which has a first end connected to a body of the first transistor and a second end connected to the first end of the second transistor; and a second capacitor which has a first end connected to a body of the second transistor and a second end connected to the first end of the first transistor. According to the present invention, by applying a same phase signal with an output signal of the differential amplifier and a direct current voltage to a body of a transistor, a threshold voltage can be adjusted. Thus, a relatively high gain can be obtained with the same power consumption compared with an existing technology. In addition, since the output signal from an output end of the differential amplifier is fed back to be applied to the body, a simple circuit can be made by reducing additional devices to be connected.

Description

피드백 신호를 이용한 차동 증폭기{DIFFERENTIAL AMPLIFIER USING FEEDBACK SIGNAL}[0001] DIFFERENTIAL AMPLIFIER USING FEEDBACK SIGNAL [0002]

본 발명은 피드백 신호를 이용한 차동 증폭기에 관한 것으로, 보다 상세하게는 차동 증폭기의 출력 신호와 동일한 위상의 신호 및 직류 전압을 트랜지스터의 바디에 인가시킴으로써 동일한 소모 전력에 대비하여 높은 이득을 가질 수 있는 피드백 신호를 이용한 차동 증폭기에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier using a feedback signal, and more particularly, to a differential amplifier using a feedback signal, in which a signal having the same phase as the output signal of the differential amplifier and a DC voltage are applied to the body of the transistor, To a differential amplifier using a signal.

현재 무선 전력 전송 시스템에 전지의 전압을 일정전압으로 변환하는 직류 전압 변환 회로(DC-DC 컨버터)가 상용화되고 있다. 특히, 휴대형 전자기기에는, 소형으로 변환 효율이 좋은 스위칭 방식의 DC-DC 컨버터가 이용되고 있다. DC-DC 컨버터는 PWM(펄스폭 변조: pulse width modulation) 방식의 조절기이며, 메인 스위칭 트랜지스터와 동기용 트랜지스터를 구비하고, 양 트랜지스터를 교대로 온 오프 제어한다. 메인 스위치를 턴온하여 입력측으로부터 출력측에 에너지를 공급하고, 메인 스위치를 턴오프하여 인덕터에 축적한 에너지를 방출한다. 그리고 메인 스위치를 구동하는 펄스 신호의 펄스폭을 출력 전압 또는 출력 전류에 따라 제어함으로써, 출력 전압을 거의 일정하게 유지한다.Currently, a DC voltage conversion circuit (DC-DC converter) for converting the voltage of a battery to a constant voltage is commercialized in the wireless power transmission system. Particularly, a portable DC-DC converter having a small conversion efficiency and a high conversion efficiency has been used in portable electronic devices. The DC-DC converter is a PWM (Pulse Width Modulation) regulator, and includes a main switching transistor and a synchronous transistor, and alternately turns on and off the two transistors. The main switch is turned on to supply energy from the input side to the output side, and turns off the main switch to emit the energy accumulated in the inductor. By controlling the pulse width of the pulse signal for driving the main switch according to the output voltage or the output current, the output voltage is kept substantially constant.

도 1a 및 도 1b는 각각 종래기술에 따른 NMOS와 PMOS의 연결을 나타내는 도면이고, 도 1c는 도 1a에 따른 NMOS를 이용한 공통소스(common Source) 증폭기를 나타낸다. 도1a에 나타낸 NMOS의 연결을 보면, 드레인에서 소스 방향으로 전류가 흐르며, 일반적으로 바디는 도 1c와 같이 소스나 VSS에 연결된다. 도1b에 나타낸 PMOS의 경우도 역시 바디는 소스나 VDD에 연결하며 전류는 소스에서 드레인으로 흐르게 된다.FIGS. 1A and 1B are diagrams showing a connection between an NMOS and a PMOS according to the related art, and FIG. 1C shows a common source amplifier using the NMOS according to FIG. 1A. Referring to the connection of the NMOS shown in FIG. 1A, a current flows from the drain to the source, and the body is generally connected to the source or VSS as shown in FIG. In the case of the PMOS shown in FIG. 1B, the body also connects to the source or VDD, and the current flows from the source to the drain.

도 2a는 종래 기술에 따른 NMOS와 PMOS를 연결한 증폭기를 나타내고, 도 2b는 종래 기술에 따른 캐스코드 형태로 연결된 증폭기를 나타내는 도면이며, 도 2c는 종래 기술에 따른 캐스코드 형태로 연결된 증폭기에 Triple-well 공정이 적용된 것을 나타낸다. FIG. 2A is a diagram showing an amplifier connected with a conventional cascode according to the prior art, FIG. 2B is a diagram showing an amplifier connected with a cascode according to the related art, FIG. -well indicates that the process is applied.

도 2a의 경우도 마찬가지로 NMOS의 바디가 소스 및 VSS에 동시에 연결되어 있고, PMOS의 바디는 소스 및 VDD에 동시에 연결되어 있다.In the case of FIG. 2A, similarly, the body of the NMOS is connected to the source and the VSS at the same time, and the body of the PMOS is connected to the source and the VDD at the same time.

또한 도 2b와 같이 Triple-well 구조가 적용되지 않는 캐스코드 형태의 증폭기의 경우, 동일한 NMOS와 PMOS의 바디는 각각 서로 연결되어야 하기 때문에 드레인이 출력에 연결된 MOSFET의 바디는 일반적으로 소스가 아닌 VSS 또는 VDD에 연결된다. 이러한 경우 드레인이 출력에 연결된 MOSFET은 바디 효과에 의해서 문턱전압이 상승하게 된다. 여기서, NMOS만을 사용할 경우 PMOS는 저항으로 대체된다. In case of a cascode type amplifier in which the triple-well structure is not applied as shown in FIG. 2B, since the bodies of the same NMOS and PMOS are connected to each other, the body of the MOSFET connected to the drain- VDD. In this case, the MOSFET whose drain is connected to the output will have its threshold voltage raised by the body effect. Here, when only NMOS is used, the PMOS is replaced by a resistor.

그리고 도 2c와 같이 Triple-well 구조가 적용된 캐스코드 형태의 증폭기의 경우, Triple-well 공정이 적용됨으로써 MOSFET의 바디는 각각 별개로 연결이 가능하다. 때문에 캐스코드 형태의 MOSFET은 바디와 소스를 연결할 수 있고 문턱전압을 일정하게 유지하게 된다. 여기서, PMOS를 혼용할 경우 저항은 PMOS로 대체될 수 있다.As shown in FIG. 2C, in the case of a cascode-type amplifier using a triple-well structure, a triple-well process is applied so that the body of the MOSFET can be connected separately. Thus, a cascode MOSFET can couple the body and source and keep the threshold voltage constant. Here, when the PMOS is used in combination, the resistance can be replaced with the PMOS.

이와 같이 종래 기술에 따른 MOSFET의 증폭기는 바디와 소스를 연결하여 사용하는 것이 일반적이며, 이는 문턱전압을 일정하게 유지시켜주는 역할을 해준다. 하지만 종래 기술에 따르면 소스와 바디를 DC 적으로 연결하여 사용하는 경우, 트랜지스터의 문턱 전압은 하나의 값으로 고정이 된다. 따라서, 해당 증폭기의 이득 혹은 최대 출력 전력은 증폭기에 사용되는 트랜지스터의 크기에 비례 하는 특성을 가진다.As described above, it is general that the amplifier of the MOSFET according to the related art uses a body and a source connected to each other, which serves to keep the threshold voltage constant. However, according to the related art, when the source and the body are connected in a DC connection, the threshold voltage of the transistor is fixed to one value. Therefore, the gain or maximum output power of the amplifier has a characteristic proportional to the size of the transistor used in the amplifier.

또 다른 종래 기술로는 소스와 바디의 바이어스를 분리시키고, 바디 바이어스를 증가 시키는 기법의 경우, Body-Bias Effect에 의하여 문턱 전압이 낮아지는 효과를 기대할 수 있는데, 이 경우 소스와 바디를 연결 하는 종래 기술과 비교하여 동일한 트랜지스터를 사용하고도 상대적으로 높은 이득과 최대 출력 전력을 얻을 수 있는 이점이 있다. 하지만, 이와 같은 종래 기술은 높은 이득과 높은 최대 출력 전력 특성을 확보하기 위하여 바디 바이어스를 높게 설정해 줌으로써 높은 DC 전류를 사용하게 되어, 전체 증폭기의 전력 사용 효율이 낮아지고 누설전류가 증가하는 문제점이 있다.In another conventional art, in the case of separating the source-body bias and increasing the body bias, the effect of lowering the threshold voltage by the body-bias effect can be expected. In this case, The advantage is that relatively high gain and maximum output power can be obtained even if the same transistor is used. However, such a conventional technique has a problem that a high DC current is used by setting the body bias to a high level in order to secure a high gain and a high maximum output power characteristic, thereby lowering the power use efficiency of the entire amplifier and increasing the leakage current .

본 발명의 배경이 되는 기술은 대한민국 등록특허공보 제2008-0106188호(2010. 09. 13 공고)에 개시되어 있다. The technology which is the background of the present invention is disclosed in Korean Patent Registration No. 2008-0106188 (published on Mar. 13, 2010).

따라서 본 발명이 이루고자 하는 기술적 과제는 동일한 소모 전력에 대비하여 높은 이득을 가질 수 있는 피드백 신호를 이용한 차동 증폭기를 제공하는 것이다. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a differential amplifier using a feedback signal having a high gain against the same power consumption.

이러한 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 피드백 신호를 이용한 차동 증폭기는, 게이트를 통하여 입력 신호가 인가되고, 제1단을 통해서 상기 입력 신호와 반대 위상의 증폭된 신호를 출력하며, 제2단이 각각 제1 전원에 연결되어 있는 제1 트랜지스터 및 제2 트랜지스터, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제1단에 연결되는 제1 커패시터, 그리고 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제1 트랜지스터의 제1단에 연결되는 제2 커패시터를 포함한다.According to an aspect of the present invention, there is provided a differential amplifier using a feedback signal, the differential amplifier using an input signal applied through a gate, outputting an amplified signal having a phase opposite to that of the input signal through a first stage, A first transistor having a first end coupled to the body of the first transistor and a second end coupled to a first end of the second transistor, And a second capacitor having a first end connected to the body of the second transistor and a second end connected to the first end of the first transistor.

제1단이 상기 제1 트랜지스터의 바디에 연결되고, 제2단이 제1 직류 전원에 연결되는 제1 저항, 그리고 제1단이 상기 제2 트랜지스터의 바디에 연결되고, 제2단이 제2 직류 전원에 연결되는 제2 저항을 더 포함할 수 있다. A first resistor having a first end connected to the body of the first transistor and a second end connected to a first direct current power source, a first end connected to the body of the second transistor, And a second resistor connected to the DC power source.

상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트에는 서로 반대 극성의 교류 신호가 입력될 수 있다. An AC signal having an opposite polarity may be input to the gate of the first transistor and the gate of the second transistor.

상기 제1 전원은 접지 전원일 수 있다.The first power source may be a ground power source.

상기 제1 트랜지스터의 바디로 피드백되는 전압은 상기 제2 트랜지스터의 게이트와 제1단 사이의 전압이고, 상기 제2 트랜지스터의 바디로 피드백되는 전압은 상기 제1 트랜지스터의 게이트와 제1단 사이의 전압일 수 있다.Wherein a voltage fed back to the body of the first transistor is a voltage between a gate and a first terminal of the second transistor and a voltage fed back to the body of the second transistor is a voltage between a gate and a first terminal of the first transistor Lt; / RTI >

상기 제1 트랜지스터의 제1단 및 상기 제2 트랜지스터의 제1단에 연결되며, 상기 제1 전원보다 높은 전압을 출력하는 제2 전원을 더 포함할 수 있다.And a second power source connected to a first terminal of the first transistor and a first terminal of the second transistor and outputting a voltage higher than the first power source.

상기 제2 전원에 제1단이 연결되고, 상기 제1 트랜지스터의 제1단에 제2단이 연결되는 제3 트랜지스터, 상기 제2 전원에 제1단이 연결되고, 상기 제2 트랜지스터의 제1단에 제2단이 연결되는 제4 트랜지스터, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 게이트와 제1단이 연결된 제3 저항, 그리고A third transistor having a first terminal connected to the second power source and a second terminal connected to a first terminal of the first transistor, a first terminal connected to the second power source, A third resistor connected to a first end of the third transistor and a gate of the fourth transistor,

상기 제3 저항의 제2단에 연결된 제3 직류 전원을 더 포함하여 캐스코드 구조를 형성할 수 있다.And a third DC power source connected to the second end of the third resistor to form a cascode structure.

상기 제1 커패시터의 제2단이 상기 제4 트랜지스터의 제1단에 연결되고, 상기 제2 커패시터의 제2단이 상기 제3 트랜지스터의 제1단에 연결될 수 있다.A second end of the first capacitor may be coupled to a first end of the fourth transistor and a second end of the second capacitor may be coupled to a first end of the third transistor.

상기 제1 커패시터의 제2단이 상기 제4 트랜지스터의 바디에 연결되고, 상기 제2 커패시터의 제2단이 상기 제3 트랜지스터의 바디에 연결될 수 있다.The second end of the first capacitor may be coupled to the body of the fourth transistor and the second end of the second capacitor may be coupled to the body of the third transistor.

상기 제1 내지 제4 트랜지스터가 N형의 MOSFET(NMOS)인 경우, 상기 제1 내지 제4 트랜지스터의 제1단은 드레인이고 제2단은 소스이며, 상기 제1 내지 제4 트랜지스터가 P형의 MOSFET(PMOS)인 경우, 상기 제1 내지 제4 트랜지스터의 제1단은 소스이고 제2단은 드레인일 수 있다. Wherein when the first to fourth transistors are N-type MOSFETs (NMOS), the first end of the first to fourth transistors is a drain and the second end is a source, and the first to fourth transistors are P- In the case of a MOSFET (PMOS), the first stage of the first to fourth transistors may be a source and the second stage may be a drain.

본 발명의 다른 실시예에 따른 피드백 신호를 이용한 차동 증폭기는, 제1단을 통하여 입력 신호가 인가되고, 제2단을 통해서 상기 입력 신호가 증폭된 신호를 출력하며, 제1단이 각각 제1 전원에 연결되어 있는 제1 트랜지스터 및 제2 트랜지스터, 제1 저항을 통하여 상기 제1 트랜지스터 및 제2 트랜지스터의 게이트와 연결되어 있는 제1 직류 전원, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되는 제1 커패시터, 그리고 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제1 트랜지스터의 제2단에 연결되는 제2 커패시터를 포함한다.In the differential amplifier using the feedback signal according to another embodiment of the present invention, the input signal is applied through the first stage, the amplified signal is output through the second stage, A first DC power source connected to the gates of the first transistor and the second transistor through a first resistor and a first resistor connected to a power source, a first DC power source connected to the body of the first transistor, And a second end connected to a second end of the first transistor, and a second end connected to a second end of the second transistor; and a second capacitor having a first end connected to the body of the second transistor and a second end connected to the second end of the first transistor. Capacitors.

상기 제1 트랜지스터의 제1단과 상기 제2 트랜지스터의 제1단에는 서로 반대 극성의 교류 신호가 입력되고, 상기 제1 트랜지스터 및 제2 트랜지스터의 제2단에는 각각 상기 제1단을 통해 입력된 입력 신호와 동일한 위상을 가지는 신호가 출력될 수 있다.An AC signal having an opposite polarity is input to the first terminal of the first transistor and the first terminal of the second transistor, and the second terminal of the first transistor and the second transistor receive an input A signal having the same phase as the signal can be output.

이와 같이 본 발명에 따르면 트랜지스터의 바디에 차동 증폭기의 출력 신호와 동일한 위상의 신호 및 직류 전압을 인가함으로써 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있다. 또한 차동 증폭기의 출력단으로부터 출력 신호를 바디에 피드백하여 인가시킴으로써, 추가적인 소자의 연결을 줄일 수 있고 간단하게 회로를 구성할 수 있다. As described above, according to the present invention, a threshold voltage can be adjusted by applying a signal and a DC voltage having the same phase as the output signal of the differential amplifier to the body of the transistor, so that the gain can be relatively higher than the conventional power consumption. Further, by feeding back the output signal from the output terminal of the differential amplifier to the body, the connection of the additional elements can be reduced and the circuit can be constructed simply.

도 1a 및 도 1b는 각각 종래기술에 따른 NMOS와 PMOS의 연결을 나타내는 도면이다.
도 1c는 도 1a에 따른 NMOS를 이용한 공통소스(common Source) 증폭기를 나타낸다.
도 2a는 종래 기술에 따른 NMOS와 PMOS를 연결한 증폭기를 나타내는 도면이다.
도 2b는 종래 기술에 따른 캐스코드 형태로 연결된 증폭기를 나타내는 도면이다.
도 2c는 종래 기술에 따른 캐스코드 형태로 연결된 증폭기에 Triple-well 공정이 적용된 것을 나타낸다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 증폭기를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 직류 차단 커패시터의 기능을 설명하기 위한 도면이다.
도 5a는 NMOS를 이용하는 본 발명의 실시예에 따른 증폭기의 동작을 설명하기 위한 개념도이다.
도 5b는 PMOS를 이용하는 본 발명의 실시예에 따른 증폭기의 동작을 설명하기 위한 개념도이다.
도 6a는 본 발명의 제1 실시예에 따른 차동 증폭기의 구조를 나타낸 도면이다.
도 6b는 도 6a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다.
도 7a는 본 발명의 제1 실시예에 따른 차동 증폭기의 다른 적용예를 나타낸 도면이다.
도 7b는 도 7a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다.
도 8a는 본 발명의 제1 실시예에 따른 차동 증폭기의 다른 적용예를 나타낸 도면이다.
도 8b는 도 8a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다.
도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 차동 증폭기의 동작을 설명하기 위한 개념도이다.
도 10a는 본 발명의 제2 실시예에 따른 차동 증폭기의 구조를 나타낸 도면이다.
도 10b는 도 10a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다.
도 11a는 본 발명의 제2 실시예에 따른 차동 증폭기의 다른 적용예를 나타낸 도면이다.
도 11b는 도 11a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다.
도 12a는 본 발명의 제2 실시예에 따른 차동 증폭기의 다른 적용예를 나타낸 도면이다.
도 12b는 도 12a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다.
도 13a는 종래 기술에 따른 NMOS의 채널 동작을 설명하기 위한 도면이다.
도 13b는 본 발명의 실시예에 따른 NMOS의 채널 동작을 설명하기 위한 도면이다.
도 14a 내지 도 14e는 본 발명의 실시예에 따른 차동 증폭기의 직류 소모 전력을 비교하기 위한 도면이다. 1A and 1B are diagrams showing the connection between an NMOS and a PMOS according to the related art, respectively.
1C shows a common source amplifier using the NMOS according to FIG. 1A.
FIG. 2A is a diagram showing an amplifier in which NMOS and PMOS are connected to each other according to the related art.
FIG. 2B is a diagram illustrating an amplifier connected in the form of a cascode according to the prior art.
FIG. 2C shows that a triple-well process is applied to an amplifier connected in the form of a cascode according to the prior art.
3A and 3B are views for explaining an amplifier according to an embodiment of the present invention.
4 is a view for explaining the function of the DC blocking capacitor according to the embodiment of the present invention.
5A is a conceptual diagram for explaining an operation of an amplifier according to an embodiment of the present invention using an NMOS.
5B is a conceptual diagram for explaining the operation of the amplifier according to the embodiment of the present invention using PMOS.
6A is a diagram illustrating a structure of a differential amplifier according to the first embodiment of the present invention.
6B is a block diagram of the differential amplifier structure shown in FIG. 6A.
7A is a diagram illustrating another application example of the differential amplifier according to the first embodiment of the present invention.
7B is a block diagram of the differential amplifier structure shown in FIG. 7A.
8A is a diagram showing another application example of the differential amplifier according to the first embodiment of the present invention.
8B is a block diagram of the differential amplifier structure shown in FIG. 8A.
9A and 9B are conceptual diagrams for explaining the operation of the differential amplifier according to the second embodiment of the present invention.
10A is a diagram illustrating a structure of a differential amplifier according to a second embodiment of the present invention.
10B is a block diagram of the differential amplifier structure shown in FIG. 10A.
11A is a diagram showing another application example of the differential amplifier according to the second embodiment of the present invention.
11B is a block diagram of the differential amplifier structure shown in FIG.
12A is a diagram showing another application example of the differential amplifier according to the second embodiment of the present invention.
12B is a block diagram of the differential amplifier structure shown in FIG. 12A.
13A is a diagram for explaining a channel operation of an NMOS according to the related art.
13B is a view for explaining a channel operation of an NMOS according to an embodiment of the present invention.
14A to 14E are diagrams for comparing the DC consumption power of the differential amplifier according to the embodiment of the present invention.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.

그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다. The expression "maintaining the voltage throughout the specification" means that the potential difference between specific two points changes over time, but the change is within a permissible range in design, or the cause of the change is a parasitic component which is ignored in the design practice of a person skilled in the art . Also, since the threshold voltage of semiconductor devices (transistors, diodes, etc.) is very low compared to the discharge voltage, the threshold voltage is regarded as 0 V and approximated.

도 3a 및 도 3b는 본 발명의 실시예에 따른 증폭기를 설명하기 위한 도면이다. 도 3a에 나타낸 것처럼, 본 발명의 실시예에 따르면 전력 증폭기(Amplifier)의 출력 신호(Output signal)는 교류 전압으로서, 전력 증폭기의 바디(Body)로 피드백 되고, 동시에 직류 전압(Body bias)이 바디로 인가되어 전력 증폭기의 전력 효율성을 증가시킬 수 있다. 3A and 3B are views for explaining an amplifier according to an embodiment of the present invention. As shown in FIG. 3A, according to the embodiment of the present invention, the output signal of the power amplifier is fed back to the body of the power amplifier as an AC voltage, and at the same time, So that the power efficiency of the power amplifier can be increased.

이와 같이, 본 발명의 실시예에 따르면 종래기술처럼 바디를 소스에 연결시켜 문턱전압을 유지하는 것이 아니라 MOSFET의 동작 위상에 따른 출력 신호와, 직류 바이어스(DC Bias) 전압을 바디에 인가함으로써, 문턱전압을 적절하게 변화시켜 종래기술의 한계를 극복하고 출력 성능을 개선한다. 그리고 바디에 인가되는 신호를 증폭기의 출력단에서 피드백 시킴으로써 외부의 다른 회로와의 복잡한 연결이 필요하지 않다. 다만 출력 신호의 크기가 크기 때문에 MOSFET의 구조적 BJT로 인하여 입력신호와 상관없이 계속해서 채널이 형성되거나, 누설 및 관통전류가 흐르는 문제가 발생할 수 있으므로, 수동 소자를 사용하여 상기와 같은 문제점을 해결할 수 있다. As described above, according to the embodiment of the present invention, instead of maintaining the threshold voltage by connecting the body to the source as in the prior art, by applying an output signal according to the operating phase of the MOSFET and a DC bias voltage to the body, The voltage is appropriately varied to overcome the limitations of the prior art and improve the output performance. And by feeding back the signal applied to the body at the output of the amplifier, complicated connection with other external circuits is not necessary. However, due to the large size of the output signal, a problem may arise in that a channel is formed continuously or leakage current flows through the MOSFET due to the structural BJT of the MOSFET, so that the above problems can be solved by using a passive element have.

그리고, 도 3b와 같이 전력 증폭기의 출력 신호를 바디에 직접 피드백시키지 않고, 전력 증폭기의 출력 신호에 대응하는 크기의 교류 신호를 외부로부터 바디에 인가시키도록 구성할 수도 있다. As shown in FIG. 3B, the AC signal having a magnitude corresponding to the output signal of the power amplifier may be applied to the body from the outside without directly feeding back the output signal of the power amplifier to the body.

도 4는 본 발명의 실시예에 따른 직류 차단 커패시터의 기능을 설명하기 위한 도면이다. 4 is a view for explaining the function of the DC blocking capacitor according to the embodiment of the present invention.

앞에서 설명한 것처럼 전력 증폭기의 출력 신호를 바디에 피드백 시킬 때 바디에는 적절한 크기의 별도의 직류 전압(Body bias)이 인가되어야 한다. 이러한 직류 전압은 전달되는 신호의 누설을 막기 위하여 저항을 통하여 인가된다. 그리고 피드백된 출력 신호(Feedback signal)에 포함된 직류 전압의 전달을 막기 위하여 직류 차단 커패시터(DC block Capacitor)를 사용함으로써 출력 신호에 포함된 직류 전압의 인가를 차단하고, 직류 차단 캐패시터의 크기 조절을 통하여 전달되는 신호의 크기를 조절할 수 있다. 또한 직류 차단 캐패시터와 추가적인 수동소자를 통하여 직렬 및 병렬 필터를 구성하여 원하는 직류 전압을 바디로 전달할 수 있다.As described above, when the output signal of the power amplifier is fed back to the body, an appropriate DC bias voltage (body bias) must be applied to the body. This DC voltage is applied through a resistor to prevent leakage of the transmitted signal. In order to prevent the transmission of the DC voltage included in the feedback signal, the DC block capacitor is used to cut off the DC voltage included in the output signal and to adjust the size of the DC blocking capacitor It is possible to control the size of a signal transmitted through the antenna. In addition, the DC blocking capacitor and the additional passive element can be used to configure the series and parallel filters to deliver the desired DC voltage to the body.

이하에서는 도 5a 내지 도 8b를 통하여 본 발명의 제1 실시예에 따른 전력 증폭기에 대하여 설명한다. 본 발명의 제1 실시예는 트랜지스터의 게이트를 통해 신호가 입력되는 전력 증폭기에 관한 것이다. Hereinafter, a power amplifier according to a first embodiment of the present invention will be described with reference to FIGS. 5A to 8B. FIG. A first embodiment of the present invention relates to a power amplifier in which a signal is input through the gate of a transistor.

먼저 도 5a 및 도 5b는 본 발명의 제1 실시예에 따른 차동 증폭기의 동작을 설명하기 위한 개념도이다. 특히, 도 5a는 본 발명의 제1 실시예에 따른 차동 증폭기에 포함되는 NMOS 트랜지스터를 나타낸 것이고, 도 5b는 PMOS 트랜지스터를 나타낸 것이다. 5A and 5B are conceptual diagrams for explaining the operation of the differential amplifier according to the first embodiment of the present invention. In particular, FIG. 5A shows an NMOS transistor included in the differential amplifier according to the first embodiment of the present invention, and FIG. 5B shows a PMOS transistor.

먼저, 도 5a에 따르면, NMOS 트랜지스터의 게이트로 신호를 입력(Input signal)하고, 바디에 게이트와 소스의 전압차인 VGS와 동일한 위상의 신호(Same Phase signal with VGS)와 직류(DC?ias) 전압을 인가하여 문턱전압을 조절함으로써, NMOS 트랜지스터의 성능을 향상시킨다. 여기서, 소스가 접지 전원에 연결되면, 바디에 인가되는 신호의 위상은 게이트에 입력되는 신호(VG)와 동일할 수 있다. First, according to Figure 5a, the input signal to the gate of the NMOS transistor (Input signal), and signals of the same phase and the V GS voltage a difference between the gate and the source body (Same Phase signal with V GS) and direct current (DC? Ias ) Voltage to adjust the threshold voltage, thereby improving the performance of the NMOS transistor. Here, when the source is connected to the ground power, the phase of the signal applied to the body may be the same as the signal V G input to the gate.

도 5b는 도 5a에서 NMOS 대신 PMOS 트랜지스터를 이용하는 것으로서, 도 5a에 따른 NMOS 트랜지스터와 드레인과 소스의 위치가 바뀌었을 뿐 동작은 동일하므로 중복되는 설명은 생략한다. 5B uses a PMOS transistor instead of the NMOS transistor in FIG. 5A. Since the NMOS transistor, the drain and the source of FIG. 5A are replaced with each other, the operation is the same.

이하에서는 도 6a 내지 도 8b를 통하여 본 발명의 제1 실시예에 따른 피드백을 이용한 차동 증폭기에 대하여 설명한다. 도 6a 내지 도 8b에 나타낸 본 발명의 제1 실시예에 따른 차동 증폭기는 게이트를 통해 신호가 입력되는 트랜지스터를 이용하는 것으로서, 설명의 편의상 트랜지스터가 NMOS(N-Channel MOSFET)인 것으로 나타내었으나, PMOS(P-Channel MOSFET)로 형성된 트랜지스터도 동일하게 적용될 수 있다. Hereinafter, a differential amplifier using feedback according to the first embodiment of the present invention will be described with reference to FIGS. 6A to 8B. FIG. The differential amplifier according to the first embodiment of the present invention shown in FIGS. 6A to 8B uses a transistor to which a signal is inputted through a gate. For convenience of explanation, the transistor is shown as an NMOS (N-channel MOSFET) P-channel MOSFET) can be similarly applied.

도 6a는 본 발명의 제1 실시예에 따른 차동 증폭기의 구조를 나타낸 도면이다.6A is a diagram illustrating a structure of a differential amplifier according to the first embodiment of the present invention.

도 6a과 같이 제1 트랜지스터(110)와 제2 트랜지스터(120)는 공통 소스 차동 증폭기를 형성하는 트랜지스터로서, 각각 게이트를 통하여 반대 극성의 신호가 입력된다. 즉, 제1 트랜지스터(110)의 게이트로 Positive input 신호가 입력되고, 제2 트랜지스터(120)의 게이트로 반대 극성인 Negative input 신호가 입력된다. 또한 제1 트랜지스터(110)의 드레인으로 Positive input 신호와 역 위상인 Positive output 신호가 출력되고, 제2 트랜지스터(120)의 드레인으로 Negative input 신호와 역 위상인 Negative output 신호가 출력된다. As shown in FIG. 6A, the first transistor 110 and the second transistor 120 form a common source differential amplifier, and signals of opposite polarities are input through the gates, respectively. That is, the positive input signal is input to the gate of the first transistor 110, and the negative input signal of the opposite polarity is input to the gate of the second transistor 120. In addition, a positive output signal, which is opposite in polarity to the positive input signal, is output to the drain of the first transistor 110, and a negative output signal that is opposite in polarity to the negative input signal is output to the drain of the second transistor 120.

제1 트랜지스터(110)와 제2 트랜지스터(120)의 드레인은 각각 VDD 전원과 연결되고, 제1 트랜지스터(110)와 제2 트랜지스터(120)의 소스는 각각 접지 전원과 연결된다. 여기서, 제1 트랜지스터(110)와 제2 트랜지스터(120)의 소스에 인가되는 전압은 VDD보다 낮은 전압으로, 반드시 접지 전압에 한정되지 않는다.The drains of the first transistor 110 and the second transistor 120 are respectively connected to the VDD power source and the sources of the first transistor 110 and the second transistor 120 are respectively connected to the ground power source. Here, the voltage applied to the sources of the first transistor 110 and the second transistor 120 is lower than VDD, and is not necessarily limited to the ground voltage.

제1 트랜지스터(110)의 바디는 직류 차단 커패시터인 제1 커패시터(C1)의 제1단에 연결되고, 제1 커패시터(C1)의 제2단은 제2 트랜지스터(120)의 드레인에 연결된다. 또한 제2 트랜지스터(120)의 바디는 직류 차단 커패시터인 제2 커패시터(C2)의 제1단에 연결되고, 제2 커패시터(C2)의 제2단은 제1 트랜지스터(110)의 드레인에 연결된다.The body of the first transistor 110 is connected to the first end of the first capacitor C1 which is a DC blocking capacitor and the second end of the first capacitor C1 is connected to the drain of the second transistor 120. [ The body of the second transistor 120 is connected to the first end of the second capacitor C2 which is a DC blocking capacitor and the second end of the second capacitor C2 is connected to the drain of the first transistor 110 .

또한, 제1 저항(R1)의 제1단은 제1 트랜지스터(110)의 바디에 연결되고, 제2 단은 직류(DC) 전원(130)에 연결된다. 그리고, 제2 저항(R2)의 제1단은 제2 트랜지스터(120)의 바디에 연결되고, 제2 단은 직류(DC) 전원(140)에 연결된다. 따라서, 직류 전원(130)으로부터 출력된 직류 전압은 제1 트랜지스터(110)의 바디로 인가되며, 직류 전원(140)으로부터 출력된 직류 전압은 제2 트랜지스터(120)의 바디로 인가된다. The first end of the first resistor R1 is connected to the body of the first transistor 110 and the second end of the first resistor R1 is connected to the DC power source 130. The first end of the second resistor R2 is connected to the body of the second transistor 120 and the second end of the second resistor R2 is connected to the DC power source 140. [ Therefore, the DC voltage output from the DC power supply 130 is applied to the body of the first transistor 110, and the DC voltage output from the DC power supply 140 is applied to the body of the second transistor 120.

이하에서는 본 발명의 제1 실시예에 따른 차동 증폭기의 신호 변화에 대하여 설명한다. Hereinafter, a signal change of the differential amplifier according to the first embodiment of the present invention will be described.

도 6a와 같이 제1 트랜지스터(110)의 게이트로 Positive input 신호가 입력되면, 제1 트랜지스터(110)의 드레인에는 Positive input 신호와 역 위상을 가지는 Positive output 신호가 증폭되어 출력된다. 그리고 생성된 Positive output 신호는 제2 커패시터(C2)를 거쳐 제2 트랜지스터(120)의 바디로 인가된다. As shown in FIG. 6A, when a positive input signal is input to the gate of the first transistor 110, a positive output signal having a phase opposite to that of the positive input signal is amplified and output to the drain of the first transistor 110. The generated positive output signal is applied to the body of the second transistor 120 through the second capacitor C2.

마찬가지로, 제2 트랜지스터(120)의 게이트로 Negative input 신호가 입력되면, 제2 트랜지스터(120)의 드레인에는 Negative input 신호와 역 위상을 가지는 Negative output 신호가 증폭되어 출력된다. 그리고 생성된 Negative output 신호는 제1 커패시터(C1)를 거쳐 제1 트랜지스터(110)의 바디로 인가된다. Similarly, when a negative input signal is input to the gate of the second transistor 120, a negative output signal having a phase opposite to that of the negative input signal is amplified and output to the drain of the second transistor 120. The generated negative output signal is applied to the body of the first transistor 110 through the first capacitor C1.

여기서, 제2 트랜지스터(120)의 경우, 제2 트랜지스터(120)의 게이트로 입력되는 Negative input 신호와 바디로 인가되는 신호의 위상은 서로 같으므로, 제2 트랜지스터(120)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. Here, in the case of the second transistor 120, since the negative input signal input to the gate of the second transistor 120 and the signal applied to the body are the same, the effect of signal amplification through the second transistor 120 And the power efficiency is also increased.

마찬가지로, 제1 트랜지스터(110)의 경우, 제1 트랜지스터(110)의 게이트로 입력되는 Positive input 신호와 바디로 인가되는 신호의 위상은 서로 같으므로, 제1 트랜지스터(110)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. Similarly, in the case of the first transistor 110, since the positive input signal input to the gate of the first transistor 110 and the signal applied to the body are the same, the effect of signal amplification through the first transistor 110 And the power efficiency is also increased.

도 6b는 도 6a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다. 6B is a block diagram of the differential amplifier structure shown in FIG. 6A.

도 6b에 나타낸 것처럼, Positive input 신호가 입력되는 제1 트랜지스터와 Negative input 신호가 입력되는 제2 트랜지스터는 소스가 연결되어 있는 공통 소스 트랜지스터로서, 제1 트랜지스터와 제2 트랜지스터의 바디에는 직류 전압(Body bias)이 인가된다. 또한 제1 트랜지스터의 바디는 직류 차단 커패시터를 통하여 제2 트랜지스터의 출력단(드레인)에 연결되고, 제2 트랜지스터의 바디 역시 직류 차단 커패시터를 통하여 제1 트랜지스터의 출력단(드레인)과 연결됨에 따라, VGS와 동일한 위상의 신호가 바디에 인가된다.6B, a first transistor to which a positive input signal is input and a second transistor to which a negative input signal is input are connected to a common source transistor, and the body of the first transistor and the second transistor includes a DC voltage (Body bias is applied. In addition, according to the body the body is also an output terminal (drain) and connected in a first transistor via a DC blocking capacitor for being connected to an output terminal (drain) of the second transistor via a DC blocking capacitor, a second transistor of the first transistor, V GS A signal having the same phase as that of FIG.

도 7a는 본 발명의 제1 실시예에 따른 차동 증폭기의 다른 적용예를 나타낸 도면이고, 도 7b는 도 7a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다. FIG. 7A is a view showing another application example of the differential amplifier according to the first embodiment of the present invention, and FIG. 7B is a block diagram showing the differential amplifier structure shown in FIG. 7A.

도 7a에 따르면, 2개의 트랜지스터가 직렬 연결된 캐스코드 형태의 차동 증폭기를 나타낸다. 도 7a에 따르면 도 6a와 비교할 때, 제1 트랜지스터(110)의 드레인에 제3 트랜지스터(115)의 소스가 연결되고, 제2 트랜지스터(120)의 드레인에 제4 트랜지스터(125)의 소스가 연결되며, 제3 트랜지스터(115)와 제4 트랜지스터(125)의 게이트에는 직류 전원 (150)이 연결되어 있다는 점에서 차이점이 있다. 7A shows a differential amplifier in the form of a cascode in which two transistors are connected in series. 7A, the source of the third transistor 115 is connected to the drain of the first transistor 110, the source of the fourth transistor 125 is connected to the drain of the second transistor 120, And a DC power source 150 is connected to the gates of the third transistor 115 and the fourth transistor 125.

도 7a 및 도 7b에 나타낸 차동 증폭기는 도 6a 및 도 6b에 나타낸 차동 증폭기와 마찬가지로 공통 게이트 트랜지스터(110, 120)의 바디에는 직류 전압이 각각 저항(R1, R2)을 통해 전달된다. 또한 제1 트랜지스터의 바디는 직류 차단 커패시터를 통하여 제2 트랜지스터의 드레인에 연결되고, 제2 트랜지스터의 바디 역시 직류 차단 커패시터를 통하여 제1 트랜지스터의 드레인과 연결됨에 따라, VGS와 동일한 위상의 신호가 바디에 인가된다.In the differential amplifier shown in FIGS. 7A and 7B, as in the differential amplifier shown in FIGS. 6A and 6B, the DC voltage is transmitted through the resistors R 1 and R 2 to the bodies of the common gate transistors 110 and 120, respectively. Additionally, the body is the body also signals of the same phase and, V GS according to the drain and connected of the first transistor via a DC blocking capacitor for connection to a drain of the second transistor via a DC blocking capacitor and a second transistor of the first transistor Lt; / RTI >

도 7a 및 도 7b에 나타낸 차동 증폭기의 신호에 대하여 설명하면, 먼저 제3 트랜지스터(115)의 소스에는 제1 트랜지스터(110)의 게이트에 입력되는 Positive input 신호와 역 위상을 가지는 신호가 인가되고, 제3 트랜지스터(115)에 인가되는 직류 전압(Gate bias)에 의해 소스와 동일한 위상을 가지는 Positive output 신호가 출력된다. 마찬가지로, 제4 트랜지스터(125)의 소스에는 제2 트랜지스터(120)의 게이트에 입력되는 Negative input 신호와 역 위상을 가지는 신호가 인가되고, 제4 트랜지스터(125)의 게이트에 인가되는 직류 전압(Gate bias)에 의해 소스와 동일한 위상을 가지는 Negative output 신호가 출력된다.7A and 7B, a signal having a phase opposite to that of the positive input signal input to the gate of the first transistor 110 is applied to the source of the third transistor 115, A positive output signal having the same phase as the source is output by the DC bias voltage applied to the third transistor 115. Similarly, the source of the fourth transistor 125 is applied with a signal having a phase opposite to that of the negative input signal input to the gate of the second transistor 120, and a DC voltage Gate a negative output signal having the same phase as the source is outputted by the bias.

이와 같이, 도 7a 및 도 7b에 나타낸 차동 증폭기는 캐스코드 구조를 이용함으로써, 출력 전력의 효율을 증대시키고, 항복전압을 분배하여 소자의 구동 신뢰성을 향상시킬 수 있다. As described above, the differential amplifier shown in Figs. 7A and 7B can increase the efficiency of the output power and improve the driving reliability of the device by dividing the breakdown voltage by using the cascode structure.

도 8a는 본 발명의 제1 실시예에 따른 차동 증폭기의 다른 적용예를 나타낸 도면이고, 도 8b는 도 8a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다.FIG. 8A is a diagram showing another application example of the differential amplifier according to the first embodiment of the present invention, and FIG. 8B is a block diagram showing the differential amplifier structure shown in FIG. 8A.

도 8a 및 도 8b는 도 7a 및 도 7b와 마찬가지로 2개의 트랜지스터가 직렬 연결된 캐스코드 형태의 차동 증폭기를 나타내는 것으로, 제1 트랜지스터(110)의 바디가 제4 트랜지스터(125)의 드레인에 연결되고, 제2 트랜지스터(120)의 바디가 제3 트랜지스터(115)의 드레인에 연결된다는 점에서 차이점이 있다. 8A and 8B show a cascode type differential amplifier in which two transistors are connected in series as in FIGS. 7A and 7B. The body of the first transistor 110 is connected to the drain of the fourth transistor 125, And the body of the second transistor 120 is connected to the drain of the third transistor 115.

도 8a 및 도 8b에 나타낸 차동 증폭기는 도 7a 및 도 7b에 나타낸 차동 증폭기와 마찬가지로 캐스코드 구조를 이용함으로써, 출력 전력의 효율을 증대시키고, 항복전압을 분배하여 소자의 구동 신뢰성을 향상시킬 수 있다. The differential amplifier shown in Figs. 8A and 8B can increase the efficiency of the output power and improve the driving reliability of the device by dividing the breakdown voltage by using the cascode structure like the differential amplifier shown in Figs. 7A and 7B .

이하에서는 도 9a 내지 도 12b를 통하여 본 발명의 제2 실시예에 따른 차동 증폭기에 대하여 설명한다. 본 발명의 제2 실시예는 트랜지스터의 소스를 통해 신호가 입력되는 차동 증폭기에 관한 것이다. 또한, 캐스코드 구조를 형성하는 차동 증폭기의 경우에는 출력단에 위치하는 트랜지스터의 소스를 통해 신호가 입력된다. Hereinafter, a differential amplifier according to a second embodiment of the present invention will be described with reference to FIGS. 9A to 12B. FIG. A second embodiment of the present invention relates to a differential amplifier in which a signal is input through a source of a transistor. In the case of a differential amplifier forming a cascode structure, a signal is input through the source of the transistor located at the output terminal.

먼저 도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 차동 증폭기의 동작을 설명하기 위한 개념도이다. 특히, 도 9a는 본 발명의 제2 실시예에 따른 차동 증폭기에 포함되는 NMOS 트랜지스터를 나타낸 것이고, 도 9b는 PMOS 트랜지스터를 나타낸 것이다. 9A and 9B are conceptual diagrams for explaining the operation of the differential amplifier according to the second embodiment of the present invention. Particularly, FIG. 9A shows an NMOS transistor included in the differential amplifier according to the second embodiment of the present invention, and FIG. 9B shows a PMOS transistor.

먼저, 도 9a에 따르면, NMOS 트랜지스터의 소스로 신호를 입력하고 게이트에 직류 전압(DC bias)을 인가한다. 그리고, 바디에 게이트와 소스의 전압차인 VGS와 동일한 위상의 신호(Same Phase signal with VGS)와 직류(DC?ias) 전압을 인가하여 문턱전압을 조절함으로써, NMOS 트랜지스터의 성능을 향상시킨다. 여기서, 소스가 접지 전원에 연결되면, 바디에 인가되는 신호의 위상은 게이트에 입력되는 신호(VG)와 동일할 수 있다. 도 9b는 도 9a에서 NMOS 대신 PMOS 트랜지스터를 이용하는 것으로서, 도 9a에 따른 NMOS 트랜지스터와 드레인과 소스의 위치가 바뀌었을 뿐 동작은 동일하므로 중복되는 설명은 생략한다. 9A, a signal is input to the source of the NMOS transistor and a DC bias is applied to the gate. In addition, the performance of the NMOS transistor is improved by adjusting a threshold voltage by applying a signal (Same phase signal with V GS ) and a DC (DC? Ias) voltage having the same phase as the gate voltage V GS to the body. Here, when the source is connected to the ground power, the phase of the signal applied to the body may be the same as the signal V G input to the gate. FIG. 9B shows a case where a PMOS transistor is used instead of the NMOS in FIG. 9A. Since the NMOS transistor, the drain and the source of FIG. 9A are replaced with each other, the operation is the same.

이하에서는 도 10a 내지 도 12b를 통하여 본 발명의 제2 실시예에 따른 피드백을 이용한 차동 증폭기에 대하여 설명한다. 도 10a 내지 도 12b에 나타낸 본 발명의 제2 실시예에 따른 차동 증폭기는 공통 게이트 차동 증폭기에 관한 것으로, 설명의 편의상 트랜지스터가 NMOS(N-Channel MOSFET)인 것으로 나타내었으나, PMOS(P-Channel MOSFET)로 형성된 트랜지스터도 동일하게 적용될 수 있다. Hereinafter, a differential amplifier using feedback according to the second embodiment of the present invention will be described with reference to FIGS. 10A to 12B. FIG. The differential amplifier according to the second embodiment of the present invention shown in FIGS. 10A to 12B is related to a common gate differential amplifier. Although the transistor is shown as an NMOS (N-channel MOSFET) for convenience of description, ) May be similarly applied.

도 10a는 본 발명의 제2 실시예에 따른 차동 증폭기의 구조를 나타낸 도면이다. 10A is a diagram illustrating a structure of a differential amplifier according to a second embodiment of the present invention.

도 10a과 같이 제1 트랜지스터(210)와 제2 트랜지스터(220)는 공통 게이트 차동 증폭기를 형성하는 트랜지스터로서, 각각 소스를 통하여 반대 극성의 신호가 입력된다. 즉, 제1 트랜지스터(210)의 소스로 Positive input 신호가 입력되고, 제2 트랜지스터(120)의 소스로 반대 극성인 Negative input 신호가 입력된다. As shown in FIG. 10A, the first transistor 210 and the second transistor 220 form a common gate differential amplifier, and signals of opposite polarities are inputted through their sources, respectively. That is, the positive input signal is input to the source of the first transistor 210, and the negative input signal of the opposite polarity is input to the source of the second transistor 120.

그리고, 제1 트랜지스터(210)와 제2 트랜지스터(220)의 게이트는 저항(R3)을 통하여 직류(DC) 전원(230)에 연결되어 있다. 또한 제1 트랜지스터(210)와 제2 트랜지스터(220)의 드레인은 각각 VDD 전원과 연결되고, 제1 트랜지스터(110)와 제2 트랜지스터(120)의 소스는 각각 접지 전원과 연결된다. 여기서, 제1 트랜지스터(110)와 제2 트랜지스터(120)의 소스에 인가되는 전압은 VDD보다 낮은 전압으로, 반드시 접지 전압에 한정되지 않는다.The gates of the first transistor 210 and the second transistor 220 are connected to a DC power supply 230 through a resistor R3. The drains of the first transistor 210 and the second transistor 220 are connected to the VDD power source and the sources of the first transistor 110 and the second transistor 120 are connected to the ground power source, respectively. Here, the voltage applied to the sources of the first transistor 110 and the second transistor 120 is lower than VDD, and is not necessarily limited to the ground voltage.

제1 트랜지스터(110)의 바디는 직류 차단 커패시터인 제3 커패시터(C3)의 제1단에 연결되고, 제3 커패시터(C3)의 제2단은 제2 트랜지스터(120)의 드레인에 연결된다. 또한 제2 트랜지스터(220)의 바디는 직류 차단 커패시터인 제4 커패시터(C4)의 제1단에 연결되고, 제4 커패시터(C4)의 제2단은 제1 트랜지스터(210)의 드레인에 연결된다.The body of the first transistor 110 is connected to the first end of a third capacitor C3 which is a DC blocking capacitor and the second end of the third capacitor C3 is connected to the drain of the second transistor 120. [ The body of the second transistor 220 is connected to the first end of the fourth capacitor C4 which is a DC blocking capacitor and the second end of the fourth capacitor C4 is connected to the drain of the first transistor 210 .

또한, 제4 저항(R4)의 제1단은 제1 트랜지스터(210)의 바디에 연결되고, 제2 단은 직류(DC) 전원(240)에 연결된다. 그리고, 제5 저항(R5)의 제1단은 제2 트랜지스터(220)의 바디에 연결되고, 제2 단은 직류(DC) 전원(250)에 연결된다. 따라서, 직류 전원(240)으로부터 출력된 직류 전압은 제1 트랜지스터(210)의 바디로 인가되며, 직류 전원(250)으로부터 출력된 직류 전압은 제2 트랜지스터(220)의 바디로 인가된다. The first end of the fourth resistor R4 is connected to the body of the first transistor 210 and the second end of the fourth resistor R4 is connected to the DC power source 240. [ The first end of the fifth resistor R5 is connected to the body of the second transistor 220 and the second end of the fifth resistor R5 is connected to the DC power source 250. [ Therefore, the DC voltage output from the DC power supply 240 is applied to the body of the first transistor 210, and the DC voltage output from the DC power supply 250 is applied to the body of the second transistor 220.

이하에서는 본 발명의 제2 실시예에 따른 차동 증폭기의 신호 변화에 대하여 설명한다. Hereinafter, the signal change of the differential amplifier according to the second embodiment of the present invention will be described.

도 10a와 같이 제1 트랜지스터(210)의 게이트에 직류 전원(230)로부터 직류 전압이 인가된 상태에서, 제1 트랜지스터(210)의 소스로 Positive input 신호가 입력되면, 제1 트랜지스터(110)의 드레인에는 Positive input 신호와 동일한 위상을 가지며 증폭된 신호인 Positive output 신호가 출력된다. 그리고 생성된 Positive output 신호는 제4 커패시터(C4)를 거쳐 제2 트랜지스터(220)의 바디로 인가된다. 10A, when a positive input signal is input to the source of the first transistor 210 while a DC voltage is applied from the DC power supply 230 to the gate of the first transistor 210, The positive output signal, which has the same phase as the positive input signal and is the amplified signal, is output to the drain. The generated positive output signal is applied to the body of the second transistor 220 through the fourth capacitor C4.

마찬가지로, 제2 트랜지스터(220)의 게이트에 직류 전원(230)로부터 직류 전압이 인가된 상태에서, 제2 트랜지스터(220)의 소스로 Negative input 신호가 입력되면, 제2 트랜지스터(220)의 드레인에는 Negative input 신호와 동일한 위상을 가지며 증폭된 신호인 Negative output 신호가 출력된다. 그리고 생성된 Negative output 신호는 제3 커패시터(C3)를 거쳐 제1 트랜지스터(210)의 바디로 인가된다. Similarly, when a negative input signal is input to the source of the second transistor 220 while a DC voltage is applied from the DC power supply 230 to the gate of the second transistor 220, Negative output signal, which has the same phase as the negative input signal and is the amplified signal, is output. The generated negative output signal is applied to the body of the first transistor 210 via the third capacitor C3.

여기서, 제2 트랜지스터(220)의 경우, 제2 트랜지스터(220)의 바디로 인가되는 신호는 Positive output 신호와 동일한 위상의 신호가 입력되므로, 제2 트랜지스터(220)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. Here, in the case of the second transistor 220, since a signal applied to the body of the second transistor 220 has the same phase as the positive output signal, the effect of amplifying the signal through the second transistor 220 is more And power efficiency is also increased.

마찬가지로, 제1 트랜지스터(210)의 경우, 제1 트랜지스터(210)의 바디로 인가되는 신호는 Negative output 신호와 동일한 위상의 신호가 입력되므로, 제1 트랜지스터(210)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다.Similarly, in the case of the first transistor 210, since the signal applied to the body of the first transistor 210 is input with a signal having the same phase as the negative output signal, the effect of amplifying the signal through the first transistor 210 is more And power efficiency is also increased.

도 10b는 도 10a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다. 10B is a block diagram of the differential amplifier structure shown in FIG. 10A.

도 10b에 나타낸 것처럼, 제1 트랜지스터와 제2 트랜지스터는 게이트가 연결되어 있는 공통 게이트 트랜지스터로서, 제1 트랜지스터와 제2 트랜지스터의 바디에는 직류 전압(Body bias)이 인가된다. 또한 제1 트랜지스터의 바디는 직류 차단 커패시터를 통하여 제2 트랜지스터의 출력단(드레인)에 연결되고, 제2 트랜지스터의 바디 역시 직류 차단 커패시터를 통하여 제1 트랜지스터의 출력단(드레인)과 연결됨에 따라, VGS와 동일한 위상의 신호가 바디에 인가된다.As shown in FIG. 10B, the first transistor and the second transistor are common gate transistors to which a gate is connected, and a DC voltage (body bias) is applied to the bodies of the first transistor and the second transistor. In addition, according to the body the body is also an output terminal (drain) and connected in a first transistor via a DC blocking capacitor for being connected to an output terminal (drain) of the second transistor via a DC blocking capacitor, a second transistor of the first transistor, V GS A signal having the same phase as that of FIG.

도 11a는 본 발명의 제2 실시예에 따른 차동 증폭기의 다른 적용예를 나타낸 도면이고, 도 11b는 도 11a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다. FIG. 11A is a diagram showing another application example of the differential amplifier according to the second embodiment of the present invention, and FIG. 11B is a block diagram showing the differential amplifier structure shown in FIG. 11A.

도 11a에 따르면, 2개의 트랜지스터가 직렬 연결된 캐스코드 형태의 차동 증폭기를 나타낸다. 도 11a에 따르면 도 10a와 비교할 때, 제1 트랜지스터(210)의 소스에 제3 트랜지스터(215)의 드레인이 연결되고, 제2 트랜지스터(220)의 소스에 제4 트랜지스터(225)의 드레인이 연결되며, 제3 트랜지스터(215)와 제4 트랜지스터(225)의 게이트에는 각각 Positive output 신호와 Negative output 신호가 인가된다는 점에서 차이점이 있다. 11A shows a differential amplifier in the form of a cascode in which two transistors are connected in series. 11A, the drain of the third transistor 215 is connected to the source of the first transistor 210, the drain of the fourth transistor 225 is connected to the source of the second transistor 220, And a positive output signal and a negative output signal are applied to the gates of the third transistor 215 and the fourth transistor 225, respectively.

도 11a 및 도 11b에 나타낸 차동 증폭기는 도 10a 및 도 10b에 나타낸 차동 증폭기와 마찬가지로 공통 게이트 트랜지스터(110, 120)의 바디에는 직류 전압이 각각 저항(R1, R2)을 통해 전달된다. 또한 제1 트랜지스터의 바디는 직류 차단 커패시터를 통하여 제2 트랜지스터의 드레인에 연결되고, 제2 트랜지스터의 바디 역시 직류 차단 커패시터를 통하여 제1 트랜지스터의 드레인과 연결됨에 따라, VGS와 동일한 위상의 신호가 바디에 인가된다.11A and 11B, the DC voltage is transmitted through the resistors R1 and R2 to the bodies of the common gate transistors 110 and 120 like the differential amplifiers shown in FIGS. 10A and 10B. Additionally, the body is the body also signals of the same phase and, V GS according to the drain and connected of the first transistor via a DC blocking capacitor for connection to a drain of the second transistor via a DC blocking capacitor and a second transistor of the first transistor Lt; / RTI >

이와 같이, 도 11a 및 도 11b에 나타낸 차동 증폭기는 캐스코드 구조를 이용함으로써, 출력 전력의 효율을 증대시키고, 항복전압을 분배하여 소자의 구동 신뢰성을 향상시킬 수 있다. As described above, the differential amplifier shown in Figs. 11A and 11B can increase the efficiency of the output power and improve the driving reliability of the device by dividing the breakdown voltage by using the cascode structure.

도 12a는 본 발명의 제2 실시예에 따른 차동 증폭기의 다른 적용예를 나타낸 도면이고, 도 12b는 도 12a에 나타낸 차동 증폭기 구조를 블록으로 나타낸 도면이다.FIG. 12A is a diagram showing another application example of the differential amplifier according to the second embodiment of the present invention, and FIG. 12B is a block diagram showing the differential amplifier structure shown in FIG. 12A.

도 12a 및 도 12b는 도 11a 및 도 11b와 마찬가지로 2개의 트랜지스터가 직렬 연결된 캐스코드 형태의 차동 증폭기를 나타내는 것으로, 제1 트랜지스터(210)의 드레인이 커패시터(C1)을 통하여 제4 트랜지스터(225)의 바디에 연결되고, 제2 트랜지스터(220)의 드레인이 제3 트랜지스터(215)의 바디에 연결된다. 12A and 12B illustrate a cascode type differential amplifier in which two transistors are connected in series, as in FIGS. 11A and 11B. The drain of the first transistor 210 is connected to the fourth transistor 225 through a capacitor C1. And the drain of the second transistor 220 is coupled to the body of the third transistor 215.

도 12a 및 도 12b에 나타낸 차동 증폭기는 도 11a 및 도 11b에 나타낸 차동 증폭기와 마찬가지로 캐스코드 구조를 이용함으로써, 출력 전력의 효율을 증대시키고, 항복전압을 분배하여 소자의 구동 신뢰성을 향상시킬 수 있다. The differential amplifier shown in Figs. 12A and 12B can increase the efficiency of the output power and improve the driving reliability of the element by dividing the breakdown voltage by using the cascode structure like the differential amplifier shown in Figs. 11A and 11B .

한편 본 발명의 실시예에 따른 차동 증폭기는, Triple-well 공정을 사용할 수 있는 IC에서 MOSFET을 사용하는 전압제어 발진기, 혼합기 등 대부분의 회로에 적용이 가능하다. Meanwhile, the differential amplifier according to the embodiment of the present invention can be applied to most circuits such as a voltage controlled oscillator using an MOSFET, a mixer, and the like, which can use a triple-well process.

이하에서는 종래 기술에 따른 NMOS의 채널 동작과 본 발명의 실시예에 따른 NMOS의 채널 동작을 비교하여 설명한다. Hereinafter, the channel operation of the NMOS according to the conventional art and the operation of the channel of the NMOS according to the embodiment of the present invention will be described.

도 13a는 종래 기술에 따른 NMOS의 채널 동작을 설명하기 위한 도면이고, 도 13b는 본 발명의 실시예에 따른 NMOS의 채널 동작을 설명하기 위한 도면이다.FIG. 13A is a view for explaining a channel operation of an NMOS according to the related art, and FIG. 13B is a view for explaining a channel operation of an NMOS according to an embodiment of the present invention.

도 13a와 같은 종래 기술에 따르면, NMOS의 채널의 크기는 게이트로 입력되는 직류(DC) 전압에 따라서 변화하는데, 입력 직류(DC) 전압이 높을 때에는 채널이 확장되고, 낮을 때에는 채널이 축소된다.According to the prior art as shown in FIG. 13A, the size of a channel of the NMOS changes according to a direct current (DC) voltage input to the gate. When the input direct current (DC) voltage is high, the channel expands.

반면, 도 13b와 같은 본 발명의 실시예에 따른 NMOS의 채널은 바디에 인가된 직류(DC) 전압에 의해서 문턱전압이 조절되며, 채널의 크기는 게이트로 입력되는 직류(DC) 전압에 의하여 변경된다. 또한 바디에 인가되는 전압(VGS)과 동일한 위상의 교류(AC) 신호에 의해서 조절되는 문턱전압의 크기만큼 입력되는 직류(DC) 전압이 높을 때에는 채널이 더욱 확장되고, 낮을 때에는 채널이 더욱 축소되는 효과가 있다. 13B, the threshold voltage is controlled by the DC voltage applied to the body of the NMOS, and the size of the channel is changed by the DC voltage input to the gate do. Also, when the direct current (DC) voltage input by the magnitude of the threshold voltage adjusted by the AC signal having the same phase as the voltage (V GS ) applied to the body is high, the channel is expanded further, .

도 14a 내지 도 14e는 본 발명의 실시예에 따른 차동 증폭기의 직류 소모 전력을 비교하기 위한 도면이다. 14A to 14E are diagrams for comparing the DC consumption power of the differential amplifier according to the embodiment of the present invention.

도 14a는 종래 기술에 따른 소스와 바디가 연결된 NMOS의 동작 전압을 나타낸 것이다. 종래 기술과 같이 소스와 바디가 연결되었을 때의 NMOS의 동작은 게이트에 인가된 직류(DC) 전압(Input DC bias)과 문턱전압(Reference threshold voltage)의 차이에 의해서 DC 소모 전력(DC dissipation power)이 결정되며, 고정적인 문턱전압을 가지기 때문에 입력신호(Amplitude of input signal)의 크기가 변하지 않는다.14A shows the operating voltage of an NMOS to which a source and a body are connected according to the related art. The operation of the NMOS when the source and the body are connected as in the prior art is affected by the DC dissipation power due to the difference between the input DC bias and the reference threshold voltage applied to the gate, And the magnitude of the input signal (Amplitude of the input signal) is not changed since it has a fixed threshold voltage.

도 14b는 NMOS의 바디에 별도의 직류(DC) 전압만을 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 14b와 같이 바디에 별도의 직류(DC) 전압만이 인가되었을 때 NMOS의 동작은 문턱전압이 고정적이기 때문에 입력신호는 변하지 않는다. 그리고 바디에 소스보다 낮은 전압이 인가될 경우 문턱전압이 증가하여 DC 소모전력이 줄어들고 상대적으로 낮은 이득을 가진다. 또한 바디에 소스보다 높은 전압이 인가될 경우 문턱전압이 줄어들어 DC 소모전력이 늘어나고 상대적으로 높은 이득을 가진다. 그러나 문턱전압은 바디-소스의 구조적 다이오드 및 드레인-바디-소스의 구조적 BJT에 의해서 낮아지는데 한계를 가진다.14B shows the operating voltage of the NMOS when only a separate direct current (DC) voltage is applied to the body of the NMOS. As shown in FIG. 14B, when only a DC voltage is applied to the body, the operation of the NMOS does not change the input signal because the threshold voltage is fixed. When a voltage lower than the source voltage is applied to the body, the threshold voltage is increased to reduce the DC consumption power and have a relatively low gain. Also, when a voltage higher than the source voltage is applied to the body, the threshold voltage is reduced, and the DC consumption power is increased and the gain is relatively high. However, the threshold voltage is limited by the structural diode of the body-source and the structural BJT of the drain-body-source.

도 14c는 NMOS의 바디에 별도의 교류(AC) 전압만을 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 14c와 같이 바디에 별도의 교류(AC) 신호만이 인가되었을 때의 NMOS의 동작은 MOSFET의 구조적 다이오드에 의해서 바디에 소스보다 높은 전압이 인가되게 되므로, 문턱전압이 도 14a에 따른 바디-소스 연결의 형태에 비하여 낮게 형성된다. 따라서 도 14c와 같이 NMOS의 바디에 별도의 교류(AC) 전압만을 인가한 경우 더 높은 DC 소모 전력 및 이득을 가지며, 바디에 인가되는 문턱전압 신호의 크기만큼 입력신호가 커져 이득이 증가되는 효과를 가진다. 그러나 문턱전압이 낮아지는 데에는 한계가 있기 때문에 MOSFET의 구조적 BJT를 동작시키지 않는다고 할 때 그 증가율이 제한적이다.14C shows the operating voltage of the NMOS when only a separate AC voltage is applied to the body of the NMOS. As shown in FIG. 14C, when only a separate AC signal is applied to the body, the operation of the NMOS causes a voltage higher than that of the source to be applied to the body by the structural diode of the MOSFET, Is formed lower than the type of connection. Therefore, when only an AC voltage is applied to the body of the NMOS as shown in FIG. 14C, the effect of increasing the gain of the input signal increases as the threshold voltage signal applied to the body has higher DC power consumption and gain. I have. However, since the threshold voltage can not be reduced, the rate of increase is limited when the structural BJT of the MOSFET is not operated.

도 14d는 본 발명의 실시예와 같이, NMOS의 바디에 소스와 동일한 직류(DC) 전압과 VGS와 동일한 위상의 교류(AC) 신호를 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 14d와 같이 NMOS의 바디에 소스와 동일한 직류(DC) 전압 및 VGS와 동일한 위상의 교류(AC) 신호와 동일한 위상의 신호가 인가되었을 때의 NMOS의 동작은 바디-소스 연결과 동일한 DC 소모 전력을 가지면서도 입력신호의 크기가 문턱전압 신호의 크기만큼 증가하게 되어 더 높은 이득을 가질 수 있다.14D shows the operating voltage of an NMOS when an AC (AC) signal having the same phase as V GS and the same DC voltage as the source is applied to the body of the NMOS, as in the embodiment of the present invention. As shown in FIG. 14d, the operation of the NMOS when the DC (DC) voltage same as the source and the AC (AC) signal having the same phase as the V GS are applied to the body of the NMOS is equal to the DC consumption The magnitude of the input signal increases by the magnitude of the threshold voltage signal while having power, so that a higher gain can be obtained.

도 14e는 본 발명의 실시예와 같이, NMOS의 바디에 소스보다 낮은 직류(DC) 전압과 VGS와 동일한 위상의 교류(AC) 신호를 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 13e와 같이 바디에 소스보다 낮은 직류(DC) 전압 및 VGS와 동일한 위상의 신호가 인가되었을 때의 NMOS의 동작은 바디-소스 연결과 비교하여 입력신호의 크기가 문턱전압 신호의 크기만큼 증가하게 되어 더 높은 이득을 가질 수 있다. 또한 NMOS의 바디에 인가되는 DC 전압을 소스보다 낮게 조절함으로써 문턱전압을 높게 형성하여 DC 소모전력을 줄이고, 바디에 인가되는 AC 신호의 크기를 증가시킴으로써 더 높은 이득 및 전력 효율을 가질 수 있다.14E shows the operating voltage of the NMOS when a direct current (DC) voltage lower than the source and an AC (AC) signal having the same phase as V GS are applied to the body of the NMOS, as in the embodiment of the present invention. 13E, the operation of the NMOS when a direct current (DC) voltage lower than the source voltage and a signal having the same phase as the V GS voltage are applied to the body, increases the size of the input signal by the magnitude of the threshold voltage signal So that a higher gain can be obtained. Further, by adjusting the DC voltage applied to the body of the NMOS to be lower than the source voltage, the threshold voltage is increased to reduce the DC power consumption and the AC voltage applied to the body is increased, thereby achieving higher gain and power efficiency.

이와 같이 본 발명의 실시예에 따르면 트랜지스터의 바디에 VGS와 동일한 위상의 신호 및 직류(DC) 전압을 인가함으로써 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있다. As described above, according to the embodiment of the present invention, the threshold voltage can be adjusted by applying a signal having the same phase as V GS and a direct current (DC) voltage to the body of the transistor and having a relatively high gain .

또한 VGS와 동일한 위상의 신호를 해당되는 차동 증폭기의 출력단으로부터 피드백 시킴으로써, 추가적인 소자의 연결을 줄일 수 있고 간단하게 회로를 구성할 수 있다. Further, by feeding back a signal having the same phase as V GS from the output terminal of the corresponding differential amplifier, the connection of the additional elements can be reduced and the circuit can be easily constructed.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

110 : 제1 트랜지스터, 120 : 제2 트랜지스터,
115 : 제3 트랜지스터, 125 : 제4 트랜지스터,
130, 140, 150 : 직류 전원110: a first transistor, 120: a second transistor,
115: a third transistor, 125: a fourth transistor,
130, 140, 150: DC power

Claims (17)

게이트를 통하여 입력 신호가 인가되고, 제1단을 통해서 상기 입력 신호와 반대 위상의 증폭된 신호를 출력하며, 제2단이 각각 제1 전원에 연결되어 있는 제1 트랜지스터 및 제2 트랜지스터,
제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제1단에 연결되는 제1 커패시터, 그리고
제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제1 트랜지스터의 제1단에 연결되는 제2 커패시터를 포함하는 피드백 신호를 이용한 차동 증폭기.A first transistor and a second transistor each having an input signal applied through a gate and outputting an amplified signal having a phase opposite to that of the input signal through a first terminal,
A first capacitor having a first end coupled to the body of the first transistor and a second end coupled to a first end of the second transistor,
And a second capacitor having a first terminal connected to the body of the second transistor and a second terminal connected to the first terminal of the first transistor. 제1항에 있어서,
제1단이 상기 제1 트랜지스터의 바디에 연결되고, 제2단이 제1 직류 전원에 연결되는 제1 저항, 그리고
제1단이 상기 제2 트랜지스터의 바디에 연결되고, 제2단이 제2 직류 전원에 연결되는 제2 저항을 더 포함하는 피드백 신호를 이용한 차동 증폭기. The method according to claim 1,
A first resistor having a first end connected to the body of the first transistor and a second end connected to a first direct current power source,
And a second resistor having a first end connected to the body of the second transistor and a second end connected to a second DC power source. 제2항에 있어서,
상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트에는 서로 반대 극성의 교류 신호가 입력되는 피드백 신호를 이용한 차동 증폭기. 3. The method of claim 2,
And a gate of the first transistor and a gate of the second transistor are supplied with AC signals of opposite polarities. 제1항에 있어서,
상기 제1 전원은 접지 전원인 피드백 신호를 이용한 차동 증폭기.The method according to claim 1,
Wherein the first power source is a ground power source. 제3항에 있어서,
상기 제1 트랜지스터의 바디로 피드백되는 전압은 상기 제2 트랜지스터의 게이트와 제1단 사이의 전압이고,
상기 제2 트랜지스터의 바디로 피드백되는 전압은 상기 제1 트랜지스터의 게이트와 제1단 사이의 전압인 피드백 신호를 이용한 차동 증폭기. The method of claim 3,
Wherein a voltage fed back to the body of the first transistor is a voltage between a gate and a first terminal of the second transistor,
Wherein a voltage fed back to the body of the second transistor is a feedback signal that is a voltage between a gate and a first terminal of the first transistor. 제5항에 있어서,
상기 제1 트랜지스터의 제1단 및 상기 제2 트랜지스터의 제1단에 연결되며, 상기 제1 전원보다 높은 전압을 출력하는 제2 전원을 더 포함하는 피드백 신호를 이용한 차동 증폭기.6. The method of claim 5,
And a second power source connected to a first end of the first transistor and a first end of the second transistor, the second power source outputting a higher voltage than the first power source. 제6항에 있어서,
상기 제2 전원에 제1단이 연결되고, 상기 제1 트랜지스터의 제1단에 제2단이 연결되는 제3 트랜지스터,
상기 제2 전원에 제1단이 연결되고, 상기 제2 트랜지스터의 제1단에 제2단이 연결되는 제4 트랜지스터,
상기 제3 트랜지스터와 상기 제4 트랜지스터의 게이트와 제1단이 연결된 제3 저항, 그리고
상기 제3 저항의 제2단에 연결된 제3 직류 전원을 더 포함하여 캐스코드 구조를 형성하는 피드백 신호를 이용한 차동 증폭기.The method according to claim 6,
A third transistor having a first terminal connected to the second power source and a second terminal connected to a first terminal of the first transistor,
A fourth transistor having a first terminal connected to the second power source and a second terminal connected to a first terminal of the second transistor,
A third resistor connected to a first end of the third transistor and a gate of the fourth transistor, and
And a third DC power source connected to the second end of the third resistor to form a cascode structure. 제7항에 있어서,
상기 제1 커패시터의 제2단이 상기 제4 트랜지스터의 제1단에 연결되고,
상기 제2 커패시터의 제2단이 상기 제3 트랜지스터의 제1단에 연결되는 피드백 신호를 이용한 차동 증폭기.8. The method of claim 7,
A second end of the first capacitor is coupled to a first end of the fourth transistor,
And the second terminal of the second capacitor is connected to the first terminal of the third transistor. 제8항에 있어서,
상기 제1 내지 제4 트랜지스터가 N형의 MOSFET(NMOS)인 경우, 상기 제1 내지 제4 트랜지스터의 제1단은 드레인이고 제2단은 소스이며,
상기 제1 내지 제4 트랜지스터가 P형의 MOSFET(PMOS)인 경우, 상기 제1 내지 제4 트랜지스터의 제1단은 소스이고 제2단은 드레인인 피드백 신호를 이용한 차동 증폭기. 9. The method of claim 8,
When the first to fourth transistors are N-type MOSFETs (NMOS), the first stage of the first to fourth transistors is the drain and the second stage is the source,
Wherein when the first to fourth transistors are P-type MOSFETs (PMOS), the first stage of the first to fourth transistors is a source and the second stage is a drain. 제1단을 통하여 입력 신호가 인가되고, 제2단을 통해서 상기 입력 신호가 증폭된 신호를 출력하며, 제1단이 각각 제1 전원에 연결되어 있는 제1 트랜지스터 및 제2 트랜지스터,
제1 저항을 통하여 상기 제1 트랜지스터 및 제2 트랜지스터의 게이트와 연결되어 있는 제1 직류 전원,
제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되는 제1 커패시터, 그리고
제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제1 트랜지스터의 제2단에 연결되는 제2 커패시터를 포함하는 피드백 신호를 이용한 차동 증폭기.A first transistor and a second transistor each having a first terminal coupled to a first power source and a second terminal coupled to the first power source,
A first DC power supply connected to gates of the first transistor and the second transistor through a first resistor,
A first capacitor having a first end coupled to the body of the first transistor and a second end coupled to a second end of the second transistor,
And a second capacitor having a first terminal connected to the body of the second transistor and a second terminal connected to the second terminal of the first transistor. 제10항에 있어서,
상기 제1 트랜지스터의 제1단과 상기 제2 트랜지스터의 제1단에는 서로 반대 극성의 교류 신호가 입력되고,
상기 제1 트랜지스터 및 제2 트랜지스터의 제2단에는 각각 상기 제1단을 통해 입력된 입력 신호와 동일한 위상을 가지는 신호가 출력되는 피드백 신호를 이용한 차동 증폭기.11. The method of claim 10,
An AC signal having an opposite polarity is input to the first terminal of the first transistor and the first terminal of the second transistor,
And a feedback signal outputting a signal having the same phase as the input signal input through the first stage is used for the second stage of the first transistor and the second transistor. 제11항에 있어서,
제1단이 상기 제1 트랜지스터의 바디에 연결되고, 제2단이 제2 직류 전원에 연결되는 제2 저항, 그리고
제1단이 상기 제2 트랜지스터의 바디에 연결되고, 제2단이 제3 직류 전원에 연결되는 제3 저항을 더 포함하는 피드백 신호를 이용한 차동 증폭기. 12. The method of claim 11,
A second resistor having a first end connected to the body of the first transistor and a second end connected to a second direct current power source,
And a third resistor connected between a first terminal of the second transistor and a third terminal of the second transistor. 제11항에 있어서,
상기 제1 전원은 접지 전원인 피드백 신호를 이용한 차동 증폭기.12. The method of claim 11,
Wherein the first power source is a ground power source. 제12항에 있어서,
상기 제1 트랜지스터의 바디로 피드백되는 전압은 상기 제2 트랜지스터의 게이트와 제2단 사이의 전압이고,
상기 제2 트랜지스터의 바디로 피드백되는 전압은 상기 제1 트랜지스터의 게이트와 제2단 사이의 전압인 피드백 신호를 이용한 차동 증폭기. 13. The method of claim 12,
Wherein a voltage fed back to the body of the first transistor is a voltage between a gate and a second terminal of the second transistor,
Wherein a voltage fed back to the body of the second transistor is a feedback signal that is a voltage between a gate and a second terminal of the first transistor. 제14항에 있어서,
상기 제1 트랜지스터의 제2단 및 상기 제2 트랜지스터의 제2단에 연결되며, 상기 제1 전원보다 높은 전압을 출력하는 제2 전원을 더 포함하는 피드백 신호를 이용한 차동 증폭기.15. The method of claim 14,
And a second power source connected to a second terminal of the first transistor and a second terminal of the second transistor, the second power source outputting a voltage higher than the first power source. 제15항에 있어서,
상기 제1 전원에 제1단이 연결되고, 상기 제1 트랜지스터의 제1단에 제2단이 연결되는 제3 트랜지스터, 그리고
상기 제1 전원에 제1단이 연결되고, 상기 제2 트랜지스터의 제1단에 제2단이 연결되는 제4 트랜지스터를 더 포함하여 캐스코드 구조를 형성하는
상기 제3 트랜지스터와 상기 제4 트랜지스터의 게이트를 통하여 서로 다른 위상의 신호가 입력되는 피드백 신호를 이용한 차동 증폭기.16. The method of claim 15,
A third transistor having a first terminal connected to the first power source and a second terminal connected to a first terminal of the first transistor,
And a fourth transistor having a first terminal coupled to the first power source and a second terminal coupled to a first terminal of the second transistor to form a cascode structure,
And a feedback signal to which signals of different phases are inputted through the gates of the third transistor and the fourth transistor. 제16항에 있어서,
상기 제1 내지 제4 트랜지스터가 N형의 MOSFET(NMOS)인 경우, 상기 제1 내지 제4 트랜지스터의 제1단은 소스이고 제2단은 드레인이며,
상기 제1 내지 제4 트랜지스터가 P형의 MOSFET(PMOS)인 경우, 상기 제1 내지 제4 트랜지스터의 제1단은 드레인이고 제2단은 소스인 피드백 신호를 이용한 차동 증폭기.

17. The method of claim 16,
When the first to fourth transistors are N-type MOSFETs (NMOS), the first stage of the first to fourth transistors is the source and the second stage is the drain,
Wherein when the first to fourth transistors are P-type MOSFETs (PMOS), the first stage of the first to fourth transistors is a drain and the second stage is a source of a feedback signal.

KR1020130014214A 2013-02-08 2013-02-08 Differential amplifier using feedback signal KR101449690B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130014214A KR101449690B1 (en) 2013-02-08 2013-02-08 Differential amplifier using feedback signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130014214A KR101449690B1 (en) 2013-02-08 2013-02-08 Differential amplifier using feedback signal

Publications (2)

Publication Number Publication Date
KR20140101088A true KR20140101088A (en) 2014-08-19
KR101449690B1 KR101449690B1 (en) 2014-10-13

Family

ID=51746621

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130014214A KR101449690B1 (en) 2013-02-08 2013-02-08 Differential amplifier using feedback signal

Country Status (1)

Country Link
KR (1) KR101449690B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9906195B2 (en) 2014-12-04 2018-02-27 Samsung Display Co., Ltd. High bandwidth amplifier

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100983124B1 (en) * 2008-10-28 2010-09-17 삼성전기주식회사 Voltage controlled oscillator of threshold voltage adjustment type
KR101155391B1 (en) 2011-06-09 2012-06-20 부산대학교 산학협력단 Differential amplifier using feedback

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9906195B2 (en) 2014-12-04 2018-02-27 Samsung Display Co., Ltd. High bandwidth amplifier

Also Published As

Publication number Publication date
KR101449690B1 (en) 2014-10-13

Similar Documents

Publication Publication Date Title
US10103725B2 (en) Driving circuit of a power circuit
KR102492494B1 (en) A regulated high side gate driver circuit for power transistors
US8130042B2 (en) Methods and devices for leakage current reduction
CN106549564B (en) Power amplifying apparatus and method with supply modulation
US9800156B2 (en) Amplifier circuit and voltage regulator
US8305059B2 (en) Voltage regulator circuit
CN110858083B (en) Constant voltage circuit
US6831513B2 (en) Differential amplifier
KR20020067531A (en) Bootstrapped dual-gate class e amplifier circuit
US7560973B2 (en) Gate driver circuit for power transistor
KR101449690B1 (en) Differential amplifier using feedback signal
KR101974657B1 (en) Voltage regulator
JP5883477B2 (en) Voltage controlled oscillator
US20140368279A1 (en) Direct Biasing A Gate Electrode Of A Radio Frequency Power Amplifier Through a Driver Stage
KR101392884B1 (en) Power amplifier using feedforward signal
KR101496004B1 (en) Power amplifier using feedback signal
US9525414B2 (en) Gate drive circuit providing constant driving current
US8427237B2 (en) Common-mode feedback circuit
KR101363818B1 (en) Power amplifier for attenuating harmonic
KR101338711B1 (en) Apparatus for power amplication using current source
KR101480225B1 (en) Power amplifier using feedforward signal
WO2017160417A1 (en) Bias circuit having reduced power consumption
KR101480224B1 (en) Power amplifier using feedforward signal
JP2017143473A (en) Differential amplifier circuit
KR20140139279A (en) Power amplifier using feedback signal

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 5