KR20140092144A

KR20140092144A - Electric device

Info

Publication number: KR20140092144A
Application number: KR1020130004543A
Authority: KR
Inventors: 김대익; 김성의; 황유상
Original assignee: 삼성전자주식회사
Priority date: 2013-01-15
Filing date: 2013-01-15
Publication date: 2014-07-23

Abstract

An electric device is disclosed. The electric device includes lower electrodes of a pillar shape, a first dielectric layer which is formed on at least parts of the upper outside and the lateral surface of the lower electrodes, respectively, at least one conductive layer which is formed on the first dielectric layer between at least one pair of lower electrodes which is adjacent to the lower electrodes, a second dielectric layer which is formed on an upper surface and a lateral surface except the upper surface and the lateral surface which has the first dielectric layer of the lower electrodes, and on the lower surface and the lateral surface of at least one conductive layer, and an upper electrode which is formed on the second dielectric layer and the upper surface of the at least one conductive layer.

Description

Electric device

본 발명의 기술적 사상은 전기 소자에 관한 것으로, 특히 반도체 메모리 소자에 구비되는 전기 소자, 예컨대 커패시터에 관한 것이다.TECHNICAL FIELD The present invention relates to an electric device, and more particularly to an electric device such as a capacitor provided in a semiconductor memory device.

반도체 메모리 소자, 예컨대 DRAM(dynamic random access memory)의 고집적화에 따라 디자인 룰(design rule)이 축소되면서 단위 메모리 셀들이 형성되는 영역의 면적이 감소되고 있다. 이에 따라, 제한된 면적에서도 DRAM의 단위 메모리 셀에서 전하를 저장하는 커패시터의 정전 용량을 극대화시키기 위해 하부 전극의 높이를 그 폭에 비해 매우 높게 형성시키는 방법이 제시되었고, 커패시터 제조 단계에서 발생되는 하부 전극들 사이의 브릿지 문제를 보완하기 위해 하부 전극들의 쓰러짐을 방지하는 지지 구조를 이용하는 방안이 제시되었다. 그러나, 지지 구조를 이용하여 하부 전극을 형성하는 경우 지지 구조가 차지하는 면적에 상응하여 정전 용량이 손실될 수 있어, 정전 용량의 극대화가 어려워지는 문제가 있다.As the design rule of a semiconductor memory device, such as a dynamic random access memory (DRAM), is reduced, the area of the area where the unit memory cells are formed is reduced. Accordingly, in order to maximize the capacitance of a capacitor for storing charges in a unit memory cell of a DRAM even in a limited area, a method of forming a height of the lower electrode so as to be much higher than its width has been proposed. A method of using a supporting structure that prevents the lower electrodes from falling down is proposed to compensate for the bridge problem between the electrodes. However, when the lower electrode is formed using the supporting structure, the capacitance may be lost corresponding to the area occupied by the supporting structure, thereby making it difficult to maximize the capacitance.

본 발명이 이루고자 하는 기술적 과제는, 하부 전극들의 쓰러짐을 방지하여 하부 전극들의 브릿지 문제를 해결하고, 정전 용량의 극대화가 가능한 전기 소자를 제공하는 것이다.An object of the present invention is to provide an electric device capable of preventing collapse of lower electrodes, solving a bridge problem of lower electrodes, and maximizing capacitance.

본 발명의 기술적 사상에 의한 일 양태에 따른 전기 소자는, 기둥(pillar) 형상의 복수의 하부 전극들과, 상기 복수의 하부 전극들의 상면 및 상부 외측면 각각의 적어도 일부 상에 형성되는 제1 유전막과, 상기 복수의 하부 전극들 중 서로 인접하는 적어도 한 쌍의 하부 전극들 사이에서 상기 제1 유전막 상에 형성되는 적어도 하나의 도전막과, 상기 복수의 하부 전극들의 상기 제1 유전막이 형성된 상면 및 외측면 이외의 상면 및 외측면, 상기 적어도 하나의 도전막의 외측면 및 하면 상에 형성되는 제2 유전막, 및 상기 제2 유전막 및 상기 적어도 하나의 도전막의 상면 상에 형성되는 상부 전극을 포함한다. According to an aspect of the present invention, there is provided an electrical device comprising: a plurality of lower electrodes in the form of pillars; and a first dielectric layer formed on at least a portion of each of the upper and lower outer sides of the plurality of lower electrodes, At least one conductive layer formed on the first dielectric layer between at least a pair of lower electrodes adjacent to each other among the plurality of lower electrodes, and a second dielectric layer formed on the upper surface of the plurality of lower electrodes, A second dielectric layer formed on the upper and lower surfaces of the at least one conductive film other than the outer side surface and on the outer and lower surfaces of the at least one conductive film and an upper electrode formed on the upper surface of the second dielectric film and the at least one conductive film.

일부 실시예에서, 상기 제1 유전막은, 상기 복수의 하부 전극들의 상면을 전부 덮도록 형성될 수 있다.In some embodiments, the first dielectric layer may be formed to cover the entire upper surface of the plurality of lower electrodes.

일부 실시예에서, 상기 도전막은, 상기 적어도 한 쌍의 하부 전극들의 상부 외측면의 적어도 일부 상에 각각 형성되는 제1 유전막 사이의 제1 층, 및 상기 적어도 한 쌍의 하부 전극들의 상면의 적어도 일부 상에 형성되는 제1 유전막 및 상기 제1 층 상의 제2 층을 구비할 수 있다.In some embodiments, the conductive film comprises a first layer between first dielectric layers, each formed on at least a portion of an upper outer surface of the at least one pair of lower electrodes, and a second layer between at least a portion of the upper surface of the at least one pair of lower electrodes And a second layer on the first layer.

일부 실시예에서, 상기 제1 층의 수직 방향의 두께는, 상기 적어도 한 쌍의 하부 전극들 사이의 간격보다 크거나 같을 수 있다.In some embodiments, the thickness of the first layer in the vertical direction may be greater than or equal to the spacing between the at least one pair of lower electrodes.

일부 실시예에서, 상기 제2 층의 수직 방향의 두께는, 상기 제1 층의 수직 방향의 두께보다 작거나 같을 수 있다.In some embodiments, the thickness of the second layer in the vertical direction may be less than or equal to the thickness of the first layer in the vertical direction.

일부 실시예에서, 상기 도전막은, 상기 상부 전극과 동일한 물질로 일체로 형성될 수 있다.In some embodiments, the conductive film may be integrally formed of the same material as the upper electrode.

일부 실시예에서, 상기 도전막은, 상기 상부 전극과 상이한 물질로 형성될 수 있다.In some embodiments, the conductive film may be formed of a material different from the upper electrode.

일부 실시예에서, 상기 제1 유전막과 상기 제2 유전막은, 서로 동일한 물질로 형성될 수 있다.In some embodiments, the first dielectric layer and the second dielectric layer may be formed of the same material.

일부 실시예에서, 상기 제1 유전막과 상기 제2 유전막은, 서로 상이한 물질로 형성될 수 있다.In some embodiments, the first dielectric layer and the second dielectric layer may be formed of materials different from each other.

본 발명의 기술적 사상에 의한 다른 양태에 따른 전기 소자는, 기둥(pillar) 형상의 복수의 하부 전극들과, 상기 복수의 하부 전극들 중 서로 인접하는 적어도 한 쌍의 하부 전극들의 상면 및 상부 외측면 각각의 적어도 일부 상에 형성되는 제1 부분, 상기 적어도 한 쌍의 하부 전극들의 외측면 사이에서 수평 방향으로 연장되며 상기 제1 부분에 접하는 제2 부분, 상기 적어도 한 쌍의 하부 전극들의 상면 상에서 각각 상기 제1 부분으로부터 수직 방향으로 연장되어 돌출되는 제3 부분을 구비하는 유전막, 및 상기 유전막 상의 상부 전극을 포함한다.According to another aspect of the present invention, there is provided an electrical device comprising: a plurality of pillar-shaped lower electrodes; and an upper surface and an upper surface of at least a pair of lower electrodes adjacent to each other of the plurality of lower electrodes, A second portion extending in a horizontal direction between the outer surfaces of the at least one pair of lower electrodes and being in contact with the first portion, a first portion formed on at least a portion of each of the at least one pair of lower electrodes, A dielectric film having a third portion protruding from the first portion in a vertical direction, and an upper electrode on the dielectric film.

상술한 본 발명에 따른 전기 소자에 따르면, 도전성 물질로 형성되되 상부 전극과 별개 또는 일체로 형성되는 도전막을 지지 구조로 채용함으로써 하부 전극들의 쓰러짐을 막아 하부 전극들 간의 브릿지를 방지할 수 있고, 이와 동시에 유전막을 사이에 두고 대면하는 상기 도전막과 하부 전극들을 통해 정전 용량을 확보할 수 있어 정전 용량의 극대화가 가능할 수 있다. According to the electric device of the present invention, by using a conductive film formed of a conductive material and formed separately or integrally with the upper electrode as a support structure, it is possible to prevent the bridge between the lower electrodes by preventing collapse of the lower electrodes, At the same time, the electrostatic capacity can be secured through the conductive film and the lower electrodes facing each other with the dielectric film therebetween, thereby maximizing the electrostatic capacity.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 전기 소자를 나타내는 측단면도이다.
도 2 내지 도 10은 본 발명의 기술적 사상에 의한 전기 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 전기 소자의 단면의 구조를 예시한 측단면도들이다.BRIEF DESCRIPTION OF THE DRAWINGS A brief description of each drawing is provided to more fully understand the drawings recited in the description of the invention.
1 is a side sectional view showing an electric device according to the technical idea of the present invention.
FIGS. 2 to 10 are side cross-sectional views illustrating the structure of a cross-section of an electric device according to a process order to explain an exemplary manufacturing method of the electric device according to the technical idea of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings, and a duplicate description thereof will be omitted.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. Embodiments of the present invention will now be described more fully hereinafter with reference to the accompanying drawings, in which exemplary embodiments of the invention are shown. These embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. The present invention is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 교시로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.Although the terms first, second, etc. are used herein to describe various elements, regions, layers, regions and / or elements, these elements, components, regions, layers, regions and / It should not be limited by. These terms do not imply any particular order, top, bottom, or top row, and are used only to distinguish one member, region, region, or element from another member, region, region, or element. Accordingly, the first member, region, region, or element described below may refer to a second member, region, region, or element without departing from the teachings of the present invention. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.Unless otherwise defined, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the inventive concept belongs, including technical terms and scientific terms. In addition, commonly used, predefined terms are to be interpreted as having a meaning consistent with what they mean in the context of the relevant art, and unless otherwise expressly defined, have an overly formal meaning It will be understood that it will not be interpreted.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.If certain embodiments are otherwise feasible, the particular process sequence may be performed differently from the sequence described. For example, two processes that are described in succession may be performed substantially concurrently, or may be performed in the reverse order to that described.

첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.In the accompanying drawings, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions shown herein, but should include variations in shape resulting from, for example, manufacturing processes.

도 1은 본 발명의 기술적 사상에 의한 전기 소자를 나타내는 측단면도이다.1 is a side sectional view showing an electric device according to the technical idea of the present invention.

도 1을 참조하면, 상기 전기 소자는 소정의 하부 구조물이 형성된 반도체 기판(100), 복수의 도전 영역(112)들 및 절연층(110), 식각 정지층(120) 상에 형성될 수 있으며, 복수의 하부 전극(130)들, 제1 유전막(132), 도전막(140), 제2 유전막(142), 및 상부 전극(150)을 포함할 수 있다. Referring to FIG. 1, the electrical device may be formed on a semiconductor substrate 100, a plurality of conductive regions 112, an insulating layer 110, and an etch stop layer 120, on which a predetermined underlying structure is formed. And may include a plurality of lower electrodes 130, a first dielectric layer 132, a conductive layer 140, a second dielectric layer 142, and an upper electrode 150.

반도체 기판(100)에는 상기 전기 소자와 함께 단위 메모리 셀을 구성하는 복수의 트랜지스터 구조물들(미도시), 제1 방향으로 연장되는 복수의 워드라인들(미도시), 및 상기 제1 방향과 소정의 각, 예컨대 직각을 이루는 제2 방향으로 연장되는 복수의 비트라인들(미도시)이 형성될 수 있다. 이하에서는 설명의 편의를 위해, 상기 복수의 트랜지스터 구조물들, 상기 복수의 워드라인들, 및 상기 복수의 비트라인들을 포함하는 구조물들을 통칭하여 하부 구조물이라고 칭하고, 상기 하부 구조물에 대한 구체적인 설명은 생략함을 알려둔다. In the semiconductor substrate 100, a plurality of transistor structures (not shown) constituting a unit memory cell together with the electric device, a plurality of word lines (not shown) extending in a first direction, A plurality of bit lines (not shown) extending in a second direction forming an angle of, for example, a right angle may be formed. Hereinafter, for convenience of description, the plurality of transistor structures, the plurality of word lines, and the structures including the plurality of bit lines are collectively referred to as a lower structure, and a detailed description of the lower structure is omitted. Of the.

반도체 기판(100) 위에는 상기 전기 소자의 복수의 하부 전극(130)들을 상기 하부 구조물의 대응하는 트랜지스터 구조물들과 연결하는 복수의 도전 영역(112)들, 및 복수의 도전 영역(112)들을 상호 분리하는 절연층(110)이 형성될 수 있다. 복수의 도전 영역(112)들 및 절연층(110) 위에는 식각 정지층(120)이 형성될 수 있다. 도 1에서는 식각 정지층(120)이 복수의 도전 영역(112)들이 복수의 하부 전극(130)들에 의해 상호 분리되어 절연층(110)을 전부 덮도록 형성된 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 식각 정지층(120)은 복수의 도전 영역(112)들에 접하는 복수의 하부 전극(130)들의 하면의 폭에 따라, 복수의 도전 영역(112)들의 상면의 일부까지 덮도록 형성될 수도 있다. A plurality of conductive regions 112 for connecting the plurality of lower electrodes 130 of the electric element to corresponding transistor structures of the lower structure on the semiconductor substrate 100 and a plurality of conductive regions 112, An insulating layer 110 may be formed. An etch stop layer 120 may be formed on the plurality of conductive regions 112 and the insulating layer 110. 1, the etch stop layer 120 is formed such that a plurality of conductive regions 112 are separated from each other by a plurality of lower electrodes 130 to completely cover the insulating layer 110. However, no. The etch stop layer 120 may be formed to cover a portion of the upper surface of the plurality of conductive regions 112 according to a width of a lower surface of a plurality of lower electrodes 130 in contact with the plurality of conductive regions 112.

식각 정지층(120) 위에는 복수의 하부 전극(130)들이 형성될 수 있다. 복수의 하부 전극(130)들은 식각 정지층(120) 상의 제1 평면 상에서 복수개의 행 및 열을 구비하는 매트릭스 형상을 이루도록 배치될 수 있다. 또한, 복수의 하부 전극(130)들은 상기 제1 평면 상에서 허니컴(honeycomb) 형상을 이루도록 배치될 수도 있다. A plurality of lower electrodes 130 may be formed on the etch stop layer 120. The plurality of lower electrodes 130 may be arranged in a matrix shape having a plurality of rows and columns on a first plane on the etch stop layer 120. In addition, the plurality of lower electrodes 130 may be arranged in a honeycomb shape on the first plane.

복수의 하부 전극(130)들은 각기 식각 정지층(120)을 관통하여 하면이 복수의 도전 영역(112)들의 상면과 접하고, 복수의 도전 영역(112)들로부터 수직 방향으로 연장되는 기둥(pillar) 형상을 가질 수 있다. 복수의 하부 전극(130)들은 원형의 수평 단면 형상을 가질 수 있지만, 서로 다른 길이의 장축과 단축을 갖는 타원형의 수평 단면 형상을 가질 수도 있다. 또한, 복수의 하부 전극(130)들은 3각형, 4각형, 5각형 등과 같은 다각형 중 어느 하나의 수평 단면 형상을 가질 수도 있다. 복수의 하부 전극(130)들은 서로 동일한 수평 단면 형상을 가질 수 있으나, 서로 상이한 수평 단면 형상을 가질 수도 있다. Each of the plurality of lower electrodes 130 penetrates the etch stop layer 120 and contacts the upper surface of the plurality of conductive regions 112. The lower electrodes 130 are vertically extended from the plurality of conductive regions 112, Shape. The plurality of lower electrodes 130 may have a circular horizontal cross-sectional shape, but may have an elliptical horizontal cross-sectional shape having long and short axes of different lengths. In addition, the plurality of lower electrodes 130 may have a horizontal cross-sectional shape such as a polygon such as a triangle, a tetragon, a pentagon, or the like. The plurality of lower electrodes 130 may have the same horizontal cross-sectional shape, but may have different horizontal cross-sectional shapes.

복수의 하부 전극(130)들은 서로 동일한 폭을 가질 수 있으나, 이에 한정되는 것은 아니고 서로 상이한 폭을 가질 수도 있다. 그리고, 복수의 하부 전극(130)들은 각각 일정한 폭을 가지고 상기 수직 방향으로 연장될 수 있다. 그러나, 이에 한정되는 것은 아니고, 복수의 하부 전극(130)들은 상기 수직 방향으로 폭이 점차 증가하거나, 폭이 점차 감소하는 기둥 형상을 가질 수도 있다. The plurality of lower electrodes 130 may have the same width but are not limited thereto and may have different widths from each other. The plurality of lower electrodes 130 may have a predetermined width and may extend in the vertical direction. However, the present invention is not limited thereto, and the plurality of lower electrodes 130 may have a columnar shape in which the width gradually increases in the vertical direction or the width gradually decreases.

복수의 하부 전극(130)들은 높은 종횡비를 가질 수 있다. 즉, 복수의 하부 전극(130)들의 폭에 비해 수직 길이가 클 수 있다. 한편, 도 1에서는 복수의 하부 전극(130)들이 동일한 수직길이를 가지는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 전술된 바와 같이, 복수의 하부 전극(130)들이 서로 상이한 수평 단면 형상을 가지는 경우, 균일한 정전 용량의 확보를 위해 서로 상이한 수직길이를 가질 수도 있다. The plurality of lower electrodes 130 may have a high aspect ratio. That is, the vertical length may be larger than the width of the plurality of lower electrodes 130. 1, the plurality of lower electrodes 130 have the same vertical length, but the present invention is not limited thereto. As described above, if the plurality of lower electrodes 130 have different horizontal cross-sectional shapes, they may have different vertical lengths for ensuring uniform capacitance.

복수의 하부 전극(130)들은 동일한 도전성 물질로 구성될 수 있지만, 이에 한정되는 것은 아니며 서로 상이한 도전성 물질로 구성될 수도 있다.The plurality of lower electrodes 130 may be formed of the same conductive material, but the present invention is not limited thereto and may be formed of a different conductive material.

복수의 하부 전극(130)들의 상면 및 상부 외측면 각각의 적어도 일부 위에는 제1 유전막(132)이 형성될 수 있다. 제1 유전막(132)은 수평부(132a)와 수직부(132b)를 구비할 수 있다. 제1 유전막(132)의 수평부(132a)는 복수의 하부 전극(130)들 상면의 적어도 일부를 덮도록 형성될 수 있다. 제1 유전막(132)의 수평부(132a)는 복수의 하부 전극(130)들의 상면을 전부 덮도록 형성됨이 바람직하다. 후술되는 바와 같이 복수의 하부 전극(130)들, 제1 유전막(132)의 수평부(132a) 및 도전막(140)이 커패시터 기능을 수행할 수 있어, 제1 유전막(132)의 수평부(132a)의 면적이 클수록 정전 용량을 더 확보할 수 있기 때문이다. 이하에서는, 제1 유전막(132)의 수평부(132a)가 복수의 하부 전극(130)들의 상면을 전부 덮는 경우를 예로 들어 설명함을 알려둔다. The first dielectric layer 132 may be formed on at least a portion of each of the upper surface and the upper surface of the plurality of lower electrodes 130. The first dielectric layer 132 may include a horizontal portion 132a and a vertical portion 132b. The horizontal portion 132a of the first dielectric layer 132 may be formed to cover at least a part of the upper surface of the plurality of lower electrodes 130. [ The horizontal portion 132a of the first dielectric layer 132 may be formed to cover the entire upper surface of the plurality of lower electrodes 130. The horizontal portion 132a of the first dielectric layer 132 and the conductive layer 140 can perform a capacitor function and the horizontal portion 132a of the first dielectric layer 132 The larger the area of the capacitor 132a, the more the capacitance can be secured. Hereinafter, the case where the horizontal portion 132a of the first dielectric layer 132 covers the entire upper surface of the plurality of lower electrodes 130 will be described as an example.

제1 유전막(132)의 수직부(132b)는 복수의 하부 전극(130)들의 상부 외측면의 적어도 일부를 덮도록 형성될 수 있다. 제1 유전막(132)의 수직부(132b)는 서로 인접한 한 쌍의 하부 전극들 사이에서, 서로 대향하는 외측면 위에서 상호 이격되도록 형성될 수 있다. 제1 유전막(132)의 수직부(132b)는 복수의 하부 전극(130)들의 상부 외측면을 덮는 면적이 클수록 유리하다. 제1 유전막(132)의 수평부(132a)와 마찬가지로, 복수의 하부 전극(130)들, 제1 유전막의 수직부(132b) 및 도전막(140)이 커패시터 기능을 수행할 수 있어, 제1 유전막(132)의 수직부(132b)의 면적이 클수록 정전 용량을 더 확보할 수 있기 때문이다. 단, 제1 유전막(132)의 수직부(132b)는 후술되는 도전막(140)의 제1 층(140a)의 수직방향 두께(D1)를 고려하여 형성됨이 바람직하다. The vertical portion 132b of the first dielectric layer 132 may be formed to cover at least a portion of the upper outer surface of the plurality of lower electrodes 130. [ The vertical portion 132b of the first dielectric layer 132 may be formed to be spaced apart from each other on the outer surface facing each other between a pair of lower electrodes adjacent to each other. The vertical portion 132b of the first dielectric layer 132 is advantageous as the area covering the upper outer surface of the plurality of lower electrodes 130 is larger. The plurality of lower electrodes 130, the vertical portion 132b of the first dielectric layer and the conductive layer 140 can perform a capacitor function like the horizontal portion 132a of the first dielectric layer 132, This is because the larger the area of the vertical portion 132b of the dielectric film 132, the more the capacitance can be secured. It is preferable that the vertical portion 132b of the first dielectric layer 132 is formed in consideration of the vertical thickness D1 of the first layer 140a of the conductive layer 140 described later.

복수의 하부 전극(130)들 중 서로 인접하는 적어도 한 쌍의 하부 전극들 사이에서 제1 유전막(132)의 수평부(132a) 및 수직부(132) 위에는 도전성 물질로 구성되는 적어도 하나의 도전막(140)이 배치될 수 있다. 한 쌍을 이루는 하부 전극들은 적어도 두 개 이상의 하부 전극들일 수 있다. 이하에서는 설명의 편의를 위해 한 쌍을 이루는 하부 전극들이 두 개인 경우를 예로 들어 설명함을 알려둔다. 한편, 상기 도전성 물질은, Poly Si, SiGe, TiN, Ti, TaN, Ta, 또는 이들의 조합으로 이루어 질 수 있다.At least one conductive film made of a conductive material is formed on the horizontal portion 132a and the vertical portion 132 of the first dielectric layer 132 between at least one pair of lower electrodes adjacent to each other among the plurality of lower electrodes 130. [ (140) may be disposed. The pair of lower electrodes may be at least two or more lower electrodes. Hereinafter, for the sake of convenience of description, it is assumed that two pairs of lower electrodes are used as an example. Meanwhile, the conductive material may be composed of Poly Si, SiGe, TiN, Ti, TaN, Ta, or a combination thereof.

도전막(140)은 두 개의 하부 전극들의 상부 외측면의 일부 상에 각각 형성되는 제1 유전막(132)의 수직부(132b)들 위에서 상기 두 개의 하부 전극들 사이를 채우도록 형성되는 제1 층(140a) 및 상기 두 개의 하부 전극들의 상면 상에 각각 형성되는 제1 유전막(132)의 수평부(132a)들 위에서 상면이 상부 전극(150)과 접하도록 형성되는 제2 층(140b)을 구비할 수 있다. 제1 층(140a)은 하면이 제1 유전막(132)의 수직부(132b)들의 하부 측면과 실질적으로 동일 평면(coplanar) 상에 위치하도록 형성될 수 있고, 제2 층(140b)은 상면이 후술되는 제2 유전막(142)의 상부 측면과 실질적으로 동일 평면 상에 위치하도록 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다.The conductive layer 140 is formed on the vertical portions 132b of the first dielectric layer 132 formed on a part of the upper outer surface of the two lower electrodes, And a second layer 140b formed on the horizontal portions 132a of the first dielectric layer 132 and formed on the upper surfaces of the two lower electrodes so that the upper surface thereof contacts the upper electrode 150 can do. The first layer 140a may be formed such that the lower surface thereof is positioned substantially coplanar with the lower side surfaces of the vertical portions 132b of the first dielectric layer 132 and the second layer 140b may be formed such that the upper surface thereof May be formed to be substantially flush with the upper side surface of the second dielectric layer 142 to be described later. However, the present invention is not limited thereto.

제1 층(140a)의 수직 방향의 두께(D1)는 상기 두 개의 하부 전극들 사이의 간격(S)보다 크거나 같은 것이 바람직하다. 제1 층(140a)은 상기 두 개의 하부 전극들의 쓰러짐을 방지할 수 있는데, 상기 두 개의 하부 전극들 사이의 간격보다 제1 층(140a)의 두께(D1)가 작은 경우 지지력이 적절히 확보되지 않을 수 있기 때문이다. 또한, 제1 층(140a)은 제1 유전막(132)의 수직부(132b)들을 사이에 두고 대면하는 상기 두 개의 하부 전극들과 커패시터 기능을 수행할 수 있는데, 정전 용량을 극대화하기 위해서는 제1 층(140a)의 두께(D1)가 클수록 유리하기 때문이다. 한편, 제1 층(140a)의 두께(D1)에 대응하여 제1 유전막(132)의 수직부(132b)들이 상기 두 개의 하부 전극들의 상부 외측면 상에 형성될 수 있다. The thickness D1 in the vertical direction of the first layer 140a is preferably equal to or greater than the spacing S between the two lower electrodes. The first layer 140a can prevent the two lower electrodes from collapsing. When the thickness D1 of the first layer 140a is smaller than the gap between the two lower electrodes, It is because. The first layer 140a may function as a capacitor with the two lower electrodes facing the vertical portions 132b of the first dielectric layer 132. In order to maximize the capacitance, The larger the thickness D1 of the layer 140a is, the more advantageous it is. The vertical portions 132b of the first dielectric layer 132 may be formed on the upper outer surface of the two lower electrodes corresponding to the thickness D1 of the first layer 140a.

제2 층(140b)의 수직 방향의 두께(D2)는 제1 층(140a)의 수직 방향의 두께(D1)보다 작거나 같은 것이 바람직하다. 제2 층(140b)은 제1 유전막(132)의 수평부(132a)들을 모두 덮고 있어 상기 두 개의 하부 전극들의 쓰러짐을 적절히 방지할 수 있고, 제1 유전막(132)의 수평부(132a)들을 사이에 두고 대면하는 상기 두 개의 하부 전극들과 커패시터 기능을 수행할 수 있는데, 이 경우 정전 용량을 적절히 확보할 수 있어 수직방향의 두께(D2)가 불필요하게 크지 않아도 되기 때문이다.The thickness D2 in the vertical direction of the second layer 140b is preferably equal to or less than the thickness D1 in the vertical direction of the first layer 140a. The second layer 140b covers all of the horizontal portions 132a of the first dielectric layer 132 and can appropriately prevent the two lower electrodes from collapsing and prevent the horizontal portions 132a of the first dielectric layer 132 The lower electrode and the lower electrode facing each other can function as a capacitor. In this case, the capacitance can be appropriately secured and the thickness D2 in the vertical direction is not unnecessarily large.

도전막(140)은 다양한 수평 단면 형상을 갖도록 형성될 수 있다. 예를 들면, 도전막(140)은 각각 열을 이루며 인접하는 복수의 하부 전극(130)들 사이에서 일렬로 형성되어 라인 형상을 갖도록 형성될 수 있다. 또한, 도전막(140)은 각각 열을 이루며 인접하는 복수의 하부 전극(130)들 사이에서 3각형, 4각형, 5각형 등과 같은 다각형 중 어느 하나의 수평 단면 형상을 갖도록 형성될 수도 있다. 이 경우, 제2 층(140b)과 달리 제1 층(140a)은 제1 유전막(132)의 수직부(132b)들과 접하는 면이, 상기 하부 전극의 수평 단면 형상에 따라 다양한 형상을 가질 수 있다. 상기 하부 전극의 수평 단면 형상이 원형일 경우, 제1 층(140a)이 제1 유전막(132)의 수직부(132b)와 접하는 면은, 외측에서 오목한 형상일 수 있다. 한편, 도전막(140)은 각각 열을 이루며 인접하는 복수의 하부 전극(130)들 사이에서 교번적으로 배치될 수 있다. The conductive film 140 may be formed to have various horizontal cross-sectional shapes. For example, the conductive film 140 may be formed in a line and formed in a line between a plurality of adjacent lower electrodes 130 in a row. The conductive layer 140 may be formed to have a horizontal cross-sectional shape of any one of a polygon such as a triangle, a tetragon, a pentagon, etc. between the plurality of lower electrodes 130 adjacent to each other. In this case, unlike the second layer 140b, the first layer 140a may have various shapes depending on the horizontal cross-sectional shape of the lower electrode, such that the surface of the first dielectric layer 132, which contacts the vertical portions 132b of the first dielectric layer 132, have. When the horizontal cross-sectional shape of the lower electrode is circular, the surface of the first layer 140a, which contacts the vertical portion 132b of the first dielectric layer 132, may be concave from the outside. On the other hand, the conductive film 140 may be arranged alternately between a plurality of lower electrodes 130 adjacent to each other.

이와 같이, 도전막(140)은 전기 소자에서 상기 두 개의 하부 전극들 사이에서 이들을 지지하는 지지 구조로 기능할 수 있어 상기 두 개의 하부 전극들의 쓰러짐으로 인한 상기 두 개의 하부 전극들 사이의 브릿지 문제를 방지할 수 있도록 하고, 이와 동시에 상부 전극(150)과 전기적으로 연결되어 전기 소자의 플레이트 전극으로 기능할 수 있어 상기 전기 소자의 정전 용량의 손실을 방지하여 상기 전기 소자의 정전 용량의 극대화를 가능하게 한다.As such, the conductive layer 140 may function as a support structure for supporting the two devices between the two lower electrodes in the electrical device, thereby reducing the bridge problem between the two lower electrodes due to the collapse of the two lower electrodes. And at the same time, it can function as a plate electrode of the electric element by being electrically connected to the upper electrode 150, thereby preventing the loss of the electrostatic capacity of the electric element, thereby maximizing the electrostatic capacity of the electric element do.

도전막(140)의 외측면 및 하면, 복수의 하부 전극들(130)의 제1 유전막(132)의 수직부(132b)가 형성된 면을 제외한 외측면 상에 제2 유전막(142)이 형성될 수 있다. 즉, 제2 유전막(142)은 도전막(140)의 상면을 제외한 도전막(140) 및 복수의 하부 전극들(130)의 표면을 덮도록 형성될 수 있다. 이에 따라, 제2 유전막(142)의 일부분은, 제1 유전막(132)의 수평부(132a)로부터 도전막(140)의 외측면을 따라 연장되어 돌출되는 구조를 가질 수 있고, 또 다른 일부는 도전막(140)의 하면 및 제1 유전막(132)의 수직부(132b)들의 하부 측면을 덮도록 상기 하부 전극들 사이에서 수평 방향으로 연장되는 구조를 가질 수 있다. 제2 유전막(142)은 복수의 하부 전극들(130)과 이에 대면하는 상부 전극(150) 사이에 개재되어, 복수의 하부 전극들(130) 및 상부 전극(150)과 함께 커패시터를 구성할 수 있다. 제2 유전막(142)은 제1 유전막(132)과 동일한 물질로 형성될 수 있으나 이에 한정되는 것은 아니다. 제2 유전막(142)은 제1 유전막(132)과 상이한 물질로 형성될 수도 있다.The second dielectric layer 142 is formed on the outer surface of the conductive film 140 except the surface on which the vertical portions 132b of the first dielectric layer 132 of the plurality of lower electrodes 130 are formed . That is, the second dielectric layer 142 may be formed to cover the surfaces of the conductive layer 140 and the plurality of lower electrodes 130 except for the upper surface of the conductive layer 140. A portion of the second dielectric layer 142 may have a structure extending along the outer surface of the conductive layer 140 from the horizontal portion 132a of the first dielectric layer 132, And may extend in the horizontal direction between the lower electrodes so as to cover the lower surface of the conductive film 140 and the lower side surfaces of the vertical portions 132b of the first dielectric film 132. [ The second dielectric layer 142 is interposed between the plurality of lower electrodes 130 and the upper electrode 150 facing the plurality of lower electrodes 130 to form a capacitor together with the plurality of lower electrodes 130 and the upper electrode 150. have. The second dielectric layer 142 may be formed of the same material as the first dielectric layer 132, but is not limited thereto. The second dielectric layer 142 may be formed of a material different from the first dielectric layer 132.

제2 유전막(142) 및 도전막(140)의 상면 상에 상부 전극(150)이 형성될 수 있다. 상부 전극(150)은 복수의 하부 전극(130)들 사이의 공간을 완전히 채울 수 있고, 복수의 하부 전극(130)들 각각에 대면할 수 있다. 또한, 상부 전극(150)은 도전막(140)의 상면과 접하여 전기적으로 연결될 수 있다. 상부 전극(150)은 도전성 물질, 예컨대 Poly Si, SiGe, TiN, Ti, TaN, Ta, 또는 이들의 조합으로 이루어 질 수 있다. 상부 전극(150)은 도전막(140)과 동일한 도전성 물질로 일체로 형성될 수 있다. 그러나 이에 한정되는 것은 아니고 상부 전극(150)은 도전막(140)과 상이한 도전성 물질로 형성될 수도 있다. The upper electrode 150 may be formed on the upper surface of the second dielectric layer 142 and the conductive layer 140. The upper electrode 150 can completely fill a space between the plurality of lower electrodes 130 and face each of the plurality of lower electrodes 130. [ The upper electrode 150 may be electrically connected to the upper surface of the conductive layer 140. The upper electrode 150 may be formed of a conductive material such as PolySi, SiGe, TiN, Ti, TaN, Ta, or a combination thereof. The upper electrode 150 may be integrally formed of the same conductive material as the conductive film 140. However, the present invention is not limited thereto. The upper electrode 150 may be formed of a conductive material different from the conductive film 140.

도 2 내지 도 10은 본 발명의 기술적 사상에 의한 전기 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 전기 소자의 단면의 구조를 예시한 측단면도들이다. 도 2 내지 도 10을 설명함에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 중복되는 상세한 설명은 생략한다. FIGS. 2 to 10 are side cross-sectional views illustrating the structure of a cross-section of an electric device according to a process order to explain an exemplary manufacturing method of the electric device according to the technical idea of the present invention. 2 to 10, the same reference numerals as in FIG. 1 denote the same members, and a detailed description thereof will be omitted for the sake of simplicity.

도 2를 참조하면, 반도체 기판(100)에 전술된 바와 같은 단위 메모리 셀들을 구성하는 복수의 워드라인들(미도시), 복수의 비트라인들(미도시), 트랜지스터 구조물들(미도시)을 포함하는 소정의 하부 구조물을 형성한다.Referring to FIG. 2, a plurality of word lines (not shown), a plurality of bit lines (not shown), and transistor structures (not shown) constituting unit memory cells as described above are formed on a semiconductor substrate 100 To form a predetermined substructure.

상기 하부 구조물 위에 도전성 물질로 이루어지는 복수의 도전 영역(112)들과 복수의 도전 영역(112)들을 전기적으로 상호 분리하는 절연층(110)을 형성한다. 복수의 도전 영역(112)들은 복수의 하부 전극(130)들을 상기 트랜지스터 구조물들의 활성 영역(미도시)과 전기적으로 연결시킬 수 있다. 이 경우 복수의 도전 영역(112)들과 상기 트랜지스터 구조물들의 활성 영역 사이에 개재되는 층들에는 다양한 콘택, 예컨대 베리드 콘택(buried contact)들이 포함되어 복수의 도전 영역(112)들과 상기 트랜지스터 구조물들의 활성 영역을 전기적으로 연결시킬 수 있다. An insulating layer 110 for electrically separating a plurality of conductive regions 112 made of a conductive material and a plurality of conductive regions 112 is formed on the lower structure. The plurality of conductive regions 112 may electrically connect the plurality of lower electrodes 130 to an active region (not shown) of the transistor structures. In this case, the layers interposed between the plurality of conductive regions 112 and the active regions of the transistor structures include various contacts, such as buried contacts, to form a plurality of conductive regions 112, The active region can be electrically connected.

복수의 도전 영역(112)들 및 절연층(110) 상에 식각 정지층(120), 제1 몰드층(122), 및 제2 몰드층(124)을 차례로 형성한다. 일부 실시예에서, 식각 정지층(104)은 실리콘 질화막으로 이루어질 수 있다. 일부 실시예에서, 제1 몰드층(122) 및 제2 몰드층(124)은 식각 선택비가 상이한 실리콘 산화막으로 이루어질 수 있다. 그러나, 식각 정지층(120), 제1 몰드층(122) 및 제2 몰드층(124) 각각의 구성 물질은 위에서 예시한 것에만 한정되는 것은 아니며, 필요에 따라 다양한 물질들 중에서 선택되는 단일 물질을 사용하거나 또는 복수의 물질들을 조합하여 사용할 수 있다. 한편 도 2에서는 후속 공정(도 3 및 4 참조)에서 제1 유전막(132)이 형성되는 복수의 하부 전극(130)들의 상부를 정의하기 쉽도록 제1 몰드층(122)과 제2 몰드층(124)을 별도로 구성하는 예를 도시하고 있으나 이에 한정되는 것은 아니다. 제1 몰드층(122)과 제2 몰드층(124)은 하나의 몰드층으로 구성될 수도 있다.The etch stop layer 120, the first mold layer 122, and the second mold layer 124 are formed in turn on the plurality of conductive regions 112 and the insulating layer 110. [ In some embodiments, the etch stop layer 104 may be comprised of a silicon nitride film. In some embodiments, the first mold layer 122 and the second mold layer 124 may be made of a silicon oxide film having a different etch selectivity. However, the materials constituting each of the etch stop layer 120, the first mold layer 122 and the second mold layer 124 are not limited to those exemplified above, and may be a single material selected from a variety of materials, Or a plurality of materials may be used in combination. 2, a first mold layer 122 and a second mold layer (not shown) are formed to facilitate definition of the upper portions of the plurality of lower electrodes 130 in which the first dielectric layer 132 is formed in a subsequent process (see FIGS. 3 and 4) 124 are separately configured. However, the present invention is not limited thereto. The first mold layer 122 and the second mold layer 124 may be composed of one mold layer.

도 2에 도시되지는 않았으나, 제1 몰드층(122)에는 후속 공정(도 3 내지 도 10 참조)에서 높은 종횡비를 갖는 복수의 하부 전극(130)들 각각의 중부 또는 하부 외측면에 접촉되어, 도전막(140)과 마찬가지로 복수의 형성 공정 중에 쓰러지거나 기울어지지 않도록 이들을 지지하기 위한 중간 지지 구조층(미도시)이 형성될 수도 있다. 상기 중간 지지 구조층은 복수의 하부 전극(130)들의 서로 수직 방향으로 이격되는 적어도 두개의 층 이상으로 구성될 수도 있다. Although not shown in FIG. 2, the first mold layer 122 is contacted with a middle or lower outer surface of each of the plurality of lower electrodes 130 having a high aspect ratio in a subsequent process (see FIGS. 3 to 10) As in the case of the conductive film 140, an intermediate support structure layer (not shown) may be formed to support the conductive films 140 so as not to collapse or tilt during a plurality of forming processes. The intermediate support structure layer may be composed of at least two layers spaced apart from each other in the vertical direction of the plurality of lower electrodes 130.

제2 몰드층(124) 위에 하드 마스크 패턴(미도시)을 형성한 후 상기 하드 마스크 패턴을 이용하여 식각함으로써, 식각 정지층(120), 제1 몰드층(122) 및 제2 몰드층(124)을 관통하여 복수의 도전 영역(112)들의 상면을 노출시키는 복수의 제1 홀(H1)들을 형성할 수 있다. 복수의 제1 홀(H1)들은 형성하고자 하는 복수의 하부 전극(130)들의 수평 단면 형상에 따라, 다양한 기하학적 형상을 가지도록 형성될 수 있다. 상기 하드 마스크 패턴은 애싱 공정을 통해 제거될 수 있다. A hard mask pattern (not shown) is formed on the second mold layer 124 and then etched using the hard mask pattern to form the etch stop layer 120, the first mold layer 122, and the second mold layer 124 To expose the upper surfaces of the plurality of conductive regions 112. The first holes H1 may be formed in the first holes H1. The plurality of first holes H1 may be formed to have various geometries according to the horizontal cross-sectional shape of the plurality of lower electrodes 130 to be formed. The hard mask pattern may be removed through an ashing process.

도 3을 참조하면, 복수의 제1 홀(H1)들을 도전성 물질로 채워 복수의 하부 전극(130)들을 형성하고, 제2 몰드층(124)을 제거하여 제1 몰드층(122)의 일부 상면, 복수의 하부 전극(130)들의 상면 및 상부 외측벽의 일부를 노출시킨다. Referring to FIG. 3, a plurality of first holes H1 are filled with a conductive material to form a plurality of lower electrodes 130, and a second mold layer 124 is removed to form a part of the upper surface of the first mold layer 122 , And exposes a part of the upper surface and the upper outer wall of the plurality of lower electrodes 130.

일부 실시예에서 복수의 하부 전극(130)들은 상기 도전성 물질, 예컨대 TiN, Ti, TaN, Ta, 또는 이들의 조합으로 이루어질 수 있다. 그리고 복수의 하부 전극(130)들은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정을 이용하여 상기 도전성 물질을 제1 홀(H1) 및 제2 몰드층(124)의 상면을 덮도록 형성하고 CMP 공정을 이용하여 노드 분리함으로써 형성될 수 있다. 복수의 하부 전극(130)들을 형성한 후 제2 몰드층(124)을 제거, 예컨대 리프트 오프(lift-off)하여 제1 몰드층(122)의 일부 상면, 복수의 하부 전극(130)들의 상면 및 상부 외측벽의 일부를 노출시킬 수 있다.In some embodiments, the plurality of lower electrodes 130 may comprise the conductive material, such as TiN, Ti, TaN, Ta, or combinations thereof. The plurality of lower electrodes 130 are electrically connected to the first hole H1 and the second mold layer H1 by using ALD (atomic layer deposition), CVD (chemical vapor deposition), or PVD (physical vapor deposition) 124, and separating the nodes using a CMP process. A plurality of lower electrodes 130 are formed and then the second mold layer 124 is removed or lifted off to form a part of the upper surface of the first mold layer 122, And a portion of the upper outer wall.

도 4를 참조하면, 노출된 복수의 하부 전극(130)들의 상면 및 상부 외측벽의 일부와 노출된 제1 몰드층(122)의 상면을 덮도록 유전 물질을 증착시켜 제1 유전막(132c)을 형성한다. Referring to FIG. 4, a first dielectric layer 132c is formed by depositing a dielectric material so as to cover a top surface of a plurality of exposed lower electrodes 130 and a portion of an upper outer wall of the first dielectric layer 130 and an upper surface of the exposed first mold layer 122 do.

일부 실시예에서, 제1 유전막(132)은, 예컨대 SiN으로 이루어질 수 있다. 제1 유전막(132)은 ALD, CVD, 또는 PVD 공정을 이용하여 형성되되, 복수의 하부 전극(130)들의 상면을 덮는 수평부(132a), 복수의 하부 전극(130)들의 상부 외측벽의 일부를 덮는 수직부(132b), 및 제1 몰드층(122)의 상면을 덮는 수평부(132c)를 구비할 수 있다. In some embodiments, the first dielectric layer 132 may be made of SiN, for example. The first dielectric layer 132 is formed using an ALD, CVD, or PVD process. The first dielectric layer 132 includes a horizontal portion 132a covering the upper surfaces of the plurality of lower electrodes 130, a portion of the upper outer wall of the plurality of lower electrodes 130 A vertical part 132b covering the first mold layer 122, and a horizontal part 132c covering the upper surface of the first mold layer 122. [

도 5를 참조하면, 제1 유전막(132)을 덮도록 도전 물질을 증착시켜 도전막(140)을 형성한다.Referring to FIG. 5, a conductive material 140 is formed by depositing a conductive material to cover the first dielectric layer 132.

일부 실시예에서, 도전막(140)은 예컨대 Poly Si, SiGe 등으로 이루어질 수 있다. 도전막(140)은 제1 유전막(132)의 수직부(132b)들 및 제1 유전막(132)의 수평부(132c)들로 정의된 영역을 채우는 제1 층(140a), 및 제1 층(140a)과 제1 유전막(132)의 수평부(132a)들 상의 제2 층(140b)으로 구분될 수 있다.In some embodiments, the conductive film 140 may be made of, for example, Poly Si, SiGe, or the like. The conductive film 140 includes a first layer 140a filling the region defined by the vertical portions 132b of the first dielectric layer 132 and the horizontal portions 132c of the first dielectric layer 132, And a second layer 140b on the horizontal portions 132a of the first dielectric layer 132. [

도 6을 참조하면, 도전막(140)의 형상을 결정하기 위한 제2 홀(H2)들을 형성한다.Referring to FIG. 6, second holes H2 for determining the shape of the conductive film 140 are formed.

도전막(140) 위에 하드 마스크 패턴(미도시)을 형성한 후 상기 하드 마스크 패턴을 이용하여 도전막(140)을 식각함으로써, 도전막(140)을 관통하여 제1 몰드층(122)의 상면을 노출 시키는 제2 홀(H2)들이 형성될 수 있다. 도 6에서는 복수의 하부 전극(130)들 중 일부 하부 전극들의 제1 유전막(132)의 수직부(132b)만이 제거되는 것으로 도시되고 있으나, 공차에 따라 제1 유전막(132)의 수평부(132a)의 일부도 제거될 수 있다. 다만, 전술된 바와 같이 정전 용량의 확보를 위해 제1 유전막(132)의 수직부(132b)만이 제거되어 제1 유전막(132)의 수평부(132a)이 상기 일부 하부 전극들의 상면을 전부 덮는 것이 바람직하다.A hard mask pattern (not shown) is formed on the conductive film 140 and then the conductive film 140 is etched using the hard mask pattern to pass through the conductive film 140 to form the upper surface of the first mold layer 122 The second holes H2 may be formed. 6, only the vertical part 132b of the first dielectric layer 132 of the lower electrodes 130 is removed, but the horizontal part 132a of the first dielectric layer 132 May also be removed. However, in order to ensure capacitance, only the vertical portion 132b of the first dielectric layer 132 is removed so that the horizontal portion 132a of the first dielectric layer 132 covers the entire upper surface of the lower electrodes desirable.

다양한 형상으로 배치되는 제2 홀(H2)들에 의해 도전막(140)의 수평 단면 형상 및 배치가 결정될 수 있다. 예컨대, 라인 형상의 제2 홀(H2)들에 의해 도전막(140)들이 분리되어 각각 열을 이루며 인접하는 복수의 하부 전극(130)들 사이에서 일렬로 형성되어 라인 형상을 가질 수 있다. 또한, 라인 형상의 제2 홀(H2)들이 각각 열을 이루며 인접하는 복수의 하부 전극(130)들 사이에서 교번적으로 배치되는 경우, 도전막(140)들 또한 라인 형상을 갖고 교번적으로 배치될 수 있다. 제2 홀(H2)들을 다양하게 조절하여, 도전막(140)이 다각형의 수평 단면 형상을 갖도록 할 수도 있다.The horizontal cross-sectional shape and arrangement of the conductive film 140 can be determined by the second holes H2 arranged in various shapes. For example, the conductive films 140 may be separated from each other by the second holes H2 in the form of a line, and may be formed in a line between a plurality of adjacent lower electrodes 130 to have a line shape. In addition, when the line-shaped second holes H2 are arranged alternately between the adjacent plurality of lower electrodes 130, the conductive films 140 are also arranged in a line shape and arranged alternately . The second holes H2 may be variously adjusted so that the conductive film 140 has a polygonal horizontal cross-sectional shape.

도 7을 참조하면, 제1 몰드층(122)을 제거, 예컨대 리프트 오프하여 복수의 하부 전극(130)들의 외측면, 도전막(140)의 상면, 외측면 및 하면을 노출시킨다. 복수의 하부 전극(130)들은 제1 유전막(132)의 수직부(132b)가 형성된 외측면 이외의 부분이 전부 노출될 수 있고, 또한 도전막(140)의 상면 및 식각 정지층(120)의 상면이 노출될 수 있다. 제1 몰드층(122)의 제거와 함께 제1 유전막(132)의 수평부(132c, 도 6 참조)이 제거되어 도전막(140)의 하면 및 제1 유전막(132)의 수직부(132b)의 하부 측면이 노출될 수 있다. Referring to FIG. 7, the first mold layer 122 is removed, for example, lift-off to expose the outer surfaces of the plurality of lower electrodes 130, the upper surface, the outer surface, and the lower surface of the conductive film 140. The plurality of lower electrodes 130 may be entirely exposed except for the outer surface where the vertical portion 132b of the first dielectric layer 132 is formed and the upper surface of the conductive layer 140 and the upper surface of the etch stop layer 120 The upper surface can be exposed. The horizontal portion 132c of the first dielectric layer 132 is removed and the lower surface of the conductive layer 140 and the vertical portion 132b of the first dielectric layer 132 are removed, Can be exposed.

이와 같이, 제1 몰드층(122)이 제거됨으써, 높은 종횡비를 갖는 복수의 하부 전극(130)들이 쓰러져 복수의 하부 전극(130)들 사이에 브릿지 문제가 발생할 수 있으나, 도전막(140)이 서로 인접한 하부 전극들이 쓰러지지 않도록 지지함으로써 복수의 하부 전극(130)들 사이의 브릿지 문제를 방지할 수 있다. 한편, 제1 유전막(132)의 수평부(132c)이 제거되어 복수의 하부 전극(130)들 사이에 제1 유전막이 상호 분리되어 스트레스를 분산시킴으로써, 상기 인접한 하부 전극들을 지지하는 도전막(140)의 휨 현상이 개선될 수 있다.As described above, the first mold layer 122 is removed, so that a plurality of lower electrodes 130 having a high aspect ratio may be collapsed to cause a bridge problem between the plurality of lower electrodes 130. However, The bridge between the plurality of lower electrodes 130 can be prevented by supporting the lower electrodes adjacent to each other so as not to collapse. The horizontal portion 132c of the first dielectric layer 132 is removed and the first dielectric layer is separated from the plurality of lower electrodes 130 to disperse the stress so that the conductive layer 140 Can be improved.

도 8을 참조하면, 노출된 복수의 하부 전극(130)들의 외측면, 도전막(140)의 상면, 외측면 및 하면 위에 ALD, CVD, PVD 중 어느 하나의 방법을 이용하여 유전 물질로 제2 유전막(142)을 형성한다. 제2 유전막(142)은 제1 유전막(132)과 동일하거나 상이한 유전 물질로 형성될 수 있으며, 제1 유전막(132)과 실질적으로 동일한 방법을 통해 형성될 수 있다.Referring to FIG. 8, on the outer surfaces of the plurality of exposed lower electrodes 130, the upper surface, the outer surface, and the lower surface of the conductive film 140, a first dielectric material such as ALD, CVD, A dielectric film 142 is formed. The second dielectric layer 142 may be formed of the same or different dielectric material as the first dielectric layer 132 and may be formed through substantially the same method as the first dielectric layer 132.

도 9를 참조하면, 복수의 하부 전극(130)들 사이를 완전히 채우도록 제2 유전막(142) 위에 상부 전극(150)을 형성한다. Referring to FIG. 9, an upper electrode 150 is formed on the second dielectric layer 142 so as to completely fill a space between the plurality of lower electrodes 130.

상부 전극(150)은 도전성 물질로 도전막(140)과 상이한 도전성 물질, 예컨대, TiN, Ti, TaN, Ta, 또는 이들의 조합으로 형성될 수 있다. 상부 전극(150)은 도전성 물질로 도전막(140)과 동일한 도전성 물질, 예컨대 Poly Si, SiGe 등으로 형성될 수 있다. 상부 전극(150)은 예시된 도전성 물질로 ALD, CVD, PVD 중 어느 하나의 방법을 이용하여 제2 유전막(142) 위에 형성할 수 있다. The upper electrode 150 may be formed of a conductive material different from the conductive film 140, for example, TiN, Ti, TaN, Ta, or a combination thereof. The upper electrode 150 may be formed of the same conductive material as the conductive film 140, for example, Poly Si, SiGe, or the like. The upper electrode 150 may be formed on the second dielectric layer 142 using any of ALD, CVD, and PVD as the illustrated conductive material.

도 10을 참조하면, 상부 전극(150), 도전막(140)의 상부 및 상기 도전막(140)의 상에 형성된 제2 유전막(142)을 제거, 예컨대 CMP 방법을 이용하여 도전막(140)의 상면을 노출시킨다. 10, the conductive layer 140 may be removed by removing the second dielectric layer 142 formed on the upper electrode 150, the conductive layer 140, and the conductive layer 140, As shown in FIG.

이를 통해 후속 공정에서 도전막(140)의 상면 위에 도전성 물질로 상부 전극(150)을 다시 증착(도 1 참조)함으로써, 도전막(140)의 상면이 상부 전극(150)과 전기적으로 연결될 수 있고 도전막(140)이 플레이트 전극으로 기능할 수 있다. The upper surface of the conductive film 140 can be electrically connected to the upper electrode 150 by re-depositing the upper electrode 150 with a conductive material on the upper surface of the conductive film 140 in a subsequent process The conductive film 140 can function as a plate electrode.

따라서, 본 발명의 실시예에 따른 전기 소자는, 도전막(140)이 인접한 하부 전극들 사이에서 상기 하부 전극들의 쓰러짐을 막아 상기 하부 전극들 사이의 브릿지 문제를 방지할 수 있음과 동시에, 도전막(140)이 제1 유전막(132a, 132b)을 사이에 두고 대면하는 복수의 하부 전극들(130)과 정전 용량의 손실을 방지하여 정전 용량의 극대화가 가능할 수 있다.Therefore, in the electric device according to the embodiment of the present invention, the conductive film 140 can prevent the bridge problem between the lower electrodes by preventing the lower electrodes from collapsing between the adjacent lower electrodes, The plurality of lower electrodes 130 facing the first dielectric layers 132a and 132b with the dielectric layer 140 therebetween can be prevented, thereby maximizing the electrostatic capacitance.

이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.

100: 반도체 기판 110: 절연층
112: 도전 영역 120: 식각 정지층
130: 하부 전극 132: 제1 유전막
140: 도전막 142: 제2 유전막
150: 상부 전극100: semiconductor substrate 110: insulating layer
112: conductive region 120: etch stop layer
130: lower electrode 132: first dielectric layer
140: conductive film 142: second dielectric film
150: upper electrode

Claims

A plurality of lower electrodes in a pillar shape;
A first dielectric layer formed on at least a portion of each of an upper surface and an upper outer surface of the plurality of lower electrodes;
At least one conductive layer formed on the first dielectric layer between at least a pair of lower electrodes adjacent to each other of the plurality of lower electrodes;
A second dielectric layer formed on an upper surface and an outer surface of the plurality of lower electrodes other than the upper surface and the outer surface of the first dielectric layer, the outer surface and the lower surface of the at least one conductive layer; And
And an upper electrode formed on the upper surface of the second dielectric layer and the at least one conductive layer.

The method according to claim 1,
Wherein the first dielectric layer is formed to cover the upper surfaces of the plurality of lower electrodes.

The semiconductor device according to claim 1,
A first layer between a first dielectric layer formed on at least a portion of an upper outer surface of the at least one pair of lower electrodes; And
A first dielectric layer formed on at least a portion of an upper surface of the at least one pair of lower electrodes; and a second layer on the first layer.

The method of claim 3,
Wherein a thickness of the first layer in the vertical direction is equal to or greater than a distance between the at least one pair of lower electrodes.

The method of claim 3,
And the thickness of the second layer in the vertical direction is smaller than or equal to the thickness of the first layer in the vertical direction.

The method according to claim 1,
Wherein the conductive film is integrally formed of the same material as the upper electrode.

The method according to claim 1,
Wherein the conductive film is formed of a material different from that of the upper electrode.

The method according to claim 1,
Wherein the first dielectric layer and the second dielectric layer are formed of the same material.

The method according to claim 1,
Wherein the first dielectric layer and the second dielectric layer are formed of materials different from each other.

A plurality of lower electrodes in a pillar shape;
A first portion formed on at least a part of each of an upper surface and an upper outer surface of at least a pair of lower electrodes adjacent to each other of the plurality of lower electrodes, a first portion extending in a horizontal direction between outer surfaces of the at least one pair of lower electrodes And a third portion protruding from the first portion in a vertical direction on the upper surface of the at least one pair of lower electrodes, respectively, and protruding from the first portion; And
And an upper electrode on the dielectric film.