KR20140087357A - Capacitor of semiconductor device and method for fabricating the same - Google Patents

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KR20140087357A
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Abstract

The present technique provides a capacitor of a semiconductor device which prevents storage node bending in the capacitor of a semiconductor device which includes a multilayer support pattern, and a method for fabricating the same. For this, the present technique provides a capacitor of a semiconductor device which includes multiple storage nodes; and a multilayer support pattern which connects adjacent storage nodes. The upper surface of the storage node is located on the same plane or lower based on the upper surface of an uppermost support pattern in the multilayer support pattern.

Description

반도체 장치의 캐패시터 및 그 제조방법{CAPACITOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}[0001] CAPACITOR OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME [0002] CAPACITOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME [

본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 반도체 장치의 캐패시터 및 그 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a capacitor of a semiconductor device and a manufacturing method thereof.

반도체 장치의 디자인룰 감소(Design shrinkage)이 감소함에 따라 이를 구현하기 위한 기술의 난이도는 급격히 증가하고 있다. 반도체 메모리 장치 예컨대, 디램(DRAM)의 경우 캐패시터(Capaticor) 제조공정에 대한 난이도가 급격히 증가하고 있다. 이는 디램이 요구하는 정전용량을 갖는 캐패시터를 제공하기 위해 고종횡비(High Aspect Ratio)를 갖는 스토리지노드(Storage Node)가 필요하기 때문이다. 스토리지노드는 몰드막(Mold layer)을 식각하여 오픈부(Opening)를 형성하고, 오픈부 내에 스토리지노드를 형성한 이후에 몰드막을 제거하는 일련의 공정을 통해 형성된다. As the design shrinkage of the semiconductor device decreases, the difficulty of the technology for realizing it is rapidly increasing. In the case of a semiconductor memory device, for example, a DRAM, the degree of difficulty in manufacturing a capacitor is rapidly increasing. This is because a storage node having a high aspect ratio is required to provide a capacitor having a capacitance required by a DRAM. The storage node is formed through a series of processes in which a mold layer is etched to form an opening, a storage node is formed in an open portion, and then the mold layer is removed.

종래기술에서 스토리지노드의 종횡비가 증가함에 따라 몰드막을 제거하는 딥아웃(Dip Out) 공정시 스토리지노드 리닝(Leaning)이 빈번하게 발생하는 문제점이 있다. 이를 해결하기 위하여 인접한 스토리지노드 사이를 연결하는 지지패턴을 구비한 캐패시터가 도입되었으며, 최근 스토리지노드의 종횡비 증가에 따른 리닝에 보다 효과적으로 대응하기 위해 다층(Multi layer) 지지패턴을 구비한 캐패시터가 도입되었다. 다층 지지패턴은 상하로 이격된 두 개 이상의 지지패턴을 의미한다.There is a problem that storage node leaning frequently occurs in a dip out process for removing a mold film as the aspect ratio of a storage node increases in the prior art. In order to solve this problem, a capacitor having a support pattern connecting adjacent storage nodes has been introduced. Recently, a capacitor having a multi-layer support pattern has been introduced in order to more effectively cope with the increase in the aspect ratio of the storage node . The multilayer support pattern means two or more support patterns spaced apart from each other.

도 1은 종래기술에 따른 반도체 장치의 캐패시터를 도시한 단면도이고, 도 2a 및 도 2b는 종래기술에 따른 문제점을 나타낸 이미지이다. 참고로, 도 1은 설명의 편의를 위하여 유전막 및 플레이트를 도시하지 않았다. FIG. 1 is a cross-sectional view showing a capacitor of a semiconductor device according to the prior art, and FIGS. 2 (a) and 2 (b) are images showing problems in the prior art. For reference, FIG. 1 does not show a dielectric film and a plate for convenience of explanation.

도 1을 참조하여 종래기술에 따른 다층 지지패턴을 구비한 캐패시터를 살펴보면, 소정의 구조물이 형성된 기판(101)상에 복수의 스토리지노드(102)가 형성되어 있고, 인접한 스토리지노드(102) 사이를 선택적으로 연결하는 제1지지패턴(103) 및 제2지지패턴(104)이 형성되어 있다. 스토리지노드(102)는 실린더 형태를 갖고, 제1지지패턴(103) 위로 돌출되게 형성되어 있다. A plurality of storage nodes 102 are formed on a substrate 101 on which a predetermined structure is formed and a plurality of storage nodes 102 are formed between adjacent storage nodes 102 A first supporting pattern 103 and a second supporting pattern 104 for selectively connecting are formed. The storage node 102 has a cylindrical shape and is formed so as to protrude above the first support pattern 103.

종래기술에서 다층 지지패턴 즉, 제1지지패턴(103) 및 제2지지패턴(104)은 희생막과 지지막이 복수회 교번 적층된 몰드막을 식각하여 형성된 오픈부 내에 스토리지노드(102)를 형성한 이후에 형성된다. 이때, 제1지지패턴(103) 및 제2지지패턴(104)을 형성하기 위해서는 지지막에 대한 복수회의 식각공정 및 희생막에 대한 복수회의 딥아웃공정을 진행해야만 한다. In the prior art, the multilayer support pattern, that is, the first support pattern 103 and the second support pattern 104, is formed by forming the storage node 102 in an open portion formed by etching a mold film in which a sacrificial film and a support film are alternately stacked Respectively. At this time, in order to form the first support pattern 103 and the second support pattern 104, a plurality of etching processes for the support film and a plurality of dip-out processes for the sacrificial film must be performed.

이로 인하여, 종래기술에서는 제1지지패턴(103) 및 제2지지패턴(104) 형성공정시 상부영역의 스토리지노드(102)가 손실되는 문제점이 발생한다. 스토리지노드(102)의 손실에 의하여 상부영역의 스토리지노드(102)는 상대적으로 얇은 두께를 갖게 되어 스토리지노드(102) 밴딩(Bending)에 취약하다는 문제점이 있다(도 2a 도면부호 'X' 참조). 스토리지노드(102) 밴딩은 인접한 스토리지노드(102) 사이의 브릿지 페일(Bridge fail)을 유발하는 주 원인으로 작용한다.Therefore, in the prior art, there is a problem that the storage node 102 in the upper region is lost in the process of forming the first support pattern 103 and the second support pattern 104. The storage node 102 of the upper region is relatively thin due to the loss of the storage node 102 and is vulnerable to bending of the storage node 102 (refer to 'X' in FIG. 2a) . The storage node 102 banding serves as a primary cause for causing a bridge fail between adjacent storage nodes 102.

또한, 도 2b에 나타낸 바와 같이 스토리지노드(102) 사이의 간격이 감소하거나, 또는 스토리지노드(102) 사이의 불균일한 간격에 의하여 상대적으로 간격이 협소한 영역에서는 스토리지노드(102) 밴딩에 기인한 브릿지 페일이 더욱더 심화된다.
Further, in the region where the distance between the storage nodes 102 is reduced as shown in FIG. 2B, or the space is relatively narrow due to the uneven spacing between the storage nodes 102, Bridge failures are further intensified.

본 발명의 실시예는 다층 지지패턴 구조를 갖는 캐패시터에서 스토리지노드 밴딩을 방지할 수 있는 반도체 장치의 캐패시터 및 그 제조방법을 제공한다.
An embodiment of the present invention provides a capacitor of a semiconductor device capable of preventing storage node banding in a capacitor having a multilayered support pattern structure and a method of manufacturing the same.

본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조방법은 기판상에 복수의 희생막 및 상기 희생막 사이에 각각 삽입된 복수의 지지막을 포함하는 몰드막을 형성하는 단계; 상기 몰드막을 선택적으로 식각하여 오픈부를 형성하는 단계; 상기 오픈부 내에 스토리지노드를 형성하는 단계; 상기 희생막 및 상기 지지막을 선택적으로 식각하여 다층 지지패턴을 형성하는 단계; 상기 다층 지지패턴을 포함한 구조물 전면을 덮는 보호막을 형성하는 단계; 상기 다층 지지패턴에서 최상층 지지패턴이 노출될때까지 평탄화공정을 실시하는 단계; 및 상기 보호막 및 상기 몰드막을 제거하는 단계를 포함할 수 있다. A method of fabricating a capacitor of a semiconductor device according to an embodiment of the present invention includes: forming a mold film on a substrate, the mold film including a plurality of sacrificial films and a plurality of support films inserted between the sacrificial films, respectively; Selectively etching the mold film to form an open portion; Forming a storage node within the open portion; Selectively etching the sacrificial layer and the support layer to form a multilayer support pattern; Forming a protective film covering a whole surface of the structure including the multi-layer supporting pattern; Performing a planarization process until the uppermost support pattern is exposed in the multilayer support pattern; And removing the protective film and the mold film.

또한, 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조방법은 기판상에 제1희생막, 제1지지막, 제2희생막, 제2지지막 및 제3희생막이 적층된 몰드막을 형성하는 단계; 상기 몰드막을 선택적으로 식각하여 오픈부를 형성하는 단계; 상기 오픈부 내에 스토리지노드를 형성하는 단계; 상기 제1희생막 및 제1지지막을 선택적으로 식각하여 제1지지패턴을 형성하는 단계; 잔류하는 상기 제1희생막 및 상기 제2희생막을 제거하는 단계; 상기 제2지지막을 선택적으로 식각하여 제2지지패턴을 형성하는 단계; 상기 제2지지패턴을 포함한 구조물 전면을 덮는 보호막을 형성하는 단계; 상기 제1지지패턴의 표면이 노출될때까지 평탄화공정을 실시하는 단계; 및 상기 보호막 및 상기 제3희생막을 제거하는 단계를 포함할 수 있다. The method of fabricating a capacitor of a semiconductor device according to an embodiment of the present invention includes forming a mold film having a first sacrificial layer, a first supporting layer, a second sacrificial layer, a second supporting layer, and a third sacrificial layer stacked on a substrate, ; Selectively etching the mold film to form an open portion; Forming a storage node within the open portion; Selectively etching the first sacrificial layer and the first support layer to form a first support pattern; Removing the remaining first sacrificial film and the second sacrificial film; Selectively etching the second support film to form a second support pattern; Forming a protective film covering a front surface of the structure including the second supporting pattern; Performing a planarization process until a surface of the first support pattern is exposed; And removing the protective film and the third sacrificial film.

본 발명의 실시예에 따른 반도체 장치의 캐패시터는 복수의 스토리지노드; 및 인접한 상기 스토리지노드 사이를 연결하는 다층 지지패턴을 포함하고, 상기 다층 지지패턴에서 최상층 지지패턴의 상부면을 기준으로 상기 스토리지노드의 상부면은 동일 평면상에 위치하거나, 또는 더 낮을 수 있다.
A capacitor of a semiconductor device according to an embodiment of the present invention includes a plurality of storage nodes; And a multi-layer support pattern connecting the adjacent storage nodes, wherein the upper surface of the storage node in the multi-layer support pattern is located on the same plane, or lower than the upper surface of the uppermost support pattern.

상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 다층 지지패턴에서 최상층 지지패턴 위로 돌출된 스토리지노드를 제거하여 최상층 지지패턴의 상부면을 기준으로 스토리지노드의 상부면이 동일 평면상에 위치하거나, 또는 더 낮게 위치함으로써, 스토리지노드 밴딩을 원천적으로 방지할 수 있는 효과가 있다.
The present technology based on the solution of the above-mentioned problem is a method for removing a storage node protruding from an uppermost support pattern in a multi-layer support pattern so that the upper surface of the storage node is located on the same plane, Or lower, it is possible to prevent the storage node banding from occurring.

도 1은 종래기술에 따른 반도체 장치의 캐패시터를 도시한 단면도.
도 2a 및 도 2b는 종래기술에 따른 문제점을 나타낸 이미지.
도 3은 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 도시한 단면도.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조방법을 도시한 공정단면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 포함하는 메모리 카드를 도시한 블럭도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도. BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view of a capacitor of a semiconductor device according to the prior art; Fig.
Figures 2a and 2b show an image showing a problem according to the prior art.
3 is a sectional view showing a capacitor of a semiconductor device according to an embodiment of the present invention;
4A to 4I are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
5 is a block diagram showing a memory card including a capacitor of a semiconductor device according to an embodiment of the present invention.
6 is a block diagram briefly showing an example of an electronic system including a capacitor of a semiconductor device according to an embodiment of the present invention;

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명의 실시예는 다층 지지패턴을 구비한 캐패시터에서 스토리지노드 밴딩(Bending)을 방지할 수 있는 반도체 장치의 캐패시터 및 그 제조방법을 제공한다. 여기서, 스토리지노드 밴딩은 인접한 스토리지노드 사이의 브릿지 페일을 유발하는 주 원인으로 작용하며, 다층 지지패턴을 형성하는 과정에서 발생하는 스토리지노드 손실에 기인한 것이다. 따라서, 본 발명의 실시예에서는 다층 지지패턴 형성공정시 스토리지노드 손실에 의하여 상대적으로 얇은 두께를 갖는 상부영역의 스토리지노드 즉, 최상층 지지패턴 위로 돌출된 스토리지노드를 제거하여 스토리지노드 밴딩을 원천적으로 방지할 수 있는 반도체 장치의 캐패시터 및 그 제조방법을 제공한다. The embodiments of the present invention described below provide a capacitor of a semiconductor device capable of preventing storage node bending in a capacitor having a multilayer support pattern and a method of manufacturing the same. Here, the storage node banding serves as a main cause of causing bridge failures between adjacent storage nodes, and is caused by the storage node loss occurring in the process of forming the multilayer support pattern. Therefore, in the embodiment of the present invention, the storage node protruding onto the uppermost support pattern, that is, the storage node in the upper region having a relatively thin thickness due to the loss of the storage node during the process of forming the multilayer support pattern, is removed to fundamentally prevent the storage node banding A capacitor of a semiconductor device and a manufacturing method thereof are provided.

다층 지지패턴 구조를 갖는 캐패시터는 스토리지노드의 리닝(Leaning)을 방지하기 위하여 스토리지노드의 외측벽에 접하여 인접한 스토리지노드 사이를 선택적으로 연결하는 지지패턴을 복수개 구비하되, 각각의 지지패턴은 상하로 이격되어 배치된 캐패시터를 의미한다. 이하, 본 발명의 실시예에서는 설명의 편의를 위하여 2층 구조의 지지패턴을 갖는 캐패시터를 예시하여 설명하기로 한다.
A capacitor having a multilayer support pattern structure includes a plurality of support patterns for selectively connecting adjacent storage nodes in contact with an outer wall of a storage node in order to prevent leaning of the storage node, Means a capacitor disposed. Hereinafter, a capacitor having a two-layered support pattern will be described as an example for convenience of explanation in the embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 도시한 단면도이다. 여기서, 도 3은 설명의 편의를 위하여 유전막 및 플레이트를 도시하지 않기로 한다. 3 is a cross-sectional view illustrating a capacitor of a semiconductor device according to an embodiment of the present invention. Here, the dielectric film and the plate are not shown in FIG. 3 for convenience of explanation.

도 3에 도시된 바와 같이, 소정의 구조물이 형성된 기판(210)상에는 복수의 스토리지노드(230) 및 인접한 스토리지노드(230) 사이를 선택적으로 연결하는 다층 지지패턴(220)이 형성되어 있다. 다층 지지패턴(220)은 최상층에 위치하는 제1지지패턴(222) 및 제1지지패턴(222)과 기판(210) 사이에 위치하는 제2지지패턴(224)을 포함할 수 있다. 여기서, 스토리지노드(210)의 밴딩을 방지하기 위하여 스토리지노드(230)의 상부면은 최상층에 위치하는 제1지지패턴(222)의 상부면과 동일 평면상에 위치하거나, 또는 제1지지패턴(222)의 상부면보다 낮을 수 있다.As shown in FIG. 3, a multilayer support pattern 220 for selectively connecting a plurality of storage nodes 230 and adjacent storage nodes 230 is formed on a substrate 210 on which a predetermined structure is formed. The multilayer support pattern 220 may include a first support pattern 222 located on the uppermost layer and a second support pattern 224 located between the first support pattern 222 and the substrate 210. Here, in order to prevent the storage node 210 from being bent, the upper surface of the storage node 230 may be located on the same plane as the upper surface of the uppermost first support pattern 222, 222). ≪ / RTI >

최상층에 위치하는 제1지지패턴(222)과 그 아래에 위치하는 제2지지패턴(224)은 절연막을 포함하며, 서로 동일한 물질로 구성될 수 있다. 구체적으로, 제1지지패턴(222) 및 제2지지패턴(224)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 절연막 또는 이들의 적층막을 포함할 수 있다. 일례로, 제1지지패턴(222) 및 제2지지패턴(224)은 질화막일 수 있다. The first support pattern 222 located on the uppermost layer and the second support pattern 224 located below the first support pattern 222 include an insulating film and may be made of the same material. Specifically, the first supporting pattern 222 and the second supporting pattern 224 may include any one insulating film selected from the group consisting of an oxide film, a nitride film, and a nitrided oxide film, or a laminated film thereof. For example, the first support pattern 222 and the second support pattern 224 may be a nitride film.

제1지지패턴(222) 및 제2지지패턴(224)은 서로 동일한 두께를 갖거나, 또는 최상층에 위치하는 제1지지패턴(222)의 두께가 제2지지패턴(224)의 두께보다 더 두꺼울 수 있다. The first support pattern 222 and the second support pattern 224 may have the same thickness or the thickness of the first support pattern 222 located on the uppermost layer may be thicker than the thickness of the second support pattern 224 .

기판(210)에 형성된 구조물은 워드라인(Word Line, WL), 비트라인(Bit Line, BL), 스토리지노드콘택플러그(Storage Node Contact plug, SNC)등을 포함할 수 있다. 복수의 스토리지노드(230)는 실린더 형태, 필라 형태 또는 필린더 형태 중 어느 하나의 형태를 가질 수 있으며, 매트릭스 형태로 배치될 수 있다. 필린더 형태는 실린더와 필라가 결합된 형태를 의미한다. 스토리지노드(230)는 금속성막을 포함할 수 있다. The structure formed on the substrate 210 may include a word line (WL), a bit line (BL), a storage node contact plug (SNC), and the like. The plurality of storage nodes 230 may have a cylindrical shape, a pillar shape, or a cylindrical shape, and may be arranged in a matrix form. The shape of the filler means that the cylinder and the pillar are combined. The storage node 230 may include a metallic film.

본 발명의 실시예에 따른 반도체 장치의 캐패시터는 다층 지지패턴(220)을 구비하되, 스토리지노드(230)의 상부면이 최상층에 위치하는 제1지지패턴(222)의 상부면과 동일 평면상에 위치하거나, 또는 더 낮게 위치함으로써 스토리지노드(230) 밴딩을 원천적으로 방지할 수 있다.The capacitor of the semiconductor device according to the embodiment of the present invention includes the multilayer support pattern 220 and the upper surface of the storage node 230 is formed on the same plane as the upper surface of the first support pattern 222 located on the uppermost layer Location of the storage node 230, or lower position, thereby preventing storage node 230 banding from occurring.

이하, 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조방법을 참조하여 상술한 구조를 갖는 반도체 장치의 캐패시터가 스토리지노드 밴딩을 원천적으로 방지할 수 원리에 대하여 보다 구체적으로 설명하기로 한다.
Hereinafter, with reference to a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention, a principle of a capacitor of a semiconductor device having the above-described structure to prevent storage node banding will be described in more detail.

도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조방법을 도시한 공정단면도이다. 4A to 4I are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

도 4a에 도시된 바와 같이, 소정의 구조물(미도시) 예컨대, 워드라인(WL), 비트라인(BL), 스토리지노드콘택플러그(SNC)등이 형성된 기판(11)상에 식각정지막(12)을 형성한다. 식각정지막(12)은 절연막으로 형성할 수 있으며, 절연막으로는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다. 일례로, 식각정지막(12)은 질화막으로 형성할 수 있다. 4A, a substrate 11 on which a predetermined structure (not shown) such as a word line WL, a bit line BL, a storage node contact plug (SNC), and the like is formed is provided with an etch stop layer 12 ). The etch stop layer 12 may be formed of an insulating layer, and the insulating layer may be selected from the group consisting of an oxide layer, a nitride layer, and a nitrided oxide layer. For example, the etching stopper film 12 may be formed of a nitride film.

다음으로, 식각정지막(12) 상에 몰드막(19)을 형성한다. 몰드막(19)은 희생막과 지지막을 복수회 교번적층하여 형성할 수 있다. 구체적으로, 지지막이 희생막 사이에 삽입된 형태로 몰드막(19)을 형성할 수 있다. 희생막 및 지지막은 서로 식각선택비를 갖는 물질로 형성할 수 있다. 희생막과 지지막 사이의 식각선택비를 확보할 수 있으면 어떠한 물질도 적용이 가능하다. 예컨대, 희생막 및 지지막은 절연막으로 형성할 수 있으며, 희생막 및 지지막은 서로 식각선택비를 갖는 물질로 형성한다. 구체적으로, 희생막 및 지지막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 희생막은 산화막으로 형성할 수 있으며, 지지막은 질화막으로 형성할 수 있다.Next, a mold film 19 is formed on the etch stop film 12. The mold film 19 can be formed by alternately stacking the sacrificial film and the supporting film a plurality of times. Specifically, the mold film 19 can be formed such that the support film is inserted between the sacrificial films. The sacrificial film and the support film can be formed of a material having an etch selectivity ratio to each other. Any material can be applied as long as the etch selectivity between the sacrificial film and the support film can be ensured. For example, the sacrificial film and the supporting film can be formed of an insulating film, and the sacrificial film and the supporting film are formed of a material having an etching selectivity to each other. Specifically, the sacrificial film and the support film may be formed of any one selected from the group consisting of an oxide film, a nitride film, and a nitrided oxide film. For example, the sacrificial layer can be formed of an oxide film, and the support film can be formed of a nitride film.

일례로, 몰드막(19)은 제1희생막(13), 제1지지막(14), 제2희생막(15), 제2지지막(16) 및 제3희생막(17)이 적층된 적층막으로 형성할 수 있다. 제1희생막(13)이 최상층에 위치하고, 제3희생막(17)이 식각정지막(12)과 접하는 최하층에 위치한다. 제1희생막(13)은 후속 오픈부 형성공정시 제1지지막(14)의 손실을 방지하는 역할을 수행한다. 제1지지막(14)은 후속 오픈부 형성공정시 보잉 프로파일 발생을 방지하고, 후속 평탄화공정시 연마정지막으로 작용한다. 이를 위해, 제1지지막(14)은 제2지지막(16)보다 두껍게 형성할 수 있다. In one example, the mold film 19 is formed by laminating the first sacrificial film 13, the first support film 14, the second sacrificial film 15, the second support film 16 and the third sacrificial film 17, Or the like. The first sacrificial film 13 is located on the uppermost layer and the third sacrificial film 17 is located on the lowest layer contacting the etch stop film 12. [ The first sacrificial layer 13 serves to prevent the loss of the first support layer 14 during the subsequent open portion forming process. The first support film 14 prevents the occurrence of a bowing profile during the subsequent open forming process and acts as a polishing stop film during the subsequent planarization process. To this end, the first support film 14 may be formed thicker than the second support film 16.

도 4b에 도시된 바와 같이, 몰드막(19) 상에 마스크패턴(미도시)을 형성한다. 마스크패턴은 SPT(Spacer Patterning Technology), DPT(Double Patterning Technology) 또는 PSL(Photo Sidewall Layer) 기술을 이용하여 형성할 수 있다.A mask pattern (not shown) is formed on the mold film 19, as shown in Fig. 4B. The mask pattern can be formed using SPT (Spacer Patterning Technology), DPT (Double Patterning Technology), or PSL (Photo Sidewall Layer) technology.

다음으로, 마스크패턴을 식각장벽(etch barrier)으로 몰드막(19) 및 식각정지막(12)을 순차적으로 식각하여 복수의 오픈부(18)를 형성한다. 오픈부(18)를 '스토리지노드홀'이라 지칭하기도 한다. Next, a plurality of open portions 18 are formed by sequentially etching the mold film 19 and the etch stop film 12 with the mask pattern as an etch barrier. The open portion 18 may also be referred to as a " storage node hole ".

한편, 디자인룰이 감소함에 따라 미세 선폭을 갖는 오픈부(18)를 형성하기 위하여 도입된 SPT, DPT, PSL등의 기술은 오픈부(18) 사이의 간격을 일정하게 형성하는데 한계가 있다. 또한, 오픈부(18)를 형성하기 위한 식각공정시 오픈부(18) 바텀선폭(W)을 확보하는 타겟으로 식각을 진행하면, 오픈부(18) 사이의 간격(S) 불균일이 심화된다. 반대로, 오픈부(18) 사이의 간격(S) 균일성을 향상시키기 위한 타겟으로 식각을 진행하면, 오픈부(18)의 바텀선폭(W) 확보가 어려워진다. 결과적으로, 오픈부(18)의 바텀선폭(W)과 오픈부(18) 사이의 간격(S)은 트레이드-오프(trade-off) 관계를 갖고, 오픈부(18)의 바텀선폭(W) 확보가 더 중요한 공정요인이기 때문에 오픈부(18) 사이의 간격(S)이 상대적으로 협소한 영역이 발생할 수 밖에 없다.On the other hand, as the design rule decreases, techniques such as SPT, DPT, and PSL introduced to form the open portion 18 having a fine line width have a limit in forming a constant interval between the open portions 18. When the etching is performed on the target for ensuring the bottom line width W of the open portion 18 in the etching process for forming the open portion 18, the unevenness in the spacing S between the open portions 18 is increased. Conversely, if the etching is performed on the target for improving the uniformity of the spacing S between the open portions 18, it becomes difficult to secure the bottom line width W of the open portion 18. As a result, the bottom line width W of the open portion 18 and the spacing S between the open portion 18 have a trade-off relationship, and the bottom line width W of the open portion 18 has a trade- Since the securing is a more important process factor, an area in which the clearance S between the open portions 18 is relatively narrow is inevitable.

도 4c에 도시된 바와 같이, 오픈부(18) 내에 스토리지노드(230)를 형성한다. 스토리지노드(230)는 금속성막으로 형성할 수 있으며, 실린더 형태, 필라 형태 또는 필린더 형태 중 어느 하나로 형성할 수 있다. 일례로, 스토리지노드(230)는 티타늄질화막(TiN)으로 형성할 수 있으며, 실린더 형태로 형성할 수 있다. The storage node 230 is formed in the open portion 18, as shown in FIG. 4C. The storage node 230 may be formed of a metal film, and may be formed in any one of a cylindrical shape, a pillar shape, and a filed shape. For example, the storage node 230 may be formed of a titanium nitride film (TiN) or a cylinder.

실린더 형태를 갖는 스토리지노드(230)는 오픈부(18)를 포함한 구조물 표면을 따라 일정한 두께를 갖도록 도전막을 증착한 다음, 몰드막(19) 상의 도전막을 선택적으로 식각하여 인접한 스토리지노드(230) 사이를 분리시키는 일련의 공정과정을 통해 형성할 수 있다. The storage node 230 having a cylindrical shape is formed by depositing a conductive film having a constant thickness along the surface of the structure including the open portion 18 and then selectively etching the conductive film on the mold film 19 And the like.

도 4d에 도시된 바와 같이, 제1희생막(13) 및 제1지지막(14)을 선택적으로 식각하여 제1지지패턴(222)을 형성한 후, 잔류하는 제1희생막(13) 및 제2희생막(15)을 제거한다. 제1지지패턴(222)을 형성하기 위한 식각은 건식식각으로 진행할 수 있고, 제1희생막(13) 및 제2희생막(15)은 딥아웃공정으로 제거할 수 있으며, 딥아웃공정시 제2지지막(16)에 의하여 제3희생막(17)은 제거되지 않는다. 4D, the first sacrificial layer 13 and the first support layer 14 are selectively etched to form the first support pattern 222, and then the remaining first sacrificial layer 13 and the first sacrificial layer 13 are removed. The second sacrificial film 15 is removed. The first sacrificial layer 13 and the second sacrificial layer 15 may be removed by a dip-out process, and the first sacrificial layer 13 and the second sacrificial layer 15 may be removed by dry etching. 2 The third sacrificial film 17 is not removed by the supporting film 16.

한편, 제1지지패턴(222)을 형성하기 위한 식각공정 및 딥아웃공정이 완료된 시점에서 제1희생막(13)이 제거됨에 따라 스토리지노드(230)는 제1지지패턴(222) 위로 돌출된 형태를 가질 수 있다. 그리고, 제1지지패턴(222)이 형성되지 않는 영역의 스토리지노드(230)가 일부 손실되어 상대적으로 낮은 높이를 가질 수 있다. As the first sacrificial layer 13 is removed at the completion of the etching process and the dip-out process for forming the first support pattern 222, the storage node 230 is protruded above the first support pattern 222 And the like. The storage node 230 in the region where the first support pattern 222 is not formed may be partially lost to have a relatively low height.

도 4e에 도시된 바와 같이, 제2지지막(16)을 선택적으로 식각하여 제2지지패턴(224)을 형성한다. 제2지지패턴(224)을 형성하기 위한 식각은 건식식각으로 진행할 수 있다. 이때, 제2지지패턴(224)을 형성하기 위한 식각공정시 제1지지패턴(222)이 일부 손실되어 그 두께가 감소할 수 있고, 이로 인해 스토리지노드(230)가 더욱더 돌출될 수 있다. As shown in FIG. 4E, the second support film 16 is selectively etched to form a second support pattern 224. The etch for forming the second support pattern 224 may proceed by dry etching. At this time, the first support pattern 222 may be partially lost during the etching process for forming the second support pattern 224, so that the thickness thereof may be reduced, and the storage node 230 may be further protruded.

상술한 공정과정을 통해 상하로 이격된 제1지지패턴(222) 및 제2지지패턴(224)을 포함하는 다층 지지패턴(220)을 형성할 수 있다. 다층 지지패턴(220)을 형성하는 과정에서 지속적으로 노출되는 스토리지노드(230)의 상부영역은 손실에 의하여 상대적으로 얇은 두께를 갖게 되어 스토리지노드(230) 밴딩에 취약한 형태가 된다. The multilayer support pattern 220 including the first support pattern 222 and the second support pattern 224 spaced up and down may be formed through the above-described process. The upper region of the storage node 230 which is continuously exposed in the process of forming the multilayer support pattern 220 has a relatively thin thickness due to the loss and is vulnerable to the banding of the storage node 230.

도 4f에 도시된 바와 같이, 다층 지지패턴(220)을 포함한 구조물 전면에 보호막(20)을 형성한다. 보호막은 후속 공정간 기형성된 제1지지패턴(222), 제2지지패턴(224) 및 스토리지노드(230)를 보호하는 역할을 수행한다. 따라서, 보호막(20)은 형성공정시 기 형성된 구조물에 대한 손상을 방지하고, 후속 공정으로 제거가 용이한 물질은 모두 적용할 수 있다. 예컨대, 보호막(20)은 절연막을 형성할 수 있으며, 스핀온절연막(Spin On Dielectric, SOD), 스핀온카본막(Spin On Carbon, SOC) 또는 저온산화막(Ultra Low Temp Oxide, ULTO) 중 어느 하나로 형성할 수 있다. 참고로, 저온산화막은 200℃ 이하의 온도에서 형성할 수 있는 산화막을 의미한다. As shown in FIG. 4F, the protective layer 20 is formed on the entire surface of the structure including the multilayer support pattern 220. The protective film protects the first support pattern 222, the second support pattern 224, and the storage node 230 formed in the subsequent process. Therefore, the protective film 20 prevents damages to the formed structure during the forming process, and any material that can be easily removed in a subsequent process can be applied. For example, the protective film 20 may form an insulating film and may be formed of any one of a spin-on dielectric (SOD), a spin on carbon (SOC) film, or a low-temperature oxide film . For reference, the low-temperature oxide film means an oxide film which can be formed at a temperature of 200 ° C or lower.

도 4g에 도시된 바와 같이, 제1지지패턴(222)이 노출될때까지 평탄화공정을 진행한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 진행할 수 있다. 평탄화공정시 제1지지패턴(222)은 연마정지막으로 작용하며, 제1지지패턴(222) 위로 돌출된 스토리지노드(230)는 제거된다. 제1지지패턴(222) 위로 돌출된 스토리지노드(230)는 상대적으로 얇은 두께를 갖기 때문에 스토리지노드(230)의 밴딩에 취약하나, 평탄화공정을 통해 상대적으로 얇은 두께를 갖는 스토리지노드(230)를 모두 제거함과 동시에 제1지지패턴(222)의 상부면을 기준으로 스토리지노드(230) 상부면이 동일 평면상에 위치하거나, 또는 더 낮게 위치함으로써 스토리지노드(230) 밴딩을 원천적으로 방지할 수 있다.The planarization process is performed until the first support pattern 222 is exposed, as shown in FIG. 4G. The planarization process can be performed using chemical mechanical polishing (CMP). During the planarization process, the first support pattern 222 acts as a polishing stopper, and the storage node 230 protruding above the first support pattern 222 is removed. The storage node 230 protruded above the first support pattern 222 is thinner than the storage node 230 and is therefore susceptible to banding of the storage node 230. The storage node 230 having a relatively thin thickness The upper surface of the storage node 230 may be located on the same plane or lower than the upper surface of the first support pattern 222 to prevent the storage node 230 from being banded .

또한, 오픈부(18) 형성공정의 한계로 인해 스토리지노드(230) 사이의 간격이 상대적으로 협소한 영역이 발생하더라도, 인접한 스토리지노드(230) 사이의 밴딩을 방지할 수 있다. In addition, even if the space between the storage nodes 230 is relatively narrow due to the limitation of the process of forming the openings 18, banding between adjacent storage nodes 230 can be prevented.

도 4h에 도시된 바와 같이, 보호막(20)을 제거한다. 보호막(20)은 적용물질에 따라 딥아웃공정, 애싱공정(ashing)등이 다양한 방법으로 제거할 수 있다. 일례로, 보호막(20)은 스핀온절연막 또는 저온산화막으로 형성한 경우에는 딥아웃을 통해 제거할 수 있고, 스핀온카본막으로 형성한 경우에는 애싱을 통해 제거할 수 있다. As shown in Fig. 4H, the protective film 20 is removed. The protective film 20 can be removed by various methods such as a dip-out process, an ashing process, and the like depending on the material to be applied. For example, the protective film 20 can be removed by dip-out when formed of a spin-on insulation film or a low-temperature oxide film, and can be removed by ashing when formed of a spin-on carbon film.

다음으로, 제3희생막(17)을 제거한다. 제3희생막(17)은 딥아웃공정을 통해 제거할 수 있다. Next, the third sacrificial film 17 is removed. The third sacrificial film 17 can be removed through the dip-out process.

도 4i에 도시된 바와 같이, 스토리지노드(230) 및 다층 지지패턴(220)을 포함한 구조물 표면에 유전막(22)을 형성한다. 유전막(22)은 탄탈륨산화막(Ta2O5), 하프늄산화막(HfO2)등의 금속산화막으로 형성할 수 있다. The dielectric layer 22 is formed on the surface of the structure including the storage node 230 and the multilayer support pattern 220, as shown in FIG. 4I. The dielectric film 22 can be formed of a metal oxide film such as a tantalum oxide film (Ta 2 O 5 ) or a hafnium oxide film (HfO 2 ).

다음으로, 유전막(22)을 포함한 구조물 전면에 플레이트(23)를 형성한다. 플레이트(23)는 캐패시터의 상부전극으로 작용하며, 금속성막으로 형성할 수 있다. Next, a plate 23 is formed on the entire surface of the structure including the dielectric film 22. The plate 23 acts as an upper electrode of the capacitor and can be formed of a metal film.

상술한 바와 같이, 본 발명은 다층 지지패턴(220)을 형성한 이후에 스토리지노드(230) 밴딩을 유발하는 최상층 지지패턴 즉, 제1지지패턴(222) 위로 돌출된 스토리지노드(230)를 보호막(20) 형성공정 및 평탄화공정을 통해 안정적으로 제거함에 동시에 제1지지패턴(222)의 상부면을 기준으로 스토리지노드(230) 상부면이 동일 평면상에 위치하거나, 또는 더 낮게 위치하도록 형성함으로써, 스토리지노드(230) 밴딩 및 스토리지노드(230) 밴딩에 기인한 결함(예컨대, 브릿지 페일)을 원천적으로 방지할 수 있다. As described above, according to the present invention, after the multilayer support pattern 220 is formed, the storage node 230 protruding above the uppermost support pattern, i.e., the first support pattern 222, And the upper surface of the storage node 230 is positioned on the same plane or lower than the upper surface of the first support pattern 222. At the same time, (E.g., bridge fail) caused by the storage node 230 bending and the storage node 230 bending.

또한, 오픈부(18) 형성공정의 한계로 인해 스토리지노드(230) 사이의 간격이 상대적으로 협소한 영역이 발생하더라도, 스토리지노드(230) 밴딩 및 스토리지노드(230) 밴딩에 기인한 결함(예컨대, 브릿지 페일)을 원천적으로 방지할 수 있다.
Even if the space between the storage nodes 230 is relatively narrow due to the limitation of the forming process of the open part 18, defects due to the storage node 230 banding and the storage node 230 banding , Bridge fail) can be originally prevented.

도 5는 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 포함하는 메모리 카드를 도시한 블럭도이다. 5 is a block diagram showing a memory card including a capacitor of a semiconductor device according to an embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 캐패시터는 반도체 메모리 장치(예컨대, DRAM)에 응용될 수 있으며, 반도체 메모리 장치는 메모리 카드(1000)에 응용될 수 있다. 일례로, 메모리 카드(1000)는 호스트(Host)와 반도체 메모리(1010) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1020)를 포함할 수 있다. 메모리 컨트롤러(1020)는 에스램(SRAM, 1021), 중앙처리장치(CPU, 1022), 호스트 인터페이스(Host I/F, 1023), 오류수정코드(ECC, 1024) 및 메모리 인터페이스(Memory I/F, 1025)를 포함할 수 있다. 에스램(1021)은 중앙처리장치(1022)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1023)는 메모리 카드(1000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1024)는 반도체 메모리(1010)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1025)는 반도체 메모리(1010)와 인터페이싱한다. 중앙처리장치(1022)는 메모리 컨트롤러(220)의 데이터교환을 위한 제반 제어 동작을 수행한다.5, the capacitor of the semiconductor device according to the embodiment of the present invention can be applied to a semiconductor memory device (for example, a DRAM), and the semiconductor memory device can be applied to the memory card 1000. FIG. In one example, the memory card 1000 may include a memory controller 1020 that controls the overall data exchange between the host and the semiconductor memory 1010. The memory controller 1020 includes an SRAM 1021, a central processing unit (CPU) 1022, a host interface (Host I / F) 1023, an error correction code (ECC) , 1025). The ESRAM 1021 may be used as an operation memory of the central processing unit 1022. [ The host interface 1023 may have a data exchange protocol of the host connected to the memory card 1000. [ The error correction code 1024 can detect and correct an error included in the data read from the semiconductor memory 1010. The memory interface 1025 interfaces with the semiconductor memory 1010. The central processing unit 1022 performs all the control operations for exchanging data of the memory controller 220.

메모리 카드(1000)에 응용된 반도체 메모리(1010)가 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 포함함으로써, 스토리지노드 밴딩에 기인한 브릿지 페일에 따른 특성 열화 및 수율 저하를 방지할 수 있다. Since the semiconductor memory 1010 applied to the memory card 1000 includes the capacitor of the semiconductor device according to the embodiment of the present invention, it is possible to prevent deterioration in characteristics and yield due to the bridge fail due to storage node bending.

도 6은 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도이다. 6 is a block diagram briefly showing an example of an electronic system including a capacitor of a semiconductor device according to an embodiment of the present invention.

도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 전자 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저인터페이스(1150)를 포함할 수 있다. 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(1110)은 메모리(1010)와 메모리 컨트롤러(1020)를 포함할 수 있으며, 도 5을 참조하여 설명한 메모리 카드(1000)와 실질적으로 동일하게 구성될 수 있다. 6, an electronic system 1100 according to an embodiment of the present invention includes a memory system 1110 and a modem 1120, a central processing unit 1130, A user interface 1140, and a user interface 1150. The memory system 1110 may store data processed by the central processing unit 1130 or externally input data. The memory system 1110 may include a memory 1010 and a memory controller 1020 and may be configured substantially the same as the memory card 1000 described with reference to FIG.

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. The electronic system 1100 can be a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player digital music player, memory card, all electronic products capable of transmitting and / or receiving information in a wireless environment, a solid state disk, a camera image sensor, and other applications Chipset (Application Chipset).

본 발명에 따른 반도체 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), Wafer-level Chip scale packages(WLCSPs) 등과 같은 방식으로 패키지화되어 실장될 수 있다.The semiconductor device or memory system according to the present invention can be packaged in various types of packages. For example, the package in package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carriers (PLCC), plastic dual in- Small Outline (SSOP), Small Outline (SSOP), Thin Small Outline (TSOP), and Small Outline Package (COP), Ceramic Dual In-Line Package (CERDIP) Level chip stack packages (WLCSPs) such as Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package They can be packaged and mounted in the same manner.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

210 : 기판 220 : 다층 지지패턴
222 : 제1지지패턴 224 : 제2지지패턴
223 : 스토리지노드210: substrate 220: multilayer support pattern
222: first support pattern 224: second support pattern
223: Storage node

Claims (11)

기판상에 복수의 희생막 및 상기 희생막 사이에 각각 삽입된 복수의 지지막을 포함하는 몰드막을 형성하는 단계;
상기 몰드막을 선택적으로 식각하여 오픈부를 형성하는 단계;
상기 오픈부 내에 스토리지노드를 형성하는 단계;
상기 희생막 및 상기 지지막을 선택적으로 식각하여 다층 지지패턴을 형성하는 단계;
상기 다층 지지패턴을 포함한 구조물 전면을 덮는 보호막을 형성하는 단계;
상기 다층 지지패턴에서 최상층 지지패턴이 노출될때까지 평탄화공정을 실시하는 단계; 및
상기 보호막 및 상기 몰드막을 제거하는 단계
를 포함하는 반도체 장치의 캐패시터 제조방법.
Forming a mold film on the substrate, the mold film including a plurality of sacrificial films and a plurality of support films respectively inserted between the sacrificial films;
Selectively etching the mold film to form an open portion;
Forming a storage node within the open portion;
Selectively etching the sacrificial layer and the support layer to form a multilayer support pattern;
Forming a protective film covering a whole surface of the structure including the multi-layer supporting pattern;
Performing a planarization process until the uppermost support pattern is exposed in the multilayer support pattern; And
Removing the protective film and the mold film
And a step of forming a capacitor in the semiconductor device.
제1항에 있어서,
상기 스토리지노드는 실린더 형태, 필라 형태 또는 필린더 형태를 포함하는 반도체 장치의 캐패시터 제조방법.
The method according to claim 1,
Wherein the storage node comprises a cylindrical shape, a pillar shape, or a filed shape.
제1항에 있어서,
상기 보호막은 스핀온절연막, 스핀온카본막 또는 저온산화막 중 어느 하나를 포함하는 반도체 장치의 캐패시터 제조방법.
The method according to claim 1,
Wherein the protective film comprises any one of a spin-on insulating film, a spin-on carbon film, and a low-temperature oxide film.
제1항에 있어서,
상기 평탄화공정은 화학적기계적연마법은 포함하는 반도체 장치의 캐패시터 제조방법.
The method according to claim 1,
Wherein the planarizing step includes chemical mechanical polishing.
기판상에 제1희생막, 제1지지막, 제2희생막, 제2지지막 및 제3희생막이 적층된 몰드막을 형성하는 단계;
상기 몰드막을 선택적으로 식각하여 오픈부를 형성하는 단계;
상기 오픈부 내에 스토리지노드를 형성하는 단계;
상기 제1희생막 및 제1지지막을 선택적으로 식각하여 제1지지패턴을 형성하는 단계;
잔류하는 상기 제1희생막 및 상기 제2희생막을 제거하는 단계;
상기 제2지지막을 선택적으로 식각하여 제2지지패턴을 형성하는 단계;
상기 제2지지패턴을 포함한 구조물 전면을 덮는 보호막을 형성하는 단계;
상기 제1지지패턴의 표면이 노출될때까지 평탄화공정을 실시하는 단계; 및
상기 보호막 및 상기 제3희생막을 제거하는 단계
를 포함하는 반도체 장치의 캐패시터 제조방법.
Forming a mold film on which a first sacrificial film, a first supporting film, a second sacrificial film, a second supporting film and a third sacrificial film are stacked on a substrate;
Selectively etching the mold film to form an open portion;
Forming a storage node within the open portion;
Selectively etching the first sacrificial layer and the first support layer to form a first support pattern;
Removing the remaining first sacrificial film and the second sacrificial film;
Selectively etching the second support film to form a second support pattern;
Forming a protective film covering a front surface of the structure including the second supporting pattern;
Performing a planarization process until a surface of the first support pattern is exposed; And
Removing the protective film and the third sacrificial film
And a step of forming a capacitor in the semiconductor device.
제5항에 있어서,
상기 제1지지막은 상기 제2지지막보다 두껍게 형성하는 반도체 장치의 캐패시터 제조방법.
6. The method of claim 5,
Wherein the first support film is thicker than the second support film.
제5항에 있어서,
상기 스토리지노드는 실린더 형태, 필라 형태 또는 필린더 형태를 포함하는 반도체 장치의 캐패시터 제조방법.
6. The method of claim 5,
Wherein the storage node comprises a cylindrical shape, a pillar shape, or a filed shape.
제5항에 있어서,
상기 보호막은 스핀온절연막, 스핀온카본막 또는 저온산화막 중 어느 하나를 포함하는 반도체 장치의 캐패시터 제조방법.
6. The method of claim 5,
Wherein the protective film comprises any one of a spin-on insulating film, a spin-on carbon film, and a low-temperature oxide film.
제5항에 있어서,
상기 평탄화공정은 화학적기계적연마법을 포함하는 반도체 장치의 캐패시터 제조방법.
6. The method of claim 5,
Wherein the planarization process includes chemical mechanical coupling.
복수의 스토리지노드; 및
인접한 상기 스토리지노드 사이를 연결하는 다층 지지패턴을 포함하고,
상기 다층 지지패턴에서 최상층 지지패턴의 상부면을 기준으로 상기 스토리지노드의 상부면은 동일 평면상에 위치하거나, 또는 더 낮은 반도체 장치의 캐패시터.
A plurality of storage nodes; And
And a multi-layer support pattern connecting adjacent storage nodes,
Wherein the upper surface of the storage node is coplanar with respect to the upper surface of the uppermost support pattern in the multilayer support pattern.
제10항에 있어서,
상기 스토리지노드는 실린더 형태, 필라 형태 또는 필린더 형태를 포함하는 반도체 장치의 캐패시터.





11. The method of claim 10,
Wherein the storage node comprises a cylindrical shape, a pillar shape, or a filed shape.





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