KR20140084515A - Interposer including buffer pattern and method for manufacturing the same - Google Patents

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KR20140084515A KR1020120154043A KR20120154043A KR20140084515A KR 20140084515 A KR20140084515 A KR 20140084515A KR 1020120154043 A KR1020120154043 A KR 1020120154043A KR 20120154043 A KR20120154043 A KR 20120154043A KR 20140084515 A KR20140084515 A KR 20140084515A
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장철호
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Abstract

The present invention comprises a substrate including one or more via holes; a conductive through electrode partially filling the via holes; a rewiring pattern electrically connected to the through electrode; a buffer pattern partially filling the via holes and coming into contact with the rewiring pattern; and a passivation film formed on the rewiring pattern and the buffer pattern.

Description

버퍼 패턴을 포함하는 인터포저 및 그 제조방법 {Interposer including buffer pattern and method for manufacturing the same}[0001] Interposer including a buffer pattern and a manufacturing method thereof [0002]

본 발명은, 인터포저 및 그 제조방법에 관한 것으로, 특히 기판과 관통 전극의 열팽창 계수의 차이로 인하여 발생되는 열 충격을 흡수하는 버퍼 패턴을 관통 전극과 패시베이션막 사이에 혹은 재배선 패턴과 패시베이션막 사이에 형성하는 인터포조 및 그 제조방법에 관한 것이다.The present invention relates to an interposer and a method of manufacturing the same. More particularly, the present invention relates to an interposer and a method of manufacturing the same. More particularly, the present invention relates to an interposer and a method of manufacturing the same, And a method of manufacturing the same.

최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 방향으로 나아가고 있다. 이를 가능하게 하는 중요한 기술 중의 하나가 바로 패키지(package)기술이다. 일반적으로, 패키지기술 중에서 삼차원 구조와 소형화를 실현한 것이 인터포저 기판(interposer substrate)이다.BACKGROUND ART [0002] Recent trends in the electronics industry are moving toward the production of lightweight, miniaturized, high-speed, multi-functional and highly reliable products at low cost. One of the important technologies that make this possible is package technology. In general, an interposer substrate is one of the package technologies that realizes a three-dimensional structure and miniaturization.

한편, 도 1을 참조하면 인터포저(10)는 기판(12)과 기판(12)을 관통하는 관통 전극(14)을 포함하는데, 기판(12)과 관통 전극(14) 사이에는 열팽창 계수가 다르다. 이 때문에 인터포저(10)의 열처리 공정 시 기판(12)과 비교하여 열팽창 계수가 높은 관통 전극(14)이 열 팽창하여 기판(12)을 덮고 있는 패시베이션막(16)의 크랙(C)을 발생시키는 문제점이 있다.1, the interposer 10 includes a penetrating electrode 14 that penetrates the substrate 12 and the substrate 12, and has a thermal expansion coefficient different between the substrate 12 and the penetrating electrode 14 . The through electrode 14 having a thermal expansion coefficient higher than that of the substrate 12 is thermally expanded during the heat treatment process of the interposer 10 to generate a crack C of the passivation film 16 covering the substrate 12 .

따라서 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 기판과 관통 전극 사이의 열팽창 계수의 차이로 인하여 발생되는 열 충격을 흡수하는 버퍼 패턴을 포함하는 인터포저 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the problems of the prior art as described above, and it is an object of the present invention to provide a buffer structure, And a method of manufacturing the same.

본 발명의 다른 목적은 관통 전극과 패시베이션막 사이에 개재되어 관통 전극의 열 충격을 흡수하는 버퍼 패턴을 포함하는 인터포저 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide an interposer including a buffer pattern sandwiched between a through electrode and a passivation film to absorb thermal shock of the through electrode and a method of manufacturing the same.

본 발명의 또 다른 목적은 재배선 패턴과 패시베이션막 사이에 개재되어 재배선 패턴의 열 충격을 흡수하는 버퍼 패턴을 포함하는 인터포저 및 그 제조방법을 제공하는 것이다.It is still another object of the present invention to provide an interposer including a buffer pattern for interposing a rewiring pattern and a passivation film to absorb thermal shock of a rewiring pattern and a method of manufacturing the interposer.

전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 인터포저는, 하나 이상의 비아 홀을 포함하는 기판, 상기 비아 홀을 부분적으로 채우는 도전성의 관통 전극, 상기 관통 전극과 전기적으로 연결되는 재배선 패턴, 상기 비아 홀의 일부를 채우고, 상기 관통 전극 및 상기 재배선 패턴과 접촉하는 버퍼 패턴, 및 상기 재배선 패턴과 상기 버퍼 패턴 상에 형성되는 패시베이션막을 포함한다.According to an aspect of the present invention, there is provided an interposer comprising: a substrate including at least one via hole; a conductive penetrating electrode partially filling the via hole; A buffer pattern that fills a portion of the via hole and contacts the penetrating electrode and the rewiring pattern, and a passivation film formed on the rewiring pattern and the buffer pattern.

전술한 바와 같은 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 본 발명의 인터포저 제조방법은 기판에 비아 홀을 형성하는 단계, 상기 비아 홀의 일부만을 채우는 관통 전극을 형성하는 단계, 상기 관통 전극과 전기적으로 연결되는 재배선 패턴을 형성하는 단계, 상기 관통 전극 및 상기 재배선 패턴 상에 버퍼 패턴을 형성하는 단계, 및 상기 기판 상에 패시베이션막을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating an interposer, comprising: forming a via hole in a substrate; forming a penetrating electrode filling only a portion of the via hole; Forming a rewiring pattern electrically connected to the through electrode and the rewiring pattern, forming a buffer pattern on the through electrode and the rewiring pattern, and forming a passivation film on the substrate.

전술한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 본 발명의 인터포저 제조방법은 기판의 제1표면을 패턴닝하여, 소정의 깊이로 비아 홀을 형성하는 단계, 상기 비아 홀을 포함하여 기판 상에 절연막, 및 시드막을 일정한 두께로 증착하는 단계, 상기 시드막 상에 도금 공정을 이용하여 예비 관통 전극을 채우는 단계, 상기 예비 관통 전극을 패턴닝하여 상기 비아 홀의 일부만을 채우는 관통 전극을 형성하는 단계, 금속화 공정을 이용하여 상기 관통 전극 상에 재배선 패턴을 형성하는 단계, 상기 관통 전극 및 상기 재배선 패턴 상에 버퍼 패턴을 형성하는 단계, 및 상기 재배선 패턴 및 상기 버퍼 패턴 상에 패시베이션막을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating an interposer including patterning a first surface of a substrate to form a via hole with a predetermined depth, Filling the preliminary penetrating electrode with a plating process on the seed film; patterning the preliminary penetrating electrode to penetrate only a part of the via hole; Forming a rewiring pattern on the penetrating electrode by using a metallization process, forming a buffer pattern on the penetrating electrode and the rewiring pattern, and forming the rewiring pattern and the buffer And forming a passivation film on the pattern.

위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.As described above, according to the configuration of the present invention, the following effects can be expected.

첫째, 버퍼 패턴이 관통 전극과 패시베이션막 사이에 형성되어 열처리 공정 시 발생되는 관통 전극의 팽창에도 불구하고 패시베이션막에 크랙이 발생되는 것을 방지할 수 있다.First, a buffer pattern is formed between the penetrating electrode and the passivation film, so that it is possible to prevent a crack from being generated in the passivation film despite the expansion of the penetrating electrode generated in the heat treatment process.

둘째, 버퍼 패턴이 재배선 패턴과 패시베이션막 사이에 형성되어 열처리 공정 시 발생되는 재배선 패턴의 팽창에도 불구하고 패시베이션막에 크랙이 발생되는 것을 방지할 수 있다.Second, the buffer pattern is formed between the rewiring pattern and the passivation film, so that cracks can be prevented from being generated in the passivation film despite the expansion of the rewiring pattern generated in the heat treatment process.

도 1은 종래 기술에 의한 인터포저의 구성을 나타내는 단면도.
도 2는 본 발명에 의한 버퍼 패턴을 포함하는 인터포저의 구성을 나타내는 단면도.
도 3a 내지 3h는 도 2의 버퍼 패턴을 포함하는 인터포저의 제조방법을 각각 나타내는 단면도.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view showing a configuration of an interposer according to a conventional art;
2 is a cross-sectional view showing a configuration of an interposer including a buffer pattern according to the present invention;
FIGS. 3A to 3H are cross-sectional views each showing a method of manufacturing an interposer including the buffer pattern of FIG. 2;

이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 버퍼패턴을 인터포저 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.Hereinafter, preferred embodiments of the buffer pattern according to the present invention having the above-described structure will be described in detail with reference to the accompanying drawings.

도 1에는 본 발명에 의한 버퍼 패턴을 포함하는 인터포저의 구성이 단면도로 도시되어 있다.FIG. 1 is a cross-sectional view of a structure of an interposer including a buffer pattern according to the present invention.

도 2에 도시된 바와 같이, 본 발명의 인터포저(100)는 적어도 하나의 비아 홀(H)을 포함하는 기판(110), 비아 홀(H)을 일부만 채우는 관통 전극(120), 관통 전극(120)과 전기적으로 연결되는 재배선 패턴(130), 관통 전극(120)이 채우지 못한 비아 홀(H)을 채움으로써 관통 전극(120)과 접촉하는 버퍼 패턴(140), 및 기판(110) 상에 형성되는 패시베이션막(150)을 포함한다.2, the interposer 100 of the present invention includes a substrate 110 including at least one via hole H, a penetrating electrode 120 that partially fills the via hole H, A buffer pattern 140 in contact with the penetrating electrode 120 by filling a via hole H not filled with the penetrating electrode 120 and a buffer pattern 140 on the substrate 110 And a passivation film 150 formed on the substrate.

기판(110)은, 실리콘(Si) 웨이퍼를 포함할 수 있다. 기판(110)은 유리 기판이나 사파이어 기판과 같은 절연 기판을 포함할 수 있다. 혹은 기판은 인쇄회로기판(PCB)을 포함할 수 있다. The substrate 110 may comprise a silicon (Si) wafer. The substrate 110 may include an insulating substrate such as a glass substrate or a sapphire substrate. Alternatively, the substrate may comprise a printed circuit board (PCB).

기판(110)은 양면으로 구성될 수 있다. 기판(110)은 제1표면(110a)과, 제1표면(110a)과 대향되는 제2표면(110b)을 포함한다. 기판(110)은 제1표면(110a)과 제2표면(110b)을 관통하는 비아 홀(H)을 포함할 수 있다. 따라서 제1표면(110a)과 제2표면(110b)은 비아 홀(H)을 통하여 상호 연결될 수 있다.The substrate 110 may be configured on both sides. The substrate 110 includes a first surface 110a and a second surface 110b opposite the first surface 110a. The substrate 110 may include a via hole H passing through the first surface 110a and the second surface 110b. Accordingly, the first surface 110a and the second surface 110b can be interconnected via the via hole H. [

관통 전극(120)은, 비아 홀(H)에 채워져 제1표면(110a)과 제2표면(110b)을 연결한다. 관통 전극(120)은 비아 홀(H)의 일부를 채운다. 기판(110)의 두께(T1)는 관통 전극(120)의 두께(T2)보다 크다. 또는 기판(110)의 상면은 관통 전극(120)의 상면보다 높다.The penetrating electrode 120 is filled in the via hole H to connect the first surface 110a and the second surface 110b. The penetrating electrode (120) fills a part of the via hole (H). The thickness T1 of the substrate 110 is larger than the thickness T2 of the penetrating electrode 120. [ Or the upper surface of the substrate 110 is higher than the upper surface of the penetrating electrode 120.

관통 전극(120)은, 도전성 물질을 포함할 수 있다. 가령, 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 인듐(In) 또는 폴리실리콘(poly silicon)을 포함할 수 있다. 관통 전극(120)이 알루미늄(Al), 텅스텐(W) 또는 폴리실리콘(poly silicon)을 포함하는 경우, 물리 기상 증착법(PVD) 또는 화학 기상 증착법(CVD)을 이용하여 형성될 수 있다. 관통 전극(120)이 구리(Cu)를 포함하는 경우, 도금 공정을 사용하여 형성될 수 있다. 이때 시드막(도시되지 않음)이 더 포함될 수 있다.The penetrating electrode 120 may include a conductive material. For example, gold (Au), silver (Ag), copper (Cu), tungsten (W), indium (In) or polysilicon. When the penetrating electrode 120 includes aluminum (Al), tungsten (W), or polysilicon, it may be formed using physical vapor deposition (PVD) or chemical vapor deposition (CVD). When the penetrating electrode 120 includes copper (Cu), it can be formed using a plating process. At this time, a seed film (not shown) may be further included.

기판(110)의 제1표면(110a) 및 제2표면(110b) 그리고 비아 홀(H) 상에는 절연막(112)이 더 포함될 수 있다. 절연막(112)은 기판(110)과 관통 전극(130)을 전기적으로 절연할 수 있다. 절연막(112)은 실리콘 산화막(SiO) 혹은 실리콘 질화막(SiN)을 포함할 수 있다. 절연막(112)은 실리콘 산화물과 실리콘 질화물의 혼합막으로 형성될 수 있다. The insulating layer 112 may be further formed on the first surface 110a and the second surface 110b of the substrate 110 and on the via hole H. [ The insulating layer 112 may electrically insulate the substrate 110 from the penetrating electrode 130. The insulating film 112 may include a silicon oxide film (SiO) or a silicon nitride film (SiN). The insulating film 112 may be formed of a mixed film of silicon oxide and silicon nitride.

절연막(112) 상에 배리어막(도시되지 않음)이 더 포함될 수 있다. 상기 배리어막은 관통 전극(120)의 도전성 물질이 기판(110)으로 확산되는 것을 방지할 수 있다. 상기 배리어막은 티타늄(Ti), 타타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함할 수 있다.A barrier film (not shown) may further be formed on the insulating film 112. The barrier layer can prevent the conductive material of the penetrating electrode 120 from diffusing into the substrate 110. The barrier film may include titanium (Ti), tantalum nitride (TiN), tantalum (Ta), or tantalum nitride (TaN).

상기 배리어막 상에 시드막(도시되지 않음)이 더 포함될 수 있다. 전술한 바와 같이, 관통 전극(120)이 구리(Cu)로 형성되는 경우 구리(Cu)의 도금을 위하여 시드막이 사용될 수 있다.A seed film (not shown) may be further included on the barrier film. As described above, when the penetrating electrode 120 is formed of copper (Cu), a seed film may be used for plating copper (Cu).

재배선 패턴(130)은 관통 전극(120)과 동일한 물질로 형성될 수 있다. 재배선 패턴(130)은 관통 전극(120)과 다른 물질로 형성될 수 있다. 재배선 패턴(130)은 다마신 공정에 의하여 형성될 수 있다. 관통 전극(120)과 전기적으로 연결되기 때문에, 재배선 패턴(130)의 일측은 제1표면(110a)으로 연장되지만, 타측은 비아 홀(H) 내부로 연장될 수 있다. 다른 한편, 재배선 패턴(130)은 인터포저(100)의 관통 전극(120)과 다른 반도체 소자(가령, 반도체 칩)를 전기적으로 연결시키기 위하여 형성되는 것이기 때문에, 관통 전극(120)과 접촉하지 않는 재배선 패턴(130)의 다른 영역(도시되지 않음)은 다른 반도체 소자의 접속 단자(가령, 범프)와 연결될 수 있다. The rewiring pattern 130 may be formed of the same material as the penetrating electrode 120. The rewiring pattern 130 may be formed of a material different from the penetrating electrode 120. The rewiring pattern 130 may be formed by a damascene process. One side of the redistribution pattern 130 extends to the first surface 110a while the other side can extend into the via hole H because the redistribution pattern 130 is electrically connected to the penetrating electrode 120. [ On the other hand, since the rewiring pattern 130 is formed to electrically connect the penetrating electrode 120 of the interposer 100 to another semiconductor element (e.g., a semiconductor chip), the rewiring pattern 130 does not contact the penetrating electrode 120 (Not shown) of the rewiring pattern 130 may be connected to connection terminals (e.g., bumps) of other semiconductor elements.

버퍼 패턴(140)은 관통 전극(120)과 재배선 패턴(130) 상에 형성될 수 있다. 버퍼 패턴(140)은 관통 전극(120)과 재배선 패턴(130)과 접촉함으로써, 관통 전극(120)과 기판(110)의 열팽창 계수의 차이로 인하여 발생되는 파손을 방지할 수 있다.The buffer pattern 140 may be formed on the penetrating electrode 120 and the rewiring pattern 130. The buffer pattern 140 can prevent breakage caused by a difference in thermal expansion coefficient between the penetrating electrode 120 and the substrate 110 by contacting the penetrating electrode 120 and the rewiring pattern 130.

버퍼 패턴(140)은 기판(110)의 양면에 형성될 수 있다. 혹은 기판(110)의 일면에 형성될 수 있다. 즉, 버퍼 패턴(140)은 제1표면(110a) 및/또는 제2표면(110b)에 형성될 수 있다.The buffer pattern 140 may be formed on both sides of the substrate 110. Or may be formed on one side of the substrate 110. That is, the buffer pattern 140 may be formed on the first surface 110a and / or the second surface 110b.

버퍼 패턴(140)은 열팽창 혹은 열수축으로 인한 열 충격을 흡수할 수 있도록 탄성을 가지는 절연 물질로 형성될 수 있다. 버퍼 패턴(140)은 폴리머 계열의 유기 절연 물질을 포함할 수 있다. 가령, 버퍼 패턴(140)은 폴리이미드(polyimide)를 포함할 수 있다. 버퍼 패턴(140)은 벤조시클로부탄(benzocyclobutane; BCB)을 포함할 수 있다.The buffer pattern 140 may be formed of an insulating material having elasticity to absorb thermal shock due to thermal expansion or heat shrinkage. The buffer pattern 140 may comprise a polymeric organic insulating material. For example, the buffer pattern 140 may comprise a polyimide. The buffer pattern 140 may comprise benzocyclobutane (BCB).

이종 물질 상호간의 열팽창 계수(CTE)가 불일치하면, 두 물질의 접착력이 약화되거나 두 물질 중 하나의 물질이 패창 혹은 수축으로 인하여 상대적으로 돌출 이동할 수 있다. 가령, 실리콘 기반의 기판(4.2 × 10-6/℃)과 구리 기반의 관통 전극(16.5 × 10-6/℃) 사이에는 열팽창 계수의 차이가 크다. 열팽창 계수의 차이가 크면, 열처리 공정 시 온도 변화에 따른 열팽창 혹은 열수축이 발생하고, 관통 전극(120)이 팽창하거나 수축하면 열처리 전과 비교하여 상대적으로 돌출된다. 돌출이 심하면, 관통 전극(120) 상에 배치되는 패시베이션막을 파괴하게 된다. 버퍼 패턴(140)은 관통 전극(120)이 팽창하더라도 이를 완충시킴으로써 패시베이션막(150)의 크랙을 방지할 수 있다.If the mutual coefficient of thermal expansion (CTE) of the dissimilar materials is inconsistent, the adhesion of the two materials may be weakened or the material of one of the two materials may protrude relatively due to collapse or shrinkage. For example, there is a large difference in thermal expansion coefficient between a silicon-based substrate (4.2 × 10 -6 / ° C.) and a copper-based penetrating electrode (16.5 × 10 -6 / ° C.). If the difference in thermal expansion coefficient is large, thermal expansion or heat shrinkage occurs depending on the temperature change in the heat treatment process, and when the penetrating electrode 120 expands or contracts, it protrudes relatively as compared with before heat treatment. If the protrusion is severe, the passivation film disposed on the penetrating electrode 120 is destroyed. The buffer pattern 140 can prevent cracking of the passivation film 150 by buffering the penetrating electrode 120 even if the penetrating electrode 120 expands.

따라서 버퍼 패턴(140)은 관통 전극(120)과 패시베이션막(150) 사이에 형성되어, 관통 전극(120)의 열 충격을 흡수할 수 있다. 또한, 버퍼 패턴(140)은 재배선 패턴(130)과 패시베이션막(150) 사이에 형성되어, 재배선 패턴(130)의 열 충격을 흡수할 수 있다.The buffer pattern 140 may be formed between the penetrating electrode 120 and the passivation film 150 to absorb thermal shock of the penetrating electrode 120. The buffer pattern 140 may be formed between the rewiring pattern 130 and the passivation film 150 to absorb thermal shock of the rewiring pattern 130. [

패시베이션막(150)은, 외부환경으로부터 기판(110)을 보호할 수 있을 뿐만 아니라 재배선 패턴(130)을 전기적으로 절연시킬 수 있다. 패시베이션막(150)은 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성될 수 있다. The passivation film 150 not only protects the substrate 110 from the external environment but also can electrically isolate the rewiring pattern 130. [ The passivation film 150 may be formed of silicon oxide, silicon nitride, or a combination thereof.

이하, 본 발명의 버퍼 패턴을 포함하는 인터포저의 제조방법을 도면을 참조하여 자세하게 설명한다.Hereinafter, a method of manufacturing an interposer including a buffer pattern according to the present invention will be described in detail with reference to the drawings.

도 3a 내지 3h는 본 발명에 의한 버퍼 패턴을 포함하는 인터포저의 제조방법을 각각 나타내는 단면도이다.3A to 3H are cross-sectional views each showing a method of manufacturing an interposer including a buffer pattern according to the present invention.

도 3a를 참조하면, 기판(110)이 준비된다. 기판(110)의 제1표면(110a)을 패턴닝하여, 기판(110a)의 소정 영역에 일정한 깊이로 비아 홀(H)이 형성된다. 비아 홀(H)은 사진 식각 공정을 통하여 형성될 수 있다. 혹은 레이저 공정을 통하여 형성될 수 있다. 비아 홀(H)은 한 번의 공정에 의하여 형성될 수 있고, 혹은 여러 번의 공정으로 나뉘어 형성될 수 있다.Referring to FIG. 3A, a substrate 110 is prepared. The first surface 110a of the substrate 110 is patterned to form a via hole H with a predetermined depth in a predetermined region of the substrate 110a. The via hole H may be formed through a photolithography process. Or may be formed through a laser process. The via hole H may be formed by a single process or may be divided into several processes.

도 3b를 참조하면, 비아 홀(H)을 포함하는 기판(110)의 제1표면(110a)에 절연막(112)이 형성될 수 있다. 절연막(112)은 제1표면을 포함하여 비하 홀(H) 상에도 일정한 두께로 증착될 수 있다. 절연막(112)은 PVD 혹은 CVD 공정을 통하여 실리콘 산화막으로 형성될 수 있다. 도면에는 도시되어 있지 않지만, 절연막(112) 상에 확산을 방지하는 베리어막이 더 형성될 수 있다. Referring to FIG. 3B, an insulating layer 112 may be formed on the first surface 110a of the substrate 110 including the via hole H. The insulating film 112 may be deposited to a constant thickness on the lower hole H, including the first surface. The insulating film 112 may be formed of a silicon oxide film through a PVD or CVD process. Although not shown in the drawing, a barrier film for preventing diffusion on the insulating film 112 may be further formed.

후술할 관통 전극 공정에서 도전성 물질로 구리를 사용하여 도금 공정을 실시하게 되면, 절연막(112) 상에 시드막(도시되지 않음)이 먼저 형성될 수 있다. 이와 같은 시드막은 증착 공정에 의하여 형성될 수 있다. A seed film (not shown) may first be formed on the insulating layer 112 by performing a plating process using copper as a conductive material in a through electrode process to be described later. Such a seed film can be formed by a deposition process.

절연막(112) 상에 비아 홀(H)을 채우는 예비 관통 전극(120a)이 형성될 수 있다. 이때, 기판(110)의 제1표면(110a)에 형성된 배리어막(도시되지 않음) 및 시드막(도시되지 않음)은 평탄화 공정(CMP)에 의하여 제거될 수 있다. A pre-penetrating electrode 120a filling the via hole H may be formed on the insulating film 112. [ At this time, a barrier film (not shown) and a seed film (not shown) formed on the first surface 110a of the substrate 110 may be removed by a planarization process (CMP).

도 3c를 참조하면, 예비 관통 전극(도 2b의 120a)을 패턴닝하여, 관통 전극(120)이 형성될 수 있다. 예비 관통 전극(120a)을 형성하는 도전성 물질의 일부를 제거하는 금속 식각 공정을 이용하여 비아 홀(H)의 일부만을 채우는 관통 전극(120)이 형성된다.Referring to FIG. 3C, the penetrating electrode 120 may be formed by patterning the preliminary penetrating electrode (120a in FIG. 2B). A penetrating electrode 120 filling only a part of the via hole H is formed by a metal etching process for removing a part of the conductive material forming the preliminary penetrating electrode 120a.

도 3d를 참조하면, 재배선 패턴(130)이 형성될 수 있다. 금속화 공정을 이용하여 도전성 물질을 증착하고, 식각 공정을 이용하여 관통 전극(120)과 전기적으로 연결되는 재배선 패턴(130)이 형성될 수 있다.Referring to FIG. 3D, a rewiring pattern 130 may be formed. A conductive material may be deposited using a metallization process and a rewiring pattern 130 electrically connected to the penetrating electrode 120 may be formed using an etching process.

도 3e를 참조하면, 버퍼 패턴(140)이 형성될 수 있다. 감광성 고분자 물질을 증착한 다음, 사진 식각 공정을 이용하여 소정 형상의 버퍼 패턴(140)이 형성된다. 이와 같이 사진 식각 공정에 적합한 감광성 고분자 물질을 이용하여 버퍼 패턴(140)을 형성하게 되면, 패턴 형성 공정이 용이해진다. Referring to FIG. 3E, a buffer pattern 140 may be formed. After the photosensitive polymer material is deposited, a buffer pattern 140 of a predetermined shape is formed using a photolithography process. When the buffer pattern 140 is formed using the photosensitive polymer material suitable for the photolithography process, the pattern formation process is facilitated.

도 3f를 참조하면, 패시베이션막(150)이 형성될 수 있다. 기판(110) 상에 패시베이션막(150)이 일정한 두께로 형성될 수 있다.Referring to FIG. 3F, a passivation film 150 may be formed. A passivation film 150 may be formed on the substrate 110 to a predetermined thickness.

도 3g를 참조하면, 기판(110)의 제2표면(110b)을 제거하는 박막 공정을 통하여 관통 전극(120)이 노출될 수 있다. 박막 공정을 위하여 기판(110)이 캐리어(170)에 부착될 수 있다. 즉, 캐리어(170) 혹은 보호 필름에 기판(110)의 제1표면(110a)을 고정시킨 상태에서, 제2표면(110b)이 가공될 수 있다. 예컨대, 화학 기계적 연마(CMP) 공정 혹은 에치백(etch back) 공정을 이용하여 관통 전극(120)의 하부면을 노출시키는 박막 공정이 수행될 수 있다. Referring to FIG. 3G, the penetrating electrode 120 may be exposed through a thin film process that removes the second surface 110b of the substrate 110. Referring to FIG. The substrate 110 may be attached to the carrier 170 for the thin film process. That is, the second surface 110b can be processed while the first surface 110a of the substrate 110 is fixed to the carrier 170 or the protective film. For example, a thin film process may be performed to expose the lower surface of the penetrating electrode 120 using a chemical mechanical polishing (CMP) process or an etch back process.

도 3h를 참조하면, 제2표면(110b)에도 비아 홀(H)의 일부만 채우는 관통 전극(120)이 형성될 수 있다. 부분 식각 공정을 이용하여 관통 전극(120)의 일부가 제거될 수 있다.Referring to FIG. 3H, a penetrating electrode 120 filling only a portion of the via hole H may be formed in the second surface 110b. A part of the penetrating electrode 120 can be removed using a partial etching process.

다시 도 2를 참조하면, 재배선 패턴(130) 등을 형성하는 후속 공정은 전술한 공정과 동일하다.Referring back to FIG. 2, the subsequent process of forming the rewiring pattern 130 and the like is the same as the above-described process.

이상에서 살펴본 바와 같이, 본 발명은 기판과 관통 전극의 열팽창 계수의 차이로 인하여 발생되는 열 충격을 방지하기 위하여, 열 충격을 흡수하는 버퍼 패턴을 관통 전극과 패시베이션막 사이에 개재하는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.As described above, the present invention provides a structure in which a buffer pattern for absorbing thermal shock is interposed between a penetrating electrode and a passivation film in order to prevent thermal shock caused by a difference in thermal expansion coefficient between the substrate and the penetrating electrode, As shown in FIG. Many other modifications will be possible to those skilled in the art, within the scope of the basic technical idea of the present invention.

100: 인터포저 110: 기판
110a: 제1표면 110b: 제2표면
120: 관통 전극 120a: 예비 관통 전극
130: 재배선 패턴 140: 버퍼 패턴
150: 패시베이션막 170: 캐리어
H: 비아 홀 100: interposer 110: substrate
110a: first surface 110b: second surface
120: penetrating electrode 120a: preliminary penetrating electrode
130: redistribution pattern 140: buffer pattern
150: passivation film 170: carrier
H: Via hole

Claims (11)

하나 이상의 비아 홀을 포함하는 기판;
상기 비아 홀을 부분적으로 채우는 도전성의 관통 전극;
상기 관통 전극과 전기적으로 연결되는 재배선 패턴;
상기 비아 홀의 일부를 채우고, 상기 관통 전극 및 상기 재배선 패턴과 접촉하는 버퍼 패턴; 및
상기 재배선 패턴과 상기 버퍼 패턴 상에 형성되는 패시베이션막을 포함하는 것을 특징으로 하는 인터포저.A substrate comprising at least one via hole;
A conductive penetrating electrode partially filling the via hole;
A rewiring pattern electrically connected to the penetrating electrode;
A buffer pattern filling a part of the via hole and making contact with the penetrating electrode and the rewiring pattern; And
And a passivation film formed on the rewiring pattern and the buffer pattern. 제 1 항에 있어서,
상기 버퍼 패턴은 상기 관통 전극과 상기 패시베이션막 사이에 형성되어, 상기 관통 전극의 열 충격을 흡수하는 것을 특징으로 하는 인터포저.The method according to claim 1,
Wherein the buffer pattern is formed between the penetrating electrode and the passivation film to absorb thermal shock of the penetrating electrode. 제 1 항에 있어서,
상기 버퍼 패턴은 상기 재배선 패턴과 상기 패시베이션막 사이에 형성되어, 상기 재배선 패턴의 열 충격을 흡수하는 것을 특징으로 하는 인터포저.The method according to claim 1,
Wherein the buffer pattern is formed between the rewiring pattern and the passivation film to absorb thermal shock of the rewiring pattern. 제 2 항에 있어서,
상기 버퍼 패턴은 폴리머 계열의 유기 절연 물질을 포함하는 것을 특징으로 하는 인터포저.3. The method of claim 2,
Wherein the buffer pattern comprises a polymeric organic insulating material. 제 4 항에 있어서,
상기 버퍼 패턴은 폴리이미드를 포함하는 것을 특징으로 하는 인터포저.5. The method of claim 4,
Wherein the buffer pattern comprises polyimide. 제 4 항에 있어서,
상기 버퍼 패턴은 벤조시클로부탄을 포함하는 것을 특징으로 하는 인터포저.5. The method of claim 4,
Wherein said buffer pattern comprises benzocyclobutane. ≪ RTI ID = 0.0 > 11. < / RTI > 기판에 비아 홀을 형성하는 단계;
상기 비아 홀의 일부만을 채우는 관통 전극을 형성하는 단계;
상기 관통 전극과 전기적으로 연결되는 재배선 패턴을 형성하는 단계;
상기 관통 전극 및 상기 재배선 패턴 상에 버퍼 패턴을 형성하는 단계; 및
상기 기판 상에 패시베이션막을 형성하는 단계를 포함하는 것을 특징으로 하는 인터포저 제조방법.Forming a via hole in the substrate;
Forming a penetrating electrode filling only a part of the via hole;
Forming a rewiring pattern electrically connected to the penetrating electrode;
Forming a buffer pattern on the penetrating electrode and the rewiring pattern; And
And forming a passivation film on the substrate. 제 7 항에 있어서,
상기 관통 전극을 형성하는 단계는,
상기 비아 홀을 전부 채우는 예비 관통 전극을 형성하는 단계; 및
상기 예비 관통 전극을 부분 식각하여 상기 관통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 인터포저 제조방법.8. The method of claim 7,
The step of forming the penetrating electrode may include:
Forming a preliminary through electrode to completely fill the via hole; And
And partially etching the preliminary penetrating electrode to form the penetrating electrode. 기판의 제1표면을 패턴닝하여, 소정의 깊이로 비아 홀을 형성하는 단계;
상기 비아 홀을 포함하여 기판 상에 절연막, 및 시드막을 일정한 두께로 증착하는 단계;
상기 시드막 상에 도금 공정을 이용하여 예비 관통 전극을 채우는 단계;
상기 예비 관통 전극을 패턴닝하여 상기 비아 홀의 일부만을 채우는 관통 전극을 형성하는 단계;
금속화 공정을 이용하여 상기 관통 전극 상에 재배선 패턴을 형성하는 단계;
상기 관통 전극 및 상기 재배선 패턴 상에 버퍼 패턴을 형성하는 단계; 및
상기 재배선 패턴 및 상기 버퍼 패턴 상에 패시베이션막을 형성하는 단계를 포함하는 인터포저 제조방법.Patterning a first surface of the substrate to form a via hole at a predetermined depth;
Depositing an insulating film and a seed film on the substrate including the via hole to a predetermined thickness;
Filling a pre-penetrating electrode on the seed film using a plating process;
Patterning the preliminary penetrating electrode to form a penetrating electrode filling only a portion of the via hole;
Forming a rewiring pattern on the penetrating electrode using a metallization process;
Forming a buffer pattern on the penetrating electrode and the rewiring pattern; And
And forming a passivation film on the rewiring pattern and the buffer pattern. 제 9 항에 있어서,
상기 버퍼 패턴을 형성하는 단계는,
폴리머 계열의 유기 절연 물질을 증착하는 단계;
상기 사진 식각 공정을 이용하여 상기 유기 절연 물질의 일부를 제거하여 상기 관통 전극의 전부와 상기 재배선 패턴의 일부를 커버하는 상기 버퍼 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 인터포저 제조방법.10. The method of claim 9,
The forming of the buffer pattern may include:
Depositing a polymeric organic insulating material;
And removing the organic insulating material by using the photolithography process to form the buffer pattern covering the entire portion of the penetrating electrode and a part of the rewiring pattern. 제 9 항에 있어서,
상기 기판의 제2표면을 제거하는 박막 공정을 통하여 상기 관통 전극을 노출시키는 단계; 및
상기 노출된 관통 전극을 부분 식각하여, 상기 제2표면에도 상기 비아 홀의 일부만을 채우는 관통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인터포저 제조방법.
10. The method of claim 9,
Exposing the penetrating electrode through a thin film process to remove a second surface of the substrate; And
Further comprising the step of partially etching the exposed penetrating electrode to form a penetrating electrode filling only a part of the via hole on the second surface.
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