KR20140080820A - Semiconductor substrate and method of manufacturing a semiconductor device having the same - Google Patents

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Abstract

A semiconductor substrate includes a non-conductive semiconductor layer arranged on a growth substrate; a conductive semiconductor layer arranged on the non-conductive semiconductor layer; and a stress control layer arranged on one among the lower part, the upper part, and the inside of the non-conductive semiconductor layer. The stress control layer includes a plurality of nitride semiconductor layers containing at least Al.

Description

반도체 기판 및 이를 이용한 반도체 소자의 제조 방법{Semiconductor substrate and method of manufacturing a semiconductor device having the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor substrate and a method of manufacturing a semiconductor device using the same.

실시예는 반도체 기판에 관한 것이다.An embodiment relates to a semiconductor substrate.

실시예는 반도체 기판을 이용한 반도체 소자의 제조 방법에 관한 것이다.The embodiment relates to a method of manufacturing a semiconductor device using a semiconductor substrate.

질화물 기반 화합물 반도체 재질은 높은 항복 전압과 이동도(mobility)를 가지므로, 다양한 전력용 전자 소자는 물론 광을 생성하기 위한 반도체 발광 소자에 사용되고 있다.Since nitride based compound semiconductor materials have high breakdown voltage and mobility, they are used not only in various power electronic devices but also in semiconductor light emitting devices for generating light.

특히, 이러한 반도체 발광 소자는 성장 기판의 재질과 그 위에 성장되는 도전형 반도체층의 질화물 기반 화합물 반도체 재질 간의 응력(stress) 차이로 인해 성장 기판이 휘어지게 되어 도전성 반도체층에 크랙과 같은 결함이 발생되게 된다.Particularly, in such a semiconductor light emitting device, a growth substrate is bent due to a stress difference between a material of a growth substrate and a nitride-based compound semiconductor material of a conductive type semiconductor layer grown thereon, so that a defect such as a crack is generated in the conductive semiconductor layer .

최근 들어, 패키지에게 적용이 용이하고 발광 효율을 향상시킬 수 있는 수직형 반도체 발광 소자가 각광 받고 있다. 수직형 반도체 발광 소자는 광을 가능한 많이 외부로 추출시키기 위해 도전형 반도체층의 표면에 광 추출 구조를 형성시킨다. 이러한 광 추출 구조를 형성하기 위해서는 도전형 반도체층의 두께가 두껍게 형성되어야 하지만, 응력 차이로 인한 크랙과 같은 결함으로 인해 도전형 반도체층의 두께를 증가시키는데 한계가 있다. In recent years, a vertical semiconductor light emitting device which is easy to apply to a package and can improve a light emitting efficiency is attracting attention. The vertical type semiconductor light emitting device forms a light extracting structure on the surface of the conductive type semiconductor layer in order to extract light as much as possible outward. In order to form such a light extracting structure, the thickness of the conductive type semiconductor layer must be increased, but there is a limit to increase the thickness of the conductive type semiconductor layer due to defects such as cracks due to stress difference.

실시예는 응력을 제어하여 도전형 반도체층의 두께를 증대시킬 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate capable of controlling the stress to increase the thickness of the conductive type semiconductor layer.

실시예는 반도체 기판을 이용한 반도체 소자를 제조 방법을 제공한다.The embodiment provides a method of manufacturing a semiconductor device using a semiconductor substrate.

실시예에 따르면, 반도체 기판은 성장 기판; 상기 성장 기판 상에 배치된 비 도전형 반도체층; 상기 비 도전형 반도체층 상에 배치된 도전형 반도체층; 및 상기 비 도전형 반도체층의 아래, 상기 비도전형 반도체층의 위 및 상기 비 도전형 반도체층 내부 중 하나에 배치되는 응력 제어층을 포함한다. 상기 응력 제어층은 적어도 Al을 포함하는 다수의 질화물 반도체층을 포함한다.According to an embodiment, a semiconductor substrate includes a growth substrate; A non-conductive semiconductor layer disposed on the growth substrate; A conductive semiconductor layer disposed on the non-conductive semiconductor layer; And a stress control layer disposed under the non-conductive semiconductor layer, on the non-conductive semiconductor layer, and in the non-conductive semiconductor layer. The stress control layer includes a plurality of nitride semiconductor layers including at least Al.

실시예에 따르면, 반도체 소자의 제조 방법은, 상기 반도체 기판을 마련하는 단계- 상기 도전형 반도체층은 제1 도전형 반도체층으로 명명됨; 상기 반도체 기판 상에 활성층 및 제2 도전형 반도체층을 형성하는 단계- 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층은 발광 구조물을 형성함; 상기 또 다른 도전형 반도체층 상에 전류 차단층, 전극층, 접합층 및 전도성 지지 기판을 형성하는 단계; 상기 반도체 기판을 뒤집어 상기 제1 도전형 반도체층이 노출되도록 상기 성장 기판을 제거하는 단계; 상기 제1 도전형 반도체층 상에 전극을 형성하는 단계; 및 적어도 상기 발광 구조물의 측면에 보호층을 형성하는 단계를 포함한다.According to an embodiment, a method of manufacturing a semiconductor device includes the steps of: providing the semiconductor substrate, wherein the conductive type semiconductor layer is referred to as a first conductive type semiconductor layer; Forming an active layer and a second conductive type semiconductor layer on the semiconductor substrate, the first conductive type semiconductor layer, the active layer, and the second conductive type semiconductor layer forming a light emitting structure; Forming a current blocking layer, an electrode layer, a bonding layer, and a conductive supporting substrate on the another conductive semiconductor layer; Removing the growth substrate to expose the first conductivity type semiconductor layer by inverting the semiconductor substrate; Forming an electrode on the first conductive semiconductor layer; And forming a protective layer on at least a side surface of the light emitting structure.

실시예는 성장 기판과 도전형 반도체층 사이에 이들보다 격자 상수가 작은 다수의 질화물 반도체층을 포함하는 응력 제어층을 형성하여 줌으로써, 도전형 반도체층의 수축형 응력(compressive strain)을 지속적으로 증가시켜 도전형 반도체층의 두께를 증대시켜 줄 수 있다.The embodiment is characterized in that a stress control layer including a plurality of nitride semiconductor layers having a smaller lattice constant is formed between the growth substrate and the conductive semiconductor layer to continuously increase the compressive strain of the conductive semiconductor layer So that the thickness of the conductive type semiconductor layer can be increased.

실시예는 도전형 반도체층의 두께가 증대되므로, 이러한 증대된 도전형 반도체층에 광 추출 구조를 형성하여 광 효율이 증가된 수직형 발광 구조를 제조할 수 있다. In the embodiment, since the thickness of the conductive type semiconductor layer is increased, a light extraction structure is formed in the thus-grown conductive type semiconductor layer, and a vertical type light emitting structure having increased light efficiency can be manufactured.

도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2a 내지 도 2d는 도 1의 응력 제어층에서 다수의 질화물 반도체층의 농도 분포를 도시한 도면이다.
도 3은 실시예의 반도체 기판의 응력 상태를 도시한 그래프이다.
도 4 내지 도 8은 실시예에 따른 수직형 반도체 소자의 제조 공정을 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor substrate according to an embodiment.
2A to 2D are diagrams showing concentration distributions of a plurality of nitride semiconductor layers in the stress control layer of FIG.
3 is a graph showing a stress state of the semiconductor substrate of the embodiment.
4 to 8 are cross-sectional views illustrating a manufacturing process of a vertical semiconductor device according to an embodiment.

발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In describing an embodiment according to the invention, in the case of being described as being formed "above" or "below" each element, the upper (upper) or lower (lower) Directly contacted or formed such that one or more other components are disposed between the two components. Also, in the case of "upper (upper) or lower (lower)", it may include not only an upward direction but also a downward direction based on one component.

도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor substrate according to an embodiment.

도 1을 참조하면, 실시예에 따른 반도체 기판은 성장 기판(1), 버퍼층(3), 제1 및 제2 비 도전형 반도체층(5, 15), 응력 제어층(13) 및 도전형 반도체층(17)을 포함할 수 있다. Referring to FIG. 1, a semiconductor substrate according to an embodiment includes a growth substrate 1, a buffer layer 3, first and second non-conductive semiconductor layers 5 and 15, a stress control layer 13, Layer (17).

상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15), 상기 응력 제어층(13) 및 상기 도전형 반도체층(17)은 III-V족 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The buffer layer 3, the first and second non-conductive semiconductor layers 5 and 15, the stress control layer 13, and the conductive semiconductor layer 17 are formed of a III-V compound semiconductor material But is not limited to this.

실시예의 반도체 기판은 전자 소자나 반도체 소자를 제조하기 위한 베이스 기판으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.The semiconductor substrate of the embodiment can serve as a base substrate for manufacturing an electronic device or a semiconductor device, but the present invention is not limited thereto.

상기 성장 기판(1)과 상기 성장 기판(1) 상에 성장되는 에피층, 예컨대 반도체 소자의 발광 구조물 사이에는 열 팽창 계수 차이로 인한 응력이 발생하여 성장 기판이 휘어질 수 있고, 상기 성장 기판과 상기 에피층 사이의 격자 상수로 인한 전위(dislocation)와 같은 결함이 발생할 수 있다. 상기 발광 구조물은 서로 반대 타입의 제1 및 제2 도전형 반도체층과 이들 사이에 형성된 활성층을 포함하여, 상기 제1 및 제2 도전형 반도체층에서 상기 활성층으로 공급된 제1 및 제2 캐리어, 예컨대 전자와 정공의 재결합에 의해 광이 생성될 수 있다.A stress due to a difference in thermal expansion coefficient may be generated between the growth substrate 1 and the epitaxial layer grown on the growth substrate 1, for example, between the light emitting structure of the semiconductor device and the growth substrate may be bent, A defect such as a dislocation due to a lattice constant between the epilayers may occur. Wherein the light emitting structure includes first and second conductivity type semiconductor layers of opposite types to each other and an active layer formed therebetween, the first and second carriers supplied to the active layer from the first and second conductivity type semiconductor layers, For example, light can be generated by recombination of electrons and holes.

따라서, 상기 성장 기판(1) 상에는 성장 기판(1)이 휘어지는 것을 방지하거나 전위와 같은 결함을 방지하기 위한 다수의 층들이 형성될 수 있다.Accordingly, on the growth substrate 1, a plurality of layers may be formed to prevent the growth substrate 1 from being bent or to prevent defects such as dislocation.

상기 성장 기판(1)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.The growth substrate 1 may be formed of at least one selected from the group consisting of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP and Ge.

실시예의 성장 기판(1)은 Si를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The growth substrate 1 of the embodiment may include Si, but it is not limited thereto.

상기 버퍼층(3)이 상기 성장 기판(1) 상에 형성될 수 있다. 상기 버퍼층(3)은 상기 성장 기판(1)과 상기 에피층 사이의 격자 상수 차이를 완화하여 주기 위해 형성될 수 있다. 상기 버퍼층(3)은 AlN, AlGaN 및 GaN 중 적어도 하나 또는 이들로 구성된 다중층으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The buffer layer 3 may be formed on the growth substrate 1. The buffer layer 3 may be formed to relax the lattice constant difference between the growth substrate 1 and the epi layer. The buffer layer 3 may be formed of at least one of AlN, AlGaN, and GaN, or a multilayer composed of these, but is not limited thereto.

상기 버퍼층(3) 상에 제1 및 제2 비 도전형 반도체층(5, 15)이 형성될 수 있다. 상기 제1 및 제2 비 도전형 반도체층(5, 15)은 도펀트를 포함하지 않을 수 있다. 상기 제1 및 제2 비 도전형 반도체층(5, 15)은 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first and second non-conductive semiconductor layers 5 and 15 may be formed on the buffer layer 3. The first and second non-conductive semiconductor layers 5 and 15 may not include a dopant. The first and second non-conductive semiconductor layers 5 and 15 may include GaN, but the present invention is not limited thereto.

실시예에서는 상기 도전형 반도체층(17)의 응력을 제어하는 한편, 상기 도전형 반도체층(17)의 두께를 크랙과 같은 결함 없이 두껍게 형성할 수 있도로 하여 주기 위해 응력 제어층(13)이 형성될 수 있다.The stress control layer 13 may be formed to be thick enough to form the conductive type semiconductor layer 17 without a defect such as a crack while controlling the stress of the conductive type semiconductor layer 17 .

상기 응력 제어층(13)은 상기 제1 및 제2 비 도전형 반도체층(5, 15) 사이에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 제1 비 도전형 반도체층(5) 상에 응력 제어층(13)이 형성되고, 상기 응력 제어층(13) 상에 제2 비 도전형 반도체층(15)이 형성될 수 있다. The stress control layer 13 may be formed between the first and second non-conductive semiconductor layers 5 and 15, but the present invention is not limited thereto. That is, the stress control layer 13 may be formed on the first non-conductive semiconductor layer 5, and the second non-conductive semiconductor layer 15 may be formed on the stress control layer 13.

다른 실시예로서, 상기 제1 및 제2 비 도전형 반도체층(5, 15) 중 어느 하나의 층, 즉 비 도전형 반도체층만 형성되고, 상기 비 도전형 반도체층(5)의 아래 또는 위에 응력 제어층(13)이 형성될 수도 있지만, 이에 대해서는 한정하지 않는다. 만일 상기 응력 제어층(13)이 상기 비 도전형 반도체층(5) 아래에 형성되는 경우, 상기 응력 제어층(13)은 상기 버퍼층(3)과 상기 비 도전형 반도체층(5) 사이에 형성될 수 있다. 만일 상기 응력 제어층(13)이 상기 비 도전형 반도체층(15) 위에 형성되는 경우, 상기 응력 제어층(13)은 상기 비 도전형 반도체층(15)과 상기 도전형 반도체층(17) 사이에 형성될 수 있다.In another embodiment, only one of the first and second non-conductive semiconductor layers 5 and 15, that is, the non-conductive semiconductor layer is formed, and under or over the non-conductive semiconductor layer 5 Although the stress control layer 13 may be formed, it is not limited thereto. If the stress control layer 13 is formed under the non-conductive semiconductor layer 5, the stress control layer 13 is formed between the buffer layer 3 and the non-conductive semiconductor layer 5 . If the stress control layer 13 is formed on the nonconductive semiconductor layer 15, the stress control layer 13 may be formed between the nonconductive semiconductor layer 15 and the conductive semiconductor layer 17, As shown in FIG.

상기 응력 제어층(13)은 다수의 질화물 반도체층(7, 9, 11)을 포함할 수 있다. 예컨대, 응력 제어층(13)은 적어도 최하층, 최상층 및 이들 층들 사이에 형성된 중간층을 포함할 수 있다. 이를 달리 표현하면, 상기 최하층은 제1 질화물 반도체층(7)이라 명명하고, 상기 중간층은 제2 질화물 반도체층(9)이라 명명하고, 상기 최상층은 제3 질화물 반도체층(11)이라 명명할 수 있다. 예컨대, 상기 제1 내지 제3 질화물 반도체층(7, 9, 11)은 서로 상이한 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 1 및 제3 질화물 반도체층(7, 9, 11)은 서로 동일한 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 제1 내지 제3 질화물 반도체층(7, 9, 11)은 적어도 Al을 포함하는 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 질화물 반도체층(9)은 AlN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The stress control layer 13 may include a plurality of nitride semiconductor layers 7, 9, and 11. For example, the stress control layer 13 may include at least a lowermost layer, an uppermost layer, and an intermediate layer formed between these layers. In other words, the lowest layer is called a first nitride semiconductor layer 7, the intermediate layer is called a second nitride semiconductor layer 9, and the uppermost layer is called a third nitride semiconductor layer 11 have. For example, the first to third nitride semiconductor layers 7, 9, and 11 may be formed of different compound semiconductor materials. For example, the first and third nitride semiconductor layers 7, 9, and 11 may be formed of the same compound semiconductor material. For example, the first to third nitride semiconductor layers 7, 9, and 11 may be formed of a compound semiconductor material containing at least Al, but the present invention is not limited thereto. The second nitride semiconductor layer 9 may include AlN, but the present invention is not limited thereto.

상기 제1 내지 제3 질화물 반도체층(7, 9, 11)은 Al(1-x)GaxN(0≤x≤1)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first to third nitride semiconductor layers 7, 9, and 11 may include Al (1-x) GaxN (0? X? 1), but the present invention is not limited thereto.

도 2a 내지 도 2에 도시한 바와 같이, 제1 내지 제3 질화물 반도체층(7, 9, 11)에서, Ga 함량은 최하 0% 내지 최대 100%일 수 있지만, 이에 대해서는 한정하지 않는다.As shown in Figs. 2A and 2, in the first to third nitride semiconductor layers 7, 9, and 11, the Ga content may be at least 0% to at most 100%, but the present invention is not limited thereto.

예컨대, 상기 제2 질화물 반도체층(9)에서 Ga함량은 0%가 되므로, 상기 제2 질화물 반도체층(9)은 AlN을 포함할 수 있다. 상기 제2 질화물 반도체층(9)은 성장 시간에 관계없이 Ga은 포함되지 않은 AlN으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.For example, since the Ga content of the second nitride semiconductor layer 9 is 0%, the second nitride semiconductor layer 9 may include AlN. The second nitride semiconductor layer 9 may be formed of AlN not containing Ga, regardless of the growth time, but the present invention is not limited thereto.

이에 반해, 도 2a 내지 도 2에 도시한 바와 같이, 상기 제1 질화물 반도체층(7)의 Ga의 농도는 상기 제1 질화물 반도체층(7)의 두께 또는 성장 시간에 따라 100%로부터 0%로 선형적으로 또는 비선형적으로 감소하고, Al의 농도는 상기 제1 질화물 반도체층(7)의 두께 또는 성장 시간에 따라 0%의 농도로부터 100%로 선형적으로 또는 비선형적으로 증가할 수 있다. 상기 제1 비 도전형 반도체층(5)과 상기 제1 질화물 반도체층(7)의 경계에서 상기 제1 비 도전형 반도체층(5) 및 상기 제1 질화물 반도체층(7)은 GaN을 공통으로 포함할 수 있다. 2A and 2, the concentration of Ga in the first nitride semiconductor layer 7 varies from 100% to 0% depending on the thickness or growth time of the first nitride semiconductor layer 7 Linearly or non-linearly, and the concentration of Al may increase linearly or nonlinearly from a concentration of 0% to 100% depending on the thickness or the growth time of the first nitride semiconductor layer 7. [ The first non-conductive semiconductor layer 5 and the first nitride semiconductor layer 7 are formed so as to be common to GaN at the boundary between the first non-conductive semiconductor layer 5 and the first nitride semiconductor layer 7 .

상기 제3 질화물 반도체층(11)의 Ga의 농도는 상기 제3 질화물 반도체층(11)의 두께 또는 성장 시간에 따라 0%로부터 100%로 선형적으로 또는 비선형적으로 증가하고, Al의 농도는 상기 제3 질화물 반도체층(11)의 두께 또는 성장 시간에 따라 100%로부터 0%로 선형적으로 또는 비선형적으로 감소할 수 있다. 상기 제3 질화물 반도체층(11)와 상기 제2 비 도전형 반도체층(15)의 경계에서 상기 제3 질화물 반도체층(11)와 상기 제2 비 도전형 반도체층(15)은 GaN을 공통으로 포함할 수 있다.The concentration of Ga in the third nitride semiconductor layer 11 linearly or non-linearly increases from 0% to 100% depending on the thickness or growth time of the third nitride semiconductor layer 11, Can be linearly or nonlinearly reduced from 100% to 0% depending on the thickness or growth time of the third nitride semiconductor layer 11. [ The third nitride semiconductor layer 11 and the second non-conductive semiconductor layer 15 at the boundary between the third nitride semiconductor layer 11 and the second non-conductive semiconductor layer 15 are made of GaN in common .

특히, 도 2c에 도시한 바와 같이, 상기 제1 질화물 반도체층(7) 또는 제3 질화물 반도체층(11)은 Al의 농도 및 Ga의 농도가 상기 제1 질화물 반도체층(7) 또는 제3 질화물 반도체층(11)의 두께 또는 성장 시간에 따라 선형적으로 가변하는 구간과 비선형적으로 가변하는 구간을 모두 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제1 질화물 반도체층(7)의 총 성장 시간의 반인 제1 구간동안 Al의 농도와 Ga의 농도는 선형적으로 가변되고 상기 제1 구간 다음의 제2 구간동안 Al의 농도와 Ga의 농도는 비선형적으로 가변될 수 있다.Particularly, as shown in FIG. 2C, the first nitride semiconductor layer 7 or the third nitride semiconductor layer 11 is formed so that the concentration of Al and the concentration of Ga are higher than the concentration of the first nitride semiconductor layer 7 or the third nitride And may include both a linearly varying section and a nonlinearly varying section depending on the thickness or growth time of the semiconductor layer 11, but the present invention is not limited thereto. For example, the concentration of Al and the concentration of Ga are linearly changed during the first period, which is half of the total growth time of the first nitride semiconductor layer 7, and the concentration of Al and the concentration of Ga during the second period after the first period The concentration can be varied non-linearly.

Al 농도 또는 Ga 농도가 비선형적으로 가변되는 경우, Al소스와 Ga 소스가 일정한 비율로 변화하도록 제어가 가능하여 구현이 용이할 수 있다.When the Al concentration or the Ga concentration varies nonlinearly, it is possible to control the Al source and the Ga source to change at a constant rate, and the implementation can be facilitated.

Al 농도 또는 Ga 농도가 선형적으로 가변되는 경우, 위와 비교하여 응력 제어 효과는 더 뛰어나다.When the Al concentration or the Ga concentration is linearly variable, the stress control effect is superior to the above.

도 2에 도시한 바와 같이, 상기 제1 질화물 반도체층(7)의 Al의 농도가 0%로부터 제1 농도까지만 증가되고, 상기 제2 질화물 반도체층(9)의 Al의 농도는 제2 농도로부터 0%로 감소될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 및 제2 일정 농도는 동일하거나 상이할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 및 제2 일정 농도는 50%일 수 있지만, 이에 대해서는 한정하지 않는다.The concentration of Al in the first nitride semiconductor layer 7 is increased only from 0% to the first concentration, and the concentration of Al in the second nitride semiconductor layer 9 is increased from the second concentration 0%, but it is not limited thereto. The first and second predetermined concentrations may be the same or different, but the present invention is not limited thereto. The first and second constant concentrations may be 50%, but are not limited thereto.

상기 제1 내지 제3 질화물 반도체층(7, 9, 11) 각각의 두께는 동일하거나 상이할 수 있지만, 이에 대해서는 한정하지 않는다.The thicknesses of the first to third nitride semiconductor layers 7, 9, and 11 may be the same or different, but the present invention is not limited thereto.

상기 제1 및 제3 질화물 반도체층(7, 11)은 서로 동일한 두께를 가질 수 있지만, 이에 대해서는 한정하지 않는다.The first and third nitride semiconductor layers 7 and 11 may have the same thickness but are not limited thereto.

상기 제1 및 제3 질화물 반도체층(7, 11)의 두께는 상기 제2 질화물 반도체층(9)의 두께보다 두껍거나 얇을 수 있지만, 이에 대해서는 한정하지 않는다. The thickness of the first and third nitride semiconductor layers 7 and 11 may be thicker or thinner than the thickness of the second nitride semiconductor layer 9, but the present invention is not limited thereto.

상기 제1 내지 제3 질화물 반도체층(7, 9, 11)의 성장 온도는 서로 간에 동일하거나 상이할 수 있다.The growth temperatures of the first to third nitride semiconductor layers 7, 9, and 11 may be the same or different from each other.

상기 제1 내지 제3 질화물 반도체층(7, 9, 11)의 성장 온도는 상기 제1 및 제2 비 도전형 반도체층(5, 15)과 유사한 성장 온도를 가질 수 있지만, 이에 대해서는 한정하지 않는다.The growth temperatures of the first to third nitride semiconductor layers 7, 9, and 11 may have growth temperatures similar to those of the first and second non-conductive semiconductor layers 5 and 15, but the growth temperature is not limited thereto .

예컨대, 상기 제1 내지 제3 질화물 반도체층(7, 9, 11) 그리고 상기 제1 및 제2 비 도전형 반도체층(5, 15)의 성장 온도는 1000℃ 내지 1200℃일 수 있지만, 이에 대해서는 한정하지 않는다. For example, the growth temperatures of the first to third nitride semiconductor layers 7, 9 and 11 and the first and second non-conductive semiconductor layers 5 and 15 may be 1000 ° C. to 1200 ° C., Not limited.

예컨대, 상기 제1 및 제3 질화물 반도체층(7, 11)의 성장 온도는 상기 제2 질화물 반도체층(9)의 성장 온도보다 높을 수 있지만, 이에 대해서는 한정하지 않는다. For example, the growth temperature of the first and third nitride semiconductor layers 7 and 11 may be higher than the growth temperature of the second nitride semiconductor layer 9, but the growth temperature is not limited thereto.

예컨대, 상기 제1 질화물 반도체층(7)의 배면은 상기 제1 비 도전형 반도체층(5)의 상면과 접하고, 상기 제1 질화물 반도체층(7)의 상면은 상기 제2 질화물 반도체층(9)의 배면과 접할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 질화물 반도체층(7)은 상기 제1 비 도전형 반도체층(5)과 상기 제2 질화물 반도체층(9) 사이의 격자 상수 값을 가질 수 있지만, 이에 대해서는 한정하지 않는다. For example, the back surface of the first nitride semiconductor layer 7 is in contact with the upper surface of the first non-conductive semiconductor layer 5, and the upper surface of the first nitride semiconductor layer 7 is in contact with the second nitride semiconductor layer 9 , But the present invention is not limited to this. The first nitride semiconductor layer 7 may have a lattice constant value between the first non-conductive semiconductor layer 5 and the second nitride semiconductor layer 9, but the present invention is not limited thereto.

예컨대, 상기 제3 질화물 반도체층(11)의 배면은 상기 제2 질화물 반도체층(9)의 상면과 접하고, 상기 제3 질화물 반도체층(11)의 상면은 상기 제2 비 도전형 반도체층(15)의 배면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.For example, the back surface of the third nitride semiconductor layer 11 is in contact with the upper surface of the second nitride semiconductor layer 9, and the upper surface of the third nitride semiconductor layer 11 is in contact with the second non- , But the present invention is not limited to this.

상기 제3 질화물 반도체층(11)은 상기 제2 질화물 반도체층(9)과 상기 제2 비 도전형 반도체층(15) 사이의 격자 상수 값을 가질 수 있지만, 이에 대해서는 한정하지 않는다. The third nitride semiconductor layer 11 may have a lattice constant value between the second nitride semiconductor layer 9 and the second non-conductive semiconductor layer 15, but the present invention is not limited thereto.

도 3에 도시한 바와 같이, 실시예의 응력 제어층(13)에 의해 상기 도전형 반도체층(17)의 수축형 응력(compressive strain)을 지속적으로 증가시켜 줄 수 있다.As shown in FIG. 3, the compressive strain of the conductive type semiconductor layer 17 can be continuously increased by the stress control layer 13 of the embodiment.

종래는 버퍼층 상에 저온(300℃ 내지 700℃)로 성장된 AlN의 단일층이 사용된 것이다.Conventionally, a single layer of AlN grown at a low temperature (300 DEG C to 700 DEG C) on a buffer layer is used.

이러한 경우, 상기 도전형 반도체층(17)에서, 구부러짐(curvature)이 포화(saturation)되는 시점이 종래에 비해 실시예에서 더 길어지게 되고, 이는 곧 종래에 비해 실시예에서 수축형 응력이 더 증가하게 되는 것을 의미한다. 이와 같이, 수축형 응력이 더 증가할수록 상기 도전형 반도체층(17)의 두께를 크랙 없이 더 두껍게 형성할 수 있다.In this case, the time at which the curvature saturates in the conductive type semiconductor layer 17 becomes longer in the embodiment than in the prior art, which means that the shrinkable stress is further increased . As described above, as the shrinkable stress is further increased, the thickness of the conductive type semiconductor layer 17 can be made thicker without cracking.

이와 같이, 수축형 응력을 가능한 증가시키는 것은 냉각시 성장 기판에 작용하는 인장형 응력(tensile stress)에 기인한다. 즉, 상기 성장 기판 상에 도전형 반도체층(17)을 포함하는 다수의 층의 고온 성장이 완료되면, 성장 기판 및 다수의 층의 온도를 상온으로 감소시키는 냉각 공정이 수행될 수 있다. 이러한 경우, 성장 기판은 인장형 응력이 강하게 작용하게 되어, 상기 도전형 반도체층(17)에 크랙과 같은 결함이 발생되어, 제품 수율이 떨어지는 문제가 발생한다.Thus, increasing the shrinkable stress as much as possible is due to the tensile stress acting on the growth substrate during cooling. That is, when high temperature growth of a plurality of layers including the conductive type semiconductor layer 17 is completed on the growth substrate, a cooling process for reducing the temperatures of the growth substrate and the plurality of layers to room temperature can be performed. In such a case, a tensile stress acts strongly on the growth substrate, and a defect such as a crack is generated in the conductive type semiconductor layer 17, resulting in a problem that product yield is lowered.

예컨대, 인장형 응력을 받을 때 성장 기판은 오목한 형상(concave shape)으로 휘어지게 되고, 수축형 응력을 받을 때 성장 기판은 볼록한 형상(convex shape)으로 휘어지게 된다.For example, when subjected to tensile stress, the growth substrate is bent into a concave shape, and the growth substrate is bent into a convex shape when subjected to the shrinking stress.

이와 같이, 냉각 공정에 의해 성장 기판이 인장형 응력을 받기 때문에, 상기 도전형 반도체층(17)을 가능한 크랙 없이 두껍게 형성하기 위해서는, 상기 도전형 반도체층(17)에서 지속적으로 수축형 응력 값이 더 증가되도록 할 필요가 있다. 이러한 도전형 반도체층(17)에서의 수축형 응력 값이 더 증가되도록 하기 위해 실시예에서는 다수의 질화물 반도체층(7, 9, 11)을 포함하는 응력 제어층(13)이 형성될 수 있다. Thus, in order to form the conductive semiconductor layer 17 thick without cracks as much as possible, the growth substrate undergoes a tensile stress by the cooling process, so that the shrinkable stress value continuously in the conductive semiconductor layer 17 It needs to be increased further. In order to further increase the shrinkable stress value in the conductive semiconductor layer 17, the stress control layer 13 including the plurality of nitride semiconductor layers 7, 9, and 11 may be formed in the embodiment.

따라서, 실시예는 다수의 질화물 반도체층(7, 9, 11)을 포함하는 응력 제어층(13)에 의해 상기 도전형 반도체층(17)에서의 수축형 응력 값을 지속적으로 증가시켜 줌으로써, 냉각 공정에서 성장 기판(1)에 인장형 응력이 걸리더라도 상기 도전형 반도체층(17)에 크랙이 발생되지 않기 때문에, 도전형 도전형 반도체층(17)의 두께를 두껍게 형성할 수 있다. Therefore, in the embodiment, the shrinkage stress value in the conductive type semiconductor layer 17 is continuously increased by the stress control layer 13 including the plurality of nitride semiconductor layers 7, 9, and 11, A crack is not generated in the conductive type semiconductor layer 17 even when tensile stress is applied to the growth substrate 1 in the step of forming the conductive type semiconductor layer 17 so that the thickness of the conductive type conductivity type semiconductor layer 17 can be increased.

실시예의 도전형 반도체층(17)의 두께는 2㎛ 내지 6㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 여기서, 이 두께로 성장된 도전형 반도체층(17)은 크랙과 같은 결함이 없음을 의미할 수 있다. The thickness of the conductive type semiconductor layer 17 in the embodiment may be 2 탆 to 6 탆, but the thickness is not limited thereto. Here, the conductivity type semiconductor layer 17 grown to this thickness may mean that there is no defect such as cracks.

한편, 상기 도전형 반도체층(17)은 n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트로는 Si, Ge, Sn 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.On the other hand, the conductive semiconductor layer 17 may be an n-type semiconductor layer including an n-type dopant, but the present invention is not limited thereto. As the n-type dopant, Si, Ge, Sn, or the like may be used, but the present invention is not limited thereto.

도 4 내지 도 8은 실시예에 따른 수직형 반도체 소자의 제조 공정을 도시한 단면도이다.4 to 8 are cross-sectional views illustrating a manufacturing process of a vertical semiconductor device according to an embodiment.

도 1에 도시된 반도체 기판을 이용하여 수직형 반도체 소자를 제조할 수 있다.The vertical semiconductor device can be manufactured using the semiconductor substrate shown in FIG.

도 4에 도시한 바와 같이, 도 1에 도시된 반도체 기판이 마련될 수 있다.As shown in Fig. 4, the semiconductor substrate shown in Fig. 1 may be provided.

즉, 상기 성장 기판(1) 상에 버퍼층(3), 제1 비 도전형 반도체층(5), 응력 제어층(13), 제2 비 도전형 반도체층(15) 및 도전형 반도체층(17)이 형성될 수 있다.That is, the buffer layer 3, the first non-conductive semiconductor layer 5, the stress control layer 13, the second non-conductive semiconductor layer 15, and the conductive semiconductor layer 17 May be formed.

상기 응력 제어층(13)은 제1 내지 제3 질화물 반도체층(7, 9, 11)을 포함할 수 있다. 상기 제1 내지 제3 질화물 반도체츠은 AlGaN을 포함하고, 상기 제2 질화물 반도체층(9)은 AlN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The stress control layer 13 may include first to third nitride semiconductor layers 7, 9, and 11. The first to third nitride semiconductor chips include AlGaN, and the second nitride semiconductor layer 9 may include AlN, but the present invention is not limited thereto.

상기 도전형 반도체층(17)은 제1 도전형 반도체층이라 명명할 수 있다. 상기 제1 도전형 반도체층(17)은 n형 도펀트를 포함하는 n형 반도체층일 수 있다. 상기 제1 도전형 반도체층(17)은 제1 캐리어, 즉 전자를 생성하여 주는 도전층으서의 역할을 할 뿐만 아니라 후공정에 의한 활성층(19)의 정공이 상기 제2 비 도전형 반도체층(15)으로 넘어가 소실되는 것을 방지하기 위한 장벽층으로서의 역할을 할 수 있다. The conductive type semiconductor layer 17 may be referred to as a first conductive type semiconductor layer. The first conductivity type semiconductor layer 17 may be an n-type semiconductor layer including an n-type dopant. The first conductive semiconductor layer 17 serves as a first carrier, that is, a conductive layer that generates electrons. In addition, holes of the active layer 19 by a post- 15) and can be prevented from being lost.

도 5에 도시한 바와 같이, 상기 제1 도전형 반도체층(17) 상에 활성층(19)이 형성되고, 상기 활성층(19) 상에 제2 도전형 반도체층(21)이 형성될 수 있다. The active layer 19 may be formed on the first conductive semiconductor layer 17 and the second conductive semiconductor layer 21 may be formed on the active layer 19 as shown in FIG.

상기 활성층(19)은 단일 양자 우물, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The active layer 19 may include, but is not limited to, a single quantum well, a multiple quantum well structure (MQW), a quantum dot structure, or a quantum wire structure.

상기 활성층(19)은 상기 제1 도전형 반도체층(17)으로부터 공급된 전자들과 상기 제2 도전형 반도체층(21)으로부터 공급된 정공들을 재결합(recombination)시켜, 상기 활성층(19)의 반도체 재질에 의해 결정된 밴드 갭에 상응하는 파장의 빛을 생성할 수 있다.The active layer 19 recombines the electrons supplied from the first conductivity type semiconductor layer 17 and the holes supplied from the second conductivity type semiconductor layer 21, It is possible to generate light having a wavelength corresponding to the band gap determined by the material.

상기 제2 도전형 반도체층(21)은 p형 도펀트를 포함하는 p형 반도체층일 수 있다. The second conductive semiconductor layer 21 may be a p-type semiconductor layer including a p-type dopant.

상기 제1 도전형 반도체층(17), 상기 활성층(19) 및 상기 제2 도전형 반도체층(21)은 광을 생성하는 발광 구조물(23)을 형성할 수 있지만, 이에 대해서는 한정하지 않는다.The first conductive semiconductor layer 17, the active layer 19, and the second conductive semiconductor layer 21 may form the light emitting structure 23 for generating light, but the present invention is not limited thereto.

도 6에 도시한 바와 같이, 상기 제2 도전형 반도체층(21) 상에 전류 차단층(24)이 형성되고, 상기 전류 차단층(24)과 상기 제2 도전형 반도체층(21) 상에 전극층(25)이 형성되고, 상기 전극층(25) 상에 접합층(27)이 형성되며, 상기 접합층(27) 상에 전도성 지지 기판(29)이 형성될 수 있다.6, a current blocking layer 24 is formed on the second conductivity type semiconductor layer 21, and a current blocking layer 24 is formed on the current blocking layer 24 and the second conductivity type semiconductor layer 21, An electrode layer 25 is formed on the electrode layer 25 and a bonding layer 27 is formed on the electrode layer 25. A conductive supporting substrate 29 may be formed on the bonding layer 27.

증착 공정을 이용하여 상기 접합층(27)과 상기 전도성 지지 기판(29)은 상기 전극층(25) 상에 순차적으로 형성될 수 있다.The bonding layer 27 and the conductive supporting substrate 29 may be sequentially formed on the electrode layer 25 using a deposition process.

또는 상기 전도성 지지 기판(29) 상에 접합층(27)이 형성되고, 상기 접합층(27)을 상기 전극층(25)에 마주하도록 배치한 다음, 본딩 공정을 이용하여 상기 접합층(27)을 상기 전극층(25)에 접합시킬 수 있다. Or a bonding layer 27 is formed on the conductive supporting substrate 29. The bonding layer 27 is disposed to face the electrode layer 25 and then the bonding layer 27 is formed by using a bonding process. Can be bonded to the electrode layer (25).

상기 전류 차단층(24)은 후공정에 의한 전극과 적어도 일부가 수직 방향으로 중첩되도록 형성될 수 있다. The current blocking layer 24 may be formed so that at least a part of the current blocking layer 24 overlaps with the electrode by a post process in a vertical direction.

상기 전류 차단층(24)은 전극층(25)에 비해 작은 면적을 갖고 패턴으로 형성된 전극에 의해 전류가 상기 전극과 상기 전극에 중첩하는 전극층(25)의 일부 영역 사이에만 집중적으로 흐르는 것을 방해하여 줄 수 있다. 이에 따라, 전류가 상기 전류 차단층(24)의 주변으로 분산되어 흐르도록 제어도므로, 활성층(19)의 전 영역으로 균일하게 전류가 흐르게 되어 광의 효율을 증진시킬 수 있다. The current blocking layer 24 has a smaller area than the electrode layer 25 and prevents the current from concentrating only in a part of the electrode layer 25 overlapping the electrode and the electrode by the electrode formed by the pattern. . Thus, current is distributed to the periphery of the current blocking layer 24, and the current is uniformly distributed in the entire region of the active layer 19, thereby improving the light efficiency.

상기 전류 차단층(24)은 절연 물질로 형성되거나 전극층(25)에 비해 전기 전도도가 작은 도전성 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. The current blocking layer 24 may be formed of an insulating material or a conductive material having a smaller electrical conductivity than the electrode layer 25, but the present invention is not limited thereto.

상기 절연 물질로는 예를 들어, SiO2, SiOx, SiOxNy, Si3N4 및 Al2O3로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있지만, 이에 대해서는 한정하지 않는다.As the insulating material, for example, SiO 2, SiO x, SiO x N y, Si 3 N 4 and Al 2 O 3 can be used at least one selected from the group consisting of, but not limited for this.

상기 도전 물질로는 상기 전류 차단층(24)은 예를 들어, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 ZnO 로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있지만, 이에 대해서는 한정하지 않는다. As the conductive material, at least one selected from the group consisting of ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO and ZnO may be used as the current blocking layer 24. Do not.

상기 전극층(25)은 상기 제2 도전형 바도체층에 대해 오믹 콘택(ohmic contact)을 형성할 수 있지만, 이에 대해서는 한정하지 않는다. The electrode layer 25 may form an ohmic contact with the second conductivity type bar layer, but the present invention is not limited thereto.

상기 전극층(25)은 상기 활성층(19)에서 생성된 광을 전방으로 반사시킬 수 있는 반사 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The electrode layer 25 may be formed of a reflective material capable of forwardly reflecting light generated in the active layer 19, but the present invention is not limited thereto.

상기 전극층(25)이 상기 제2 도전형 반도체층(21)에 대해 쇼트키 콘택(schottky contact)을 형성하는 경우, 상기 전극층(25)과 상기 제2 도전형 반도체층(21) 사이에 오믹 콘택층이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.When the electrode layer 25 forms a schottky contact with the second conductivity type semiconductor layer 21, an ohmic contact is formed between the electrode layer 25 and the second conductivity type semiconductor layer 21, Layer may be formed, but this is not limiting.

상기 전극층(25)은 전원을 공급하기 위한 전극으로서의 역할과, 광을 반사시킬 수 있는 반사층으로서의 역할 및 전류를 보다 용이하게 제2 도전형 반도체층(21)으로 주입시켜 줄 수 있는 오믹 콘택층으서의 역할 중 적어도 하나 이상의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다. The electrode layer 25 serves as an electrode for supplying power, a role as a reflective layer capable of reflecting light, and an ohmic contact layer capable of injecting current into the second conductivity type semiconductor layer 21 more easily. But it is not limited thereto.

상기 전극층(25)은 오믹 콘택 물질과 반사 물질이 혼합된 단일층이거나 다중층을 포함할 수 있다.The electrode layer 25 may comprise a single layer or multiple layers of a mixture of an ohmic contact material and a reflective material.

상기 반사 물질로는, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 둘 이상의 합금이 사용되지만, 이에 대해서는 한정하지 않는다. 상기 오믹 콘택 물질로는 전도성 물질 및/또는 금속 물질을 선택적으로 사용할 수 있다. 즉, 상기 오믹 콘택 물질로는 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au,및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다. As the reflective material, at least one or more alloys selected from the group consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au and Hf are used. As the ohmic contact material, a conductive material and / or a metal material may be selectively used. The ohmic contact material may be at least one of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO) tin oxide, AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IrOx, RuOx, RuOx / ITO, Ni, Ag, Ni / IrOx / Au, At least one selected from the group consisting of ITO can be used.

상기 접합층(27)은 상기 지지 기판과 상기 전극층(25) 사이의 접착력을 강화하기 위해 형성될 수 있다. 상기 접합층(27)은 예를 들어, Ti, Au, Sn, Ni, Nb, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.The bonding layer 27 may be formed to enhance adhesion between the supporting substrate and the electrode layer 25. [ The bonding layer 27 may include at least one selected from the group consisting of Ti, Au, Sn, Ni, Nb, Cr, Ga, In, Bi, Cu, Ag and Ta.

상기 전도성 지지 기판(29)은 그 위에 형성되는 복수의 층들을 지지할 뿐만 아니라 전극으로서의 기능을 가질 수 있다. 상기 전도성 지지 기판(29)은 상기 전극과 함께 상기 발광 구조물(23)에 전원을 공급할 수 있다. 상기 전도성 지지 기판(29)은 예를 들어, 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 및 구리-텅스텐(Cu-W) 중 적어도 하나를 포함할 수 있다. The conductive support substrate 29 may have a function as an electrode as well as supporting a plurality of layers formed thereon. The conductive support substrate 29 may supply power to the light emitting structure 23 together with the electrodes. The conductive support substrate 29 may be formed of a material such as titanium, chromium, nickel, aluminum, platinum, gold, tungsten, copper, ), Molybdenum (Mo), and copper-tungsten (Cu-W).

상기 지지 기판은 상기 발광 구조물(23) 상에 도금 또는/및 증착되거나, 시트(sheet) 형태로 부착될 수 있으며, 이에 대해 한정하지는 않는다.The support substrate may be plated and / or deposited on the light emitting structure 23, or may be attached in a sheet form, but the present invention is not limited thereto.

상기 전극층(25), 상기 접합층(27) 및 상기 전도성 지지 기판(29)은 전원을 공급하여 줄 수 있는 전극 구조물을 형성할 수 있지만, 이에 대해서는 한정하지 않는다.The electrode layer 25, the bonding layer 27, and the conductive supporting substrate 29 may form an electrode structure capable of supplying power, but the present invention is not limited thereto.

도 7에 도시한 바와 같이, 상기 성장 기판(1)을 180°뒤집은 다음, 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)이 제거될 수 있다. 7, the growth substrate 1 is inverted by 180 °, and then the growth substrate 1, the buffer layer 3, the first and second non-conductive semiconductor layers 5 and 15, The stress control layer 13 can be removed.

상기 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)은 레이저 리프트 오프(LLO, Laser Lift Off), 화학적 식각(CLO, Chemical Lift Off), 또는 물리적인 연마 방법 등에 의해 제거될 수 있으며, 이에 대해서는 한정하지 않는다.The growth substrate 1, the buffer layer 3, the first and second non-conductive semiconductor layers 5 and 15, and the stress control layer 13 are subjected to laser lift off (LLO) Chemical lift off (CLO), or physical polishing method, but the present invention is not limited thereto.

상기 레이저 리프트 오프(LLO) 방법에서, 상기 제2 비 도전형 반도체층(15)과 상기 제1 도전형 반도체층(17) 사이의 계면에 레이저를 집중적으로 조사하여 상기 제2 비 도전형 반도체층(15)이 상기 나노 구조물로부터 분리되도록 할 수 있다.In the laser lift off (LLO) method, a laser is intensively irradiated to the interface between the second non-conductive type semiconductor layer 15 and the first conductive type semiconductor layer 17, (15) can be separated from the nanostructure.

상기 화학적 식각 방법에서, 습식 식각을 이용하여 상기 제1 도전형 반도체층(17)이 노출되도록 상기 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)이 순차적으로 제거할 수 있다. In the chemical etching method, the growth substrate 1, the buffer layer 3, the first and second non-conductive semiconductor layers (first and second conductive semiconductor layers) 5 and 15 and the stress control layer 13 can be sequentially removed.

상기 물리적인 연마 방법에서, 물리적으로 상기 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)을 직접 연마하여 상기 제1 도전형 반도체층(17)이 노출되도록 함으로써, 상기 성장 기판(1), 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)이 순차적으로 제거할 수 있다.In the physical polishing method, the growth substrate 1, the buffer layer 3, the first and second non-conductive semiconductor layers 5 and 15, and the stress control layer 13 are physically directly polished The buffer layer 3, the first and second non-conductive semiconductor layers 5 and 15, and the stress control layer 17 are exposed by exposing the first conductive semiconductor layer 17, (13) can be sequentially removed.

도 8에 도시한 바와 같이, 상기 발광 구조물(23)의 측면의 측면이 경사지게 노출되도록 메사 식각이 수행될 수 있다. 이러한 메사 식각에 의해 상기 전극층(25)의 주변 영역 상에 발광 구조물(23)이 존재하지 않는 그루브(groove)가 형성될 수 있다. As shown in FIG. 8, a mesa etching may be performed so that side surfaces of the light emitting structure 23 are obliquely exposed. Grooves having no light emitting structure 23 may be formed on the peripheral region of the electrode layer 25 by the mesa etching.

적어도 상기 발광 구조물(23)의 측면 상에 보호층(35)이 형성될 수 있다. 상기 보호층(35)은 이물질에 의해 상기 제1 도전형 반도체층(17), 상기 활성층(19) 및 상기 제2 도전형 반도체층(21) 사이의 전기적인 쇼트가 방지하여 주는 역할을 할 수 있다.A protective layer 35 may be formed on at least a side surface of the light emitting structure 23. The protective layer 35 may prevent electrical short-circuiting between the first conductivity type semiconductor layer 17, the active layer 19, and the second conductivity type semiconductor layer 21 due to a foreign substance have.

상기 보호층(35)의 하부는 상기 전극층(25)의 주변 영역의 상면에 접하고 상기 제2 도전형 반도체층(21)의 측면에 접하고, 상기 보호층(35)의 상부는 상기 제1 도전형 반도체층(17)의 주변 영역의 상면의 일부 영역에 접하도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The lower part of the protective layer 35 is in contact with the upper surface of the peripheral region of the electrode layer 25 and contacts the side surface of the second conductive type semiconductor layer 21, It may be formed to contact with a part of the upper surface of the peripheral region of the semiconductor layer 17, but the present invention is not limited thereto.

상기 보호층(35)은 투명성과 절연성이 우수한 재질로 형성될 수 있다. 상기 제1 보호층(35)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, TiO2 및 Al2O3로 이루어지는 그룹으로부터 선택된 하나를 포함할 수 있지만, 이에 대해 한정하지는 않는다. The protective layer 35 may be formed of a material having excellent transparency and insulation. The first passivation layer 35 may comprise, for example, one selected from the group consisting of SiO 2 , SiO x , SiO x N y , Si 3 N 4 , TiO 2 and Al 2 O 3 , It is not limited.

상기 제1 도전형 반도체층(17) 상에 전극(31)이 형성될 수 있다. 상기 전극(31)은 불투명한 금속 물질로 형성되므로, 광의 투과를 방해하여 광이 상부 방향으로 출사되는 것을 방해할 수 있다. 따라서, 상기 제1 도전형 반도체층(17) 상에 가능한 좁은 면적을 갖는 전극(31)이 형성되어야 광의 출사를 최소한으로 방해할 수 있다. 따라서, 상기 전극(31)은 상기 제1 도전형 반도체층(17)의 면적보다 작은 패턴 형상으로 형성될 수 있다. Electrodes 31 may be formed on the first conductive semiconductor layer 17. Since the electrode 31 is formed of an opaque metal material, the electrode 31 interferes with the transmission of light, thereby preventing the light from being emitted in the upward direction. Therefore, the electrode 31 having a narrow area as much as possible is formed on the first conductivity type semiconductor layer 17, so that light emission can be minimized. Therefore, the electrode 31 may be formed in a pattern shape smaller than the area of the first conductivity type semiconductor layer 17.

상기 전극(31)은 Au, Ti, Ni, Cu, Al, Cr, Ag 및 Pt로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있다. The electrode 31 may be formed as a single layer or a multilayer structure including at least one selected from the group consisting of Au, Ti, Ni, Cu, Al, Cr, Ag and Pt.

상기 전극(31)을 마스크로 하여 식각 공정을 수행하여 상기 전극(31)이 위치하지 않은 상기 제1 도전형 반도체층(17) 상에 러프니스 구조(roughness structure)을 갖는 광 추출 구조물(33)가 형성될 수 있다.A light extracting structure 33 having a roughness structure is formed on the first conductivity type semiconductor layer 17 on which the electrode 31 is not formed by performing an etching process using the electrode 31 as a mask, Can be formed.

상기 광 추출 구조물(33)는 상기 활성층(19)에서 생성되어 상기 제1 도전형 반도체층(17)으로 진행된 광을 가능한 외부로 추출시켜 줌으로써, 광 추출 효율이 향상되어 궁극적으로 광 효율을 증진시킬 수 있다. The light extracting structure 33 extracts light generated in the active layer 19 and propagated to the first conductivity type semiconductor layer 17 to the outside, thereby improving light extraction efficiency and ultimately improving light efficiency .

앞서 설명한 바와 같이 실시에에 따른 반도체 기판에 의해 2㎛ 내지 6㎛의 두꺼운 두께를 갖는 제1 도전형 반도체층(17)이 형성될 수 있고 상기 제1 도전형 반도체층(17) 상에 광 추출 구조물(33)가 형성될 수 있다. 따라서, 얇은 두께의 제1 도전형 반도체층(17) 상에 광 추출 구조물(33)가 형성될 때 광 추출 구조물(33)에 의해 활성층(19)이 노출되어 소자 불량으로 인한 수율 저하를 방지할 수 있다. As described above, the semiconductor substrate according to the embodiment can form the first conductivity type semiconductor layer 17 having a thick thickness of 2 to 6 mu m, and the light extraction The structure 33 may be formed. Therefore, when the light extracting structure 33 is formed on the first conductive type semiconductor layer 17 having a small thickness, the active layer 19 is exposed by the light extracting structure 33, .

1: 성장 기판
3: 버퍼층
5, 15: 비 도전형 반도체층
7, 9, 11: 질화물 반도체층
13: 응력 제어층
17, 21: 도전형 반도체층
19: 활성층
23: 발광 구조물
24: 전류 차단층
25: 전극층
27: 접합층
29: 전도성 지지 기판
31: 전극
33: 광 추출 구조물
35: 보호층1: growth substrate
3: buffer layer
5, 15: Non-conductive semiconductor layer
7, 9, 11: a nitride semiconductor layer
13: Stress control layer
17, 21: conductive type semiconductor layer
19: active layer
23: Light emitting structure
24: current blocking layer
25: electrode layer
27: bonding layer
29: Conductive support substrate
31: Electrode
33: Light extraction structure
35: Protective layer

Claims (18)

성장 기판;
상기 성장 기판 상에 배치된 비 도전형 반도체층;
상기 비 도전형 반도체층 상에 배치된 도전형 반도체층; 및
상기 비 도전형 반도체층의 아래, 상기 비도전형 반도체층의 위 및 상기 비 도전형 반도체층 내부 중 하나에 배치되는 응력 제어층을 포함하고,
상기 응력 제어층은 적어도 Al을 포함하는 다수의 질화물 반도체층을 포함하는 반도체 기판.Growth substrate;
A non-conductive semiconductor layer disposed on the growth substrate;
A conductive semiconductor layer disposed on the non-conductive semiconductor layer; And
And a stress control layer disposed under the non-conductive semiconductor layer, on the non-conductive semiconductor layer, and in the non-conductive semiconductor layer,
Wherein the stress control layer comprises a plurality of nitride semiconductor layers including at least Al. 제1항에 있어서,
상기 성장 기판과 상기 비 도전형 반도체층 사이에 배치되는 버퍼층을 더 포함하는 반도체 기판.The method according to claim 1,
And a buffer layer disposed between the growth substrate and the non-conductive semiconductor layer. 제1항 또는 제2항에 있어서,
상기 비 도전형 반도체층은 제1 및 제2 비 도전형 반도체층을 포함하고,
상기 응력 제어층은 상기 제1 및 제2 비 도전형 반도체층 사이에 배치되는 반도체 기판.3. The method according to claim 1 or 2,
Wherein the non-conductive semiconductor layer includes first and second non-conductive semiconductor layers,
Wherein the stress control layer is disposed between the first and second non-conductive semiconductor layers. 제3 항에 있어서,
상기 응력 제어층은 제1 내지 제3 질화물 반도체층을 포함하는 반도체 기판.The method of claim 3,
Wherein the stress control layer comprises first to third nitride semiconductor layers. 제4항에 있어서,
상기 제1 질화물 반도체층은 상기 제1 비 도전형 반도체층에 접하고,
상기 제3 질화물 반도체층은 상기 제2 비 도전형 반도체층에 접하는 반도체 기판.5. The method of claim 4,
The first nitride semiconductor layer is in contact with the first non-conductive semiconductor layer,
And the third nitride semiconductor layer is in contact with the second non-conductive semiconductor layer. 제4항에 있어서,
상기 제1 내지 제3 질화물 반도체층은 서로 상이한 화합물 반도체 재질을 포함하는 반도체 기판.5. The method of claim 4,
Wherein the first to third nitride semiconductor layers include different compound semiconductor materials. 제4항에 있어서,
상기 제1 및 제3 질화물 반도체층은 서로 동일한 화합물 반도체 재질을 포함하는 반도체 기판.5. The method of claim 4,
Wherein the first and third nitride semiconductor layers comprise the same compound semiconductor material. 제7항에 있어서,
상기 제1 및 제3 질화물 반도체층은 AlGaN을 포함하는 반도체 기판.8. The method of claim 7,
Wherein the first and third nitride semiconductor layers comprise AlGaN. 제7항에 있어서,
상기 제2 질화물 반도체층은 AlN을 포함하는 반도체 기판.8. The method of claim 7,
And the second nitride semiconductor layer comprises AlN. 제4항에 있어서,
상기 제1 내지 제3 질화물 반도체층은 Al(1-x)GaxN(0≤x≤1)을 포함하는 반도체 기판.5. The method of claim 4,
Wherein the first to third nitride semiconductor layers include Al (1-x) GaxN (0? X? 1). 제10항에 있어서,
상기 제2 질화물 반도체층에서 x는 0인 반도체 기판.11. The method of claim 10,
And x is 0 in the second nitride semiconductor layer. 제10항에 있어서,
상기 제1 및 제3 질화물 반도체층 중 적어도 하나의 질화물 반도체층에서 Al의 농도는 선형적으로 가변되는 반도체 기판.11. The method of claim 10,
Wherein the concentration of Al in the at least one nitride semiconductor layer of the first and third nitride semiconductor layers varies linearly. 제10항에 있어서,
상기 제1 및 제3 질화물 반도체층 중 적어도 하나의 질화물 반도체층에서 Al의 농도는 비 선형적으로 가변되는 반도체 기판.11. The method of claim 10,
Wherein the concentration of Al in the at least one nitride semiconductor layer of the first and third nitride semiconductor layers varies non-linearly. 제10항에 있어서,
상기 제1 및 제3 질화물 반도체층 중 적어도 하나의 질화물 반도체층에서 Al의 농도는 제1 구간에서 선형적으로 가변되고 제2 구간에서 비선형적으로 가변되는 반도체 기판.11. The method of claim 10,
Wherein the concentration of Al in the at least one nitride semiconductor layer of the first and third nitride semiconductor layers linearly varies in the first section and non-linearly varies in the second section. 제5항에 있어서,
상기 제1 비 도전형 반도체층과 상기 제1 질화물 반도체층의 경계에서, 상기 제1 비 도전형 반도체층과 상기 제1 질화물 반도체층은 GaN을 공통으로 포함하는 반도체 기판.6. The method of claim 5,
Wherein the first non-conductive semiconductor layer and the first nitride semiconductor layer include GaN in common at a boundary between the first non-conductive semiconductor layer and the first nitride semiconductor layer. 제5항에 있어서,
상기 제3 질화물 반도체층과 상기 제2 비 도전형 반도체층의 경계에서, 상기 제3 질화물 반도체층과 상기 제2 비 도전형 반도체층은 GaN을 공통으로 포함하는 반도체 기판.6. The method of claim 5,
And the third nitride semiconductor layer and the second non-conductive semiconductor layer commonly include GaN at a boundary between the third nitride semiconductor layer and the second non-conductive semiconductor layer. 제1항에 있어서,
상기 도전형 반도체층은 n형 반도체층이고,
상기 도전형 반도체층의 두께는 2㎛ 내지 6㎛인 반도체 기판.The method according to claim 1,
The conductive semiconductor layer is an n-type semiconductor layer,
Wherein the conductive semiconductor layer has a thickness of 2 占 퐉 to 6 占 퐉. 제1 또는 제2항에 의한 반도체 기판을 마련하는 단계- 상기 도전형 반도체층은 제1 도전형 반도체층으로 명명됨;
상기 반도체 기판 상에 활성층 및 제2 도전형 반도체층을 형성하는 단계- 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층은 발광 구조물을 형성함;
상기 또 다른 도전형 반도체층 상에 전류 차단층, 전극층, 접합층 및 전도성 지지 기판을 형성하는 단계;
상기 반도체 기판을 뒤집어 상기 제1 도전형 반도체층이 노출되도록 상기 성장 기판을 제거하는 단계;
상기 제1 도전형 반도체층 상에 전극을 형성하는 단계; 및
적어도 상기 발광 구조물의 측면에 보호층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Providing a semiconductor substrate according to claim 1 or 2, wherein the conductive type semiconductor layer is referred to as a first conductive type semiconductor layer;
Forming an active layer and a second conductive type semiconductor layer on the semiconductor substrate, the first conductive type semiconductor layer, the active layer, and the second conductive type semiconductor layer forming a light emitting structure;
Forming a current blocking layer, an electrode layer, a bonding layer, and a conductive supporting substrate on the another conductive semiconductor layer;
Removing the growth substrate to expose the first conductivity type semiconductor layer by inverting the semiconductor substrate;
Forming an electrode on the first conductive semiconductor layer; And
And forming a protective layer on at least a side surface of the light emitting structure.
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