KR20140080114A - Structure of semiconductor package - Google Patents

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KR20140080114A KR1020120149566A KR20120149566A KR20140080114A KR 20140080114 A KR20140080114 A KR 20140080114A KR 1020120149566 A KR1020120149566 A KR 1020120149566A KR 20120149566 A KR20120149566 A KR 20120149566A KR 20140080114 A KR20140080114 A KR 20140080114A
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semiconductor package
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황영남
은소향
권현복
우승완
함석진
김포철
이경호
박세준
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삼성전기주식회사
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Abstract

Disclosed is a semiconductor package structure. The semiconductor package structure includes a package substrate; a cavity formed to depress a portion of the package substrate; an interposer installed to be inserted into the cavity; and a semiconductor chip mounted on the interposer. The semiconductor package structure prevents the whole thickness of the semiconductor package from being thicker due to the use of the interposer by forming the semiconductor package structure in a method of inserting the interposer into an FC-BGA.

Description

반도체 패키지 구조{Structure of semiconductor package}[0001] The present invention relates to a semiconductor package structure,

본 발명은 반도체 패키지 구조에 관한 것으로서, 특히 인터포저를 사용함에 따라 반도체 패키지의 전체적인 두께가 두꺼워지는 단점을 극복할 수 있는 반도체 패키지 구조에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package structure, and more particularly, to a semiconductor package structure capable of overcoming the disadvantage that an overall thickness of a semiconductor package is increased by using an interposer.

전자 부품에서 패키지 기술이 발달함에 따라, IC(Integrated Chip)의 범프 피치(bump pitch)가 미세해지고, 라인(line)과 공간(space)이 점점 좁아지는 미세회로 공법이 필요하게 되었다.As package technology has developed in electronic components, there has been a need for a microcircuit construction method in which the bump pitch of an integrated chip (IC) becomes finer and the line and space become smaller.

이러한 기술적 발전에 따라 IC와 패키지 기판 간의 연결 피치에 갭(gap)이 발생하게 된다. 이러한 갭을 줄이는 방법으로서 IC와 기판 사이에 인터포저(interposer)를 개재시키는 방법이 사용되었다.With this technological advancement, a gap is created in the connection pitch between the IC and the package substrate. As a method of reducing the gap, a method of interposing an interposer between the IC and the substrate is used.

인터포저를 사용하는 반도체 패키지의 일반적인 구조는, 도 1에 도시된 것처럼, IC(1)와 FC-BGA(3) 사이에 인터포저(2)를 사용하여 연결시키고, FC-BGA(3)와 HDI(4)를 연결하는 방식이었다.A general structure of a semiconductor package using an interposer is as follows. As shown in Fig. 1, an interposer 2 is used between an IC 1 and an FC-BGA 3, HDI (4) was the way to connect.

유사특허1(한국특허)에는 기판, 상기 기판의 상면에 형성되며 상기 기판과 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩 및 상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 집과 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되, 상기 제1 반도체 칩 및 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고, 상기 제1 도전층 및 제2 도전층이 접지부와 연결되는 반도체 패키지가　개시되어 있으며, 유사특허2(한국특허)에는 베이스 기판, 캐비티, 인터포저, 웨이퍼레벨 칩스케일 패키지를 포함하는 내장형 인터포저를 갖는 반도체장치의 형성방법이 개시되어 있다.
[0006] A similar patent 1 (Korean Patent) discloses a semiconductor device comprising a substrate, at least one first semiconductor chip formed on the substrate and electrically connected to the substrate, and a second semiconductor chip formed on the top surface of the first semiconductor chip, A first conductive layer and a second conductive layer are formed on upper surfaces of the first semiconductor chip and the second semiconductor chip, and the first conductive layer and the second conductive layer are formed on the upper surface of the first semiconductor chip and the second semiconductor chip, (Korean Patent) discloses a method of forming a semiconductor device having a built-in interposer including a base substrate, a cavity, an interposer, and a wafer level chip scale package, have.

한국 공개특허공보 공개번호 10-2012-0056052Korean Patent Publication No. 10-2012-0056052 한국 공개특허공보 공개번호 10-2010-0037300Korean Patent Publication No. 10-2010-0037300

본 발명이 해결하고자 하는 과제는, 인터포저를 사용함에 따라 반도체 패키지의 전체적인 두께가 두꺼워지는 단점을 줄이기 위한 반도체 패키지 구조를 제공하는 것에 있다.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor package structure for reducing the disadvantage that the overall thickness of a semiconductor package is increased by using an interposer.

본 발명의 일 측면에 따르면, 패키지 기판과; 상기 패키지 기판의 일부가 함입되도록 형성되는 캐비티(cavity)와; 상기 캐비티에 삽입되도록 설치되는 인터포저(interposer)와; 상기 인터포저에 실장되는 반도체 칩을 포함하는 반도체 패키지 구조가 제공된다.According to an aspect of the present invention, there is provided a package comprising: a package substrate; A cavity formed to contain a part of the package substrate; An interposer installed to be inserted into the cavity; A semiconductor package structure including a semiconductor chip mounted on the interposer is provided.

상기 인터포저는 상기 패키지 기판에 실장되어 상기 패키지 기판과 전기적으로 연결되며, 상기 반도체 칩은 상기 인터포저를 매개체로 하여 상기 패키지 기판과 전기적으로 연결될 수 있다.The interposer may be mounted on the package substrate and electrically connected to the package substrate, and the semiconductor chip may be electrically connected to the package substrate through the interposer.

상기 캐비티가 함입되는 깊이는, 상기 인터포저의 높이에 상응할 수 있다.
The depth at which the cavity is embedded may correspond to the height of the interposer.

본 발명에 따른 반도체 패키지 구조에 의하면, 인터포저를 FC-BGA에 삽입하는 방식으로 반도체 패키지 구조를 구성함으로써, 인터포저를 사용함에 따라 반도체 패키지의 전체적인 두께가 두꺼워지는 단점을 극복할 수 있다. 즉, 인터포저를 사용했을 때 두꺼워지는 패키지의 전체 두께를 줄이는 개선 효과가 있다.
According to the semiconductor package structure of the present invention, the semiconductor package structure is formed by inserting the interposer into the FC-BGA, thereby overcoming the disadvantage that the overall thickness of the semiconductor package is increased by using the interposer. That is, there is an effect of reducing the total thickness of the package which becomes thick when the interposer is used.

도 1은 종래 기술에 따른 반도체 패키지 구조를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지 구조를 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor package structure according to the prior art.
2 is a cross-sectional view illustrating a semiconductor package structure according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. These embodiments are provided so that the disclosure of the present invention is complete and that those skilled in the art will fully understand the scope of the present invention. Like reference numerals designate like elements throughout the specification.

본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terms used herein are intended to illustrate embodiments and are not intended to limit the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is to be understood that the terms 'comprise', and / or 'comprising' as used herein may be used to refer to the presence or absence of one or more other components, steps, operations, and / Or additions.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다.In addition, the embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. The shape of the illustration may be modified by following and / or by tolerance or the like. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. For example, the etched area shown at right angles may be rounded or may have a shape with a certain curvature.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예에 따른 반도체 패키지 구조에 대해 상세히 설명한다.Hereinafter, a semiconductor package structure according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 반도체 패키지 구조를 나타낸 단면도이다. 도 2를 참조하면, 반도체 칩(10), 인터포저(20), 패키지 기판(30), 캐비티(32)가 도시되어 있다.2 is a cross-sectional view illustrating a semiconductor package structure according to an embodiment of the present invention. 2, a semiconductor chip 10, an interposer 20, a package substrate 30, and a cavity 32 are shown.

본 실시예는, FC-BGA와 같은 패키지 기판에 인터포저를 삽입하여 설치함으로써, 인터포저의 사용에 따라 패키지 전체의 높이가 증가하는 것을 방지할 수 있는 구조를 특징으로 한다.The present embodiment is characterized by a structure in which an interposer is inserted into a package substrate such as an FC-BGA to prevent the height of the entire package from increasing with use of the interposer.

전술한 바와 같이, IC의 미세회로화에 따라 IC와 패키지 기판 간의 연결 피치에 갭이 발생하게 되고, 이러한 갭을 줄이는 방법으로서 IC와 패키지 기판 사이에 인터포저를 사용하는 것이 효과적인 방법으로서 적용되어 왔다.As described above, as microcircuiting of the IC causes a gap in the connection pitch between the IC and the package substrate, and as an effective way to reduce this gap, the use of an interposer between the IC and the package substrate has been applied as an effective method .

그러나, 인터포저를 사용할 경우에 패키지 전체의 두께가 상승하기 때문에, 그 두께를 줄이기 위해 패키지 기판에 캐비티를 천공하고, 인터포저를 캐비티에 삽입하여 설치하는 것이 본 실시예에 따른 반도체 패키지 구조의 특징이다.However, since the thickness of the entire package increases when the interposer is used, a cavity is formed in the package substrate in order to reduce the thickness of the package, and the interposer is inserted into the cavity, to be.

본 실시예에 따른 반도체 패키지 구조는, 인터포저(20)를 사이에 개재하여 패키지 기판(30)에 반도체 칩(10)을 실장하는 구조를 기본 구조로 한다.The semiconductor package structure according to the present embodiment has a basic structure in which the semiconductor chip 10 is mounted on the package substrate 30 with the interposer 20 interposed therebetween.

이 경우, 패키지 전체의 두께가 인터포저(20)의 높이만큼 증가하기 때문에, 본 실시예에 따른 패키지 기판(30)에는 그 일부가 함입되도록 캐비티(32)가 천공된 것을 특징으로 한다.In this case, since the thickness of the entire package increases by the height of the interposer 20, the cavity 32 is formed in the package substrate 30 according to the present embodiment so that a part of the cavity is punctured.

이처럼, 기판(30)에 캐비티(32)를 천공하게 되면, 인터포저(20)를 설치할 때 패키지 기판(30)의 표면에 실장하지 않고, 도 2에 도시된 것처럼 캐비티(32) 부분에 인터포저(20)가 삽입되도록 실장할 수 있으며, 이에 따라 인터포저(20)의 높이만큼 패키지의 전체 높이가 높아지는 것을 방지할 수 있다.When the cavity 32 is formed in the substrate 30 as described above, the cavity 32 is not mounted on the surface of the package substrate 30 when the interposer 20 is installed, So that the overall height of the package can be prevented from being increased by the height of the interposer 20. As a result,

인터포저(20)는 반도체 칩(10)과 패키지 기판(30) 간의 전기적 연결을 매개하는 매개체 역할을 하므로, 패키지 기판(30)에 천공된 캐비티(32) 부분에는 인터포저(20)의 실장 및 전기적 연결을 위한 전기 접점이나 단자 등의 회로패턴이 형성될 수 있다.The interposer 20 serves as an intermediary for mediating the electrical connection between the semiconductor chip 10 and the package substrate 30 so that the portion of the cavity 32 punctured in the package substrate 30 is mounted with the interposer 20 A circuit pattern such as an electrical contact or a terminal for electrical connection can be formed.

또한, 인터포저(20)의 표면에는 반도체 칩(10)의 실장 및 전기적 연결을 위한 전기 접점이나 단자 등의 회로패턴이 형성될 수 있다.Circuit patterns such as electrical contacts and terminals for mounting and electrical connection of the semiconductor chip 10 may be formed on the surface of the interposer 20.

이처럼, 패키지 기판(30)에 인터포저(20)를 실장하여 전기적으로 연결하고, 인터포저(20)에 반도체 칩(10)을 실장하여 전기적으로 연결함으로써, 반도체 칩(10)은 패키지 기판(30)과 전기적으로 연결되어 원활하게 작동될 수 있다.As described above, the interposer 20 is mounted on the package substrate 30 to be electrically connected to the interposer 20, and the semiconductor chip 10 is mounted and electrically connected to the package substrate 30 So that it can be smoothly operated.

본 실시예와 같이 패키지 기판(30)에 캐비티(32)를 천공하고 인터포저(20)를 실장함으로써 인터포저(20)의 두께만큼 패키지의 전체 높이가 증가하는 것을 방지할 수 있으며, 따라서 패키지 기판(30)에 천공되는 캐비티(32)의 깊이는 인터포저(20)의 두께에 상응하는 깊이로 천공할 수 있다.It is possible to prevent the overall height of the package from increasing by the thickness of the interposer 20 by drilling the cavity 32 in the package substrate 30 and mounting the interposer 20 as in the present embodiment, The depth of the cavity 32 punctured in the interposer 30 can be drilled to a depth corresponding to the thickness of the interposer 20. [

예를 들어, 인터포저(20)의 두께를 't'라고 할 때, 패키지 기판(30)의 표면에 인터포저(20)를 실장하게 되면 패키지의 전체 높이가 't'만큼 증가하게 되나, 패키지 기판(30)에 'D'만큼의 깊이로 캐비티(32)를 천공하고 인터포저(20)를 실장함으로써 패키지 전체 높이가 't-D'만큼만 증가되도록 할 수 있는 것이다.For example, when the interposer 20 is mounted on the surface of the package substrate 30, the total height of the package is increased by 't', while the thickness of the interposer 20 is 't' It is possible to increase the overall height of the package only by 't-D' by inserting the cavity 32 into the substrate 30 to a depth of D 'and mounting the interposer 20. [

이 경우, 캐비티(32)의 깊이(D)를 인터포저(20)의 두께(t)와 동일하게 하면 인터포저(20)를 사용하더라도 패키지의 전체 높이가 증가되지 않도록 할 수도 있다. In this case, if the depth D of the cavity 32 is made equal to the thickness t of the interposer 20, the overall height of the package may not be increased even if the interposer 20 is used.

여기서, 이상과 같은 캐비티(32)의 깊이(D)와 인터포저(20)의 두께(t) 등과 관련된 일련의 상관 관계에 있어서, 바람직하게는 캐비티(32)의 깊이(D)는 인터포저(20)와 패키지 기판(30)을 전기적으로 연결하는 범프(25)의 높이(25h)보다는 크고, 인터포저 패키지의 두께(H)보다는 작은 값을 갖도록 구성된다. Here, in a series of correlations relating to the depth D of the cavity 32 and the thickness t of the interposer 20 as described above, preferably, the depth D of the cavity 32 is larger than the depth D of the interposer 20 20 is greater than the height 25h of the bump 25 electrically connecting the package substrate 30 and the package substrate 30 and smaller than the thickness H of the interposer package.

또한, 바람직하게는 캐비티(32)의 깊이(D)는 패키지 기판(30)의 두께(30T)보다는 작은 값을 갖도록 구성된다.Further, preferably, the depth D of the cavity 32 is configured to have a value smaller than the thickness 30T of the package substrate 30.

도 2에서 참조번호 40은 패키지 기판(30)을 하부에서 지지하는 HDI를 나타낸다.2, reference numeral 40 denotes the HDI supporting the package substrate 30 at the bottom.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The foregoing detailed description is illustrative of the present invention. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation only as the same may be varied in scope or effect. Changes or modifications are possible within the scope. The foregoing embodiments are intended to illustrate the best mode contemplated for carrying out the invention and are not intended to limit the scope of the invention to those skilled in the art that are intended to encompass other modes of operation known in the art for utilizing other inventions such as the present invention, Various changes are possible. Accordingly, the foregoing description of the invention is not intended to limit the invention to the precise embodiments disclosed. It is also to be understood that the appended claims are intended to cover such other embodiments.

10 : 반도체 칩
20 : 인터포저
25 : 범프
30 : 패키지 기판
32 : 캐비티
40 : HDI10: Semiconductor chip
20: interposer
25: Bump
30: Package substrate
32: cavity
40: HDI

Claims (5)

패키지 기판과;
상기 패키지 기판의 일부가 함입되도록 형성되는 캐비티(cavity)와;
상기 캐비티에 삽입되도록 설치되는 인터포저(interposer)와;
상기 인터포저에 실장되는 반도체 칩을 포함하는 반도체 패키지 구조.
A package substrate;
A cavity formed to contain a part of the package substrate;
An interposer installed to be inserted into the cavity;
And a semiconductor chip mounted on the interposer.
제 1 항에 있어서,
상기 인터포저는 상기 패키지 기판에 실장되어 상기 패키지 기판과 전기적으로 연결되며, 상기 반도체 칩은 상기 인터포저를 매개체로 하여 상기 패키지 기판과 전기적으로 연결되는, 반도체 패키지 구조.
The method according to claim 1,
Wherein the interposer is mounted on the package substrate and electrically connected to the package substrate, and the semiconductor chip is electrically connected to the package substrate through the interposer.
제 2 항에 있어서,
상기 캐비티가 함입되는 깊이는, 상기 인터포저의 높이에 상응하는, 반도체 패키지 구조.
3. The method of claim 2,
Wherein a depth at which the cavity is recessed corresponds to a height of the interposer.
제1항에 있어서,
상기 캐비티의 깊이는 상기 인터포저와 패키지 기판을 전기적으로 연결하는 범프의 높이보다는 크고, 인터포저 패키지의 두께보다는 작은 값을 갖도록 구성된, 반도체 패키지 구조.
The method according to claim 1,
Wherein a depth of the cavity is greater than a height of a bump electrically connecting the interposer and the package substrate, and a value smaller than a thickness of the interposer package.
제1항에 있어서,
상기 캐비티의 깊이는 상기 패키지 기판의 두께보다는 작은 값을 갖도록 구성된, 반도체 패키지 구조.The method according to claim 1,
Wherein a depth of the cavity is smaller than a thickness of the package substrate.
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