KR20140079911A - Non-volatile memory device and manufacturing method thereof - Google Patents

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KR20140079911A
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capping
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floating gates
forming
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한세진
이광희
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에스케이하이닉스 주식회사
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Abstract

The present invention relates to a non-volatile memory device and a manufacturing method for the same comprising a step of forming floating gates and tunnel insulation patterns in an active region on a semiconductor substrate and forming device separation trenches in a device separation region between the active regions; a step of forming device separation films in the trenches; a step of forming a dielectric film along the surface of the floating gates and the device separation films; a step of forming a capping film along the surface of the dielectric film; and a step of forming a control gate on the top of the capping film.

Description

불휘발성 메모리 소자 및 이의 제조방법{Non-volatile memory device and manufacturing method thereof}[0001] Non-volatile memory device and manufacturing method [

본 발명은 불휘발성 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 콘트롤 게이트에 관한 것이다.
The present invention relates to a nonvolatile memory device and a method of manufacturing the same, more specifically, to a control gate.

불휘발성 메모리 소자는 대용량화 및 경량화가 비교적 용이하여 모바일 등의 제품에 널리 쓰이고 있다. 이로 인해, 불휘발성 메모리 소자는 지속적으로 고집적화가 요구되고 있다. 하지만, 불휘발성 메모리 소자 중에서도 NAND 플래시 메모리 소자의 경우, 다수의 셀들로 이루어진 셀 스트링들이 포함되는데, 셀 스트링들의 간격이 매우 좁기 때문에 제조 공정도 점차 어려워지고 있다. Nonvolatile memory devices have been widely used in products such as mobile phones because of their relatively large capacity and light weight. As a result, nonvolatile memory devices are required to be continuously integrated. However, among the nonvolatile memory devices, the NAND flash memory device includes cell strings composed of a plurality of cells. Since the cell strings are very narrow, the manufacturing process is becoming increasingly difficult.

특히, 반도체 메모리 소자의 집적도가 증가하면서 활성영역들 및 소자 분리 영역들의 폭이 매우 좁아지고 있다. 콘트롤 게이트는 반도체 메모리 소자의 동작시, 프로그램 전압이나 독출 전압과 같은 동작전압들이 인가되기 때문에 저항이 낮아야 하지만, 콘트롤 게이트의 면적이 감소하면서 저항이 증가할 수 있다.
Particularly, as the degree of integration of the semiconductor memory device increases, the widths of active regions and device isolation regions are becoming very narrow. In operation of the semiconductor memory device, the control gate is required to have a low resistance because operating voltages such as a program voltage and a read voltage are applied. However, the resistance of the control gate can be increased while reducing the area of the control gate.

본 발명의 실시예는 콘트롤 게이트의 저항을 낮출 수 있는 불휘발성 메모리 소자 및 이의 제조방법을 제공한다.
An embodiment of the present invention provides a nonvolatile memory device capable of lowering the resistance of a control gate and a method of manufacturing the same.

본 발명의 일 실시예에 따른 불휘발성 메모리 소자는, 반도체 기판 상에 형성된 플로팅 게이트들; 상기 플로팅 게이트들의 측면과 상면을 따라 형성된 유전체막; 상기 유전체막의 표면을 따라 형성된 캡핑막; 및 상기 캡핑막의 상부에 형성된 콘트롤 게이트를 포함한다. A nonvolatile memory device according to an embodiment of the present invention includes: floating gates formed on a semiconductor substrate; A dielectric film formed along a side surface and an upper surface of the floating gates; A capping film formed along a surface of the dielectric film; And a control gate formed on top of the capping layer.

본 발명의 다른 실시예에 따른 불휘발성 메모리 소자는, 셀렉트 라인 영역의 반도체 기판 상에 형성된 플로팅 게이트들; 상기 플로팅 게이트들의 측면에 형성된 유전체막; 상기 유전체막의 표면을 따라 형성된 캡핑막; 및 상기 플로팅 게이트들, 상기 유전체막 및 상기 캡핑막의 상부에 형성된 콘트롤 게이트를 포함한다. A nonvolatile memory device according to another embodiment of the present invention includes: floating gates formed on a semiconductor substrate of a select line region; A dielectric film formed on a side surface of the floating gates; A capping film formed along a surface of the dielectric film; And a control gate formed on the floating gates, the dielectric film, and the capping film.

본 발명의 일 실시예에 따른 불휘발성 메모리 소자의 제조방법은, 반도체 기판의 활성영역들에 터널 절연패턴들 및 플로팅 게이트들을 형성하고, 상기 활성영역들 사이의소자 분리 영역들에는 소자 분리용 트렌치들을 형성하는 단계; 상기 트렌치들 내에 소자 분리막들을 형성하는 단계; 상기 소자 분리막들과 상기 플로팅 게이트들의 표면을 따라 유전체막을 형성하는 단계; 상기 유전체막의 표면을 따라 캡핑막을 형성하는 단계; 및 상기 캡핑막의 상부에 콘트롤 게이트를 형성하는 단계를 포함한다. A method of fabricating a nonvolatile memory device according to an embodiment of the present invention includes forming tunnel insulating patterns and floating gates in active regions of a semiconductor substrate and forming element isolation regions between the active regions, ; Forming device isolation layers in the trenches; Forming a dielectric film along surfaces of the device isolation films and the floating gates; Forming a capping film along a surface of the dielectric film; And forming a control gate on top of the capping layer.

본 발명의 다른 실시예에 따른 불휘발성 메모리 소자의 제조방법은, 셀렉트 라인 영역에 정의된 활성영역들의 반도체 기판 상에는 터널 절연패턴들 및 플로팅 게이트들을 형성하고, 상기 셀렉트 라인 영역에 정의된 소자 분리 영역들의 반도체 기판 상에는 소자 분리막들을 형성하는 단계; 상기 소자 분리막들과 상기 플로팅 게이트들의 표면을 따라 유전체막을 형성하는 단계; 상기 유전체막의 표면을 따라 캡핑막을 형성하는 단계; 상기 플로팅 게이트들이 노출되도록 상기 캡핑막 및 상기 유전체막을 식각하는 단계; 및 상기 노출된 플로팅 게이트들, 상기 유전체막 및 상기 캡핑막의 상부에 제2 콘트롤 게이트를 형성하는 단계를 포함한다.
A method for fabricating a nonvolatile memory device according to another embodiment of the present invention includes forming tunnel insulating patterns and floating gates on a semiconductor substrate of active regions defined in a select line region, Forming device isolation films on the semiconductor substrate; Forming a dielectric film along surfaces of the device isolation films and the floating gates; Forming a capping film along a surface of the dielectric film; Etching the capping layer and the dielectric layer to expose the floating gates; And forming a second control gate over the exposed floating gates, the dielectric film, and the capping film.

본 기술은 콘트롤 게이트에 저항이 낮은 막을 포함시킴으로써 콘트롤 게이트의 저항을 낮출 수 있으며, 이로 인해, 반도체 메모리 소자의 신뢰도를 개선할 수 있다.
The present technique can reduce the resistance of the control gate by including a low resistance film in the control gate, thereby improving the reliability of the semiconductor memory device.

도 1은 반도체 메모리 소자의 문제점을 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 레이아웃도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다. 1 is a cross-sectional view for explaining a problem of a semiconductor memory device.
2 is a layout diagram for explaining a semiconductor memory device according to the present invention.
3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.
4A to 4G are cross-sectional views illustrating a method of fabricating a semiconductor memory device according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limiting the scope of the invention to those skilled in the art It is provided to let you know completely.

도 1은 반도체 메모리 소자의 문제점을 설명하기 위한 단면도이다. 1 is a cross-sectional view for explaining a problem of a semiconductor memory device.

활성영역들(AC)의 반도체 기판(11) 상에는 터널 절연패턴들(12) 및 플로팅 게이트들(13)이 적층되고, 활성영역들(AC) 사이에 정의된 소자 분리 영역들(IS)의 반도체 기판(11) 상에는 소자 분리막들(14)이 형성된다. 그리고, 플로팅 게이트들(13)과 소자 분리막들(14)의 상부에는 유전체막(15) 및 콘트롤 게이트(16)가 적층된다. 한편, 반도체 메모리 소자의 집적도가 증가하면서 활성영역들(AC) 및 소자 분리 영역들(IS)의 폭이 매우 좁아지고 있다. 이로 인해, 콘트롤 게이트(16) 형성시 소자 분리 영역들(IS)에서 보이드(VO)가 발생할 수 있다. 콘트롤 게이트(16)는 반도체 메모리 소자의 동작시, 프로그램 전압이나 독출 전압과 같은 동작전압들이 인가되기 때문에 저항이 낮아야 한다. 하지만, 콘트롤 게이트(16) 내에 보이드(VO)가 발생하면 면적이 감소하면서 저항이 증가할 수 있다.
On the semiconductor substrate 11 of the active regions AC, tunnel insulating patterns 12 and floating gates 13 are stacked, and semiconductor regions 11 of device isolation regions IS defined between the active regions AC are formed. On the substrate 11, device isolation films 14 are formed. A dielectric film 15 and a control gate 16 are stacked on the floating gates 13 and the element isolation films 14. On the other hand, as the degree of integration of the semiconductor memory device increases, the widths of the active regions AC and the device isolation regions IS become very narrow. Therefore, voids VO may be generated in the element isolation regions IS when the control gate 16 is formed. In operation of the semiconductor memory device, the control gate 16 must have a low resistance because operating voltages such as a program voltage and a read voltage are applied. However, when the void VO is generated in the control gate 16, the resistance may increase while reducing the area.

도 2는 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 레이아웃도이다. 2 is a layout diagram for explaining a semiconductor memory device according to the present invention.

도 2를 참조하면, 반도체 메모리 소자의 반도체 기판에는 서로 교대로 배열되는 다수의 활성영역들(AC)과 소자 분리 영역들(IS)이 정의된다. 활성영역들(AC)과 소자 분리 영역들(IS)이 정의된 반도체 기판의 상부에는 활성영역들(AC) 및 소자 분리 영역들(IS)에 교차하는 방향으로 배열되는 드레인 셀렉트 라인(DSL), 다수의 워드라인들(WL) 및 소오스 셀렉트 라인(SSL)이 형성된다. 도 2의 레이아웃도에는 도시되지 않았으나, 활성영역들(AC)과 교차하는 워드라인들(WL)의 하부에는 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 메모리 셀들이 형성된다. 또한, 도 2의 레이아웃도에는 도시되지 않았으나, 활성영역들(AC)과 교차하는 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)의 하부에는 터널 절연막, 플로팅 게이트 및 콘트롤 게이트가 적층된 셀렉트 트랜지스터들이 형성된다. 상술한 바와 같이, 메모리 셀들의 플로팅 게이트와 콘트롤 게이트 사이에는 유전체막이 형성되어 있으므로, 플로팅 게이트와 콘트롤 게이트가 격리되어 있다. 하지만, 셀렉트 트랜지스터들의 플로팅 게이트와 콘트롤 게이트는 서로 전기적으로 접해 있다. 따라서, 메모리 셀들과 셀렉트 트랜지스터들을 형성하는 공정 시, 셀렉트 트랜지스터들의 플로팅 게이트와 콘트롤 게이트가 서로 접할 수 있도록 유전체막의 일부를 제거하는 단계를 더 수행해야 한다. Referring to FIG. 2, a plurality of active regions AC and isolation regions IS are alternately arranged in a semiconductor substrate of a semiconductor memory device. A drain select line (DSL) arranged in a direction crossing the active regions (AC) and the device isolation regions (IS) is formed on the semiconductor substrate on which the active regions (AC) and the device isolation regions (IS) A plurality of word lines WL and a source select line SSL are formed. Although not shown in the layout diagram of FIG. 2, memory cells in which a tunnel insulating film, a floating gate, a dielectric film, and a control gate are stacked are formed under the word lines WL intersecting the active regions AC. Although not shown in the layout diagram of FIG. 2, a select transistor (TFT) in which a tunnel insulating film, a floating gate, and a control gate are stacked is formed under the drain select line DSL and the source select line SSL intersecting the active regions AC. Are formed. As described above, since the dielectric film is formed between the floating gate and the control gate of the memory cells, the floating gate and the control gate are isolated. However, the floating gate and the control gate of the select transistors are in electrical contact with each other. Therefore, in the process of forming the memory cells and the select transistors, a step of removing a portion of the dielectric film must be further performed so that the floating gate and the control gate of the select transistors can contact with each other.

따라서, 셀렉트 라인 영역(S-S')과 워드라인 영역(C-C')의 단면도를 각각 구분하여 반도체 메모리 소자의 제조방법을 구체적으로 설명하면 다음과 같다. 단, 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인(SSL) 방향의 단면도는 서로 동일하므로, 설명의 편의를 위하여 셀렉트 라인 영역(S-S')은 드레인 셀렉트 라인(DSL) 방향의 단면도를 예를 들어 설명하도록 한다.
Therefore, the method of manufacturing the semiconductor memory device will be described in detail by dividing the cross-sectional views of the select line region S-S 'and the word line region C-C'. However, for convenience of explanation, the select line region S-S 'is a cross-sectional view in the direction of the drain select line DSL, for example, in the cross-sectional views of the drain select line DSL and the source select line SSL. Explain it.

도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다. 3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.

도 3a를 참조하면, 활성영역들(AC)의 반도체 기판(310) 상에는 터널 절연패턴들(312) 및 플로팅 게이트들(314)을 형성하고, 소자 분리 영역들(IS)의 반도체 기판(310)에는 트렌치들(TC)을 형성한다. 트렌치들(TC)은 다양한 방법으로 형성할 수 있다. 예를 들면, 반도체 기판(310) 상에 터널 절연막 및 플로팅 게이트용 도전막을 형성한 후, 도전막을 식각하여 플로팅 게이트들(314)을 형성하고, 플로팅 게이트들(314) 사이로 노출된 터널 절연막을 식각하여 터널 절연패턴들(312)을 형성한다. 이어서, 터널 절연패턴들(312)의 사이로 노출된 반도체 기판(310)을 식각하여 트렌치들(TC)을 형성할 수 있다. 3A, the tunnel insulating patterns 312 and the floating gates 314 are formed on the semiconductor substrate 310 of the active regions AC and the semiconductor substrate 310 of the element isolation regions IS is formed. Thereby forming trenches TC. The trenches TC can be formed in a variety of ways. For example, after the tunnel insulating film and the conductive film for the floating gate are formed on the semiconductor substrate 310, the conductive film is etched to form the floating gates 314, and the tunnel insulating film exposed between the floating gates 314 is etched Thereby forming tunnel insulation patterns 312. [ Subsequently, the semiconductor substrate 310 exposed through the tunnel insulating patterns 312 may be etched to form the trenches TC.

도 3b를 참조하면, 트렌치들(TC)의 내부에 소자 분리막들(316)을 형성한다. 소자 분리막들(316)은 절연물질로 형성할 수 있다. 예를 들면, 트렌치들(TC)의 하부를 채우기 위하여 SOG(Spin On Glass)막과 같은 유동성 절연물질을 트렌치의 내부부에 채울 수 있다. 유동성 절연물질은 SOG(Spin On Glass)막일 수 있으며, SOG막 중에서도 PSZ(polysilazane )막으로 형성할 수 있다. 유동성 절연물질을 형성한 후에는 고형화 공정을 실시한다. 고형화 공정은 열처리 공정으로 실시할 수 있다. 유동성 절연물질로 트랜치들(TC)의 하부를 채운 후, 트랜치들(TC)의 나머지 상부를 채우기 위하여 HDP(High Density Plasma)막을 형성할 수 있다. HDP막은 트랜치들(TC)의 내부를 완전히 채우기 위하여, 전체구조가 덮이도록 충분한 두께로 형성한다. 이어서, HDP막의 일부를 식각하여 소자 분리막들(316)의 높이를 조절한다. Referring to FIG. 3B, device isolation films 316 are formed in the trenches TC. The element isolation films 316 may be formed of an insulating material. For example, a fluid insulating material such as a SOG (Spin On Glass) film can be filled in the inner portion of the trench to fill the bottom of the trenches TC. The fluid insulating material may be a spin on glass (SOG) film, and may be formed of a polysilazane (PSZ) film among SOG films. After forming the fluid insulating material, the solidification process is performed. The solidification process can be performed by a heat treatment process. After filling the bottom of the trenches TC with a flowable insulating material, a HDP (High Density Plasma) film may be formed to fill the remaining top of the trenches TC. The HDP film is formed to a sufficient thickness so that the entire structure is covered so as to completely fill the inside of the trenches TC. Subsequently, a part of the HDP film is etched to adjust the height of the element isolation films 316.

상술한 소자 분리막들(316)의 형성 방법은 일 실시예에 해당하므로, 상술한 방법 이외에도 다양한 방법으로 소자 분리막들(316)을 형성할 수 있다. Since the method of forming the element isolation films 316 corresponds to one embodiment, the element isolation films 316 can be formed by various methods other than the above-described method.

도 3c를 참조하면, 소자 분리막들(316)이 형성된 전체구조의 표면을 따라 유전체막(318)을 형성한다. 구체적으로 설명하면, 소자 분리막들(316)과 플로팅 게이트들(314)의 표면을 따라 유전체막(318)을 형성한다. 유전체막(318)은 산화막, 질화막 및 산화막을 적층하여 형성하거나, 고유전체막으로 형성할 수 있다. Referring to FIG. 3C, a dielectric film 318 is formed along the surface of the entire structure where the device isolation films 316 are formed. Specifically, a dielectric film 318 is formed along the surfaces of the element isolation films 316 and the floating gates 314. The dielectric film 318 may be formed by laminating an oxide film, a nitride film, and an oxide film, or may be formed of a high dielectric film.

도 3d를 참조하면, 콘트롤 게이트의 저항을 낮추기 위하여 유전체막(318)의 표면을 따라 캡핑막(320)을 형성한다. 플로팅 게이트들 간의 간섭을 억제시키기 위하여 플로팅 게이트들(314) 사이에 에어갭이 형성될 수 있도록, 캡핑막(320)은 플로팅 게이트들(314) 사이가 완전히 채워지지 않도록 형성할 수 있다. 캡핑막(320)은 콘트롤 게이트의 저항을 낮추면서 후속 형성할 콘트롤 게이트용 도전막이 용이하게 형성될 수 있는 금속막으로 형성한다. 예를 들면, 금속막은 TiN, TaN 또는 WN일 수 있다. Referring to FIG. 3D, a capping layer 320 is formed along the surface of the dielectric layer 318 to lower the resistance of the control gate. The capping layer 320 may be formed so that the gap between the floating gates 314 is not completely filled so that an air gap may be formed between the floating gates 314 to suppress interference between the floating gates. The capping layer 320 is formed of a metal film which can easily form a conductive film for the control gate to be formed subsequently while lowering the resistance of the control gate. For example, the metal film may be TiN, TaN or WN.

캡핑막(320)을 형성하는 방법은 다음과 같다. A method of forming the capping layer 320 is as follows.

유전체막(318)의 표면을 따라 단일층의 금속막을 형성할 수 있다. 이때, 플로팅 게이트들 사이에 에어갭이 형성될 수 있도록 금속막은 스텝 커버리지(step coverage)가 낮은 물리적기상증착(Physical Vapor Deposition; PVD) 방식으로 형성할 수 있다. A single layer of the metal film can be formed along the surface of the dielectric film 318. [ At this time, the metal film may be formed by a physical vapor deposition (PVD) method having a low step coverage so that an air gap can be formed between the floating gates.

또는, 유전체막(318)의 표면을 따라 두께가 얇은 제1 금속막을 형성한 후 제1 금속막의 표면상에 제2 금속막을 형성할 수 있다. 예를 들면, 제1 금속막은 유전체막(318)의 표면을 따라 고르게 형성되도록 하기 위하여 스텝 커버리지가 높은 금속유기원자층증착(Metal Organic Atomic Layer Deposition; MOALD) 방식으로 형성할 수 있다. 제2 금속막은 화학적기상증착(Chemical Vapor Deposition; CVD) 방식으로 형성할 수 있다. 제2 금속막을 화학적기상증착 방식으로 형성하면, 제1 금속막의 상부에 선택적으로 제2 금속막을 용이하게 형성할 수 있다. Alternatively, a first metal film having a small thickness may be formed along the surface of the dielectric film 318, and then a second metal film may be formed on the surface of the first metal film. For example, the first metal layer may be formed by a metalorganic atomic layer deposition (MOALD) method having a high step coverage in order to uniformly form the first metal layer along the surface of the dielectric layer 318. The second metal film may be formed by a chemical vapor deposition (CVD) method. When the second metal film is formed by a chemical vapor deposition method, the second metal film can be selectively formed on the first metal film.

도 3e를 참조하면, 캡핑막(320)이 형성된 전체구조 상에 제1 콘트롤 게이트(322)를 형성할 수 있다. 제1 콘트롤 게이트(322)는 도프트 폴리실리콘막(doped polysilicon layer)으로 형성할 수 있다. 플로팅 게이트들(314) 사이의 폭이 좁기 때문에, 제1 콘트롤 게이트(322) 형성시 플로팅 게이트들(314)의 사이에 에어갭(AG)이 형성된다. Referring to FIG. 3E, the first control gate 322 may be formed on the entire structure in which the capping layer 320 is formed. The first control gate 322 may be formed of a doped polysilicon layer. Since the width between the floating gates 314 is narrow, an air gap AG is formed between the floating gates 314 when the first control gate 322 is formed.

도 3f를 참조하면, 전체구조 상에 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역이 개방된 하드 마스크 패턴(도시되지 않음)을 형성하고, 하드 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 실시하여 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역의 제1 콘트롤 게이트(322) 및 캡핑막(320)의 일부를 제거한다. 구체적으로 설명하면, 건식 식각 공정을 실시하여 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역의 플로팅 게이트들(314)의 일부(314a)가 노출되도록 제1 콘트롤 게이트(322) 및 캡핑막(320)의 일부를 제거한다. Referring to FIG. 3F, a hard mask pattern (not shown) in which drain and source select lines (DSL and SSL) regions are opened is formed on the entire structure, and an etching process using the hard mask pattern as an etching mask is performed Drain and source select line (DSL and SSL) regions and the capping layer 320 are removed. More specifically, the first control gate 322 and the capping layer 320 are formed so as to expose a portion 314a of the floating gates 314 in the drain and source select line (DSL and SSL) Lt; / RTI >

만약, 도 3e에서 제1 콘트롤 게이트(322)를 형성하지 않은 경우에는, 하드 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 실시하여 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역의 캡핑막(320) 일부를 제거한다. If the first control gate 322 is not formed in FIG. 3E, an etching process using the hard mask pattern as an etching mask is performed to form the capping layer 320 in the drain and source select lines (DSL and SSL) Remove some.

도 3g를 참조하면, 전체구조의 상부에 콘트롤 게이트용 제2 콘트롤 게이트(324)를 형성한다. 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역에는 플로팅 게이트들(314)이 노출되어 있으므로 제2 콘트롤 게이트(324)와 플로팅 게이트들(314)이 서로 접한다. 제2 콘트롤 게이트(324)를 형성할 때, 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역의 플로팅 게이트들(314) 사이의 폭이 여전히 좁기 때문에, 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역의 플로팅 게이트들(314) 사이에 에어갭(AG)이 형성될 수 있다. 제2 콘트롤 게이트(324)는 도프트 폴리실리콘막으로 형성할 수 있다. 이어서, 도 2에 도시된 바와 같이 활성영역들(AC)과 소자 분리 영역들(IS)에 교차하는 방향으로 패터닝 공정을 실시하여 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL) 및 워드라인들(WL)을 형성한다. 이처럼, 플로팅 게이트들(314) 사이에 에어갭(AG)을 형성함으로써, 플로팅 게이트들 간의 간섭을 억제시킬 수 있으며, 제1 및 제2 콘트롤 게이트(322 및 324)는 저항이 낮은 캡핑막(320)에 접하므로, 콘트롤 게이트의 저항 증가를 억제시킬 수 있다.
Referring to FIG. 3G, a second control gate 324 for a control gate is formed on the entire structure. The second control gate 324 and the floating gates 314 are in contact with each other because the floating gates 314 are exposed in the drain and source select line (DSL and SSL) regions. When forming the second control gate 324, since the width between the floating gates 314 in the drain and source select line (DSL and SSL) regions is still narrow, the drain and source select line (DSL and SSL) An air gap AG may be formed between the floating gates 314. The second control gate 324 may be formed of a doped polysilicon film. 2, a patterning process is performed in a direction crossing the active regions AC and the device isolation regions IS to form a drain select line DSL, a source select line SSL, (WL). Thus, by forming the air gap AG between the floating gates 314, the interference between the floating gates can be suppressed, and the first and second control gates 322 and 324 can be formed by the capping film 320 ), It is possible to suppress an increase in the resistance of the control gate.

도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다. 도 4a 내지 도 4g에서는, 플로팅 게이트들 사이에 에어갭이 형성되지 않도록 캡핑막을 형성함으로써, 콘트롤 게이트의 저항을 더 낮출 수 있는 제조방법을 설명하도록 한다. 4A to 4G are cross-sectional views illustrating a method of fabricating a semiconductor memory device according to another embodiment of the present invention. 4A to 4G, a fabrication method capable of further lowering the resistance of the control gate by forming a capping film so that an air gap is not formed between the floating gates will be described.

도 4a를 참조하면, 활성영역들(AC)의 반도체 기판(410) 상에는 터널 절연패턴들(412) 및 플로팅 게이트들(414)을 형성하고, 소자 분리 영역들(IS)의 반도체 기판(410)에는 트렌치들(TC)을 형성한다. 트렌치들(TC)은 다양한 방법으로 형성할 수 있다. 예를 들면, 반도체 기판(410) 상에 터널 절연막 및 플로팅 게이트용 도전막을 형성한 후, 도전막을 식각하여 플로팅 게이트들(414)을 형성하고, 플로팅 게이트들(414) 사이로 노출된 터널 절연막을 식각하여 터널 절연패턴들(412을 형성한다. 이어서, 터널 절연패턴들(412)의 사이로 노출된 반도체 기판(410)을 식각하여 트렌치들(TC)을 형성할 수 있다. 4A, tunnel insulating patterns 412 and floating gates 414 are formed on the semiconductor substrate 410 of the active regions AC and the semiconductor substrate 410 of the element isolation regions IS is formed. Thereby forming trenches TC. The trenches TC can be formed in a variety of ways. For example, after the tunnel insulating film and the conductive film for the floating gate are formed on the semiconductor substrate 410, the conductive film is etched to form the floating gates 414, and the tunnel insulating film exposed between the floating gates 414 is etched Thereby forming tunnel insulating patterns 412. Subsequently, the semiconductor substrate 410 exposed through the tunnel insulating patterns 412 may be etched to form the trenches TC.

도 4b를 참조하면, 트렌치들(TC)의 내부에 소자 분리막들(416)을 형성한다. 소자 분리막들(416)은 절연물질로 형성할 수 있다. 예를 들면, 트렌치들(TC)의 하부를 채우기 위하여 SOG(Spin On Glass)막과 같은 유동성 절연물질을 트렌치의 내부에 채울 수 있다. 유동성 절연물질은 SOG(Spin On Glass)막일 수 있으며, SOG막 중에서도 PSZ(polysilazane )막으로 형성할 수 있다. 유동성 절연물질을 형성한 후에는 고형화 공정을 실시한다. 고형화 공정은 열처리 공정으로 실시할 수 있다. 유동성 절연물질로 트랜치들(TC)의 하부를 채운 후, 트랜치들(TC)의 나머지 상부를 채우기 위하여 HDP(High Density Plasma)막을 형성할 수 있다. HDP막은 트랜치들(TC)의 내부를 완전히 채우기 위하여, 전체구조가 덮이도록 충분한 두께로 형성한다. 이어서, HDP막의 일부를 식각하여 소자 분리막들(416)의 높이를 조절한다. Referring to FIG. 4B, device isolation films 416 are formed in the trenches TC. The element isolation films 416 may be formed of an insulating material. For example, a flowable insulating material such as a SOG (Spin On Glass) film may be filled into the interior of the trench to fill the bottom of the trenches TC. The fluid insulating material may be a spin on glass (SOG) film, and may be formed of a polysilazane (PSZ) film among SOG films. After forming the fluid insulating material, the solidification process is performed. The solidification process can be performed by a heat treatment process. After filling the bottom of the trenches TC with a flowable insulating material, a HDP (High Density Plasma) film may be formed to fill the remaining top of the trenches TC. The HDP film is formed to a sufficient thickness so that the entire structure is covered so as to completely fill the inside of the trenches TC. Subsequently, a part of the HDP film is etched to adjust the height of the device isolation films 416.

상술한 소자 분리막들(416)의 형성 방법은 일 실시예에 해당하므로, 상술한 방법 이외에도 다양한 방법으로 소자 분리막들(416)을 형성할 수 있다. Since the method of forming the element isolation films 416 corresponds to one embodiment, the element isolation films 416 can be formed by various methods other than the above-described method.

도 4c를 참조하면, 소자 분리막들(416)이 형성된 전체구조의 표면을 따라 유전체막(418)을 형성한다. 구체적으로 설명하면, 소자 분리막들(416)과 플로팅 게이트들(414)의 표면을 따라 유전체막(418)을 형성한다. 유전체막(418)은 산화막, 질화막 및 산화막을 적층하여 형성하거나, 고유전체막으로 형성할 수 있다. Referring to FIG. 4C, a dielectric film 418 is formed along the surface of the entire structure in which the element isolation films 416 are formed. Specifically, a dielectric film 418 is formed along the surfaces of the element isolation films 416 and the floating gates 414. The dielectric film 418 may be formed by laminating an oxide film, a nitride film, and an oxide film, or may be formed of a high dielectric film.

도 4d를 참조하면, 콘트롤 게이트의 저항을 낮추기 위하여 유전체막(418)의 표면을 따라 캡핑막(420)을 형성한다. 캡핑막(420)은 콘트롤 게이트의 저항을 낮추면서 후속 형성할 콘트롤 게이트용 도전막이 용이하게 형성될 수 있는 물질막으로 형성한다. 캡핑막(420)은 다양한 방법으로 형성할 수 있는데, 예를 들면 다음과 같은 방법으로 형성할 수 있다. Referring to FIG. 4D, a capping film 420 is formed along the surface of the dielectric film 418 to lower the resistance of the control gate. The capping film 420 is formed of a material film which can easily form a conductive film for the control gate to be formed subsequently while lowering the resistance of the control gate. The capping layer 420 may be formed by various methods, for example, the following method.

캡핑막(420)을 단일층의 물질막으로 형성하는 경우, 물질막은 플로팅 게이트들(414)의 사이가 완전히 채워질 수 있도록 에피택셜(epitaxial) 성장법으로 형성할 수 있다. 예를 들면, 물질막은 TiN, TaN, WN 또는 폴리실리콘일 수 있다. 폴리실리콘을 형성할 경우에는 선택적 에피택셜(selective epitaxial) 성장법으로 형성할 수 있다. When the capping film 420 is formed of a single-layered material film, the material film may be formed by an epitaxial growth method so that the space between the floating gates 414 can be completely filled. For example, the material film may be TiN, TaN, WN or polysilicon. When polysilicon is formed, it may be formed by selective epitaxial growth.

또는, 캡핑막(420)은 제1 물질막과 제2 물질막을 적층하여 형성할 수 있다. 예를 들면, 유전체막(418)의 표면을 따라 두께가 얇은 제1 물질막을 형성한 후 제1 물질막의 표면상에 제2 물질막을 성장시켜 캡핑막(420)을 형성할 수 있다. 예를 들어, TiN, TaN, WN 또는 폴리실리콘에서 선택된 제1 물질막은 유전체막(418)의 표면을 따라 고르게 형성되도록 하기 위하여 스텝 커버리지가 높은 금속유기원자층증착(Metal Organic Atomic Layer Deposition; MOALD) 방식으로 형성할 수 있다. TiN, TaN, WN 또는 폴리실리콘에서 선택된 제2 물질막은 에피택셜(epitaxial) 성장법 또는 선택적 에피택셜(selective epitaxial) 성장법으로 형성할 수 있다. 에피택셜 성장법으로 캡핑막(420)을 형성하면, 유전체막(418)이 형성된 플로팅 게이트들(414)의 사이를 보이드 없이 채울 수 있다. Alternatively, the capping layer 420 may be formed by laminating a first material layer and a second material layer. For example, a capping film 420 may be formed by forming a first material film having a small thickness along the surface of the dielectric film 418 and then growing a second material film on the surface of the first material film. For example, a first material layer selected from TiN, TaN, WN, or polysilicon is deposited on a metal organic atomic layer deposition (MOALD) layer having a high step coverage to uniformly form along the surface of the dielectric layer 418. [ Can be formed. The second material layer selected from TiN, TaN, WN or polysilicon may be formed by an epitaxial growth method or a selective epitaxial growth method. When the capping film 420 is formed by the epitaxial growth method, the spaces between the floating gates 414 in which the dielectric film 418 is formed can be filled without voids.

도 4e를 참조하면, 캡핑막(420)이 형성된 전체구조 상에 콘트롤 게이트용 제1 콘트롤 게이트(422)를 형성할 수 있다. 제1 콘트롤 게이트(422)는 도프트 폴리실리콘막(doped polysilicon layer)으로 형성할 수 있다. Referring to FIG. 4E, the first control gate 422 for the control gate may be formed on the entire structure in which the capping layer 420 is formed. The first control gate 422 may be formed of a doped polysilicon layer.

도 4f를 참조하면, 전체구조 상에 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역이 개방된 하드 마스크 패턴(도시되지 않음)을 형성하고, 하드 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 실시하여 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역의 제1 콘트롤 게이트(422) 및 캡핑막(420)의 일부를 제거한다. 구체적으로 설명하면, 건식 식각 공정을 실시하여 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역의 플로팅 게이트들(414)의 일부(414a)가 노출되도록 제1 콘트롤 게이트(422) 및 캡핑막(420)의 일부를 제거한다. Referring to FIG. 4F, a hard mask pattern (not shown) having open drain and source select lines (DSL and SSL) regions is formed on the entire structure, and an etching process using the hard mask pattern as an etching mask is performed Drain and source select line (DSL and SSL) regions and the capping film 420 are removed. More specifically, the first control gate 422 and the capping layer 420 are formed so as to expose a portion 414a of the floating gates 414 in the drain and source select line (DSL and SSL) region by performing a dry etching process. Lt; / RTI >

만약, 도 4e에서 제1 콘트롤 게이트(422)를 형성하지 않은 경우에는, 하드 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 실시하여 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역의 캡핑막(420) 일부를 제거한다.
If the first control gate 422 is not formed in FIG. 4E, an etching process using the hard mask pattern as an etching mask is performed to form the capping layer 420 in the drain and source select lines (DSL and SSL) Remove some.

도 4g를 참조하면, 전체구조의 상부에 콘트롤 게이트용 제2 콘트롤 게이트(424)를 형성한다. 드레인 및 소오스 셀렉트 라인(DSL 및 SSL) 영역에는 플로팅 게이트들(414)이 노출되어 있으므로 제2 콘트롤 게이트(424)와 플로팅 게이트들(414)이 서로 접한다. 제2 콘트롤 게이트(424)는 도프트 폴리실리콘막으로 형성할 수 있다. 이어서, 도 2에 도시된 바와 같이 활성영역들(AC)과 소자 분리 영역들(IS)에 교차하는 방향으로 패터닝 공정을 실시하여 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL) 및 워드라인들(WL)을 형성한다. 이처럼, 제1 및 제2 콘트롤 게이트(422 및 424)는 저항이 낮은 캡핑막(420)에 접하므로, 콘트롤 게이트의 저항 증가를 억제시킬 수 있다.
Referring to FIG. 4G, a second control gate 424 for a control gate is formed on the entire structure. Since the floating gates 414 are exposed in the drain and source select line (DSL and SSL) regions, the second control gate 424 and the floating gates 414 contact with each other. The second control gate 424 may be formed of a doped polysilicon film. 2, a patterning process is performed in a direction crossing the active regions AC and the device isolation regions IS to form a drain select line DSL, a source select line SSL, (WL). Since the first and second control gates 422 and 424 are in contact with the capping layer 420 having a low resistance, an increase in the resistance of the control gate can be suppressed.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention.

AC: 활성영역 IS: 소자 분리 영역
11, 310, 410: 반도체 기판 12, 312, 412: 터널 절연패턴
13, 314, 414: 플로팅 게이트 14, 316, 416: 소자 분리막
15, 318, 418: 유전체막 16: 콘트롤 게이트
320, 420: 캡핑막 322, 422: 제1 콘트롤 게이트
324, 424: 제2 콘트롤 게이트AC: active area IS: device isolation area
11, 310, 410: semiconductor substrate 12, 312, 412: tunnel insulating pattern
13, 314, 414: floating gates 14, 316, 416:
15, 318, 418: dielectric film 16: control gate
320, 420: capping film 322, 422: first control gate
324, 424: a second control gate

Claims (21)

반도체 기판 상에 형성된 플로팅 게이트들;
상기 플로팅 게이트들의 측면과 상면을 따라 형성된 유전체막;
상기 유전체막의 표면을 따라 형성된 캡핑막; 및
상기 캡핑막의 상부에 형성된 콘트롤 게이트를 포함하는 불휘발성 메모리 소자.
Floating gates formed on a semiconductor substrate;
A dielectric film formed along a side surface and an upper surface of the floating gates;
A capping film formed along a surface of the dielectric film; And
And a control gate formed on an upper portion of the capping film.
제1항에 있어서,
상기 캡핑막은 TiN, TaN 또는 WN을 포함하는 불휘발성 메모리 소자.
The method according to claim 1,
Wherein the capping film comprises TiN, TaN, or WN.
제1항에 있어서,
상기 플로팅 게이트들 사이에서 서로 마주보는 상기 캡핑막 사이에 형성된 에어갭을 더 포함하는 불휘발성 메모리 소자.
The method according to claim 1,
And an air gap formed between the floating gates and the capping film facing each other.
셀렉트 라인 영역의 반도체 기판 상에 형성된 플로팅 게이트들;
상기 플로팅 게이트들의 측면에 형성된 유전체막;
상기 유전체막의 표면을 따라 형성된 캡핑막; 및
상기 플로팅 게이트들, 상기 유전체막 및 상기 캡핑막의 상부에 형성된 콘트롤 게이트를 포함하는 불휘발성 메모리 소자.
Floating gates formed on the semiconductor substrate of the select line region;
A dielectric film formed on a side surface of the floating gates;
A capping film formed along a surface of the dielectric film; And
And a control gate formed on the floating gates, the dielectric film, and the capping film.
제4항에 있어서,
상기 캡핑막은 TiN, TaN 또는 WN을 포함하는 불휘발성 메모리 소자.
5. The method of claim 4,
Wherein the capping film comprises TiN, TaN, or WN.
제4항에 있어서,
상기 플로팅 게이트들 사이에서 서로 마주보는 상기 캡핑막사이에 형성된 에어갭을 더 포함하는 불휘발성 메모리 소자.
5. The method of claim 4,
And an air gap formed between the floating gates and the capping film facing each other.
반도체 기판의 활성영역들에 터널 절연패턴들 및 플로팅 게이트들을 형성하고, 상기 활성영역들 사이의소자 분리 영역들에는 소자 분리용 트렌치들을 형성하는 단계;
상기 트렌치들 내에 소자 분리막들을 형성하는 단계;
상기 소자 분리막들과 상기 플로팅 게이트들의 표면을 따라 유전체막을 형성하는 단계;
상기 유전체막의 표면을 따라 캡핑막을 형성하는 단계; 및
상기 캡핑막의 상부에 콘트롤 게이트를 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
Forming tunnel insulating patterns and floating gates in active regions of a semiconductor substrate and forming device isolation trenches in device isolation regions between the active regions;
Forming device isolation layers in the trenches;
Forming a dielectric film along surfaces of the device isolation films and the floating gates;
Forming a capping film along a surface of the dielectric film; And
And forming a control gate on top of the capping film.
제7항에 있어서,
상기 캡핑막은 단일층의 물질막으로 형성하거나, 제1 물질막과 제2 물질막을 적층하여 형성하는 불휘발성 메모리 소자의 제조방법.
8. The method of claim 7,
Wherein the capping film is formed of a single-layered material film, or the first material film and the second material film are laminated to form the capping film.
제8항에 있어서,
상기 캡핑막을 상기 단일층의 물질막으로 형성하는 경우, 상기 물질막은 에피택셜(epitaxial) 성장법 또는 선택적 에피택셜(selective epitaxial) 성장법으로 형성하는 불휘발성 메모리 소자의 제조방법.
9. The method of claim 8,
Wherein when the capping layer is formed of the single-layered material layer, the material layer is formed by an epitaxial growth method or a selective epitaxial growth method.
제8항에 있어서,
상기 캡핑막을 상기 단일층의 금속막으로 형성하는 경우, 상기 콘트롤 게이트를 형성할 때 에어갭이 발생하도록 상기 금속막은 물리적기상증착(Physical Vapor Deposition; PVD) 방식으로 형성하는 불휘발성 메모리 소자의 제조방법.
9. The method of claim 8,
Wherein the metal film is formed by a physical vapor deposition (PVD) method so that an air gap is generated when the capping film is formed of the metal film of the single layer, .
제8항에 있어서,
상기 캡핑막을 상기 제1 물질막과 상기 제2 물질막을 적층하여 형성하는 경우, 상기 제1 물질막은 금속유기원자층증착(Metal Organic Atomic Layer Deposition; MOALD) 방식으로 형성하고, 상기 제2 물질막은 에피택셜(epitaxial) 성장법 또는 선택적 에피택셜(selective epitaxial) 성장법으로 형성하는 불휘발성 메모리 소자의 제조방법.
9. The method of claim 8,
In the case where the capping layer is formed by laminating the first material layer and the second material layer, the first material layer is formed by a metal organic atomic layer deposition (MOALD) method, Wherein the nonvolatile memory element is formed by an epitaxial growth method or a selective epitaxial growth method.
제8항에 있어서,
상기 캡핑막을 상기 제1 금속막과 상기 제2 금속막을 적층하여 형성하는 경우, 상기 콘트롤 게이트를 형성할 때 에어갭이 발생하도록 상기 제1 금속막은 금속유기원자층증착(Metal Organic Atomic Layer Deposition; MOALD) 방식으로 형성하고, 상기 제2 금속막은 화학적기상증착(Chemical Vapor Deposition; CVD) 방식으로 형성하는 불휘발성 메모리 소자의 제조방법.
9. The method of claim 8,
In the case where the capping layer is formed by laminating the first metal layer and the second metal layer, the first metal layer may be formed by metal organic atomic layer deposition (MOALD) ) Method, and the second metal film is formed by a chemical vapor deposition (CVD) method.
제8항에 있어서,
상기 단일층의 물질막, 상기 제1 물질막 및 상기 제2 물질막은 TiN, TaN, WN 또는 폴리실리콘을 포함하는 불휘발성 메모리 소자의 제조방법.
9. The method of claim 8,
Wherein the single-layered material film, the first material film, and the second material film include TiN, TaN, WN, or polysilicon.
셀렉트 라인 영역에 정의된 활성영역들의 반도체 기판 상에는 터널 절연패턴들 및 플로팅 게이트들을 형성하고, 상기 셀렉트 라인 영역에 정의된 소자 분리 영역들의 반도체 기판 상에는 소자 분리막들을 형성하는 단계;
상기 소자 분리막들과 상기 플로팅 게이트들의 표면을 따라 유전체막을 형성하는 단계;
상기 유전체막의 표면을 따라 캡핑막을 형성하는 단계;
상기 플로팅 게이트들이 노출되도록 상기 캡핑막 및 상기 유전체막을 식각하는 단계; 및
상기 노출된 플로팅 게이트들, 상기 유전체막 및 상기 캡핑막의 상부에 콘트롤 게이트를 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
Forming tunnel insulating patterns and floating gates on the semiconductor substrate of the active regions defined in the select line region and forming isolation regions on the semiconductor substrate of the device isolation regions defined in the select line region;
Forming a dielectric film along surfaces of the device isolation films and the floating gates;
Forming a capping film along a surface of the dielectric film;
Etching the capping layer and the dielectric layer to expose the floating gates; And
And forming a control gate on top of the exposed floating gates, the dielectric film, and the capping film.
제14항에 있어서,
상기 캡핑막은 단일층의 물질막으로 형성하거나, 제1 물질막과 제2 물질막을 적층하여 형성하는 불휘발성 메모리 소자의 제조방법.
15. The method of claim 14,
Wherein the capping film is formed of a single-layered material film, or the first material film and the second material film are laminated to form the capping film.
제15항에 있어서,
상기 캡핑막을 상기 단일층의 물질막으로 형성하는 경우, 상기 물질막은 에피택셜(epitaxial) 성장법 또는 선택적 에피택셜(selective epitaxial) 성장법으로 형성하는 불휘발성 메모리 소자의 제조방법.
16. The method of claim 15,
Wherein when the capping layer is formed of the single-layered material layer, the material layer is formed by an epitaxial growth method or a selective epitaxial growth method.
제15항에 있어서,
상기 캡핑막을 상기 단일층의 금속막으로 형성하는 경우, 상기 콘트롤 게이트를 형성할 때 에어갭이 발생하도록 상기 금속막은 물리적기상증착(Physical Vapor Deposition; PVD) 방식으로 형성하는 불휘발성 메모리 소자의 제조방법.
16. The method of claim 15,
Wherein the metal film is formed by a physical vapor deposition (PVD) method so that an air gap is generated when the capping film is formed of the metal film of the single layer, .
제15항에 있어서,
상기 캡핑막을 상기 제1 물질막과 상기 제2 물질막을 적층하여 형성하는 경우, 상기 제1 물질막은 금속유기원자층증착(Metal Organic Atomic Layer Deposition; MOALD) 방식으로 형성하고, 상기 제2 물질막은 에피택셜(epitaxial) 성장법 또는 선택적 에피택셜(selective epitaxial) 성장법으로 형성하는 불휘발성 메모리 소자의 제조방법.
16. The method of claim 15,
In the case where the capping layer is formed by laminating the first material layer and the second material layer, the first material layer is formed by a metal organic atomic layer deposition (MOALD) method, Wherein the nonvolatile memory element is formed by an epitaxial growth method or a selective epitaxial growth method.
제15항에 있어서,
상기 캡핑막을 상기 제1 금속막과 상기 제2 금속막을 적층하여 형성하는 경우, 상기 콘트롤 게이트를 형성할 때 에어갭이 발생하도록 상기 제1 금속막은 금속유기원자층증착(Metal Organic Atomic Layer Deposition; MOALD) 방식으로 형성하고, 상기 제2 금속막은 화학적기상증착(Chemical Vapor Deposition; CVD) 방식으로 형성하는 불휘발성 메모리 소자의 제조방법.
16. The method of claim 15,
In the case where the capping layer is formed by laminating the first metal layer and the second metal layer, the first metal layer may be formed by metal organic atomic layer deposition (MOALD) ) Method, and the second metal film is formed by a chemical vapor deposition (CVD) method.
제15항에 있어서,
상기 단일층의 물질막, 상기 제1 물질막 및 상기 제2 물질막은 TiN, TaN, WN 또는 폴리실리콘을 포함하는 불휘발성 메모리 소자의 제조방법.
16. The method of claim 15,
Wherein the single-layered material film, the first material film, and the second material film include TiN, TaN, WN, or polysilicon.
제14항에 있어서,
상기 캡핑막을 형성하는 단계와 상기 유전체막을 식각하는 단계 사이에, 콘트롤 게이트용 도전막을 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법. 15. The method of claim 14,
Further comprising the step of forming a conductive film for the control gate between the step of forming the capping film and the step of etching the dielectric film.
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