KR20140073560A - 이종 집적 회로 내에 구현된 dc-dc 변환기에 의한 배전 컨디셔닝 - Google Patents

이종 집적 회로 내에 구현된 dc-dc 변환기에 의한 배전 컨디셔닝 Download PDF

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Abstract

평판형 능동 전자식 주사 어레이(AESA; 1)는 어레이 소자들(2) 상에 주기적으로 배치된 이종 집적 회로 DC-DC 전압 변환기들(3)을 포함한다. 이종 집적 회로(100, 400, 500, 600)는, 입력 전압(Vi)을 수신하고 이 입력 전압을 입력 전압과는 다른 출력 전압(Vo)으로 변환하도록 구성된 전압 변환기(101)를 포함하고, 전압 변환기(101)는 아날로그 및/또는 디지털 PWM 회로(104)를 포함한다. 또한, 이종 집적 회로(100, 400, 500, 600)는, 출력 전압(Vo)을 수신하고 아날로그 및/또는 디지털 PWM 회로(104)에 의해 생성되는 PWM 신호의 펄스 폭을 가변하는 데 사용되는 제어 신호를 생성하도록 구성된 피드백 회로(103)를 포함한다. 디지털 PWM 회로(104)는 CMOS와 GaN 제조 공정들을 이용하여 공통 기판(606) 상에 제조된 이종 집적 회로(100, 400, 500, 600)에 구현된다.

Description

이종 집적 회로 내에 구현된 DC-DC 변환기에 의한 배전 컨디셔닝{DISTRIBUTED POWER CONDITIONING WITH DC-DC CONVERTERS IMPLEMENTED IN HETEROGENEOUS INTEGRATED CIRCUIT}
본 발명에 따른 실시예들의 하나 이상의 양태는 DC-DC 변환기 및 그 제조 방법에 관한 것이다.
DC-DC 변환기는 서로 다른 다양한 장치들에서 높은 DC 전압과 낮은 DC 전압 간에 변환을 행하는 데 사용된다. 일부 장치들은 하나의 DC-DC 변환기 또는 몇 개의 DC-DC 변환기를 포함하지만, 일부 시스템들은 수백 내지 수천 개의 DC-DC 변환기를 포함한다. 수백 내지 수천 개의 DC-DC 변환기를 포함하는 시스템에서는, DC-DC 변환기들이 넓은 공간을 차지할 수 있다. 또한, 각 DC-DC 변환기가 열 손실을 통해 전력을 소모함에 따라, 수백 내지 수천 개의 DC-DC 변환기는 상당량의 에너지를 잃을 수 있다.
높은 DC 전압을 입력으로서 취하여 낮은 DC 전압으로 변환하는 공통 DC-DC 변환기는 벅 변환기(buck converter)라고 알려져 있다. 벅 변환기는 통상적으로 선형 전력 조정기보다 효율적이다. 통상적인 선형 전압 조정기는 (Vin-Vout)*Iout watts를 소모 열로서 소모하고, 여기서, Vin은 입력 전압이고, Vout은 출력 전압이고, Iout은 전류 출력이다. 예를 들어, 1amp를 부하에 전달하는 40V - 28V 선형 조정기는 (40-28) × 1 = 12 watts(W)를 열로서 소모할 수 있는 한편, 28V × 1amp = 28W만을 부하에 전달할 수 있다. 따라서, 효율은 Pout/(Pout + Ploss) = 28/(28 + 12) = 28/40 = 겨우 70%이다.
벅 변환기는 40V를 28V로 93%를 초과하는 효율로 변환하지만, 전력 (열) 손실은 겨우 2 watts이다. 예를 들어, 통상적인 벅 변환기에서, Pout/(Pout + Ploss) = 28/(28 + 2) = 28/30 = 93%이다. 벅 변환기는 스위칭 모드 전원(switching mode power supply; SMPS) 군의 일종이며, 따라서, 스위칭 주파수를 사용하며, 트랜지스터 스위치, 다이오드, 인덕터, 커패시터도 사용한다.
통상적인 벅 변환기는, 도 1에 예시되어 있으며, PWM 회로(20)로부터의 펄스 폭 변조(PWM) 신호 입력을 게이트에서 수신하는 FET M1을 포함한다. 또한, 도 1의 벅 변환기는 FET M1의 소스에 결합된 제1 단부를 갖는 인덕터(L)를 포함한다. FET M1의 드레인은 전압 Vs를 갖는 DC 전원(10)의 양의 단자에 결합된다. 다이오드 D는 인덕터(L)의 제1 단부와 DC 전원(10)의 음의 단자 사이에 결합된다. 커패시터(C)와 저항기(RL)는 인덕터(L)의 제2 단부와 전원(10)의 음의 단자 사이에 병렬로 결합된다.
일부 경우에, 다이오드 D는 도 2에 도시한 "동기" 벅 변환기의 제2 트랜지스터와 함께 사용된다. 도 2의 동기 벅 변환기는, 제2 FET M2가 다이오드 D의 양단에 병렬로 결합된다는 점을 제외하고는, 도 1의 벅 변환기와 실질적으로 마찬가지이다. 예를 들어, 도 2에서 알 수 있듯이, FET M2의 드레인은 다이오드 D의 캐소드에 결합되고, FET M2의 소스는 다이오드 D의 애노드에 결합된다. PWM(20)으로부터의 PWM 출력 신호는 제1 트랜지스터 FET M1의 게이트 전극에 제공되고 또한 FET M2의 게이트 전극에도 제공된다. 예를 들어, 다이오드 D는 FET M2가 오프일 때에만 도통될 수 있고, 출력 전압은 FET M2에 제공되는 PWM 출력 신호의 듀티 사이클에 따라 가변된다. 예를 들어, FET M1과 M2로의 PWM 제어 신호들은 서로 다른 위상과 듀티 사이클을 가질 수 있다.
동기 벅 변환기는, 전계 효과 트랜지스터(FET)를 통한 전력 (열) 손실이 I^2 × Ron인 반면 다이오드를 통한 전력 손실은 Ploss = Vfwd × I이기 때문에 통상적인 벅 변환기보다 효율적일 수 있으며, 여기서, I는 로드 전류이고, Ron은 FET 온 저항(on-resistance)이고, Vfwd는 다이오드의 순방향 전압 강하이고, Ploss는 전력 손실이다. FET는 낮은 온 저항으로 설계될 수 있는 반면, 다이오드 순방향 전압 강하는 다이오드 재료의 밴드 갭에 의해 고정되므로, FET는 더욱 작은 손실을 갖도록 제조될 수 있다.
특히 다수의 DC-DC 변환기들이 사용되는 시스템에서 DC-DC 변환기들이 필요로 하는 공간을 감소시키거나 최소화하는 것이 바람직하다. 또한, 전압 변환 효율을 증가시키고 이에 따라 영역과 소모 전력 (열) 손실을 세이브하는 것이 바람직하다. 따라서, 본 발명에 따른 예시적인 실시예들에서는, 공간 활용을 개선하거나 최적화한다.
본 발명의 실시예들에 따른 DC-DC 변환기들을 평판형 능동 전자식 주사 어레이(flat panel active electronically scanned array; AESA)에 적용하면, 가로 세로 각각 1/2인치만큼 작을 수 있는 또는 주파수에 따라 더욱 작을 수도 있는 레이더 유닛 셀 내에서 배전 및 전력 변환이 가능해지고, 이에 따라 지상 기반, 공중 기반, 공간 기반의 응용 분야들에 유리한 특징을 제공할 수 있다.
본 발명에 따른 예시적인 실시예에서, 이종 집적 회로는, 입력 전압을 수신하고 입력 전압을 입력 전압과는 다른 출력 전압으로 변환하도록 구성되고, PWM 회로를 포함하는, 전압 변환기; 및 출력 전압을 수신하고, PWM 회로에 의해 생성되는 PWM 신호의 펄스 폭을 가변하는 데 사용되는 제어 신호를 생성하도록 구성된 피드백 회로를 포함한다. 전압 변환기와 피드백 회로는, 공통 기판 상에 집적되는, 적어도 하나의 갈륨 질화물(GaN) 회로 소자 및 적어도 하나의 CMOS 회로 소자를 함께 포함한다.
PWM 회로는 디지털 PWM 회로일 수 있고, 카운터, 디코더, 및 플립플롭을 포함할 수 있다.
PWM 회로는 CMOS 회로부(circuitry)를 포함할 수 있다.
이종 집적 회로는, PWM 회로에 의해 출력되는 PWM 신호의 전압 레벨을 CMOS 회로 레벨로부터 GaN 회로 레벨로 변경하는 레벨 시프터를 더 포함할 수 있다.
카운터는 존슨 카운터(Johnson counter)를 포함할 수 있고, 플립플롭은 JK 플립플롭을 포함할 수 있다.
전압 변환기는 제1 GaN FET 및 제2 GaN FET를 포함할 수 있고, PWM 회로에 의해 출력되는 PWM 신호는 이러한 GaN FET들의 게이트들에 인가된다.
피드백 회로는 전압 변환기의 출력 전압을 기준 전압(Vref)과 비교함으로써 PWM 제어 신호를 생성하도록 구성된 에러 증폭기를 포함할 수 있다.
전압 변환기는, 에러 증폭기로부터의 제어 신호를 이용하여 PWM 제어 신호를 생성하고 이러한 PWM 제어 신호를 PWM 신호를 가변하는 PWM 회로에 공급하도록 구성된 비교기를 더 포함할 수 있다.
전압 변환기는 GaN FET, 및 레벨 시프터 및 게이트 드라이버를 포함할 수 있다. GaN FET는 레벨 시프터 및 게이트 드라이버를 통해 PWM 회로로부터 PWM 신호를 수신할 수 있다.
PWM 회로는 CMOS로 구현될 수 있다.
레벨 시프터 및 게이트 드라이버는 GaN으로 구현될 수 있고, PWM 신호의 전압 레벨을 CMOS 회로 레벨로부터 GaN 회로 레벨로 조절하도록 구성될 수 있다.
이종 집적 회로는, 전압 변환기의 전압 출력을 드레인 전압 입력으로서 수신하도록 구성된 RF 전력 증폭기(RF PA)를 더 포함할 수 있고, RF PA는 GaN으로 구현된다.
PWM 회로는 PWM 신호의 소프트웨어 기반 합성을 위한 소프트웨어 알고리즘을 포함할 수 있다.
본 발명에 따른 다른 예시적인 일 실시예에서, 평판형 능동 전자식 주사 어레이(AESA)는, 복수의 어레이 소자, 및 이러한 어레이 소자들 중 주기적으로 배치된 어레이 소자들과 집적된 복수의 DC-DC 변환기를 포함한다.
DC-DC 변환기들의 각각은, 어레이 소자들 중 대응하는 어레이 소자와 1:1 내지 1:N의 비율로 집적될 수 있고, 여기서 N은 어레이 소자들의 개수이다.
DC-DC 변환기들의 각각은, 어레이 소자들 중 인접하는 어레이 소자들 사이에 인터스티셜(interstitial) 방식으로 1:1 내지 1:N의 비율로 배치될 수 있고, 여기서 N은 어레이 소자들의 개수이다.
DC-DC 변환기들의 각각은 이종 집적 회로를 포함할 수 있다.
본 발명의 전술한 특징들과 양태들 및 다른 특징들과 양태들은 첨부 도면을 참조하여 예시적인 실시예들을 상세히 설명함으로써 더욱 명백해질 것이다.
도 1은 통상적인 벅 변환기의 개략적인 회로도이다.
도 2는 통상적인 동기 벅 변환기의 개략적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 능동 전자식 주사 어레이(AESA) 패널 어레이의 개략적인 평면도이다.
도 4는 도 3의 AESA 패널 어레이의 전원판(power plane)의 전력 저항 손실을 개략적으로 나타내는 저항 네트워크이다.
도 5는 본 발명의 일 실시예에 따라 피드백 루프를 갖고 PWM 회로를 포함하는 벅 변환기의 개략적인 회로도이다.
도 6은 본 발명의 일 실시예에 따른 디지털 PWM 회로의 블록도이다.
도 7a와 도 7b는 본 발명의 일 실시예에 따른 디지털 PWM 회로의 존슨 카운터와 디코더의 논리 회로도 및 상태 표이다.
도 8a와 도 8b는 본 발명의 실시예들에 따른 RF 전력 증폭기(RP PA)와 디지털 PWM 회로의 개략적인 회로도이다.
도 9는 본 발명에 따른 실시예들에서 공통 기판 상의 CMOS와 GaN 장치들의 이종 집적 회로의 단면도이다.
본 발명에 따른 실시예들에서, 능동 전자식 주사 어레이(AESA)는 본 발명의 실시예들에 따른 DC-DC 변환기들이 AESA의 평판 패널 상에 주기적으로 배치되는 배전 컨디셔닝을 행한다.
본 발명의 다른 실시예들에 따르면, 효율이 높고 저가의 DC-DC 변환기들을 제공한다. 이러한 DC-DC 변환기들을 스위치 모드 전원(SMPS)이라 칭할 수도 있다. 일 실시예에 따르면, DC-DC 변환기는 고 DC 전압(예를 들어, 40볼트)을 저 전압(예를 들어, 28볼트 또는 3.3볼트)으로 변환하며, 이때 열 손실(또는 감소된 열 손실)은 거의 없거나 최소이며 이에 따라 고 효율로 된다.
본 발명에 따른 실시예들에서, DC-DC 변환기는 공통 기판 상에 이종 집적 회로(IC)로서 구현되는 동기 벅 변환기일 수 있다. 공통 기판은 실리콘(Si) 기판일 수 있고, 이종 회로 소자들은 CMOS와 GaN 장치들을 포함할 수 있다. 동기 벅 변환기는, 카운터, 디코더, 플립플롭을 포함하는 디지털 PWM 회로를 사용할 수 있다. 카운터는 존슨 카운터일 수 있고, 플립플롭은 JK 플립플롭일 수 있다.
DC-DC 변환기는 AESA 등의 응용 분야에서 사용될 수 있다. AESA는, 복수의 어레이 소자를 포함하며, 예를 들어, 레이더로서 적용될 수 있다. AESA에서, 레이더 빔은 주사를 위해 회전하는 이동 부품을 구비하기보다는 전자식으로 주사될 수 있다.
AESA는 비용, 크기, 무게, 및 성능(CSWAP) 면에서 장점이 있는 평판 패널 내에 구현될 수 있다. 이러한 어레이에서, 마이크로웨이브 모노리식 집적 회로(MMIC)의 형태로 된 전력 증폭기들은, 각 전력 증폭기가 어레이 소자들 중 연관된 어레이 소자(예를 들어, 라디에이터)에 바로 접속되도록 평판 패널에 직접 장착될 수 있다. 이러한 어레이의 16 × 16 소자의 개략적인 레이아웃은 도 3에 예시되어 있다.
도 3은 평판 패널 AESA(1)의 개략적인 평면도이다. 평판 패널 AESA(600)의 16 × 16 어레이 내의 작은 박스들(예를 들어, 어레이 소자들)의 각각은 어레이 소자(2)를 나타낸다. 큰 박스들은 주기적으로 배치된 DC-DC 변환기들(3)을 나타내고, 이는 고정된 소자 바이어스를 위한 전원판에 고 전압이 입력되게 할 수 있다. 전력 변환기들의 소자들과의 주기성은 1:1 내지 최대 1:N으로 가변될 수 있고, 여기서 N은 해당 변환기에 의해 전력을 공급받는 소자들의 그룹의 (개수 또는) 크기이다.
통상적인 구현 예에서, 각 전력 증폭기로의 바이어스 입력은 전력 증폭기가 필요로 하는 전압과 동일한 균일 인가 전압을 갖는 연속 금속층(전원판)에 의해 제공될 수 있다. 소자들의 소 그룹 또는 각각은 전력 증폭기의 "on" 펄스 동안 이 전압에서 전류를 제공하도록 에너지 저장 커패시터와 연관될 수 있다.
이러한 커패시터 상에 시간 평균 전하를 유지하는 데 필요한 전류는 통상적으로 소수의 커넥터들을 통해 연속적(DC)으로 전원판으로부터 제공된다. 이 전류는 전원판에서 저항 손실(I2R)을 겪게 된다. 또한, 각 어레이 소자에서의 전압의 균일성에 영향을 끼칠 수 있는 패널 양단의 전압 강하가 있다.
도 3에 예시한 본 발명의 일 실시예에 따르면, 이 문제점이 해결되거나 완화된다. 본 발명의 실시예들에 따른 DC-DC 변환기는 (어레이의 각 어레이 소자마다 하나의 DC-DC 변환기를 포함하여) 일정한 간격으로 복제된다. 본 발명의 일 실시예에 따르면, 이 변환기는 (변환기로의 입력으로서 제공되는) 전원판에서 사용될 가능한 최고 전압을 허용할 수 있는 한편 (변환기의 출력 전압으로서 제공되는) 전력 증폭기에서 필요한 바이어스 전압을 제공할 수 있다. 순 효과는, 전원판에서는 저 전류이며 전체적으로는 AESA에 대하여 고 효율이다. 여기서, 효율은 전원판에 제공되는 평균 DC 입력 바이어스 전력에 대한 평균 증폭기 출력 RF 전력의 비율로서 정의될 수 있다. AESA 효율을 온전하게 개선할 수 있는 성공 가능성은 DC-DC 변환기의 변환 효율에 의존할 수 있다.
이러한 점이 도 4에서 간단한 AESA 모델의 분석으로 예시되어 있다. 도 4는 전원판의 저항 손실을 나타내는 간단한 저항 네트워크(4)를 도시한다. 각 네트워크 노드(6)에서의 전력 부하는 전력 증폭기의 전압에서 동작하는 전류원(9)으로서 표시된다. 도 4에서는, 이러한 16개의 부하 중 2개의 부하만이 예시되어 있다.
여기서, 전원판은, 값 Rs를 각각 갖는 직렬 및 병렬 저항기들(5)의 네트워크로 표현된다. 각 노드(6)마다 RF 전력 증폭기(RF PA)가 있다. RF PA는, 전류 값이 연관된 RF PA의 시간 평균 전류인 전류원(9)으로서 표현된다. 각 RF PA에서의 파형은 듀티 사이클 D의 펄스 트레인일 수 있다는 점을 주목한다. 그러나, 시간 평균 전류는, 연관된 전하 저장 커패시터와 함께, 전원판에서 흐른다. 이는 DC 전류원이 전원판 모델에서 사용될 수 있게 한다.
도 4는 각 전류원과 직렬로 되어 있는 삽입된 DC-DC 변환기를 도시한다. 입력 전압(7)은 전원판 상의 전압 Vo이고, 출력 전압은 PA의 동작 전압인 VA이다. 심볼 η로 나타내는 DC-DC 변환기의 변환 효율 8은, DC-DC 변환기에 공급되는 전력 입력(VoIn)에 대한 증폭기에 공급되는 전력(VAIA)의 비율이다. 여기서, In은 소자 사이트 n에서 전원판 노드로부터 DC-DC 변환기로 흐르는 전류이다.
따라서, 증폭기로의 평균 전력은 PA = VAIA이다. 또한, 변환기로의 평균 입력 전력은 VAIA/η이다. 배전 변환의 영향을 평가하도록, 전원판의 우측 에지가 등전위에 있다고 가정하면 전원판에서의 전류 흐름의 분석을 간략화한다. 이어서, 증폭기들의 각 행을 독립적으로 취급할 수 있다. 이에 따라, 전원판에서의 총 전력 소모는 각 행에서의 전력 소모의 합으로 되고, 이때
Figure pct00001
이도록 네트워크 저항기 양단의 전압 강하가 Vo에 비해 충분히 작다고 가정한다.
본 발명에 따른 실시예들에서 이종 집적 회로를 사용함으로써, 이러한 DC-DC 변환기들을 어레이 소자들과 집적할 수 있고, 이때, 각 어레이 소자는 하나의 DC-DC 변환기를 가질 수 있다. 이러한 어레이는 도 4에 도시한 바와 같이 저항기들의 메시로서 모델링될 수 있다. 예를 들어, 어레이 소자들에 전력을 배전함으로써, 저항이 덜 발생하고, 따라서, 전력을 덜 소모하게 된다.
예를 들어, 도 4에 도시한 4개의 행(16개의 소자) 어레이에서 소모되는 전력은 이하의 [식 1]으로 주어질 수 있다.
[식 1]
Figure pct00002
여기서,
Figure pct00003
이다.
식 1에서, 각 변환기로의 전류 I0은,
Figure pct00004
인 변환기 효율을 사용하여 대체될 수 있다.
이를 전원판 Pdis에 대하여 식 1과 조합함으로써, 이하의 [식 2]를 얻게 되며, 이는 간단한 모델의 핵심 포인트를 나타낸다.
[식 2]
Figure pct00005
패널에서 소모되는 전력은 DC-DC 변환 효율의 역제곱 함수와 패널면 상의 전압의 역제곱 함수이다. 최저 전원판 소모를 위해 변환기 효율과 전원판 전압의 곱을 최대화해야 한다.
예를 들어, 레이더의 부하 전력 공급점은 유닛 셀 내에 있을 수 있고 또는 유닛 셀들 간에 인터스티셜(interstitially) 방식으로 존재할 수 있다. 다시 말하면, DC-DC 변환기들은 유닛 셀들 또는 어레이 소자들 간에 각각 위치할 수 있다. 이는 RF 회로들의 고 밀도 패킹을 가능하게 한다. 또한, 본 발명의 실시예들에 따른 DC-DC 변환기들을 평판 AESA에 적용함으로써, 레이더 유닛 셀 내에서 배전 및 전력 변환이 가능해지고, 이에 따라 지상 기반, 공중 기반, 공간 기반의 응용 분야들에 유리한 특징을 제공할 수 있다.
본 발명에 따른 실시예들에서, 벅 변환기는 출력 전압을 제어하는 데 피드백 루프를 사용할 수 있다. 도 5는 피드백 루프를 갖는 전압 변환기(100)의 회로도이다. 도 5에서 알 수 있듯이, 피드백 루프는, 피드백 분압기(저항기 R2와 R4), 기준 전압 REF를 입력들 중 하나로서 수신하는 에러 증폭기(108), 및 톱니파 발진기(도시하지 않음)로부터의 출력 신호(예를 들어, 발진기 램프 신호)를 입력들 중 하나로서 수신하는 비교기(106)(예를 들어, PWM 비교기)를 포함한다.
도 5에서 알 수 있듯이, PWM 회로(104)는 PWM 신호를 스위칭 트랜지스터(Q2)의 게이트에 공급하는 데 사용된다. PWM 회로(104)는 아날로그 또는 디지털 PWM 회로일 수 있고, 스위치들(FET; Q1, Q2)에 인가되는 펄스 폭 변조 클록을 생성하며, 이 스위치들의 펄스 폭 듀티 사이클 D는 D = Vout/Vin에 의해 벅 변환기(100)의 Vin(VI)과 Vout(V0)에 관련된다. PWM 회로(104)는 PWM 비교기(106)의 출력에 의해 제어된다.
전압 변환기(예를 들어, 피드백 루프를 갖는 동기 벅 변환기)(100)는, 전압 VI를 공급하는 전원(예를 들어, 전압원; 102)의 양의 단자에 결합된 드레인 및 제1 스위치(Q1)의 소스와 전원(102)의 음의 단자 사이에 결합된 제2 스위치(FET; Q2)의 드레인에 결합된 소스를 갖는 제1 스위치(FET; Q1)를 포함한다. PWM 회로(104)는 제1 및 제2 스위치들(Q1, Q2)의 게이트들에 구동 신호를 제공한다.
인덕터(L1)는 제1 스위치(Q1)와 제2 스위치(Q2) 사이의 노드에 결합된 제1 단부를 갖는다. 저항기(RC1)와 커패시터(C1)는 인덕터(L1)의 제2 단부와 전원(102)의 음의 단자 사이에 직렬 결합된다. 저항기(R)는 인덕터(L1)의 제2 단부와 전원(102)의 음의 단자 사이에서 저항기(RC1)와 커패시터(C1)에 병렬 결합된다.
분압기(저항기(R2, R4)), 에러 증폭기(108), 및 연관된 이산 부품들(커패시터들과 저항기들)을 함께 보상 회로(103)(예를 들어, 피드백 회로)라 칭할 수 있다. 커패시터(C6)와 저항기(R3)는 (저항기들(R2, R4)을 포함하는) 분압기의 저항기(R2)의 양단에 직렬 결합된다. 저항기(R4)의 제1 단부는 노드에서 저항기(R2)에 결합되고, 저항기(R4)의 제2 단부는 그라운드에 결합된다. 저항기들(R2, R4) 사이의 노드에서의 전압은 에러 증폭기(108)의 음의 입력 단자에 입력되는 한편, 에러 증폭기(108)의 양의 입력 단자는 기준 전압 REF에 결합된다. 커패시터(C8)와 저항기(R5)는, 에러 증폭기(108)의 음의 입력 단자와 에러 증폭기(108)의 출력 단자 사이에 직렬 결합된다. 커패시터(C7)는, 에러 증폭기(108)의 음의 입력 단자와 에러 증폭기(108)의 출력 단자 사이에서 캐패시터(C8)와 저항기(R5)에 병렬 결합된다.
상기한 구성에 의하면, 에러 증폭기(108)는, 분압기(저항기들(R2, R4))에 의해 분압되는 전압 변환기(100)의 출력 전압 VO과 기준 전압 REF 간의 차(예를 들어, 증폭된 차)를 나타내는 출력 신호 VEA를 생성한다. 따라서, 본 발명의 실시예들에서 에러 증폭기(108)의 출력 신호 VEA는 보상 회로(103)의 보상 신호로서 피드백 루프에서 사용된다.
PWM 회로(104)를 포함하는 동기 벅 변환기는 비교기(106)와 함께 변조기(101)(예를 들어, 변환 회로)라 칭할 수 있다. 비교기(106)는, 자신의 양의 입력 단자에서 에러 증폭기(108)의 출력 신호 VEA를 입력으로서 수신하고, 자신의 음의 입력 단자에서 톱니파 발진기(도시하지 않음)의 출력을 입력으로서 수신한다. 톱니파 발진기의 출력은 발진기 램프 신호라 칭할 수도 있다. 비교기(106)의 출력은, PWM 회로(104)에 입력으로서 제공되고, PWM 회로(104)에 의해 생성되는 PWM 신호의 듀티 사이클을 가변 또는 조절하는 데 사용된다. 이러한 방식으로, 피드백 루프는, 매우 일정한 입력 전압 VI가 공급되는 경우에 매우 안정적인(또는 매우 일정한) 출력 전압 VO을 보장하는 데 사용된다.
본 명세서에서의 모든 개시 내용을 완전히 검토한 후에는, 특정한 동작 특징(예를 들어, 입력 및 출력 전압들, 전력 요건 등)이 구체적인 구현을 위해 주어진다면, 당업자 수준에서 과도한 실험 없이 전압 변환기(100)를 구현하도록 모든 이산 부품들과 로직 칩들의 유형과 값을 선택할 수 있다.
PWM 회로(104)는 아날로그 PWM 회로 또는 디지털 PWM 회로일 수 있다. PWM 회로(104)가 디지털로 구현되는 경우에, 디지털 PWM 회로(104)는 정밀한 디지털 제어를 가능하게 하며, 아날로그 회로 또는 발진기를 필요로 하지 않을 수 있다. 디지털 PWM 회로(104)는, 예를 들어, 필드 프로그래밍가능 게이트 어레이(FPGA) 및/또는 로직 등의 디지털 회로에서 비교적 쉽게 구현될 수 있다. 또한, 디지털 PWM 회로(104)는 임베딩된 마이크로컨트롤러 또는 마이크로프로세서에 의해 비교적 쉽게 제어될 수 있다. 또한, 디지털 PWM 회로(104)는 PWM 파형의 완전한 소프트웨어(SW) 제어/합성을 가능하게 할 수 있다. 피드백 루프 보상은 디지털 영역에서 구현될 수 있다. 특정한 응용 분야를 위한 비선형 제어 루프도 디지털 PWM 회로에서 이용가능할 수 있다.
본 발명의 실시예들에 따른 디지털 PWM 회로(104)는, 디지털 회로들, 예를 들어, FPGA를 사용하는 저가 구현을 가능하게 하고, 다른 CMOS 또는 SiGe 회로들과의 집적을 가능하게 한다. 또한, 디지털 PWM 회로(104)는 (아날로그 PWM 회로에 비해) 높은 스위칭 주파수를 가능하게 할 수 있고, 제어 루프 대역폭(BW)을 개선할 뿐만 아니라 필터들의 크기와 무게도 줄일 수 있다. 또한, 디지털 PWM 회로(104)는, PWM 파형이 소프트웨어로 합성될 수 있도록 사용자화 알고리즘(proprietary algorithm)이 소프트웨어로 기입될 수 있게 한다. 이러한 PWM 파형의 소프트웨어 기반 합성은 새로운 응용 분야에 대한 필드 업그레이드 또는 변경을 쉽게 할 수 있다. 또한, 디지털 PWM 회로(104)의 구현은 회로들의 이종 집적을 용이하게 할 수 있다. 예를 들어, 디지털 PWM 회로(104)는 CMOS 장치로서 구현될 수 있는 한편, 벅 변환기를 위한 스위치들(예를 들어, FET)은 고 효율을 위해 GaN 공정을 이용하여 구현될 수 있다. 일반적으로, 원 칩 솔루션(one chip solution)은 기생 인덕턴스가 낮기 때문에 더욱 효율적일 수 있다. 이는, 또한, 원 칩 시스템-온-칩(SOC) 솔루션 때문에 제조 및 수리를 개선할 수 있다.
일 실시예에서, 도 6에 도시한 바와 같이, PWM 회로(200)(예를 들어, 도 4의 디지털 PWM 회로(104))는 플립플롭(206)(예를 들어, JK 플립플롭(FF))과 디코딩 카운터(decoded counter; 202)를 사용하여 구현된다. 예를 들어, 디코딩 카운터(202)는 존슨 카운터와 디코더를 포함할 수 있다. 본 발명의 실시예들에 따른 카운터의 장점은, 예를 들어, 2-입력 로직 게이트(예를 들면, NAND 또는 NOR, 게이트)를 사용하여 임의의 상태를 디코딩할 수 있다는 점이다.
도 6의 구현예에서, 디코딩 카운터(202)는 1MHz 스위칭 클록을 수신하고 9개의 출력 Q1 내지 Q9를 생성한다. 디코딩 카운터(202)에서, Q0의 상승 에지는 10 사이클마다 카운터를 설정할 수 있다. 선택된 Q1 내지 Q9의 상승 에지는 카운터를 리셋(reset)할 수 있고, 듀티 사이클 D = Qx × 10%이고, 여기서 x는 1 내지 9이다. 이러한 구체적인 실시예에서, 출력들 Q2, Q4, Q6, Q9는 멀티플렉서(204)에 제공된다. 도 4의 표와 타이밍 도에서 알 수 있듯이, 멀티플렉서(204)는 20%, 40%, 70%, 90%인 PWM 듀티 사이클들을 각각 선택하는 데 사용될 수 있다. 도 6에서는 9개의 출력 Q1 내지 Q9만을 예시하고 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 다른 실시예들의 디코딩 카운터들은 설계 요건에 따라 더 많은 개수(예를 들어, 최대 1000개)의 출력을 가질 수 있다.
플립플롭(206)은 또한 1MHz 스위칭 클록을 수신하고 (디코딩 카운터(202)로부터의) 출력 Q0, 및 멀티플렉서(204)의 출력을 수신한다. 본 실시예에서 설명하는 플립플롭(206)은 JK 플립플롭이며, 이 플립플롭의 출력은 J=1일 때 로직 High로 설정되고, 또는 K=1일 때 로직 Low로 리셋된다. 이러한 회로 설계에 의해, J와 K 입력들은 절대로 동시에 1로 되지 않는다. 따라서, J 입력에 인가되는 디코딩 카운터(202)로부터의 Q0 출력은 PWM 신호를 설정하고, 멀티플렉서(204)의 출력 신호는, 디코딩 카운터(202)로부터의 Q2, Q4, Q6, Q9 출력들 중 하나로 인해 멀티플렉서(204)가 선택 신호를 K 입력에 인가하는 경우에, PWM 신호를 리셋하고, 이 경우 Q0 출력은 로직 low 상태에 있다. 이러한 방식으로, PWM 신호의 듀티 사이클을 선택/조절할 수 있다. 버퍼들(208, 210)은, 플립플롭(206)의 출력을 구동하여 PWM 회로(200)의 출력으로서 제공하도록 사용될 수 있다. 예를 들어, 버퍼들(208, 210)은 함께 (예를 들어, CMOS 신호 레벨로부터 GaN 신호 레벨로 시프트하는) 레벨 시프터로서 동작할 수 있다.
본 명세서에서의 모든 개시 내용을 완전히 검토한 후에는, 특정한 동작 특징(예를 들어, 소망하는 제조 기술(예를 들어, CMOS, GaN) 등)이 구체적인 구현을 위해 주어진다면, 당업자 수준에서 과도한 실험 없이 PWM 회로(200)를 구현하도록 모든 이산 부품들과 로직 칩들의 유형과 값을 선택할 수 있다.
구체적인 일 실시예에서, PWM 회로(200)의 회로 부품들 중 하나 이상은 당업자에게 알려져 있는 표준 셀들을 사용하여 구현될 수 있다. 예를 들어, 카운팅 디코더(202)는, 10 상태 존슨 카운터를 형성하도록 리셋 셀들을 갖는 5개의 D 플립플롭을 사용하고 존슨 카운터의 10개 상태를 디코딩하기 위한 10개의 게이트를 형성하도록 10개의 2-입력 NOR 셀들을 사용하여 구현될 수 있다.
또한, 멀티플렉서(204)는 디코딩 카운터(202)에 의해 생성되는 4개의 리셋 신호들 중 하나를 선택하도록 멀티플렉서 셀을 사용하여 구현될 수 있다. 또한, 플립플롭(206)은 PWM 신호를 생성하도록 리셋 셀을 갖는 JK 플립플롭을 사용하여 구현될 수 있다. 또한, 버퍼들(208, 210)은 플립플롭(206)의 출력 신호를 구동하도록 하나 이상의 버퍼 셀들을 사용하여 각각 구현될 수 있다. 예를 들어, 버퍼들(208, 210)은, 플립플롭(206)의 (예를 들어, CMOS 로직 레벨을 갖는) 출력 신호를 GaN 구현 회로에 필요한 전압 레벨로 레벨 시프트하도록 사용될 수 있다.
셀들을 예로 제공하고 있지만, 본 발명은 이에 한정되지 않으며, 당업자라면 본 명세서의 개시 내용에 기초하여 적절한 회로, 칩, 셀, 셀 라이브러리, 제조 기술 등을 선택하여 과도한 실험 없이 본 발명의 실시예들을 충분히 실시할 수 있다.
존슨 카운터의 로직 회로도가 도 7a에 도시되어 있으며, 존슨 카운터의 상태 표가 도 7b에 도시되어 있다. 존슨 카운터는 도 7a와 도 7b의 실시예에서 이하의 특징들을 갖는다. 도 7a의 존슨 카운터는 시프트 레지스터 또는 5개의 플립플롭(예를 들어, D 플립플롭 A, B, C, D, E)(272, 274, 276, 278, 280)으로 형성된다. 카운팅되는 비트들의 개수에 따라, 다른 실시예들에서는 플립플롭들의 개수가 다를 수 있다. 5개의 D 플립플롭의 각각은 클록 신호(예를 들어, 도 4의 1MHz 스위칭 클록 신호)를 수신한다. 또한, 5개의 D 플립플롭의 각각은 자신의 R 입력에서 로직 low 신호를 수신한다.
제1 D 플립플롭(272)은 최종 D 플립플롭(280)의 QBar 출력을 D 입력으로서 수신한다. 최종 D 플립플롭(280)의 QBar 출력은 또한 카운터 출력 COUT이다. 제1 플립플롭(272)의 Q 출력은 제2 D 플립플롭(274)에 D 입력으로서 제공된다. 제1 D 플립플롭의 QBar 출력은 AND 게이트(282)에 의해 제3 D 플립플롭(276)의 QBar 출력과 AND 처리되고, AND 게이트(282)의 출력은 NOR 게이트(284)로의 입력으로서 제공된다. NOR 게이트(284)는 또한 제2 D 플립플롭(274)의 QBar 출력을 입력으로서 수신하고, 출력을 제3 D 플립플롭(276)으로의 D 입력으로서 제공한다. 제3 D 플립플롭(276)의 Q 출력은 제4 D 플립플롭(278)으로의 D 입력으로서 제공된다. 제4 D 플립플롭(278)의 Q 출력은 제5 D 플립플롭(280)으로의 D 입력으로서 제공된다.
제1 AND 게이트(252)는 제5 D 플립플롭(280)의 QBar 출력 및 제1 D 플립플롭(272)의 QBar 출력을 수신하여 초기 디코딩 출력 0을 생성한다. 제2 AND 게이트(254)는 제5 D 플립플롭(280)의 Q 출력 및 제1 D 플립플롭(272)의 Q 출력을 수신하여 제5 디코딩 출력 5를 생성한다. 제3 AND 게이트(256)는 제1 D 플립플롭(272)의 Q 출력 및 제2 D 플립플롭(274)의 QBar 출력을 수신하여 제1 디코딩 출력 1을 생성한다. 제4 AND 게이트(258)는 제1 D 플립플롭(272)의 QBar 출력 및 제2 D 플립플롭(274)의 Q 출력을 수신하여 제6 디코딩 출력 6을 생성한다. 제5 AND 게이트(260)는 제2 D 플립플롭(274)의 Q 출력 및 제3 D 플립플롭(276)의 QBar 출력을 수신하여 제2 디코딩 출력 2를 생성한다. 제6 AND 게이트(262)는 제2 D 플립플롭(274)의 QBar 출력 및 제3 D 플립플롭(276)의 Q 출력을 수신하여 제7 디코딩 출력 7을 생성한다. 제7 AND 게이트(264)는 제3 D 플립플롭(276)의 Q 출력 및 제4 D 플립플롭(278)의 QBar 출력을 수신하여 제3 디코딩 출력 3을 생성한다. 제8 AND 게이트(266)는 제3 D 플립플롭(276)의 QBar 출력 및 제4 D 플립플롭(278)의 Q 출력을 수신하여 제8 디코딩 출력 8을 생성한다. 제9 AND 게이트(268)는 제4 D 플립플롭(278)의 Q 출력 및 제5 D 플립플롭(280)의 QBar 출력을 수신하여 제4 디코딩 출력 4를 생성한다. 제10 AND 게이트(270)는 제4 D 플립플롭(278)의 QBar 출력 및 제5 D 플립플롭(280)의 Q 출력을 수신하여 제9 디코딩 출력 9를 생성한다.
예를 들어, 존슨 카운터는 워킹 링 카운터이며, 이는 1000으로부터 1100, 1110, 1111, 0111, 0011, 0001, 0000(이러한 4비트 예는 2 × N = 8개의 상태를 가짐)으로 진행됨을 의미한다. 각 클록 펄스마다, 1비트만이 변하고(따라서 빌트인 에러 검출), N개의 플립플롭이 (2^N개의 상태와는 달리) 2N개의 상태를 제공한다. 2-입력 로직 게이트를 이용하여 임의의 상태를 디코딩할 수 있다.
당업자라면, 과도한 실험 없이 (존슨 카운터와 디코더를 포함하는) 디코딩 카운터 회로를 어떻게 수정할지를 알 것이다. 예를 들어, AND 게이트(252 내지 268)를 NOR 게이트로 교체할 수 있고, 당업자라면 NOR 게이트에 기초하여 디코더 회로를 구현하도록 입력과 출력을 어떻게 재배치할 것인지를 알 것이다.
본 발명의 실시예들을 존슨 카운터를 참조하여 설명하고 있지만, 본 발명은 이에 한정되지 않는다. 다른 실시예들에서는, 당업자에게 알려져 있는 임의의 적절한 카운터(예를 들어, 적절한 워킹 링 카운터)를 사용할 수도 있다.
도 8a와 도 8b는 RF 전력 증폭기(RF PA)와 함께 동기 벅 변환기 구현예의 서로 다른 변형들을 각각 도시한다.
도 8a에서, 전력 증폭기와 DC-DC 변환기 트랜지스터 FET들은 GaN을 사용하여 이종 집적 회로에서 구현되고, 벅 변환기 컨트롤러는 CMOS를 사용하여 구현된다. 본 실시예에서는, Vd 공급시 인덕턴스가 감소되거나 최소화될 수 있다. 도 8a의 이종 집적 회로(400)에서, CMOS 컨트롤러(421)는 공통 기판 상에 GaN 회로부(401)와 함께 집적 구현되며, 이러한 GaN 회로부는, GaN FET(407), 레벨 시프터 및 게이트 드라이버(410), 및 RF PA(406)를 포함한다. 도 8a의 점선은, RF PA가 DC-DC 변환기와 모노리식으로 집적될 수도 있고 집적되지 않을 수도 있음을 나타낸다. 예를 들어, 일부 실시예들의 RF PA는 이종 집적 회로 칩의 외부에 위치할 수 있고, 다른 실시예들에서, RF PA는 원 칩 솔루션을 구현하도록 이종 집적 회로 칩 내에 집적 형성될 수 있다.
CMOS 컨트롤러(421)는 PWM 컨트롤러(424) 및 에러 증폭기(426)를 포함한다. 에러 증폭기(426)는 RF PA의 드레인 전압 Vd를 기준 전압 Vref와 비교함으로써 피드백 루프를 형성한다. 비교 결과는 PWM 컨트롤러(424)에 제공되며, 비교 결과에 따라, PWM 컨트롤러(424)는 출력 신호의 듀티 사이클을 가변(또는 조절)한다. 예를 들어, 동일한 입력 전압 Vin(예를 들어, 40V)이 주어진 경우, PWM 신호의 50% 듀티 사이클이 약 28V의 Vd를 생성할 수 있는 한편, PWM 신호의 95% 듀티 사이클은 약 38V의 Vd를 생성할 수 있다.
PWM 컨트롤러(424)에 의해 출력되는 PWM 신호는 레벨 시프터 및 게이트 드라이버(410)에 제공되며, 이 레벨 시프터 및 게이트 드라이버는, 예를 들어, CMOS PWM 신호의 전압 레벨을, GaN FET(407)의 게이트에 인가될, GAN FET(예를 들어, 고 전자 이동 트랜지스터(HEMT))를 구동하는 데 적절한 전압 레벨로 변환하는 데 사용된다. GaN FET(407)는 자신의 제1 전극에서 입력 전압 Vin을 수신하고, 인덕터(412)의 제1 단부에 결합되며, 이 인덕터는 이종 집적 회로(400)의 외부에 구현된다. 인덕터(412)의 제2 단부는 커패시터(416)를 통해 그라운드에 결합되고, 이 커패시터도 이종 집적 회로(400)의 외부에 구현된다. 제1 GaN FET(407)의 제2 전극과 인덕터(412)의 제1 단부 사이의 노드는 이종 집적 회로에서 다이오드(414)의 캐소드에 결합되고, 다이오드(414)의 애노드는 그라운드에 결합된다. 인덕터(412)의 제2 단부는 또한 RF PA(406)의 Vd 입력에 결합된다.
도 8b의 이종 집적 회로(500)는, GaN 공정을 이용하여 RF PA(506)만이 구현되는 한편 회로들의 나머지 부분들은 CMOS를 사용하여 구현된다는 점을 제외하고는 도 8a의 이종 집적 회로(400)와 실질적으로 마찬가지이다. 예를 들어, 이 설계는, 제조 비용을 감소시키도록 실현 가능한 경우에 CMOS를 최대화해야 하기 때문에 비용 절감 면에서 바람직할 수 있다.
CMOS 회로부(521)는 PWM 컨트롤러(524)(예를 들어, PWM 펄스 폭 변조기) 및 에러 증폭기(526)를 포함한다. CMOS 회로부(521)는 또한 FET(507)와 게이트 드라이버(502)를 포함한다.
에러 증폭기(526)는 RF PA(506)의 드레인 전압 Vd를 기준 전압 Vref와 비교함으로써 피드백 루프를 형성한다. 비교 결과는 PWM 컨트롤러(524)에 제공되며, 비교 결과에 따라, PWM 컨트롤러(524)는 출력 PWM 신호의 듀티 사이클을 가변한다. 예를 들어, 동일한 입력 전압 Vin(예를 들어, 40V)이 주어진 경우, PWM 신호의 50% 듀티 사이클이 약 28V의 Vd를 생성할 수 있는 한편, PWM 신호의 95% 듀티 사이클은 약 38V의 Vd를 생성할 수 있다.
PWM 컨트롤러(524)에 의해 출력되는 PWM 신호는 게이트 드라이버(502)를 통해 FET(507)의 게이트에 인가된다. FET(507)는 자신의 제1 전극에서 입력 전압 Vin을 수신하고, 인덕터(512)의 제1 단부에 결합되고, 이 인덕터는 이종 집적 회로(500)의 외부에 구현된다. 인덕터(512)의 제2 단부는 커패시터(516)를 통해 그라운드에 결합되고, 이 커패시터도 이종 집적 회로(500)의 외부에 구현된다. FET(507)의 제2 전극과 인덕터(512)의 제1 단부 사이의 노드는, 이종 집적 회로(500)의 CMOS 회로부 내에 구현되는 다이오드(514)의 캐소드에 결합되고, 다이오드(514)의 애노드는 그라운드에 결합된다. 인덕터(512)의 제2 단부는 또한 RF PA(506)의 Vd 입력에 결합된다.
도 9는 본 발명의 일 실시예에 따른 이종 집적 회로(IC; 600)의 단면도이다. 이종 IC(600)는 실리콘(Si) <111> 기판(606)을 GaN 회로부와 CMOS 회로들이 제조되는 공통 기판으로서 포함한다. 이러한 이종 IC의 일례는, "Structure Having Silicon CMOS Transistors with Column III-V Transistors on a Common Substrate"라는 명칭의 미국 특허 공개번호 제2011/0180857호에 개시되어 있으며, 그 전문은 본 명세서에 참고로 원용된다.
이종 IC(600)는, SiO2 층들(604, 614), 및 그 위에 각각 형성된 CMOS 회로부들(602, 612)을 포함한다. GaN 층(610)은 서로 이격되어 있는 SiO2 층들(604, 614) 사이에 형성된다. GaN 회로부는 GaN 층(610)으로 제조되며, 예를 들어, 약 2㎛의 두께를 가질 수 있다. AlGaN 층(608)은, 예를 들어, 약 25nm의 두께로 GaN 층(610) 상에 형성된다. AlGaN 층(608) 상에는, GaN 층(610)에 형성된 GaN FET(예를 들어, HEMT)를 위한 컨택트들을 제공하도록 소스, 게이트, 드레인 컨택트들(616, 618, 620)을 형성할 수 있다. 이 적용 예에서 도시하고 설명한 바와 같은 층들의 두께는 예시를 위한 것이며, 본 발명은 이에 한정되지 않는다.
본 발명을 본 발명의 예시적인 실시예들을 참조하여 구체적으로 예시하고 설명하였지만, 다음에 따르는 청구범위 및 그 균등물에 의해 정의되는 바와 같은 본 발명의 사상과 범위로부터 벗어나지 않고서 형태와 상세에 있어서 다양한 변경을 행할 수 있다는 점을 당업자라면 이해할 것이다.

Claims (17)

  1. 이종 집적 회로(100, 400, 500)로서,
    입력 전압을 수신하고 상기 입력 전압을 상기 입력 전압과는 다른 출력 전압으로 변환하도록 구성되고, PWM 회로(104, 200)를 포함하는, 전압 변환기(101)와,
    상기 출력 전압을 수신하고, 상기 PWM 회로에 의해 생성되는 PWM 신호의 펄스 폭을 가변하는 데 사용되는 제어 신호를 생성하도록 구성된 피드백 회로(103)를 포함하고,
    상기 전압 변환기(101)와 상기 피드백 회로(103)는, 공통 기판 상에 집적된, 적어도 하나의 갈륨 질화물(GaN) 회로 소자 및 적어도 하나의 CMOS 회로 소자를 함께 포함하는, 이종 집적 회로(100, 400, 500).
  2. 제1항에 있어서, 상기 PWM 회로(104, 200)는, 디지털 PWM 회로이고, 카운터(202), 디코더(202), 및 플립플롭(206)을 포함하는, 이종 집적 회로(100, 400, 500).
  3. 제2항에 있어서, 상기 PWM 회로(104, 200)는 CMOS 회로부(circuitry)를 포함하는, 이종 집적 회로(100, 400, 500).
  4. 제3항에 있어서, 상기 PWM 회로(104, 200)에 의해 출력되는 상기 PWM 신호의 전압 레벨을 CMOS 회로 레벨로부터 GaN 회로 레벨로 변경하는 레벨 시프터(210)를 더 포함하는, 이종 집적 회로(100, 400, 500).
  5. 제2항에 있어서, 상기 카운터는 존슨 카운터(Johnson counter; 202)를 포함하고, 상기 플립플롭은 JK 플립플롭(206)을 포함하는, 이종 집적 회로(100, 400, 500).
  6. 제1항에 있어서, 상기 전압 변환기는 제1 GaN FET(Q1)와 제2 GaN FET(Q2)를 포함하고, 상기 PWM 회로(104, 200)에 의해 출력되는 상기 PWM 신호는 상기 GaN FET들(Q1, Q2)의 게이트들에 인가되는, 이종 집적 회로(100, 400, 500).
  7. 제1항에 있어서, 상기 피드백 회로(103)는, 상기 전압 변환기(101)의 출력 전압을 기준 전압(Vref)과 비교함으로써 상기 제어 신호를 생성하도록 구성된 에러 증폭기(108, 426, 526)를 포함하는, 이종 집적 회로(100, 400, 500).
  8. 제7항에 있어서, 상기 전압 변환기(101)는, 상기 에러 증폭기(108, 426, 526)로부터의 제어 신호를 이용하여 PWM 제어 신호를 생성하도록 구성되고 상기 PWM 신호를 가변하기 위한 상기 PWM 제어 신호를 상기 PWM 회로(104, 200)에 공급하도록 구성된 비교기(106)를 더 포함하는, 이종 집적 회로(100, 400, 500).
  9. 제1항에 있어서, 상기 전압 변환기는, GaN FET(407), 및 레벨 시프터 및 게이트 드라이버(410)를 포함하고, 상기 GaN FET는 상기 레벨 시프터 및 상기 게이트 드라이버(410)를 통해 상기 PWM 회로(424)로부터 상기 PWM 신호를 수신하는, 이종 집적 회로(100, 400, 500).
  10. 제9항에 있어서, 상기 PWM 회로(424)는 CMOS로 구현되는, 이종 집적 회로(100, 400, 500).
  11. 제10항에 있어서, 상기 레벨 시프터 및 상기 게이트 드라이버(410)는 GaN으로 구현되고, 상기 PWM 신호의 전압 레벨을 CMOS 회로 레벨로부터 GaN 회로 레벨로 조절하도록 구성된, 이종 집적 회로(100, 400, 500).
  12. 제11항에 있어서, 상기 전압 변환기의 전압 출력을 드레인 전압(Vd) 입력으로서 수신하도록 구성된 RF 전력 증폭기(RF PA; 406)를 더 포함하고, 상기 RF PA는 GaN으로 구현된, 이종 집적 회로(100, 400, 500).
  13. 제1항에 있어서, 상기 PWM 회로(104)는 상기 PWM 신호의 소프트웨어 기반 합성을 위한 소프트웨어 알고리즘을 포함하는, 이종 집적 회로(100, 400, 500).
  14. 평판형 능동 전자식 주사 어레이(flat panel active electronically scanned array; AESA)(1)로서,
    복수의 어레이 소자(2)와,
    상기 어레이 소자들 중에 주기적으로 배치된 어레이 소자들과 집적된 복수의 DC-DC 변환기(3)를 포함하는, 평판형 AESA.
  15. 제14항에 있어서, 상기 DC-DC 변환기들의 각각은 상기 어레이 소자들 중 대응하는 하나의 어레이 소자와 1:1 내지 1:N의 비율로 집적되고, 상기 N은 상기 어레이 소자들의 개수인, 평판형 AESA.
  16. 제14항에 있어서, 상기 DC-DC 변환기들의 각각은 상기 어레이 소자들 중 인접하는 어레이 소자들 간에 인터스티셜(interstitial) 방식으로 1:1 내지 1:N의 비율로 배치되고, 상기 N은 상기 어레이 소자들의 개수인, 평판형 AESA.
  17. 제14항에 있어서, 상기 DC-DC 변환기들의 각각은 이종 집적 회로를 포함하는, 평판형 AESA.
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