CN103959628A

CN103959628A - 具有在异构集成电路中实现的dc-dc转换器的分布式功率调节

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Publication number: CN103959628A
Application number: CN201280049415.7A
Authority: CN
Inventors: 杰弗里·H·桑德斯; 迈克尔·G·阿德勒斯泰因
Original assignee: Raytheon Sarcos LLC
Current assignee: Raytheon Co
Priority date: 2011-10-07
Filing date: 2012-08-15
Publication date: 2014-07-30
Anticipated expiration: 2032-08-15
Also published as: EP2764612B1; TW201316667A; TWI485964B; WO2013052204A1; CN103959628B; US9154045B2; EP2764612A1; US20130088392A1; KR101647568B1; KR20140073560A

Abstract

平板主动电子扫描阵列（AESA）（1），包括周期性设置在阵列元件（2）上的异构集成电路DC-DC电压转换器（3）。异构集成电路（100、400、500、600）包括电压转换器（101），其配置成接收输入电压（V_I），并将该输入电压转换为不同于该输入电压的输出电压（V_O），该电压转换器（101）包括模拟和/或数字PWM电路（104）。该异构集成电路（100、400、500、600）还包括反馈电路（103），其配置为接收所述输出电压（V_O），并产生用于改变由模拟和/或数字PWM电路（104）所产生的PWM信号的脉冲宽度的控制信号。该数字PWM电路（104）在使用CMOS和GaN制造工序在共同基板（606）上制成的异构集成电路（100、400、500、600）中实现。

Description

具有在异构集成电路中实现的DC-DC转换器的分布式功率调节

技术领域

根据本发明的实施方式的一个或多个方面涉及一种DC-DC转换器及其制造方法。

相关技术描述

DC-DC转换器用于在各种不同设备的较高和较低直流电压之间进行转换。虽然一些设备包括一个或仅几个DC-DC转换器，但一些系统包括数百至数千个DC-DC转换器。对于包括数百或数千个DC-DC转换器的系统来说，DC-DC转换器会占用大量的空间。此外，由于每个DC-DC转换器通过热损失浪费了功率，数百或数千个DC-DC转换器可导致大量的能量损失。

常见的DC-DC转换器需要输入较高的直流电压，并将其转换为较低的直流电压，被称为降压转换器。降压转换器通常比线性功率调节器的效率更高。典型的线性稳压器可消散（Vin-Vout）*Iout瓦作为废热，其中Vin是输入电压，Vout是输出电压，Iout是电流输出。例如，向负载提供1安培的40V至28V线性稳压器可消散（40-28）×1=12瓦（W）的热量，同时向负载提供的仅为28V*1安培=28W。因此，效率是输出功率/(输出功率+功率损失)=28/（28+12）=28/40=只有70％。

降压转换器可以超过93％的效率将40V转换到28V，只有2瓦的功率（热）损失。例如，对于典型的降压转换器来说，输出功率/(输出功率+功率损失)=28/（28＋2）=28/30=93％。降压转换器是开关式电源（SMPS）家族的成员，因而采用了开关频率以及晶体管开关、二极管、电感器和电容器。

图1示出了典型的降压转换器，其包括FET M₁，其从PWM电路20接收在其栅极的脉冲宽度调制（PWM）信号输入。图1的降压转换器还包括具有耦合到FET M₁源极的第一端的电感器L。FET M₁的漏极耦合到具有电压Vs的直流电源10的正极端子。二极管D耦合在所述电感器L的第一端与直流电源10的负极端子之间。电容器C和电阻R_L并联耦合在电感器L的第二端与电源10的负极端子之间。

在某些情况下，二极管D与第二晶体管一起用于“同步”降压转换器中，如图2所示。图2中的同步降压转换器大致类似于图1的降压转换器，除了第二FET M₂并联跨接二极管D。例如，从图2可以看出，FETM₂的漏极耦合到二极管D的阴极，且FET M₂的源极耦合到二极管D的阳极。除了所述第一晶体管FET M₁的栅电极之外，还向FET M₂的栅电极提供了来自PWM20的PWM输出信号。例如，只有当FET M₂关闭时，二极管D才可导电，且输出电压将根据提供给FET M₂的PWM输出信号的占空比发生变化。举例来说，提供给FET M₁和FET M₂的PWM控制信号可具有不同的相位和占空比。

同步降压转换器比典型的降压转换器更有效，因为通过场效应晶体管（FET）的功率（热）损失为I^2*Ron，而通过二极管的功率损耗是P_loss=Vfwd*I，其中I是负载电流，Ron是FET导通电阻，Vfwd是二极管的正向电压降，Ploss是功率损失。由于FET可设计为具有低导通电阻，而二极管的正向电压降是通过二极管材料带隙固定的，因此可使该FET具有较低的损耗。

发明内容

需要将DC-DC转换器所需要的空间减少或最小化，特别是在使用大量的DC-DC转换器的系统中。还需要增加电压转换效率，从而节省面积和浪费的功率（热）损失。因此，在根据本发明的示例性实施方式中，空间的利用率得到了改善或优化。

当根据本发明实施方式的DC-DC转换器应用于平板主动电子扫描阵列（AESA）时，功率分配和转换在雷达单元电池内启用，其可小至1/2英寸×1/2英寸，甚至更小，这取决于频率，从而使基于地面、基于空气以及基于空间应用的有利特征成为可能。

在根据本发明的示例性实施方式中，异构集成电路包括：电压转换器，其配置为接收输入电压，并将输入电压转换为不同于该输入电压的输出电压，该电压转换器包括PWM电路；以及反馈电路，其配置为接收输出电压，并产生用于改变由PWM电路产生的PWM信号的脉冲宽度的控制信号。该电压转换器和反馈电路一起包括至少一个氮化镓（GaN）电路元件以及至少一个CMOS电路元件，它们集成在公共基板上。

该PWM电路可以是数字PWM电路，并且可包括计数器、解码器和触发器。

该PWM电路包括CMOS电路。

异构集成电路还可包括电平移位器，以将PWM电路输出的PWM信号的电压电平从CMOS电路级变化至GaN电路级。

该计数器可包括约翰逊计数器，该触发器可包括JK触发器。

该电压转换器可包括第一GaN FET和第二GaN FET，其中由PWM电路输出的PWM信号施加到所述GaN FET的栅极。

该反馈电路可包括误差放大器，其配置为通过比较所述电压转换器的输出电压与参考电压（Vref）来产生PWM控制信号。

该电压转换器还可包括比较器，其配置为使用来自误差放大器的控制信号生成PWM控制信号，并向PWM电路提供PWM控制信号以改变PWM信号。

该电压转换器可包括GaN FET和电平移位器以及栅极驱动器。该GaN FET可通过电平移位器和栅极驱动器从PWM电路接收PWM信号。

PWM电路可在CMOS中实施。

该电平移位器和栅极驱动器可在GaN中来实施，并可配置为将PWM信号的电压电平从CMOS电路级调整至GaN电路级。

该异构集成电路还可包括RF功率放大器（RF PA），其配置成接收所述电压变换器的输出电压作为漏极电压输入，其中所述RF PA在GaN中实施。

该PWM电路可包括用于PWM信号的基于软件合成的软件算法。

在根据本发明的另一个示例性实施方式中，平板主动电子扫描阵列（AESA）包括：多个阵列元件；以及多个集成有周期性排列在阵列元件之中的阵列元件的DC-DC转换器。

每个DC-DC转换器可与对应的一个阵列元件相集成，比例范围为1:1～1:N，其中N是阵列元件的数量。

每个DC-DC转换器可填隙布置在相邻的阵列元件之间，比例为1:1～1:N，其中N是阵列元件的数量。

每个DC-DC转换器可包括异构集成电路。

附图说明

通过参照附图详细描述其示例性实施方式，本发明的上述和其它特征及方面将变得更加清楚。

图1是典型的降压转换器的示意电路图。

图2是典型的同步降压转换器的示意电路图。

图3是根据本发明一个实施方式的主动电子扫描阵列（AESA）面板阵列的示意性平面图。

图4是示意性表示图3中的AESA面板阵列的电源层欧姆损耗的电阻网络。

图5是根据本发明一个实施方式的包括PWM电路以及具有反馈回路的降压转换器的示意电路图。

图6是根据本发明一个实施方式的数字PWM电路的框图。

图7A和7B是根据本发明一个实施方式的约翰逊计数器和数字PWM电路解码器的逻辑电路框图和状态表。

图8A和8B根据本发明实施方式的与RF功率放大器（RF PA）一起的数字PWM电路的示意电路图。

图9是根据本发明实施方式中的共同基板上的CMOS和GaN器件的异构集成电路的剖视图。

具体实施方式

在根据本发明的实施方式中，主动电子扫描阵列（AESA）具有分布式功率调节，其中根据本发明实施方式的该DC-DC转换器周期性地放置在AESA的平板上。

根据本发明的其它实施方式中，提供了高效率和低成本的DC-DC转换器。这样的DC-DC转换器也可称为开关式电源（SMPS）。根据一个实施方式，DC-DC转换器将较高的直流电压（例如40伏）转换为较低的电压（例如28伏或3.3伏），具有很少或最小的热损失（或减少的热损失），因此高效。

在根据本发明的实施方式中，DC-DC转换器可以是在共同基板上实施为异构集成电路（IC）的同步降压转换器。该共同基板可以是硅（Si）基板，且该异构电路元件可包括CMOS和GaN器件。该同步降压转换器可使用数字PWM电路，其包括计数器、解码器和触发器。该计数器可是约翰逊计数器，触发器可是JK触发器。

该DC-DC转换器可用于应用中，例如AESA。该AESA包括多个阵列元件，并可以应用为例如雷达。在AESA中，雷达波束可被电子扫描，而不是具有用于扫描目的的旋转移动组件。

AESA可实施为具有成本、尺寸、重量和性能优势的平板形式（CSWAP）。在这样的阵列中，微波单片集成电路（MMIC）形式的功率放大器也可直接安装到平板上，使得每个功率放大器直接连接到相关的一个阵列元件（例如散热器）上。图3中示出了这种阵列的16×16元件实例的示意性布局。

图3是平板AESA1的示意性平面图。平板AESA600的16×16阵列中的每个小方块（例如阵列元件）表示一个阵列元件2。大方块代表DC-DC变换器3的周期布置，其可以为固定元件的偏置而允许较高的电压输入到电源平板。该功率转换器的周期性可利用所述元件从1:1变化至高达1：N，其中N是由该转换器供电的一组元件的尺寸（或数量）。

在典型的实现方式中，可通过连续金属层（电源层）来提供到每个功率放大器的偏置输入，该连续金属层可具有均匀施加的电压，其等于功率放大器所需的电压。每个元件或元件小组可与能量存储电容器相关联，以在“接通”功率放大器的脉冲过程中提供在这个电压的电流。

保持在这样的电容器中的时间平均充电所需的电流通常是由连续（DC）基础上的电源层通过少量的连接器提供的。该电流伴随有电力平面中的欧姆（I²R）损失。此外，在整个平面上的电压降可能、影响每个阵列元件的电压均匀性。

根据图3所示的本发明实施方式，这个问题得到了解决或缓解。根据本发明实施方式的DC-DC转换器被固定间隔地复制（直至并包括在阵列中每个阵列元件一个DC-DC转换器）。根据本发明的实施方式，该转换器可允许最高可能的电压用在电源层上（提供为向转换器的输入），同时提供在功率放大器所需的偏置电压（提供为该转换器的输出电压）。净效应是在电源层中的较低电流以及用于AESA的整体更高效率。在这里，效率可定义为平均放大器的输出RF功率与提供给功率平面的平均DC输入偏置功率的比值。成功实现在AESA效率中的净改善可能取决于DC-DC转换器的转换效率。

这一点是通过图4中的简单AESA模型分析来示出的。图4示出了简单的电阻网络4，其表示该电源层的欧姆损耗。在每个网络节点6的功率负载表示为在所述功率放大器的电压运行的电流源9。在图4中，仅示出了两个这样的负荷16，仅供说明之用。

在这里，电源层是通过各具有值Rs的串联和并联电阻器5的网络来表示。在每个节点6有射频功率放大器（RF PA）。该RF PA表示为电流源9，其电流值是相关联的RF PA的时间平均电流。值得注意的是，每个RF PA的波形可以是占空比D的脉冲串。然而，与相关联的电荷存储电容器组合，时间平均电流在电源层中流动。这允许DC电流源用于电源层模型中。

图4表示插入的与每个电流源串联的DC-DC转换器。在电源层上的输入电压7是Vo，输出电压为V_A，PA的工作电压。DC-DC转换器的转换效率8用符号η表示，是提供给放大器（V_AI_A）的功率与提供给DC-DC转换器的功率输入（V_OI_N）的比值。在这里，I_n是在元件位置n的从电源层节点到DC-DC转换器的电流。

因此，到放大器的平均功率是P_A=V_AI_A。此外，到转换器的平均输入功率是V_AI_A/η。为了评估分布式功率转换的影响，当它的右边缘假定为在等电位时，电源层中的电流分析被简化。然后放大器的每一行可独立处理。电源层中的总功耗则是每一行中的求和，假设网络电阻两端的压降与V_o相比足够小，使得Σ（K=1，...，N）R_skI_o<<V_o。

根据本发明实施方式中的异构集成电路的使用允许DC-DC转换器集成有阵列元件，其中每个阵列元件可具有一个DC-DC变换器。这样的阵列可建模为图4中所示的网状电阻。例如，通过在阵列元件中分配电源，经历了更小的阻力从而有较少的功率。

例如，在图4所示的4行（16个元件）阵列中消耗的功率可由下面的方程式1给出。

P_dis=4R_SI_o2(4²+3²+2²+1²)=4R_sI_o ²F(4)=120R_sI_o2，（方程式1）

其中F（N）=N（N+1）（2N+1）/6。

在方程式1中，进入到每个转换器的电流I_o可使用转换器效率来取代，得到I_o=PA/ηV_o。

将此与电源层P_dis的表达式（方程式1）相结合给出了以下方程式2，其显示了简单模型的关键点。

P_dis=120x R_s x(PA/ηV_o)（公式2）

在板中消耗的功率是在板面上的电压平方反比函数和直流到直流的转换效率的平方反比函数。转换器效率和电源层电压的乘积应对于最低电源层耗散最大化。

例如，雷达的负载功率点可位于单元晶格或单元晶格的间隙之间。换句话说，该DC-DC转换器可分别设置于单元晶格或阵列元件之间。这允许RF电路的高密度封装。此外，通过将根据本发明实施方式的DC-DC转换器应用于平板AESA中，功率分配和转换在雷达单元晶格中是可行的，从而使得基于地面、基于空气和基于空间应用的有利特征是可行的。

在根据本发明的实施方式中，降压转换器可使用反馈回路来控制输出电压。图5是具有反馈回路的电压转换器100的电路图。在图5中可以看到，反馈回路包括反馈电压分压器（电阻器R2和R4），误差放大器108，它接收参考电压参考REF作为其输入之一，以及比较器106（例如PWM比较器），作为它的一个输入，其接收来自锯齿振荡器（未示出）的输出信号（例如振荡器斜坡信号）。

在图5中可以看到，PWM电路104用于向开关晶体管Q2的栅极提供PWM信号。该PWM电路104可以是模拟或数字PWM电路，并产生脉冲宽度调制时钟以应用于开关（FET）Q1和Q2中，其脉冲宽度占空比D以D=Vout/Vin与降压转换器100的输入电压Vin（V_I）和输出电压Vout（V_o）相关。该PWM电路104由PWM比较器106的输出控制。

电压转换器（例如具有反馈回路的同步降压转换器）100包括第一开关（FET）Q1，其具有耦合到供给电压V_I的电源（例如电压源）102的正极端子的漏极，以及耦合到第二开关（FET）Q2的漏极的源极，第二开关（FET）Q2耦合在第一开关Q1的源极和电源102的负极端子之间。PWM电路104向第一和第二开关Q1和Q2的栅极提供驱动信号。

电感器L1具有耦合到所述第一开关Q1和第二开关Q2之间节点的第一端。电阻R_C1和电容器C1串联耦合在电感器L1的第二端与电源102的负极端子之间。电阻器R在电感器L1的第二端与电源102的负极端子之间与电阻器R_C1和电容器C1并联耦合。

分压器（电阻器R2和R4）、误差放大器108和相关的分立元件（电容和电阻）可一起被称为补偿电路103（例如反馈电路）。电容器C6和电阻器R3串联耦合分压器（包括电阻器R2和R4）的电阻器R2的两端。电阻器R4的第一端在节点处耦合到电阻器R2，电阻器R4的第二端耦合到地面。在节点处位于电阻器R2和R4之间的电压输入到误差放大器108的负极输入端中，而误差放大器108的正极输入端耦合到参考电压REF。电容器C8和电阻器R5串联耦合在误差放大器108的负极输入端和误差放大器108的输出端之间。电容器C7在误差放大器108的负极输入端与误差放大器108的输出端之间与电容器C8和电阻器R5并联耦合。

利用上述结构，误差放大器108产生了输出信号V_EA，其表示由分压器（电阻器R2和R4）划分的电压转换器100的输出电压V_o和参考电压REF之间的差异（例如放大的差异）。因此，在本发明实施方式中的误差放大器108的输出信号V_EA用在反馈回路中作为补偿电路103的补偿信号。

包括PWM电路104的同步降压转换器连同比较器106可被称为调制器101（例如转换电路）。比较器106接收误差放大器108的输出信号V_EA作为在其正极输入端的输入，并接收锯齿振荡器（未示出）的输出作为在其负极输入端的输入。该锯齿波振荡器的输出也可被称为振荡器斜坡信号。该比较器106的输出提供为向PWM电路104的输入，并用于改变或调整由PWM电路104所产生的PWM信号占空比。这样，反馈回路用来确保基本稳定的（或基本恒定）的输出电压V_o，其前提是供应基本恒定的输入电压V_I。

在全面回顾本文所有的公开内容后，本领域技术人员将能够选择所有分立元件和逻辑芯片的类型和数值来实现电压转换器100，而无需过度的实验，条件是为具体实施给出特定的操作特性（例如输入和输出电压、功率需求等）。

PWM电路104可以是模拟PWM电路或数字PWM电路。在数字实现PWM电路104的情况下，该数字PWM电路104允许精确的数字控制，并可不需要使用模拟电路或振荡器。数字PWM电路104可以是相对容易地在数字电路中实现，例如场可编程栅极阵列（FPGA）和/或逻辑。此外，该数字PWM电路104可相对容易地通过嵌入式微控制器或微处理器控制。此外，该数字PWM电路104可允许PWM波形的完整软件（SW）控制/合成。反馈回路补偿可在数字域中实现。具体应用的非线性控制回路也可用于数字PWM电路。

根据本发明实施方式的数字PWM电路104实现了使用数字电路的低费用实施，例如FPGA，并允许与其它的CMOS或SiGe电路集成。此外，该数字PWM电路104可实现较高的开关频率（例如相比于模拟PWM电路），并且可减少过滤器的尺寸和重量，并改善控制环路带宽（BW）。该数字PWM电路104还可允许软件写入的专有算法，使得PWM波形可以用软件来合成。PWM波形的这种基于软件的合成可实现简单的场升级或新的应用变化。此外，数字PWM电路104的实施可有利于电路的异构集成。例如，数字PWM电路104可实现为CMOS器件，而降压转换器的开关（例如FET）可使用高效率的GaN处理来实现。在一般情况下，由于低的寄生电感，一个芯片的解决方案可能是更有效的。由于一个芯片片上系统（SOC）的解决方案，也可能导致改进的制造和维修。

在一个实施方式中，如图6所示，PWM电路200（例如图4的数字PWM电路104）使用触发器206（例如JK触发器（FF））和解码计数器202实现。例如，解码计数器202可包括约翰逊计数器和解码器。根据本发明实施方式的计数器的优点在于，例如任何状态可以使用2-输入逻辑栅极（例如NAND或NOR栅极）解码。

在图6的实施方式中，解码计数器202接收1MHz的开关时钟，并产生9个输出Q1-Q9。在解码计数器202中，Q0的上升边缘可设置每10个周期的计数器。选定的Q1-Q9的上升边缘可重置计数器，占空比D=Qx*10％，其中x=1～9。在该特定的实施方式中，输出Q2、Q4、Q6、Q9设置有多路复用器204。在图4的时序图和表中可以看出，可使用多路复用器204选择分别为20％、40％、70％和90％的PWM占空比。虽然图6中仅示出了9个输出Q1-Q9，但本发明并不限于此。例如，在其它实施方式中的解码计数器可有大量（例如多达1000个）的输出，这取决于设计要求。

触发器206还接收1MHz的开关时钟以及输出Q0（来自解码计数器202），以及多路复用器204的输出。在所描述的实施方式中，该触发器206是JK触发器，当J=1时，其输出设置为逻辑高，或当K=1时复位为逻辑低。通过该电路设计，J和K输入决不允许同时都为1。因此，应用于J输入的来自解码计数器202的输出Q0设定PWM信号，当来自解码计数器202的Q2、Q4、Q6、Q9输出之一导致多路转换器204将选择信号应用于K输入时，同时Q0输出为逻辑低，该多路转换器204的输出信号复位PWM信号。这种方式中，可选择/调整PWM信号的占空比。缓冲器208和210可用来驱动触发器206的输出，以提供作为PWM电路200的输出。例如，缓冲器208和210可一起操作为电平位移器（例如从CMOS信号级移位到GaN信号级）。

在全面回顾本文所有的公开内容后，本领域技术人员将能够选择所有分立元件和逻辑芯片的类型和数值来实现PWM电路200，而无需过多的实验，条件是为具体实施给出具体的操作特性（例如所需的制造技术（例如CMOS、GaN）等）。

在一个具体实施方式中，可使用本领域技术人员已知的标准单元来实现PWM电路200的一个或多个电路组件。例如，计算解码器202可使用具有重置单元的5个D触发器来制作10状态的约翰逊计数器，使用10个2-输入NOR单元来制作用于解码约翰逊计数器的10种状态的10个栅极。

此外，该多路转换器204可使用多路转换器单元来选择由解码计数器202产生的4个复位信号之一。另外，触发器206可使用具有重置单元的JK触发器产生PWM信号。更进一步，缓冲器208和210可分别使用一个或多个缓冲单元来驱动触发器206的输出信号。例如，缓冲器208和210可用于将触发器206的输出信号（例如具有CMOS逻辑电平）电平移位到GaN实现电路所需的电压电平。

虽然以上提供了单元实例，本发明并不限于此，并且本领域的技术人员将能够选择基于本文所公开内容的适当的电路、芯片、单元、单元库、制造技术等，以充分实施本发明的实施方式而无需过多的实验。

图7A示出了约翰逊计数器的逻辑电路示意图，图7B示出了约翰逊计数器的状态表。该约翰逊计数器具有图7A和7B的实施方式中的以下特性。图7A的约翰逊计数器是用移位寄存器或5个触发器（例如D触发器A、B、C、D、E）272、274、276、278、280制成。根据所期望的要计数的比特数，触发器的数量可在其它实施方式中不同。5个D触发器中的每一个接收时钟信号（例如图4的1MHz开关时钟信号）。另外，5个D触发器中的每一个在其R输入端接收逻辑低信号。

第一D触发器272接收最后一个D触发器280的QBar输出作为D输入。最后一个D触发器280的QBar输出还是计数器输出C_OUT。第一触发器272的Q输出作为第二D触发器274的D输入。第一D触发器的QBar输出是通过与门282与第三D触发器276的QBar输出连接，且与门282的输出设置为NOR门284的输入。NOR门284还接收第二D触发器274的QBar输出作为输入，并向第三D触发器276提供作为D输入的输出。第三D触发器276的Q输出设置为向第四D触发器278的D输入。第四D触发器278的Q输出设置为向第五D触发器280的D输入。

第一与门252接收第五D触发器280的QBar输出以及第一D触发器272的QBar输出，以产生初始解码输出0。第二与门254接收第五D触发器280的Q输出以及所述第一D触发器272的Q输出以产生第五解码输出5。第三与门256接收第一D触发器272的Q输出和第二D触发器274的QBar输出以产生第一解码输出1。第四与门258接收第一D触发器272的QBar输出和第二D触发器274的Q输出以产生第六解码输出6。第五与门260接收第二D触发器274的Q输出和第三D触发器276的QBar输出以产生第二解码输出2。第六与门262接收第二D触发器274的QBar输出和第三D触发器276的Q输出以产生第七解码输出7。第七与门264接收第三D触发器276的Q输出和第四D触发器278的QBar输出以产生第三解码输出3。第八与门266接收第三D触发器276的QBar输出和第四D触发器278的Q输出以产生第八解码输出8。第九与门268接收第四D触发器278的Q输出和第五D触发器280的QBar输出以产生第四解码输出4。第十与门270接收第四D触发器278的QBar输出和第五D触发器280的Q输出以产生第九解码输出9。

例如，约翰逊计数器是步行环计数器，其表示它从1000到1100到1110到1111到0111到0011到0001到0000（该4位实例具有2*N=8个状态）。对于每一个时钟脉冲来说，仅1位有变化（因而内置有错误检测），使得n个触发器提供2N个状态（与2^N个状态相反）。任何状态可用2-输入逻辑门进行解码。

本领域技术人员将知道如何修改解码的计数器电路（包括约翰逊计数器和译码器）而无需过度实验。例如，该与门252-268可用或非门代替，并且本领域技术人员将知道如何重新排列输入和输出来实现基于或非门的解码器电路。

虽然所描述的本发明实施例方式涉及约翰逊计数器，但本发明并不限于此。在其它实施方式中，本领域技术人员已知的任何合适的计数器（例如适当的步行环计数器）都可使用。

图8A和8B分别示出了与RF功率放大器（RF PA）一起实施的同步降压转换器的不同变化。

在8A中，该功率放大器和所述DC-DC转换器晶体管FET采用GaN在异构集成电路中实现，并且降压转换器控制器采用CMOS实现。在本实施方式中，可降低或最小化在Vd供给中的电感。在图8A的异构集成电路400中，CMOS控制器421一体实现在具有GaN电路401的共同基板上，该GaN电路401包括GaN FET407、电平移动器和栅极驱动器410、和RF PA406。图8A中的虚线表示该RF PA可能会或可能不会与DC-DC转换器单片集成。例如，在一些实施方式中的RF PA可在异构集成电路芯片的外部，并且在其它实施方式中，RF PA也可一体地形成在所述异构集成电路芯片中来实现一个芯片的解决方案。

该CMOS控制器421包括PWM控制器424和误差放大器426。该误差放大器426通过比较所述RF PA的漏极电压Vd和参考电压Vref而形成反馈环路。比较的结果提供给PWM控制器424，并根据比较结果，该PWM控制器424改变（或调整）输出信号的占空比。例如，给定相同的输入电压Vin（例如40V）时，PWM信号的50％占空比可能会产生大约28V的Vd，而PWM信号的95％占空比可能产生大约38V的Vd。

由PWM控制器424输出的PWM信号提供给电平移位和栅极驱动器410，其例如用于将CMOS PWM信号的电压电平转换成适合驱动GaNFET（例如高电子迁移率晶体管（HEMT））的电压电平，以应用到所述GaN FET407的栅极。该GaN FET407在其第一电极接收输入电压Vin，并耦合到电感器412的第一端，该电感器是在异构集成电路400的外部实现的。电感器412的第二端通过电容器416耦合到地面，该电容器也是在异构集成电路400的外部实现的。第一GaN FET407的第二电极和所述电感器412的第一端之间的节点耦合到异构集成电路中的二极管414的阴极，并且二极管414的阳极耦合到地面。电感器412的第二端也耦合到RF PA406的Vd输入。

图8B的异构集成电路500基本上类似于图8A的异构集成电路400，不同的是仅一个RF PA506使用GaN处理实现，而这些电路的其余部分使用CMOS实现。例如，这样的设计在节约成本方面可能是可取的，因为当减少制造成本是可行的时候，CMOS应最大化。

该CMOS电路521包括PWM控制器524（例如PWM脉冲宽度调制器）以及误差放大器526。该CMOS电路521还包括FET507和栅极驱动器502。

该误差放大器526通过比较RF PA506的漏极电压Vd和参考电压Vref形成反馈回路。比较的结果提供给PWM控制器524，并且根据该比较结果，PWM控制器524改变输出PWM信号的占空比。例如，给定相同的输入电压Vin（例如40V）时，PWM信号的50％占空比可能会产生大约28V的Vd，而PWM信号的95％占空比可能产生大约38V的Vd。

由PWM控制器524输出的PWM信号通过栅极驱动器502应用到FET507的栅极。该FET507在其第一电极接收输入电压Vin，并耦合到电感器512的第一端，该电感器是在异构集成电路500的外部实现的。电感器512的第二端通过电容器516耦合到地面，该电容器也是在异构集成电路500的外部实现的。FET507的第二电极和所述电感器512的第一端之间的节点耦合到在异构集成电路500的CMOS电路中实现的二极管514的阴极，并且二极管514的阳极耦合到地面。电感器512的第二端也耦合到RF PA506的Vd输入。

图9是根据本发明实施方式的异构集成电路（IC）600的剖视图。该异构集成电路600包括硅（Si）<111>基板606作为共同基板，在其上制作有GaN电路和CMOS电路。这样的异构集成电路的实例在名称为“Structure Having Silicon CMOS Transistors with Column III-VTransistors on a Common Substrate”的美国授权前专利申请公开No.2011/0180857中公开，其全部内容通过引用并入本文。

该异构集成电路600包括SiO₂层604、614，在其上形成有各自的CMOS电路602、612。GaN层610形成在相互隔开的SiO₂层604和614之间。GaN电路在GaN层610中制造，该层可具有例如大约为2μm的厚度。AlGaN层608形成在GaN层610上，其厚度例如为约25nm。在AlGaN层608上可形成源极、栅极与漏极接点616、618和620，以提供用于形成在GaN层610中的GaN FET（例如HEMT）的接点。本申请中所示及所述的层的厚度仅供说明之用，本发明不限于此。

虽然本发明已参照其示例性实施方式具体示出并进行了描述，但本领域普通技术人员可以理解的是，可在形式和细节上做出各种变化而不脱离由所附权利要求及其等同物所定义的本发明的精神和范围。

Claims

1.异构集成电路（100、400、500），包括：

电压转换器（101），配置成接收输入电压，并将输入电压转换为不同于输入电压的输出电压，该电压转换器（101）包括PWM电路（104、200）；以及

反馈电路（103），配置为接收输出电压，并产生用于改变由PWM电路产生的PWM信号的脉冲宽度的控制信号，

其中所述电压转换器（101）和所述反馈电路（103）一起包括至少一个氮化镓（GaN）电路元件和至少一个集成在共同基板上的CMOS电路元件。

2.根据权利要求1所述的异构集成电路（100、400、500），其中PWM电路（104、200）是数字PWM电路，并包括计数器（202）、解码器（202）以及触发器（206）。

3.根据权利要求2所述的异构集成电路（100、400、500），其中所述PWM电路（104、200）包括CMOS电路。

4.根据权利要求3所述的异构集成电路（100、400、500），还包括电平移位器（210）以使由PWM电路（104、200）输出的PWM信号的电压电平从CMOS电路级变化到GaN电路级。

5.根据权利要求2所述的异构集成电路（100、400、500），其中所述计数器包括约翰逊计数器（202），并且触发器包括JK触发器（206）。

6.根据权利要求1所述的异构集成电路（100、400、500），其中所述电压转换器包括第一GaN FET（Q1）和第二GaN FET（Q2），其中由PWM电路（104、200）输出的PWM信号应用于GaN FET（Q1、Q2）的栅极。

7.根据权利要求1所述的异构集成电路（100、400、500），其中所述反馈电路（103）包括误差放大器（108、426、526），其配置为通过比较所述电压变换器（101）的输出电压和参考电压Vref产生控制信号。

8.根据权利要求7所述的异构集成电路（100、400、500），其中所述电压转换器（101）还包括比较器（106），其配置为使用来自误差放大器（108、426、526）的控制信号产生PWM控制信号，并将该PWM控制信号供应给PWM电路（104、200）来改变PWM信号。

9.根据权利要求1所述的异构集成电路（100、400、500），其中所述电压转换器包括GaN FET（407）和电平移位器和栅极驱动器（410），其中所述GaN FET通过电平移位器和栅极驱动器（410）接收来自PWM电路（424）的PWM信号。

10.根据权利要求9所述的异构集成电路（100、400、500），其中所述PWM（424）在CMOS中实现。

11.根据权利要求10所述的异构集成电路（100、400、500），其中所述电平移位器和栅极驱动器（410）在GaN中实现，并且配置为使PWM信号的电压电平从CMOS电路级变化到GaN电路级。

12.根据权利要求11所述的异构集成电路（100、400、500），还包括配置成接收所述电压变换器的电压输出作为漏极电压（Vd）输入的RF功率放大器（RF PA）（406），其中RF PA在GaN中实现。

13.根据权利要求1所述的异构集成电路（100、400、500），其中所述PWM（104）包括用于基于软件的PWM信号合成的软件算法。

14.平板主动电子扫描阵列（AESA）（1），包括：

多个阵列元件（2）；以及

多个与周期性设置在阵列元件中的阵列元件集成的DC-DC转换器（3）。

15.根据权利要求14所述的平板AESA，其中每个DC-DC转换器与相应一个阵列元件集成，比率范围为从1:1到1:N，其中N是阵列元件的数量。

16.根据权利要求14所述的平板AESA，其中每个DC-DC转换器间隙地设置在相邻的阵列元件之间，比率范围为1:1到1:N，其中N是阵列元件的数量。

17.根据权利要求14所述的平板AESA，其中每个DC-DC转换器包括异构集成电路。