KR20140071556A - 멤리스터 브리지 회로 및 이를 이용하는 멤리스티브 브리지 시냅스 회로와 뉴런 회로 - Google Patents

멤리스터 브리지 회로 및 이를 이용하는 멤리스티브 브리지 시냅스 회로와 뉴런 회로 Download PDF

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Abstract

본 발명은 멤리스터 브리지 회로 및 이를 이용한 멤리스티브 브리지 시냅스 회로에 관한 것이다.
상기 멤리스터 브리지 회로는 브리지형으로 접속된 제1 내지 제4 멤리스터를 포함하고, 포지티브 입력이 인가되는 경우, 순방향 바이어스된 제1 및 제4 멤리스터의 멤리스턴스는 감소하고, 역방향 바이어스된 제2 및 제3 멤리스터의 멤리스턴스는 증가하고, 네거티브 입력이 인가되는 경우, 순방향 바이어스된 제1 및 제4 멤리스터의 멤리스턴스는 증가하고, 역방향 바이어스된 제2 및 제3 멤리스터의 멤리스턴스는 감소할 수 있다.

Description

멤리스터 브리지 회로 및 이를 이용하는 멤리스티브 브리지 시냅스 회로와 뉴런 회로{Memristor bridge circuit, and memristive bridge synapse circuit and neuron circuit using the same}
본 발명은 4개의 멤리스터로 구성되는 멤리스터 브리지 회로와, 상기 멤리스터 브리지 회로를 이용하여 뉴런을 위한 시냅스 동작을 수행할 수 있도록 하는 멤리스터 브리지 회로와 뉴런 회로에 관한 것이다.
인간의 뇌는 백 만개 이상의 뉴런을 가지며, 뉴런 각각은 2만개 이상의 시냅스로 구성된다. 시냅스의 효율적인 회로 구현은, 뇌 같은 장치를 만들 수 있으므로 매우 중요하다. 그러나, 시냅스를 구현하기 위한 적절한 소자가 가용하지 않으므로, 이 분야의 연구는 제한적 성공만을 거두고 있다. 그 중, CNN(cellular neural network)은 성공적 접근 방법의 하나로서 알려져 있으나, 이 또한 뇌와 같은 장치를 만들기 위해서는 보다 효율적이고 소형화될 필요가 있다.
최근에 들어, 윌리엄스(D. B. Strukov, G. S. Snider, D. R. Stewart, and R. S. Williams, The missing memristor found,( Nature, vol. 453, pp. 80??83, 2008. )은 비휘발성이고 신경 특성을 가지는 수 나노 크기의 TiO2 소자를 제안했다. TiO2의 메모리 어플리케이션은 이전에 제안된 바 있으나, 이 소자의 물리적 특성에 대해서는 설명을 하지 못했다. 그러나, 윌리엄스는 특정 동작 범위에서 TiO2가 멤리스터(memristor)로써 동작할 수 있음을 증명하였다.
이러한 멤리스터는 1971 년에 추아(Chua)에 의해 전기 회로의 4번째 기본 소자로서 제안되었으며, 후에 멤리시티브 디바이스(memristive device)로 불리는 능동 소자로 일반화되었다. 이러한 멤리스터와 멤리시티브 디바이스의 저항 값은 이전에 이 디바이스에 인가되었던 전류 값 또는 전압 의 누적 값에 의해 결정되기 때문에 비휘발성 메모리로써 활용될 수 있다.
이에 본 발명에서는 멤리스터를 이용하여 포지티브, 네거티브, 또는 제로 시냅스 가중치를 가질 수 있는 멤리스터 브리지 회로를 제안하고자 한다.
또한, 본 발명에서는 멤리스터 브리지 회로에 차동 증폭기를 추가하여, 뉴런을 위한 시냅스 동작을 수행할 수 있는 멤리스티브 브리지 시냅스 회로를 제안하고자 한다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 따르면, 브리지형으로 접속된 제1 내지 제4 멤리스터를 포함하고, 양(positive)의 입력 전압펄스를 인가되는 경우, 순방향 바이어스된 제1 및 제4 멤리스터의 멤리스턴스는 감소하고, 역방향 바이어스된 제2 및 제3 멤리스터의 멤리스턴스는 증가하고, 음(negative)의 입력 전압 펄스가 인가되는 경우, 순방향 바이어스된 제1 및 제4 멤리스터의 멤리스턴스는 증가하고, 역방향 바이어스된 제2 및 제3 멤리스터의 멤리스턴스는 감소하는 것을 특징으로 하는 멤리스터 브리지 회로를 제공한다.
상기 제1 내지 제4 멤리스터의 전압 분배 공식은 저항에 따른 전압 분배 공식을 따르는 것을 특징으로 한다.
상기 멤리스터 브리지 회로의 출력 전압은 "
Figure pat00001
"의 식에 따라 결정되며, 상기 vA는 상기 멤리스터 브리지 회로의 + 출력노드, 상기 vB는 상기 멤리스터 브리지 회로의 - 출력노드, 상기 M1, M2, M3, 및 M4는 상기 제1 내지 제4 멤리스터 각각의 멤리스턴스를 의미할 수 있다.
상기 멤리스터 브리지 회로의 시냅스 가중치는 "
Figure pat00002
"로 정의되는 것을 특징으로 하며,
Figure pat00003
인 경우에는 양(positive)의 시냅스 가중치를,
Figure pat00004
인 경우에는 음(negative)의 시냅스 가중치를,
Figure pat00005
인 경우에는 제로(0) 시냅스 가중치를 각각 가지며, 상기 M1, M2, M3, 및 M4는 상기 제1 내지 제4 멤리스터 각각의 멤리스턴스를 의미할 수 있다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 다른 실시 형태에 따르면, 브리지형으로 접속된 제1 내지 제4 멤리스터를 포함하는 멤리스터 브리지 회로; 및 상기 멤리스터 브리지 회로의 출력 전압을 전류로 변환하여 출력하는 차동 증폭기를 포함하여, 시냅스 가중치 곱셈 또는 시냅스 가중치 프로그래밍 동작을 수행하는 것을 특징으로 하는 멤리스티브 브리지 시냅스 회로를 제공한다.
이때, 상기 멤리스티브 브리지 시냅스 회로는 시냅스 가중치 곱셈 동작 시 입력되는 제1 펄스와 시냅스 가중치 프로그래밍 동작 시 입력된 제2 펄스는 서로 상이한 전압 값 또는 펄스 폭을 가지며, 상기 제2 펄스의 전압 값 혹은 펄스 폭이 상기 제1 펄스의 전압 값 혹은 펄스 폭 보다 훨씬 큰 것을 특징으로 한다.
상기 제1 내지 제4 멤리스터의 전압 분배 공식은 저항에 따른 전압 분배 공식을 따르는 것을 특징으로 한다.
상기 차동 증폭기는 상기 멤리스터 브리지 회로의 + 출력노드에 인가된 전압에 따라 동작 제어되는 제1 트랜지스터; 상기 멤리스터 브리지 회로의 - 출력노드에 인가된 전압에 따라 동작 제어되는 제2 트랜지스터; 및 상기 제1 및 제2 트랜지스터의 동작 전류를 제공하는 제3 트랜지스터를 포함하는 것을 특징으로 시냅스하며,
Figure pat00006
인 경우에는 포지티브 시냅스 가중치를,
Figure pat00007
인 경우에는 네거티브 시냅스 가중치를,
Figure pat00008
인 경우에는 제로(0) 시냅스 가중치를 각각 가지며, 상기 M1, M2, M3, 및 M4는 상기 제1 내지 제4 멤리스터 각각의 멤리스턴스를 의미할 수 있다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 다른 실시 형태에 따르면, 브리지형으로 접속된 제1 내지 제4 멤리스터를 포함하는 다수의 멤리스터 브리지 회로; 상기 다수의 멤리스터 브리지 회로에 각각 접속되며, 자신이 접속한 멤리스터 브리지 회로의 출력 전압을 전압차를 전류로 각각 변환하는 다수의 차동 증폭기; 상기 최종 출력노드에 직류 바이어스 전압을 인가하는 셀 바이어싱 회로; 및 상기 다수의 차동 증폭기의 출력전류 합을 전압으로 변환하여 상기 최종 출력노드로 출력하는 전류-전압 변환 회로를 포함하는 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로를 제공한다.
상기 뉴런 회로에서, 시냅스 시냅스가중치 곱셈 동작시 입력되는 제1 펄스와 시냅스 가중치 프로그래밍 동작시 입력된 제2 펄스는 서로 상이한 전압값 또는 펄스폭을 가지며, 상기 제2 펄스의 전압값이 상기 제1 펄스의 전압값 보다 크거나, 상기 제2 펄스의 펄스폭이 상기 제1 펄스의 펄스폭이 보다 큰 것을 특징으로 한다.
상기 제1 내지 제4 멤리스터의 전압 분배 공식은 저항에 따른 전압 분배 공식을 따르는 것을 특징으로 한다.
시냅스그리고,
Figure pat00009
인 경우에는 포지티브 시냅스 가중치를,
Figure pat00010
인 경우에는 네거티브 시냅스 가중치를,
Figure pat00011
인 경우에는 제로(0) 시냅스 가중치를 각각 가지며, 상기 M1, M2, M3, 및 M4는 상기 제1 내지 제4 멤리스터 각각의 멤리스턴스를 의미할 수 있다.
상기 다수의 차동 증폭기 각각은 상기 자신이 접속한 멤리스터 브리지 회로의 + 출력노드에 인가된 전압에 동작 제어되어 는 제1 트랜지스터; 상기 자신이 접속한 멤리스터 브리지 회로의 - 출력노드에 인가된 전압에 따라 동작 제어되는 제2 트랜지스터; 및 바이어스 전압에 따라 상기 제1 및 제2 트랜지스터의 동작 전류를 제공하는 제3 트랜지스터를 포함할 수 있다.
상기 다수의 차동 증폭기의 +출력노드와 - 출력노드는 공통 연결되는 것을 특징으로 한다.
상기 셀 바이어싱 회로는 상기 +공통노드에 연결되는 드레인을 가지며, 바이어스 제어 신호에 따라 동작 제어되는 제4 트랜지스터; 상기 다수의 차동 증폭기의 - 공통노드와 최종 출력노드의 접점에 연결되는 드레인과 접지에 연결된 게이트를 가지는 제5 트랜지스터; 및 바이어스 전압에 따라 상기 제4 및 제5 트랜지스터의 동작 전류를 제공하는 제6 트랜지스터를 포함할 수 있다.
상기 전류-전압 변환 회로는 상기 다수의 차동 증폭기의 - 공통노드와 상기 최종 출력노드의 접점과 접지 사이에 연결된 제5멤리스터를 포함할 수 있다.
본 발명의 멤리스터 브리지 회로와 이를 이용하는 멤리스티브 브리지 시냅스 회로는 포지티브, 네거티브, 또는 제로 시냅스 가중치를 가질 수 있으며 향상된 선형성을 확보할 수 있다.
또한 본 발명의 멤리스티브 브리지 시냅스 회로는 시냅스 가중치 곱셈 또는 시냅스 가중치 프로그래밍 동작 모두를 간단히 수행할 수 있으며, 펄스 기반으로 동작되므로, 향상된 전력 효율을 보장할 수 있다.
도1은 멤리스터의 선형 또는 비선형 모델의 전하와 멤리스턴스 관계를 그래프로 나타낸 도면이다.
도2는 본 발명의 일 실시 예에 따른 멤리스터 브리지 회로를 도시한 도면이다.
도3은 본 발명의 일 실시 예에 따른 멤리스터 브리지 회로를 이용한 멤리스티브 브리지 시냅스 회로를 도시한 도면이다.
도4는 본 발명의 일 실시 예에 따른 멤리스터 브리지 회로를 이용한 시냅스뉴런 회로를 도시한 도면이다.
도5 는 본 발명의 일 실시 예에 따른 멤리스터 브리지 회로의 선형성 향상 효과를 설명하기 위한 도면이다.
도6은 본 발명의 일 실시예에 따른 멤리스티브 브리지 시냅스 회로의 시냅스성능을 설명하기 위한 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 대해 구체적으로 살펴보기로 한다.
다만, 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 용어가 동일하더라도 표시하는 부분이 상이하면 도면 부호가 일치하지 않음을 미리 밝혀 두는 바이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 설정된 용어들로서 이는 실험자 및 측정자와 같은 사용자의 의도 또는 관례에 따라 달라질 수 있으므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 명세서에서 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하 첨부된 도면을 참조하여 본 발명에 대해 구체적으로 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
이하, 본 발명의 이해를 돕기 위해 멤리스터와 멤리시티브 디바이스의 물리적 특성에 대해 먼저 살펴보기로 한다.
먼저, 멤리시티브 디바이스의 전류-전압 관계는 이하의 수학식1과 같이 정의될 수 있다.
Figure pat00012
이때, M은 멤리스터가 가지는 가변성 저항 값을 의미하는 멤리스턴스(memristance), x1~ xn는 상태 변수, v 및 i는 전압 및 전류를 각각 의미하며, 상태 변수(x1~ xn)는 수학식2와 같이 표시되는 미분 방정식 n(n≥1)에 의해 정의된다.
Figure pat00013
만약, 멤리시티브 디바이스가 단일 변수 x만을 가지며, 전하(charge) q의 함수이면, 이는 이상적인 멤리시터 또는 단순히 멤리스터라고 불린다. 이러한 관점에서 멤리스터는 멤리시티브 디바이스의 부분 집합(subset)이다.
이상적인 멤리시터는 수학식 3에서와 같이 정의될 수 있다.
Figure pat00014
이때, φ(t) 및 q(t)는 시간 t에서의 자속(flux) 및 전하(charge)를 의미한다. 따라서, 저항은 멤리스터 φ- q 커브의 시간 t에서 q=qQ 이 되는 동작 포인트에서의 기울기(slope)로 해석될 수 있다. 만약, φ- q 커브가 비선형이면, 저항은 동작 포인트에 따라 그 값이 달라질 수 있다.
자속 φ는
Figure pat00015
에 의해 정의되므로, 멤리스턴스 M이라고 지칭되는 멤리스터의 저항은 수학식 4에서와 같이 멤리스터에 인가되는 전압 또는 전류 신호에 의해 제어될 수 있다.
Figure pat00016
TiO2 멤리스터의 경우, 박막 이산화티타늄(thin titanium dioxide, TiO2) 레이어와 박막 산소-부족 이산화티타늄(TiO2_x) 레이어는 2개의 백금 전극 사이에 위치된다. 전압 또는 전류가 디바이스에 인가되면, TiO2 와 TiO2_x의 경계 라인은 인가된 전압 또는 전류의 극성으로 변화되고, 그 결과 두 전극 사이의 저항이 변화된다.
D와 w를 TiO2 멤리스터의 백금 전극 사이 영역의 두께와 도핑된 영역(산소 부족 영역)으로 가정하고, RON과 ROFF를 낮은 도핑 집중 영역에서의 저항과 높은 도핑 집중 영역에서의 저항으로 가정한다면, 수학식3은 수학식 5로 대체될 수 있다.
Figure pat00017
이때, w(t)/D는 수학식2에서 정의된 상태 변수 x이다. TiO2 멤리스터에서 상태 변수 w는 수학식6에서와 같이 전류i의 함수로 정의될 수 있다.
Figure pat00018
이때, μv는 불순물의 이동성으로, 폭 변화 속도가 전류에 비례하기 때문에 수학식6의 모델은 선형 드리프트 모델이라고 불릴 수 있다.
TiO2 멤리스터의 자속(flux) 및 전하(charge)간 관계는 수학식7에서와 같이 표현될 수 있으며, 수학식 4와 7로부터 수학식 8을 도출할 수 있다.
Figure pat00019
Figure pat00020
전하 q(t)의 선형 함수인 수학식8의 멤리스턴스를 살펴보면, w = [0, D]에 대한 TiO2 멤리스터의 φ, q, M의 이론적 범위는 φ=[0, 0.804] weber, q=[0. 9.89ㅧ10-5] Coulomb, M= [16, 0.1] kΩ 이다.
앞서 설명한 선형 드리프트 모델과 달리, 작은 나노 크기의 디바이스에 인가하더라도 비선형 현상이 나노 크기의 디바이스의 경계에서 발생하고, 큰 전기장이 생성됨을 알 수 있다. 따라서, 나노 크기의 디바이스에서 이온 경계 위치는 비선형 방식으로 이동된다.
여러 가지 다른 비선형 멤리스터 모델도 존재할 수 있지만, 이들 중 하나는 수학식 9에서와 같이 상태 방정식이 윈도우 함수 Fp(w)으로 곱해진 원도우 모델이다
Figure pat00021
이때, p는 정수 파라메터이고, Fp(w)는 수학식 10에서와 같이 정의된다.
Figure pat00022
이는 비선형 드리프트 모델 또는 멤리스티브 모델로 불릴 수 있다.
도1은 멤리스터의 선형 또는 비선형 모델의 전하와 멤리스턴스(저항 값) 관계를 그래프로 나타낸 도면으로, 도1을 참고하면, 정수 파라메터 p에 비례하여 비선형성은 증가하고, 반면 정수 파라메터 p가 증가할수록 멤리스티브 모델은 선형 특성을 가지게 된다.
도2는 본 발명의 일 실시 예에 따른 멤리스터 브리지 회로를 도시한 도면이다.
도2에 도시된 바와 같이, 본 발명의 멤리스터 브리지 회로는 휘트스톤 브리지 방식으로 연결된 4개의 멤리스터(M1~M4)로 구성된다. 즉, 입력노드와 + 출력노드(A)에 연결된 제1 멤리스터(M1), 제1 멤리스터(M1) 와 접지노드에 연결되며 M1과 다른 극성의 제2 멤리스터(M2), 입력노드와 - 출력노드(B)에 연결되며, 상기 M1과 다른 극성을 가지는 제3 멤리스터(M3), 제3 멤리스터(M3)와 접지노드에 연결되며, M3 및 M2와 다른 극성이면서 M1과 동일한 극성을 갖는 제4 멤리스터(M4)로 구성된다.
이와 같이 구성된 멤리스터 브리지 회로의 입력노드에 포지티브 또는 네거티브의 강한 펄스 Vin(t)를 인가하면, 각 멤리스터의 멤리스턴스(저항 값)는 자신의 극성에 따라 증가 또는 감소하게 된다.
만약, 입력노드에 포지티브 펄스를 인가하면, 순방향 바이어스된 제1 및 제4 멤리스터(M1, M4)의 멤리스턴스(저항 값)는 감소하고, 역방향 바이어스된 제2 및 제3 멤리스터(M2, M3)의 멤리스턴스(저항 값)는 증가한다.
그러면, + 출력노드(A)에 인가된 전압 VA는 출력단(Vout)의 - 노드(B)에 인가된 전압 VB보다 커지게 되고, 멤리스터 브리지 회로는 포지티브 시냅스 가중치(positive synaptic Weight)를 나타내는 포지티브 출력 전압(Vout)를 출력하게 된다.
반면, 입력노드에 네거티브 펄스를 인가하면, 멤리스턴스(저항 값)는 반대 방향으로 가변되어 + 출력노드(A)에 인가된 전압 VA이 출력단(Vout)의 - 노드(B)에 인가된 전압 VB보다 작아져, 멤리스터 브리지 회로는 네거티브 시냅스 가중치(positive synaptic Weight)를 나타내는 네거티브 출력 전압(Vout)을 출력하게 된다.
이하, 본 발명의 멤리스터 브리지 회로의 시냅스 가중치 동작을 보다 상세히 설명하면 다음과 같다.
만약, 시간 t에서, 멤리스터 브리지 회로에 입력 전압 vin을 인가하면, 입력 전압 vin은 제1 내지 제4 멤리스터(M1~ M4)에 의해 전압 분배되어 각각의 멤리스터 양단에 걸리는 전압(vM1, vM2, vM3, 및 vM4)은 수학식 11와 같이 표시될 수 있다.
Figure pat00023
이때, M1, M2, M3, 및 M4는 제1 내지 제4 멤리스터 각각의 멤리스턴스(저항 값)를 의미하며, 이때의 전압 분배 공식은 저항에 따른 전압 분배 공식과 동일한 특징을 가짐을 알 수 있다.
출력 전압 vout은 멤리스터 브리지 회로의 + 출력노드(A)와 - 출력노드(B)의 전압차로 수학식 12로 표현될 수 있으며, 이는 다시 수학식 13으로 변형될 수도 있다.
Figure pat00024
Figure pat00025
이때, φ는 시냅스 가중치로, 수학식 14와 같이 정의될 수 있다.
Figure pat00026
즉, 수학식 13과 수학식 14에 따라 멤리스터 브리지 회로의 시냅스 가중치 동작을 정의될 수 있을 것이다. 이때, 멤리스터 브리지 회로는 짧은 시간 간격 동안 선형 저항 네트워크와 같이 동작하므로, 시냅스 가중치 동작은 거의 선형적으로 수행된다고 볼 수 있다.
도3은 본 발명의 일 실시 예에 따른 멤리스터 브리지 회로를 이용한 멤리스터 브리지 시냅스 회로를 도시한 도면이다.
각 뉴런은 다수의 서로 다른 소스로부터 가중된 입력 신호들을 더해야 하는 데, 이 합산은 본 발명의 멤리스터 브리지 회로를 전류 모드 회로로 동작시키고, 단순히 출력 단자를 연결함으로써 용이하게 수행시킬 수 있다.
즉, 본 발명의 멤리스티브 브리지 시냅스 회로는 도3에 도시된 바와 같이, 멤리스터 브리지 회로(10) 이외에 3개의 트랜지스터(Q1~Q3)로 구성되는 차동 증폭기(20)를 추가로 구비하며, 차동 증폭기(20)는 멤리스터 브리지 회로(10)의 출력 전압을 전류로 변환동작을 하도록 한다.
상기 차동 증폭기(20)는 멤리스터 브리지 회로(10)의 + 출력노드(A)에 인가된 전압(vA)에 따라 동작 제어되는 제1 트랜지스터(Q1), 멤리스터 브리지 회로(10)의 - 출력노드(B)에 인가된 전압(vB)에 따라 동작 제어되는 트랜지스터(Q2), 및 제1 및 제2 트랜지스터(Q1, Q2)의 동작 전류를 제공하는 제3 트랜지스터(Q3)를 포함하여 구성될 수 있다.
도4는 본 발명의 일 실시 예에 따른 멤리스티브 브리지 시냅스 회로를 이용한 뉴런 회로를 도시한 도면으로, 이는 다중 입력 시냅스를 가지는 뉴런 회로에 관한 것이다.
도4를 참고하면, 본 발명의 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로는 브리지형으로 접속된 제1 내지 제4 멤리스터(M1~ M4)를 포함하는 다수의 멤리스터 브리지 회로(11~14), 다수의 멤리스터 브리지 회로(11~14)에 각각 접속되며, 자신이 접속한 멤리스터 브리지 회로의 출력 전압을 전압차를 전류로 각각 변환하는 다수의 차동 증폭기(21~2n), 최종 출력노드(E)에 직류 바이어스 전압을 인가하는 셀 바이어싱 회로(30), 및 다수의 차동 증폭기(21~2n)의 출력전류 합을 다시 전압으로 변환하여 최종 출력노드(E)로 출력하는 전류-전압 변환 회로(40)를 포함하여 구성된다.
이때, 멤리스티브 브리지 시냅스 회로는 다수의 차동 증폭기(21~2n)의 + 출력노드들이 공통 연결되는 + 공통노드(C)와 - 출력노드들이 공통 연결되는 ?? 공통노드(D)를 가진다.
바이어스 회로(30)는 상기 + 공통노드(C)에 연결되는 드레인을 가지며, 바이어스 제어 신호(Vbc)에 따라 동작 제어되는 제4 트랜지스터(Q4)와, 상기 - 공통노드(D)와 최종 출력노드(E)의 접점에 연결되는 드레인과 접지에 연결된 게이트를 가지는 제5 트랜지스터(Q5)와, 바이어스 전압(Vb)에 따라 제4 및 제5 트랜지스터(Q4, Q5)의 동작 전류를 제공하는 제6 트랜지스터(Q6)를 포함하여 구성된다.
그리고 전류-전압 변환 회로(40)는 상기 - 공통노드(D)와 최종 출력노드(E)의 접점과 접지 사이에 연결된 제5 멤리스터(M5)를 포함하여 구성된다. 또한, 필요한 경우, 서로 연결된 게이트와 소스를 가지며 구동 전압(Vdd)과 + 공통노드(C)에 직렬 연결되며 제7 및 제8 트랜지스터(Q7, Q8), 구동 전압(Vdd)과 - 공통노드(D)에 직렬 연결되며, 제7 및 제8 트랜지스터(Q7, Q8)의 게이트 각각에 연결된 게이트를 가지는 제9 및 제10 트랜지스터(Q9, Q10)를 더 포함할 수도 있다.
이때, 트랜지스터 회로뿐만 아니라 멤리스터 회로는 회로가 전원을 절약 할 수 있도록 전압 펄스를 제3 트랜지스터(Q3) 또는 제6 트랜지스터(Q6)의 게이트 Vb에 인가함으로써 동작한다.
이와 같이 구성되는 멤리스티브 브리지 시냅스 회로는 CNN를 포함한 각종 신경회로망에 적용될 수 있을 것이다.
계속하여, 본 발명의 멤리스티브 브리지 시냅스 회로의 가중치 프로그래밍 동작을 살펴보면 다음과 같다.
앞서 설명한 시냅스 가중치 곱셈 프로세싱은 멤리스턴스(저항 값) 전하의 변화에 미치는 영향을 무시할 수 있도록 매우 작은 크기의 전압 값 또는 좁은 펄스폭을 가지는 펄스를 이용하여 수행되나, 시냅스 가중치 프로그래밍을 위한 펄스는 멤리스터의 전하 동작 포인트를 충분히 가변 할 수 있도록 강해야 한다. 즉, 큰 전압값 또는 넓은 펄스폭을 가지는 펄스여야 한다.
양(positive)의 프로그래밍 펄스 vin가 도2의 멤리스터 브리지 회로에 인가될 때 멤리스턴스(저항 값) M2와 M3는 증가되고 멤리스턴스(저항 값) M1과 M4 는 감소된다. 반면, 네거티브 펄스 vin이 인가될 때에는 멤리스턴스(저항 값) M2와 M3는 감소되고 멤리스턴스(저항 값) M1과 M4는 증가된다.
즉, 시냅스 가중치 Φ가 0 보다 큰 경우, 수학식 15와 같은 조건을 만족시킬 수 있다.
Figure pat00027
수학식 15의 조건으로부터, 만약
Figure pat00028
이면 시냅스 가중치가 양의 값을 갖고,
Figure pat00029
이면 시냅스음의 값을 갖는 상태이고,
Figure pat00030
이면 시냅스 가중치가 0인 상태가 됨을 알 수 있다. 참고로, 출력이 0 인 경우의 상태는 균형 상태(Balanced State)로 불릴 수 있으며, 시냅스 가중치는 0이다.
시냅스 가중치 곱셈을 위한 신호와 시냅스 가중치 프로그래밍을 위한 신호는 동일한 노드를 통해 인가되나, 서로 다른 시간 슬롯에 할당됨으로써 상호 구별될 수 있다. 멤리스턴스(저항 값)에 대해 영향이 미치지 못하는 약한 펄스는 가중치와의 곱셈을 위해 입력 신호로 사용되고, 매우 강한 펄스는 시냅스 가중치 프로그래밍에 사용된다.
도5 는 본 발명의 일 실시 예에 따른 멤리스터 브리지 회로의 선형성 향상 효과를 설명하기 위한 도면이다.
먼저, 도5a를 참고하면, 강한 펄스를 인가했을 때 시간이 경과함에 따라 M2 및 M3 는 선형적으로 증가하고, M1 및 M4는 선형적으로 감소되고, 이에 따라 멤리스터 브리지 회로의 가중치 값은 도5b와 같이 선형성을 가지게 됨을 알 수 있다.
도6은 본 발명의 일 실시 예에 따른 멤리스티브 브리지 시냅스시냅스시냅스 회로의 성능을 설명하기 위한 도면으로, 도6a는 멤리스티브 브리지 시냅스 회로의 입력 전압과 출력 전압 관계를, 도6b는 가중치에 따른 출력 전류 증가율을 각각 나타낸다.
도6a에 도시된 바와 같이, 본 발명의 멤리스티브 브리지 시냅스 회로의 출력 전류는 입력 전압에 따라 선형적으로 증가하며, 이에 따라 가중치에 따른 출력 전류 증가율은 일정함을 알 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 브리지형으로 접속된 제1 내지 제4 멤리스터를 포함하고,
    양(positive)의 입력 전압펄스를 인가되는 경우, 순방향 바이어스된 제1 및 제4 멤리스터의 멤리스턴스는 감소하고, 역방향 바이어스된 제2 및 제3 멤리스터의 멤리스턴스는 증가하고,
    음(negative)의 입력 전압 펄스가 인가되는 경우, 순방향 바이어스된 제1 및 제4 멤리스터의 멤리스턴스는 증가하고, 역방향 바이어스된 제2 및 제3 멤리스터의 멤리스턴스는 감소하는 것을 특징으로 하는 멤리스터 브리지 회로.
  2. 제1항에 있어서,
    상기 제1 내지 제4 멤리스터의 전압 분배 공식은 저항에 따른 전압 분배 공식을 따르는 것을 특징으로 하는 멤리스터 브리지 회로.
  3. 제1항에 있어서,
    상기 멤리스터 브리지 회로의 출력 전압은 "
    Figure pat00031
    "의 식에 따라 결정되며, 상기 vA는 상기 멤리스터 브리지 회로의 + 출력노드, 상기 vB는 상기 멤리스터 브리지 회로의 - 출력노드, 상기 M1, M2, M3, 및 M4는 상기 제1 내지 제4 멤리스터 각각의 멤리스턴스를 의미하는 것을 특징으로 하는 멤리스터 브리지 회로.
  4. 제1항에 있어서,
    상기 멤리스터 브리지 회로의 시냅스 가중치는 "
    Figure pat00032
    "로 정의되는 것을 특징으로 하는 멤리스터 브리지 회로.
  5. 제4항에 있어서,
    Figure pat00033
    인 경우에는 양(positive)의 시냅스 가중치를,
    Figure pat00034
    인 경우에는 음(negative)의 시냅스 가중치를,
    Figure pat00035
    인 경우에는 제로(0) 시냅스 가중치를 각각 가지며,
    상기 M1, M2, M3, 및 M4는 상기 제1 내지 제4 멤리스터 각각의 멤리스턴스를 의미하는 것을 특징으로 하는 멤리스터 브리지 회로.
  6. 브리지형으로 접속된 제1 내지 제4 멤리스터를 포함하는 멤리스터 브리지 회로; 및
    상기 멤리스터 브리지 회로의 출력 전압을 전류로 변환하여 출력하는 차동 증폭기를 포함하여, 시냅스 가중치 곱셈 또는 시냅스 가중치 프로그래밍 동작을 수행하는 것을 특징으로 하는 멤리스티브 브리지 시냅스 회로.
  7. 제6항에 있어서,
    시냅스 가중치 곱셈 동작 시 입력되는 제1 펄스와 시냅스 가중치 프로그래밍 동작 시 입력된 제2 펄스는 서로 상이한 전압 값 또는 펄스 폭을 가지며,
    상기 제2 펄스의 전압 값 혹은 펄스 폭이 상기 제1 펄스의 전압 값 혹은 펄스 폭 보다 훨씬 큰 것을 특징으로 하는 멤리스티브 브리지 시냅스 회로.
  8. 제6항에 있어서,
    상기 제1 내지 제4 멤리스터의 전압 분배 공식은 저항에 따른 전압 분배 공식을 따르는 것을 특징으로 하는 멤리스티브 브리지 시냅스 회로.
  9. 제6항에 있어서, 상기 차동 증폭기는
    상기 멤리스터 브리지 회로의 + 출력노드에 인가된 전압에 따라 동작 제어되는 제1 트랜지스터; 상기 멤리스터 브리지 회로의 - 출력노드에 인가된 전압에 따라 동작 제어되는 제2 트랜지스터; 및
    상기 제1 및 제2 트랜지스터의 동작 전류를 제공하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 멤리스티브 브리지 시냅스 회로.
  10. 제6항에 있어서,
    Figure pat00036
    인 경우에는 포지티브 시냅스 가중치를,
    Figure pat00037
    인 경우에는 네거티브 시냅스 가중치를,
    Figure pat00038
    인 경우에는 제로(0) 시냅스 가중치를 각각 가지며,
    상기 M1, M2, M3, 및 M4는 상기 제1 내지 제4 멤리스터 각각의 멤리스턴스를 의미하는 것을 특징으로 하는 멤리스티브 브리지 시냅스 회로.
  11. 브리지형으로 접속된 제1 내지 제4 멤리스터를 포함하는 다수의 멤리스터 브리지 회로;
    상기 다수의 멤리스터 브리지 회로에 각각 접속되며, 자신이 접속한 멤리스터 브리지 회로의 출력 전압을 전압차를 전류로 각각 변환하는 다수의 차동 증폭기;
    상기 최종 출력노드에 직류 바이어스 전압을 인가하는 셀 바이어싱 회로; 및
    상기 다수의 차동 증폭기의 출력전류 합을 전압으로 변환하여 상기 최종 출력노드로 출력하는 전류-전압 변환 회로를 포함하는 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로.
  12. 제11항에 있어서,
    시냅스 가중치 곱셈 동작시 입력되는 제1 펄스와 시냅스 가중치 프로그래밍 동작시 입력된 제2 펄스는 서로 상이한 전압값 또는 펄스폭을 가지며,
    상기 제2 펄스의 전압값이 상기 제1 펄스의 전압값 보다 크거나, 상기 제2 펄스의 펄스폭이 상기 제1 펄스의 펄스폭이 보다 큰 것을 특징으로 하는 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로.
  13. 제11항에 있어서,
    상기 제1 내지 제4 멤리스터의 전압 분배 공식은 저항에 따른 전압 분배 공식을 따르는 것을 특징으로 하는 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로.
  14. 제11항에 있어서,
    Figure pat00039
    인 경우에는 포지티브 시냅스 가중치를,
    Figure pat00040
    인 경우에는 네거티브 시냅스 가중치를,
    Figure pat00041
    인 경우에는 제로(0) 시냅스 가중치를 각각 가지며,
    상기 M1, M2, M3, 및 M4는 상기 제1 내지 제4 멤리스터 각각의 멤리스턴스를 의미하는 것을 특징으로 하는 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로.
  15. 제11항에 있어서, 상기 다수의 차동 증폭기 각각은
    상기 자신이 접속한 멤리스터 브리지 회로의 + 출력노드에 인가된 전압에 동작 제어되어 는 제1 트랜지스터;
    상기 자신이 접속한 멤리스터 브리지 회로의 - 출력노드에 인가된 전압에 따라 동작 제어되는 제2 트랜지스터; 및
    바이어스 전압에 따라 상기 제1 및 제2 트랜지스터의 동작 전류를 제공하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로.
  16. 제11항에 있어서,
    상기 다수의 차동 증폭기의 +출력노드와 - 출력노드는 공통 연결되는 것을 특징으로 하는 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로.
  17. 제11항에 있어서, 상기 셀 바이어싱 회로는
    상기 +공통노드에 연결되는 드레인을 가지며, 바이어스 제어 신호에 따라 동작 제어되는 제4 트랜지스터;
    상기 다수의 차동 증폭기의 - 공통노드와 최종 출력노드의 접점에 연결되는 드레인과 접지에 연결된 게이트를 가지는 제5 트랜지스터; 및
    바이어스 전압에 따라 상기 제4 및 제5 트랜지스터의 동작 전류를 제공하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로.
  18. 제11항에 있어서, 상기 전류-전압 변환 회로는
    상기 다수의 차동 증폭기의 - 공통노드와 상기 최종 출력노드의 접점과 접지 사이에 연결된 제5멤리스터를 포함하는 것을 특징으로 하는 멤리스터 브리지 시냅스 회로를 이용하는 뉴런 회로.
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