KR20140070855A - Thin Film Transistor Substrate For In-Plane Switching Display Haiving High Aperture Ratio And Method For Manufacturing The Same - Google Patents
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- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Abstract
Description
본 발명은 고 투과율을 갖는 수평 전계 방식 표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 보조 용량의 효율 및 밀도를 높여 크기를 줄임으로써 고 투과율 및 고 개구율을 확보한 수평 전계 방식 표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate for use in a horizontal electric field type display device having a high transmittance and a manufacturing method thereof. More particularly, the present invention relates to a thin film transistor substrate for use in a horizontal electric field type display device in which a high transmittance and a high aperture ratio are secured by increasing the efficiency and density of a storage capacitor and reducing the size thereof, and a manufacturing method thereof.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 방식과 수평 전계 방식으로 대별된다.A liquid crystal display displays an image by adjusting the light transmittance of a liquid crystal using an electric field. Such a liquid crystal display device is divided into a vertical electric field system and a horizontal electric field system in accordance with the direction of the electric field for driving the liquid crystal.
수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.In a vertical electric field type liquid crystal display device, a common electrode formed on an upper substrate and a pixel electrode formed on a lower substrate are opposed to each other to drive a liquid crystal of a TN (twisted nematic) mode by a vertical electric field formed therebetween. Such a vertical electric field type liquid crystal display device has a disadvantage that the aperture ratio is large, but the viewing angle is as narrow as 90 degrees.
수평 전계 방식의 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; IPS) 모드의 액정을 구동한다. 이러한 수평 전계 방식의 액정 표시 장치는 시야각이 160도 정도로 수직 전계 방식에 비해 넓으며, 구동 속도가 빠르다는 장점을 가진다. 따라서, 더 좋은 표시 품질을 제공하는 수평 전계 방식의 액정표시장치에 대한 요구가 날로 증가하고 있다.A horizontal electric field type liquid crystal display device drives an in plane switching (IPS) mode liquid crystal by a horizontal electric field between a pixel electrode and a common electrode arranged in parallel on a lower substrate. Such a horizontal electric field type liquid crystal display device has a viewing angle of about 160 degrees, which is broader than the vertical electric field type, and has an advantage that the driving speed is fast. Therefore, a demand for a horizontal electric field type liquid crystal display device that provides a better display quality is increasing day by day.
이하, 수평 전계 방식의 액정 표시 장치에 대하여 상세히 살펴보기로 한다. 종래 기술에 의한 수평 전계형 액정표시패널은, 박막 트랜지스터(Thin Film Transistor; TFT) 어레이 기판, 칼라 필터 어레이 기판, 그리고 이 두 기판 사이에 개재된 액정층을 포함한다. 도 1은 종래 기술에 의한 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다. 도 2는 도 1에서 절취선 I-I'으로 자른 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, a horizontal electric field type liquid crystal display device will be described in detail. The conventional horizontal electric field type liquid crystal display panel includes a thin film transistor (TFT) array substrate, a color filter array substrate, and a liquid crystal layer interposed between the two substrates. 1 is a plan view showing a thin film transistor array substrate of a conventional horizontal electric field liquid crystal display panel. 2 is a cross-sectional view showing the structure of a thin film transistor substrate for a horizontal electric field liquid crystal display panel cut in a cutting line I-I 'in FIG.
도 1 및 2에 도시한, 박막 트랜지스터 기판을 구비한 수평 전계 방식의 액정표시장치는 화소 전극과 공통 전극이 동일 평면 상에서 서로 일정 거리 이격하여 배치됨으로써 그 사이에 형성되는 수평 전계로 액정층을 구동하여 화상 데이터를 표시한다. 도 1 및 2를 참조하면, 종래 기술에 의한 수평 전계 액정표시 패널의 박막 트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 구비한다.In the horizontal electric field type liquid crystal display device shown in Figs. 1 and 2, in the liquid crystal display device of the horizontal electric field system, the pixel electrode and the common electrode are arranged on the same plane at a certain distance from each other to thereby drive the horizontal electric field liquid crystal layer And displays the image data. 1 and 2, a thin film transistor array substrate of a horizontal electric field liquid crystal display panel according to the related art includes a gate wiring GL and a data wiring DL formed so as to intersect on a lower substrate SUB, A pixel electrode PXL and a common electrode COM formed so as to form a horizontal electric field in a pixel region provided with the cross structure of the thin film transistor T and a common electrode COM connected to the common electrode COM, And a common wiring (CL) that goes to the next step.
게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통 전극(COM)에 공급한다.The gate wiring GL supplies a gate signal to the gate electrode G of the thin film transistor T. [ The data line DL supplies a pixel signal to the pixel electrode PXL through the drain electrode D of the thin film transistor T. [ The gate line GL and the data line DL are formed in an intersecting structure to define a pixel region. The common line CL is formed on one side of the pixel region in parallel with the gate line GL and supplies a reference voltage for driving the liquid crystal to the common electrode COM.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.The thin film transistor T responds to the gate signal of the gate line GL so that the pixel signal of the data line DL is charged and held in the pixel electrode PXL. To this end, the thin film transistor T includes a gate electrode G connected to the gate wiring GL, a source electrode S connected to the data wiring DL, and a drain electrode connected to the pixel electrode PXL D). The thin film transistor T includes an active channel layer A forming a channel between the source electrode S and the drain electrode D and an active layer A forming an ohmic contact with the source electrode S and the drain electrode D. [ And a contact layer (not shown).
화소 전극(PXL)은 보호막(PAS) 및 평탄화막(PAC)을 관통하는 드레인 콘택홀(DH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 구비한다.The pixel electrode PXL is formed in the pixel region by being connected to the drain electrode D of the thin film transistor T through the protective film PAS and the drain contact hole DH penetrating the planarization film PAC. In particular, the pixel electrode PXL includes a horizontal pixel electrode PXLh connected to the drain electrode D and formed in parallel with the adjacent gate line GL, and a vertical pixel electrode PXLh formed in the vertical direction within the pixel region And a plurality of vertical pixel electrodes PXLv.
공통 전극(COM)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 배선(CL)과 접속된다. 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 수평 공통 전극(COMh)을 형성한다. 그리고 수평 공통 전극(COMh)에서 되어 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극(COMv)을 형성한다. 특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 나란하게 배치된다.The common electrode COM is connected to the common wiring CL through the common contact hole CH through the gate insulating film GI, the protective film PAS and the planarization film PAC. And a portion that runs parallel to the gate wiring GL has a wider width and forms a horizontal common electrode COMh. And a plurality of vertical common electrodes COMv formed in the vertical direction within the pixel region by the horizontal common electrode COMh. In particular, the vertical common electrode COMv is arranged in parallel with the vertical pixel electrode PXLv in the pixel region.
이에 따라, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 공통 배선(CL)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.A horizontal electric field is formed between the vertical pixel electrode PXLv to which the pixel signal is supplied through the thin film transistor T and the vertical common electrode COMv to which the reference voltage is supplied through the common wiring CL. This horizontal electric field causes the liquid crystal molecules arranged in the horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate due to the dielectric anisotropy. The light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing an image.
이와 같이 화소 전극(PXL)과 공통 전극(COM)이 동일 평면상에서 서로 일정 거리 이격된 구조를 갖는 수평 전계 액정표시패널은 화소 영역 내에서 액정 구동을 위한 충전 용량을 확보하기 위해서는 수평 공통 전극(COMh)과 드레인 전극(D)을 중첩하여 보조 용량(STG)을 형성한다. 도 2에서는 보조 용량(STG)은 중첩된 수평 공통 전극(COMh)과 드레인 전극(D) 사이에 개재된 게이트 절연막(GI) 및 채널 층(A)이 이루는 공간 내에 형성된다.The horizontal electric field liquid crystal display panel having the structure in which the pixel electrode PXL and the common electrode COM are spaced apart from each other by a predetermined distance on the same plane requires a horizontal common electrode COMh And the drain electrode D are overlapped to form the storage capacitor STG. The storage capacitor STG is formed in the space formed by the gate insulating film GI and the channel layer A interposed between the overlapped horizontal common electrode COMh and the drain electrode D.
수직 화소 전극(PXLh)과 수직 공통 전극(COMv)이 동일 평면 상에서 일정 간격 이격하여 수평 전계를 이루도록 하기 위해, 박막 트랜지스터(T)를 덮는 보호막(PAS) 위에 평탄화 막(PAC)을 더 포함한다. 평탄화 막(PAC)은 폴리아크릴과 같은 유기 물질이 10000Å 정도의 두께로 형성되는 데, 이 경우, 수평 화소 전극(PXLh)과 수평 공통 전극(COMh) 사이 공간에서 보조 용량을 구축하기가 어렵다. 따라서, 이와 같은 구조에서는 수평 화소 전극(PXLh)과 연결되는 드레인 전극(D)을 연장하여 수평 공통 전극(COMh)과 중첩하도록 형성함으로써, 보조 용량(STG)을 형성하는 것이 바람직하다.The vertical pixel electrode PXLh and the vertical common electrode COMv are spaced apart from each other by a predetermined distance on the same plane to form a horizontal electric field. The vertical pixel electrode PXLh and the vertical common electrode COMv further include a planarization layer PAC over the protection layer PAS. In this case, it is difficult to form the auxiliary capacitance in the space between the horizontal pixel electrode PXLh and the horizontal common electrode COMh. In this case, the planarization layer PAC is formed of organic material such as polyacrylate. Therefore, in this structure, it is preferable to form the storage capacitor STG by extending the drain electrode D connected to the horizontal pixel electrode PXLh so as to overlap with the horizontal common electrode COMh.
하지만, 수평 공통 전극(COMh)과 드레인 전극(D) 사이에는 4000Å 이상의 두께를 갖는 게이트 절연막(GI)과 2000Å 이상의 두께를 갖는 채널 층(A)이 개재된다. 따라서, 보조 용량(STG)은 6000Å 이상의 두께를 갖는 공간 내에 형성된다. 하여, 아직도 충분한 보조 용량(STG)을 형성하기에는 두 전극(수평 공통 전극(COMh)과 드레인 전극(D))사이의 거리가 먼 편이다. 그 결과, 충분한 보조 용량(STG)을 확보하기 위해서, 수평 공통 전극(COMh)과 드레인 전극(D)이 중첩하는 면적을 넓게 형성하여야 한다. 예를 들어, 도 1에 도시한 것과 같이, 데이터 배선(DL)과 데이터 배선(DL) 사이에 걸친 공간에 거의 꽉 차는 긴 길이를 갖도록 형성하는 것이 바람직하다.However, between the horizontal common electrode COMh and the drain electrode D, a gate insulating film GI having a thickness of 4000 ANGSTROM or more and a channel layer A having a thickness of 2000 ANGSTROM or more are interposed. Therefore, the storage capacitor STG is formed in the space having a thickness of 6000 ANGSTROM or more. , The distance between the two electrodes (the horizontal common electrode COMh and the drain electrode D) is still far away in order to form a sufficient storage capacitance STG. As a result, the area in which the horizontal common electrode COMh and the drain electrode D overlap with each other must be widened in order to secure a sufficient storage capacitance STG. For example, as shown in Fig. 1, it is preferable to form a long length that is almost full in a space between the data line DL and the data line DL.
보조 용량(STG)은 화소 영역 내에서 빛을 투과하지 못하는 영역이 된다. 즉, 보조 용량(STG)은 액정표시 패널을 구동하는 데 있어서, 반드시 필요한 구성 요소이지만, 화소의 개구율을 감소하는 주된 원인이 되고 있다. 따라서, 동일한 용량의 보조 용량(STG)을 확보하면서도 보조 용량(STG)의 면적을 가급적 작게 만들 필요가 있다.The storage capacitor STG is a region that does not allow light to pass through the pixel region. That is, although the storage capacitor STG is a necessary component in driving the liquid crystal display panel, it is a main cause of decreasing the aperture ratio of the pixel. Therefore, it is necessary to make the area of the auxiliary capacitance STG as small as possible while securing the auxiliary capacitance STG of the same capacitance.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 동일한 용량을 확보하면서도 면적을 대폭 감소한 보조 용량을 구비한 수평 전계 방식의 액정 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 차지하는 면적은 더 작지만 동일한 용량을 확보함으로써, 개구율을 향상시킨 수평 전계 방식의 액정 표시장치를 제공하는 데 있다. 본 발명의 또 다른 목적은 개구율을 향상함으로써, 동일한 소비 전력으로 더 높은 휘도를 갖는 수평 전계 방식의 액정 표시장치를 제공하는 데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a liquid crystal display device of a horizontal electric field system, which is designed to overcome the above-mentioned problems, and which has an auxiliary capacity which is greatly reduced in area while maintaining the same capacity. Another object of the present invention is to provide a liquid crystal display device of a horizontal electric field system in which the area occupied is smaller but the same capacity is ensured so that the aperture ratio is improved. It is still another object of the present invention to provide a horizontal electric field type liquid crystal display device having a higher luminance at the same power consumption by improving the aperture ratio.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선과 나란하게 진행하는 공통 배선; 상기 게이트 배선에서 분기한 게이트 전극, 상기 데이터 배선에서 분기한 소스 전극 그리고 상기 소스 전극과 대향하는 드레인 전극을 구비하는 박막 트랜지스터; 드레인 전극에서 연장된 제1 보조 용량 전극; 상기 박막 트랜지스터 및 상기 제1 보조 용량 전극을 덮는 보호막; 그리고 상기 보호막을 사이에 두고 상기 제1 보조 용량 전극과 중첩하는 제2 보조 용량 전극을 포함한다.According to an aspect of the present invention, there is provided a thin film transistor substrate comprising: a substrate; A gate wiring and a data wiring which are orthogonal to each other with a gate insulating film therebetween and define a pixel region on the substrate; A common wiring line extending in parallel with the gate wiring line; A thin film transistor having a gate electrode branched at the gate wiring, a source electrode branched at the data wiring, and a drain electrode facing the source electrode; A first auxiliary capacitance electrode extending from the drain electrode; A protective film covering the thin film transistor and the first storage capacitor electrode; And a second storage capacitor electrode overlapping the first storage capacitor electrode with the protective film interposed therebetween.
상기 보호막을 덮되, 상기 제1 보조 용량 전극을 덮는 상기 보호막의 표면은 노출 평탄화막; 상기 평탄화막과 상기 보호막을 관통하여 상기 드레인 전극을 노출하는 드레인 콘택홀; 상기 평탄화막, 상기 보호막, 그리고 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀; 상기 평탄화막 위에 형성되고, 상기 드레인 전극과 연결되어 상기 화소 영역 내에서 일정 거리 이격하여 배치된 다수 개의 화소 전극; 그리고 상기 평탄화막 위에 형성되고, 상기 공통 배선과 연결되어 상기 화소 영역 내에서 상기 다수 개의 화소 전극과 평행하게 배치된 다수 개의 공통 전극을 더 포함하는 것을 특징으로 한다.Wherein the surface of the protective film covering the first auxiliary capacitance electrode covers the exposed planarization film; A drain contact hole penetrating the planarization layer and the protection layer to expose the drain electrode; A common contact hole exposing a part of the common wiring through the planarization film, the protection film, and the gate insulation film; A plurality of pixel electrodes formed on the planarization layer and connected to the drain electrodes and spaced apart from each other by a predetermined distance in the pixel region; And a plurality of common electrodes formed on the planarization film and connected to the common line and arranged in parallel with the plurality of pixel electrodes in the pixel region.
상기 보호막은 두께가 1500Å 내지 2000Å의 두께를 갖는 무기 물질을 포함하는 것을 특징으로 한다.Wherein the protective film includes an inorganic material having a thickness of 1500 ANGSTROM to 2000 ANGSTROM.
상기 평탄화막은 두께가 10,000Å 이상의 두께를 갖는 유기 물질을 포함하는 것을 특징으로 한다.Wherein the planarizing film comprises an organic material having a thickness of 10,000 angstroms or more.
상기 제1 보조 용량 전극과 상기 제2 보조 용량 전극 사이에 개재된 상기 보호막에 보조 용량이 형성되는 것을 특징으로 한다.And an auxiliary capacitance is formed in the protective film interposed between the first auxiliary capacitance electrode and the second auxiliary capacitance electrode.
또한, 본 발명에 의한 박막 트랜지스터 기판의 제조 방법은, 기판 위에 게이트 요소를 형성하는 제1 마스크 공정; 상기 게이트 물질 위에 게이트 절연막, 반도체 물질 및 소스-드레인 물질을 연속 도포하고 패턴하여, 박막 트랜지스터 및 제1 보조 용량 전극을 형성하는 제2 마스크 공정; 상기 박막 트랜지스터를 덮는 보호막 및 평탄화막을 연속 도포하고, 상기 평탄화막을 패턴하여 상기 제1 보조 용량 전극을 덮는 상기 보호막을 노출하는 제3 마스크 공정; 그리고 상기 평탄화막에 노출된 상기 보호막 위에 상기 제1 보조 용량 전극과 중첩하는 제2 보조 용량 전극을 형성하는 제4 마스크 공정을 포함한다.A method of manufacturing a thin film transistor substrate according to the present invention includes: a first mask process for forming gate elements on a substrate; A second mask process for sequentially applying and patterning a gate insulating film, a semiconductor material, and a source-drain material on the gate material to form a thin film transistor and a first storage capacitor electrode; A third masking step of continuously applying a protective film and a planarizing film covering the thin film transistor and exposing the protective film covering the first auxiliary capacitance electrode by patterning the planarizing film; And a fourth masking step of forming a second storage capacitor electrode overlapping the first storage capacitor electrode on the protective film exposed in the planarization film.
상기 게이트 요소를 형성하는 제1 마스크 공정은, 기판의 가로 방향으로 진행하는 게이트 배선, 상기 게이트 배선에서 분기하는 게이트 전극, 그리고 상기 게이트 배선과 평행하게 진행하는 공통 배선을 형성하고; 상기 제2 마스크 공정은, 상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선에서 분기하는 소스 전극, 상기 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극을 형성하고, 상기 제1 보조 용량 전극은 상기 드레인 전극에서 연장되는 것을 특징으로 한다.The first mask process for forming the gate element includes forming a gate wiring extending in a lateral direction of the substrate, a gate electrode branched in the gate wiring, and a common wiring extending parallel to the gate wiring; Wherein the second masking step includes forming a data wiring orthogonal to the gate wiring, a source electrode branched at the data wiring, and a drain electrode facing the source electrode at a distance from the source electrode, And extends from the electrode.
상기 제3 마스크 공정은, 상기 평탄화막 및 상기 보호막을 관통하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀, 그리고 상기 평탄화막, 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 형성하고; 상기 제4 마스크 공정은, 상기 평탄화막 위에 도전 물질을 도포하고 패턴하여, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극, 그리고 상기 공통 콘택홀을 통해 상기 공통 배선과 연결되는 공통 전극을 더 형성하고, 상기 제2 보조 용량 전극은 상기 공통 전극에서 연장되어 형성하는 것을 특징으로 한다.The third masking step may include: a drain contact hole penetrating the planarization film and the protection film to expose a part of the drain electrode; and a second contact hole exposing a part of the common wiring through the planarization film, the protection film, Further forming a common contact hole; The fourth mask process may include a step of forming a pixel electrode by applying a conductive material on the planarization layer and patterning the pixel electrode and connecting the drain electrode with the drain electrode through the drain contact hole and a common electrode connected to the common wiring through the common contact hole And the second auxiliary capacitance electrode is formed to extend from the common electrode.
상기 제3 마스크 공정은, 상기 드레인 콘택홀 및 상기 공통 콘택홀이 형성되는 부분에는 풀-톤 패턴을 구비하고, 상기 제1 보조 용량 전극을 덮는 상기 보호막을 노출하는 영역에는 하프-톤 패턴을 구비한 하프톤 마스크를 이용하여 패턴하는 것을 특징으로 한다.The third mask process may include a full-tone pattern in a portion where the drain contact hole and the common contact hole are formed, and a half-tone pattern is formed in an area exposing the protective film covering the first storage capacitor electrode And patterning is performed using one halftone mask.
상기 보호막은 두께가 1500Å 내지 2000Å의 두께를 갖는 무기 물질을 포함하고, 상기 평탄화막은 두께가 10,000Å 이상의 두께를 갖는 유기 물질을 포함하는 것을 특징으로 한다.Wherein the protective film comprises an inorganic material having a thickness of 1500 ANGSTROM to 2000 ANGSTROM, and the planarizing film includes an organic material having a thickness of 10,000 ANGSTROM or more.
본 발명에 의한 박막 트랜지스터 기판은, 상대적으로 두께가 얇은 보호막을 이용하여 보조 용량을 구현하였다. 따라서, 작은 면적으로도 동일한 용량을 갖는 보조 용량을 형성할 수 있다. 그 결과, 화소 영역 내에서 화상을 표현하는 면적의 비율, 즉 개구율을 향상하고, 동일한 소비 전력으로 더 높은 휘도를 갖는 수평 전계 방식의 박막 트랜지스터 기판을 제공한다. 또한, 본 발명에 의한 박막 트랜지스터 기판 제조 방법은, 하프-톤 마스크 공정을 사용함으로써, 추가적인 공정 없이도, 보호막을 사이에 둔 보조 용량을 형성할 수 있다. 본 발명에 의하면, 높은 생산 수율과 낮은 제조 비용으로 더 우수한 화질을 제공하는 액정 표시장치용 박막 트랜지스터 기판을 구현할 수 있다.The thin film transistor substrate according to the present invention realizes an auxiliary capacitance by using a relatively thin protective film. Therefore, the auxiliary capacitance having the same capacitance can be formed even with a small area. As a result, there is provided a horizontal electric field type thin film transistor substrate which improves the ratio of the area expressing an image in the pixel region, that is, the aperture ratio and has higher luminance with the same power consumption. Further, in the method of manufacturing a thin film transistor substrate according to the present invention, by using the half-tone mask process, it is possible to form an auxiliary capacitance with a protective film therebetween without any additional process. According to the present invention, it is possible to realize a thin film transistor substrate for a liquid crystal display device that provides a better image quality with a high production yield and a low manufacturing cost.
도 1은 종래 기술에 의한 수평 전계 액정표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'으로 자른 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 3은 본 발명에 의한 수평 전계 방식 표시장치용 박막 트랜지스터의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른, 본 발명에 의한 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 5a 내지 도 5e는 본 발명에 의한 수평 전계 액정표시패널용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도들.1 is a plan view showing a thin film transistor array substrate of a conventional horizontal electric field liquid crystal display panel.
2 is a cross-sectional view showing a structure of a thin film transistor substrate for a horizontal electric field liquid crystal display panel cut in a cutting line I-I 'in FIG.
3 is a plan view showing a structure of a thin film transistor for a horizontal electric field type display device according to the present invention.
4 is a cross-sectional view showing the structure of a thin film transistor substrate for a horizontal electric field liquid crystal display panel according to the present invention, cut into a perforated line II-II 'in FIG. 3;
5A to 5E are cross-sectional views illustrating a process for fabricating a thin film transistor substrate for a horizontal electric field liquid crystal display panel according to the present invention.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description, a detailed description of known technologies or configurations related to the present invention will be omitted when it is determined that the gist of the present invention may be unnecessarily obscured.
이하, 도 3 및 4를 참조하여, 본 발명에 의한 고 개구율을 갖는 수평 전계 방식 표시장치용 박막 트랜지스터 기판을 설명한다. 도 3은 본 발명에 의한 수평 전계 방식 표시장치용 박막 트랜지스터의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른, 본 발명에 의한 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, a thin film transistor substrate for a horizontal electric field type display device having a high aperture ratio according to the present invention will be described with reference to FIGS. 3 is a plan view showing a structure of a thin film transistor for a horizontal electric field type display according to the present invention. FIG. 4 is a cross-sectional view illustrating the structure of a thin film transistor substrate for a horizontal electric field liquid crystal display panel according to the present invention, cut into a perforated line II-II 'in FIG.
본 발명에 의한 수평 전계 액정표시 패널의 박막 트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 구비한다.The thin film transistor array substrate of the horizontal electric field liquid crystal display panel according to the present invention includes a gate line GL and a data line DL formed so as to intersect on a lower substrate SUB and a thin film transistor T formed at each intersection thereof, A pixel electrode PXL and a common electrode COM formed so as to form a horizontal electric field in the pixel region provided with the cross structure and a common wiring CL connected to the common electrode COM and advancing in parallel with the gate wiring GL, Respectively.
게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통 전극(COM)에 공급한다.The gate wiring GL supplies a gate signal to the gate electrode G of the thin film transistor T. [ The data line DL supplies a pixel signal to the pixel electrode PXL through the drain electrode D of the thin film transistor T. [ The gate line GL and the data line DL are formed in an intersecting structure to define a pixel region. The common line CL is formed on one side of the pixel region in parallel with the gate line GL and supplies a reference voltage for driving the liquid crystal to the common electrode COM.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.The thin film transistor T responds to the gate signal of the gate line GL so that the pixel signal of the data line DL is charged and held in the pixel electrode PXL. To this end, the thin film transistor T includes a gate electrode G connected to the gate wiring GL, a source electrode S connected to the data wiring DL, and a drain electrode connected to the pixel electrode PXL D). The thin film transistor T includes an active channel layer A forming a channel between the source electrode S and the drain electrode D and an active layer A forming an ohmic contact with the source electrode S and the drain electrode D. [ And a contact layer (not shown).
화소 전극(PXL)은 보호막(PAS) 및 평탄화막(PAC)을 관통하는 드레인 콘택홀(DH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 구비한다.The pixel electrode PXL is formed in the pixel region by being connected to the drain electrode D of the thin film transistor T through the protective film PAS and the drain contact hole DH penetrating the planarization film PAC. In particular, the pixel electrode PXL includes a horizontal pixel electrode PXLh connected to the drain electrode D and formed in parallel with the adjacent gate line GL, and a vertical pixel electrode PXLh formed in the vertical direction within the pixel region And a plurality of vertical pixel electrodes PXLv.
공통 전극(COM)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 배선(CL)과 접속된다. 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 수평 공통 전극(COMh)을 형성한다. 그리고 수평 공통 전극(COMh)에서 되어 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극(COMv)을 형성한다. 특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 나란하게 배치된다.The common electrode COM is connected to the common wiring CL through the common contact hole CH through the gate insulating film GI, the protective film PAS and the planarization film PAC. And a portion that runs parallel to the gate wiring GL has a wider width and forms a horizontal common electrode COMh. And a plurality of vertical common electrodes COMv formed in the vertical direction within the pixel region by the horizontal common electrode COMh. In particular, the vertical common electrode COMv is arranged in parallel with the vertical pixel electrode PXLv in the pixel region.
이에 따라, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 공통 배선(CL)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.A horizontal electric field is formed between the vertical pixel electrode PXLv to which the pixel signal is supplied through the thin film transistor T and the vertical common electrode COMv to which the reference voltage is supplied through the common wiring CL. This horizontal electric field causes the liquid crystal molecules arranged in the horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate due to the dielectric anisotropy. The light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing an image.
본 발명의 핵심은 보조 용량(STG)의 면적을 최소화하는 데 있다. 본 발명에 의한 박막 트랜지스터의 구조에서는, 수직 화소 전극(PXLh)과 수직 공통 전극(COMv)이 동일 평면 상에서 일정 간격 이격하여 수평 전계를 이루도록 하기 위해, 박막 트랜지스터(T)를 덮는 보호막(PAS) 위에 평탄화 막(PAC)을 더 포함한다. 평탄화 막(PAC)은 폴리아크릴과 같은 유기 물질이 10,000Å 정도의 두께로 형성되는 데, 이 경우, 수평 화소 전극(PXLh)과 수평 공통 전극(COMh) 사이 공간에서 보조 용량을 구축하기가 어렵다.The core of the present invention is to minimize the area of the auxiliary capacitance (STG). In the structure of the thin film transistor according to the present invention, the vertical pixel electrode PXLh and the vertical common electrode COMv are formed on a protective film PAS covering the thin film transistor T in order to form a horizontal electric field at a predetermined interval on the same plane And a planarizing film (PAC). In this case, it is difficult to form the auxiliary capacitance in the space between the horizontal pixel electrode PXLh and the horizontal common electrode COMh. In this case, the planarization layer PAC is formed of organic material such as polyacrylate.
하지만, 보호막(PAS)은 박막 트랜지스터(T)의 채널 층(A)을, 특히 소스 전극(S)과 드레인 전극(D) 사이에서 상부 표면이 노출된 채널 영역을 보호하기 위한 목적에 충분한 두께인 약 1,500 ~ 2,000Å 정도의 두께로 형성한다. 따라서, 본 발명에서는 두께가 얇아서 면적이 작아도 큰 충전 용량을 가질 수 있는 보호막(PAS)을 이용하여 보조 용량(STG)을 구축한다.However, the protective film PAS is formed to have a sufficient thickness for the purpose of protecting the channel layer A of the thin film transistor T, particularly, between the source electrode S and the drain electrode D, And is formed to a thickness of about 1,500 to 2,000 ANGSTROM. Accordingly, in the present invention, the auxiliary capacity (STG) is constructed by using the protective film (PAS) having a small charging capacity even if the thickness is small and the area is small.
좀 더 구체적으로 설명하면, 수직 공통 전극(COMv)의 일부를 연장하여, 수평 공통 전극(COMv)과 중첩되도록 연장된 드레인 전극(D)의 일부와 중첩시킴으로써, 보조 용량(STG)을 형성할 수 있다. 특히, 수직 공통 전극(COMv)은 평탄화막(PAC) 위에 형성되기 때문에, 보조 용량(STG)을 형성하기 위해서는 드레인 전극(D)의 상층부를 덮는 평탄화막(PAC) 일부를 선택적으로 제거한다. 그리고 노출된 보호막(PAS) 위에 수직 공통 전극(COMv)의 일부를 연장하여 드레인 전극(D)의 일부와 중첩한 구조로 보조 용량(STG)을 형성한다.More specifically, a part of the vertical common electrode COMv is extended and overlapped with a part of the drain electrode D extended so as to overlap the horizontal common electrode COMv, whereby the storage capacitor STV can be formed have. Particularly, since the vertical common electrode COMv is formed on the planarization film PAC, a part of the planarization film PAC covering the upper portion of the drain electrode D is selectively removed to form the storage capacitor STG. The auxiliary capacitance STG is formed by extending a part of the vertical common electrode COMv over the exposed protective layer PAS and overlapping a part of the drain electrode D.
이하, 도 5a 내지 5e를 더 참조하여, 본 발명에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 5a 내지 도 5e는 본 발명에 의한 수평 전계 액정표시패널용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도들이다.Hereinafter, a method of manufacturing the thin film transistor substrate according to the present invention will be described with reference to FIGS. 5A to 5E. FIGS. 5A to 5E are cross-sectional views illustrating a process for fabricating a thin film transistor substrate for a horizontal electric field liquid crystal display panel according to the present invention.
기판(SUB) 위에 게이트 금속 물질을 도포하고 제1 마스크로 패턴하여, 게이트 금속을 형성한다. 게이트 금속에는 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 포함한다. 필요하다면, 공통 배선(CL)의 일부분으로 더 넓은 폭을 갖는 수평 공통 전극(COMh)을 포함할 수도 있다. (도 5a)A gate metal material is applied on the substrate SUB and patterned with a first mask to form a gate metal. A gate wiring GL extending in the lateral direction of the substrate SUB, a gate electrode G branched off from the gate wiring GL and a common wiring CL extending in parallel with the gate wiring GL are formed in the gate metal . If necessary, it may include a horizontal common electrode COMh having a wider width as a part of the common wiring CL. (Fig. 5A)
게이트 금속이 형성된 기판(SUB) 위에, 게이트 절연막(GI), 반도체 물질 및 소스-드레인 금속 물질을 연속으로 도포한다. 게이트 절연막(GI)은 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 무기 물질을 포함할 수 있다. 제2 마스크로 반도체 물질 및 소스-드레인 금속 물질을 패턴하여 채널 층(A) 및 소스-드레인 물질을 형성하여, 박막 트랜지스터(T)를 완성한다. 소스-드레인 물질에는 게이트 배선(GL)과 직교하는 데이터 배선(DL), 데이터 배선(DL)에서 분기하여 채널층(A)의 일측뱐과 접촉하는 소스 전극(S), 소스 전극(S)과 일정거리 이격하여 대향하며 채널층(A)의 타측변과 접촉하는 드레인 전극(D)을 포함한다.A gate insulating film (GI), a semiconductor material, and a source-drain metal material are sequentially applied on a substrate SUB on which a gate metal is formed. The gate insulating film GI may include an inorganic material such as silicon oxide (SiOx) or silicon nitride (SiNx). A semiconductor material and a source-drain metal material are patterned with a second mask to form a channel layer (A) and a source-drain material, completing the thin film transistor (T). The data line DL orthogonal to the gate line GL and the source electrode S and the source electrode S branching from the data line DL and contacting one side of the channel layer A are connected to the source- And a drain electrode (D) facing the other side of the channel layer (A) with a predetermined distance therebetween.
특히, 드레인 전극(D)은 화소 영역의 일부까지 연장되어 보조 용량(STG)의 한쪽 전극을 형성한다. 또한, 채널 층(A)은 소스-드레인 물질을 모두 포함하는 형상과 동일한 형상을 갖는다. 더구나, 분리되 소스 전극(S)과 드레인 전극(D) 사이를 연결하는 채널 영역을 더 포함한다. 따라서, 소스-드레인 물질 하부층에는 채널층(A)의 일부가 연장되어 남아 있다. 채널 영역을 형성하기 위해 소스 전극(S)과 드레인 전극(D) 사이를 분리하여야 하므로, 식각되는 층이 서로 다르다. 이를 위해, 제2 마스크는 하프-톤 마스크를 사용할 수 있다. (도 5b)In particular, the drain electrode D extends to a part of the pixel region to form one electrode of the storage capacitor STG. Further, the channel layer A has the same shape as that including both the source-drain material. Furthermore, it further includes a channel region connecting between the source electrode S and the drain electrode D separately. Therefore, a part of the channel layer A remains extended in the lower layer of the source-drain material. Since the source electrode S and the drain electrode D must be separated to form the channel region, the etched layers are different from each other. To this end, the second mask may use a half-tone mask. (Fig. 5B)
박막 트랜지스터(T)가 완성된 기판(SUB) 위에, 보호막(PAS)과 평탄화막(PAC)을 연속으로 도포한다. 보호막(PAS)은 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 무기 물질로 1,500Å 내지 2,000Å의 두께로 형성한다. 평탄화막(PAC)은 포토아크릴 혹은 폴리아크릴과 같은 유기물질로 10,000Å 이상의 두께로 형성한다. 제3 마스크로 평탄화막(PAC)과 보호막(PAS)을 패턴하여 드레인 전극(D) 일부를 노출한다. 또한, 게이트 절연막(GI)을 더 패턴하여, 공통 배선(CL) 일부를 노출한다. 한편, 드레인 전극(D)에서 연장된 보조 용량(STG)의 일측 전극이 되는 부분을 덮는 영역에서는 평탄화막(PAC)만을 제거한다.The protective film PAS and the planarization film PAC are successively coated on the substrate SUB on which the thin film transistor T is completed. The passivation layer PAS is formed of an inorganic material such as silicon oxide (SiOx) or silicon nitride (SiNx) to a thickness of 1,500 to 2,000 angstroms. The planarizing film (PAC) is formed with a thickness of 10,000 ANGSTROM or more with an organic material such as photo-acrylic or polyacryl. A planarizing film (PAC) and a protective film (PAS) are patterned with a third mask to expose a part of the drain electrode (D). Further, the gate insulating film GI is further patterned to expose a part of the common wiring CL. On the other hand, only the planarization film PAC is removed in a region covering a portion of the storage capacitor STG extending from the drain electrode D to be one electrode.
이와 같이 영역별로 식각되어야 하는 층의 두께가 서로 다르므로, 제3 마스크도 하프톤 마스크를 사용하는 것이 바람직하다. 하프톤 마스크를 사용하여 평탄화막(PAC), 보호막(PAS) 및 게이트 절연막(GI)을 서로 다르게 패턴하는 과정을 상세하게 설명한다. 드레인 전극(D)에서 수평 화소 전극(PXLh)과 연결할 드레인 콘택홀(DH)을 형성할 부분과 공통 배선(CL)과 수직 공통 전극(COMv)을 연결할 공통 콘택홀(CH)을 형성할 부분을 제1 영역(ⓛ)으로 정의한다. 한편, 보조 용량(STG)을 형성할 부분, 즉 드레인 전극(D)에서 연장된 보조 용량(STG)의 일측 전극이 되는 부분을 제2 영역(②)으로 정의한다.Since the thicknesses of the layers to be etched by regions are different from each other, it is preferable to use a halftone mask for the third mask. The process of patterning the planarizing film (PAC), the protective film (PAS) and the gate insulating film (GI) differently using a halftone mask will be described in detail. A portion for forming the drain contact hole DH to be connected to the horizontal pixel electrode PXLh in the drain electrode D and a portion for forming the common contact hole CH for connecting the common line CL and the vertical common electrode COMv Is defined as a first region (ⓛ). On the other hand, a portion forming the storage capacitor STG, that is, a portion serving as one electrode of the storage capacitor STG extending from the drain electrode D is defined as a second region (2).
제1 영역(ⓛ)은 제3 마스크의 풀-톤 영역이 되고, 제2 영역(②)은 제3 마스크의 하프-톤 영역이 된다. 이와 같은 하프-톤 마스크로 패턴하여, 제1 영역(ⓛ)의 평탄화막(PAC)은 완전히 제거하고, 제2 영역(②)의 평탄화막(PAC)은 1/2 ~ 2/3 정도만 제거한다. (도 5c)The first area (?) Becomes the full-tone area of the third mask, and the second area (2) becomes the half-tone area of the third mask. By patterning with such a half-tone mask, the planarization film (PAC) of the first region () is completely removed and only about 1/2 to 2/3 of the planarization film (PAC) of the second region . (Fig. 5C)
이후, 제1 영역(ⓛ)은 보호막(PAS)을 계속 식각하여 드레인 전극(D)을 노출하는 드레인 콘택홀(DH)을 형성한다. 또한, 계속 게이트 절연막(GI)을 식각하여 공통 콘택홀(CH)을 형성한다. 그동안에, 제2 영역(②)에서는 남아 있는 평탄화막(PAC)이 제거되어 보호막(PAS)이 노출된다. (도 5d)Thereafter, the first region (P) continues to etch the passivation film (PAS) to form a drain contact hole (DH) exposing the drain electrode (D). Further, the gate insulating film GI is etched to form the common contact hole CH. Meanwhile, in the second region (2), the remaining planarization film (PAC) is removed and the protective film PAS is exposed. (Figure 5d)
콘택홀들(DH, CH)이 형성되고, 보조 용량(STG)에 보호막(PAS)이 노출된 상태에서, 평탄화막(PAC) 위에 전극 물질을 도포한다. 전극 물질은 투명 도전막을 사용할 수도 있고, 몰리브덴-티타늄(MoTi) 혹은 알루미늄(Al)을 포함하는 불투명 금속 물질을 사용할 수도 있다. 제4 마스크로 전극 물질을 패턴하여, 공통 전극(COM)과 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 게이트 배선(GL)과 평행한 수평 화소 전극(PXLh)과 수평 화소 전극(PXLv)에서 화소 영역으로 분기하는 다수 개의 수직 화소 전극(PXLv)을 형성한다. 특히, 공통 전극(COM)의 경우, 공통 콘택홀(CH)을 통해 공통 배선(CL)에 연결된 수직 공통 전극(COMv)을 형성한다. 더구나, 수직 공통 전극(COMv) 일부를 연장하여 평탄화막(PAC)을 패턴하여 노출된 보호막(PAS) 위에 보조 용량(STG)의 타측 전극을 형성한다. (도 5e)The contact holes DH and CH are formed and the electrode material is coated on the planarization film PAC in a state where the protective film PAS is exposed to the auxiliary capacitance STG. The electrode material may be a transparent conductive film, or an opaque metal material including molybdenum-titanium (MoTi) or aluminum (Al) may be used. The electrode material is patterned with the fourth mask to form the common electrode COM and the pixel electrode PXL. The pixel electrode PXL forms a plurality of vertical pixel electrodes PXLv branched to the pixel region in the horizontal pixel electrode PXLh and the horizontal pixel electrode PXLv parallel to the gate line GL. In particular, in the case of the common electrode COM, the vertical common electrode COMv connected to the common wiring CL is formed through the common contact hole CH. In addition, a portion of the vertical common electrode COMv is extended to pattern the planarization film PAC to form the other electrode of the storage capacitor STG on the exposed protective film PAS. (Fig. 5E)
그 결과, 1,500 ~ 2,000Å 정도의 두께를 갖는 보호막(PAS)을 사이에 두고, 드레인 전극(D)의 일부와 수직 공통 전극(COMv)의 일부가 중첩하여 보조 용량(STG)이 구축된다. 보조 용량(STG)을 구성하는 절연막인 보호막(PAS)의 두께가 얇으므로, 보조 용량(STG)의 면적이 작아도 충분한 충전 용량을 확보할 수 있다. 따라서, 도 1과 비교했을 때, 보조 용량으로 사용하던 면적을 개구 면적으로 사용할 수 있다. 즉, 본 발명에 의하면 개구율이 더 높은 액정 표시 장치를 얻을 수 있다. 또한, 종래 기술과 동일한 조건, 동일한 소비 전력으로 휘도가 더 밝은 표시 장치를 얻을 수 있다.As a result, a part of the drain electrode D and a part of the vertical common electrode COMv are overlapped with each other with the protective film PAS having a thickness of about 1,500 to 2,000A interposed therebetween to construct the storage capacitor STG. The thickness of the protective film PAS which is the insulating film constituting the auxiliary capacitance STG is thin. Therefore, even if the area of the auxiliary capacitance STG is small, a sufficient charging capacity can be secured. Therefore, as compared with FIG. 1, the area used as the auxiliary capacity can be used as the opening area. That is, according to the present invention, a liquid crystal display device having a higher aperture ratio can be obtained. In addition, a display device having a brighter luminance under the same conditions as in the prior art and at the same power consumption can be obtained.
더구나, 본 발명에 의한 고 개구율을 갖는 액정 표시 패널을 제조하는 방법에 있어서, 추가적인 마스크 공정이 필요 없다. 따라서, 제조 비용의 증가 없이 그리고 제조 수율의 저하 없이, 개구율이 높고, 휘도가 더 밝은 액정 표시 패널을 제조할 수 있다.
Furthermore, in the method of manufacturing a liquid crystal display panel having a high aperture ratio according to the present invention, an additional mask process is not required. Therefore, it is possible to manufacture a liquid crystal display panel having a higher aperture ratio and brighter luminance without increasing the manufacturing cost and without lowering the manufacturing yield.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.
GL: 게이트 배선 DL: 데이터 배선
CL: 공통 배선 T: 박막 트랜지스터
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널층
GI: 게이트 절연막 SUB: 기판
Cst, STG: 보조 용량 PAS: 보호막
PXL: 화소 전극 COM: 공통 전극
PXLh: 수평 화소 전극 PXLv: 수직 화소 전극
COMh: 수평 공통 전극 COMv: 수직 공통 전극
DH: 드레인 콘택홀 CH: 공통 콘택홀GL: gate wiring DL: data wiring
CL: common wiring T: thin film transistor
G: gate electrode S: source electrode
D: drain electrode A: semiconductor channel layer
GI: gate insulating film SUB: substrate
Cst, STG: auxiliary capacity PAS: protective film
PXL: pixel electrode COM: common electrode
PXLh: Horizontal pixel electrode PXLv: Vertical pixel electrode
COMh: horizontal common electrode COMv: vertical common electrode
DH: drain contact hole CH: common contact hole
Claims (10)
상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선;
상기 게이트 배선과 나란하게 진행하는 공통 배선;
상기 게이트 배선에서 분기한 게이트 전극, 상기 데이터 배선에서 분기한 소스 전극 그리고 상기 소스 전극과 대향하는 드레인 전극을 구비하는 박막 트랜지스터;
드레인 전극에서 연장된 제1 보조 용량 전극;
상기 박막 트랜지스터 및 상기 제1 보조 용량 전극을 덮는 보호막; 그리고
상기 보호막을 사이에 두고 상기 제1 보조 용량 전극과 중첩하는 제2 보조 용량 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
Board;
A gate wiring and a data wiring which are orthogonal to each other with a gate insulating film therebetween and define a pixel region on the substrate;
A common wiring line extending in parallel with the gate wiring line;
A thin film transistor having a gate electrode branched at the gate wiring, a source electrode branched at the data wiring, and a drain electrode facing the source electrode;
A first auxiliary capacitance electrode extending from the drain electrode;
A protective film covering the thin film transistor and the first storage capacitor electrode; And
And a second storage capacitor electrode overlapping the first storage capacitor electrode with the protective film interposed therebetween.
상기 보호막을 덮되, 상기 제1 보조 용량 전극을 덮는 상기 보호막의 표면은 노출 평탄화막;
상기 평탄화막과 상기 보호막을 관통하여 상기 드레인 전극을 노출하는 드레인 콘택홀;
상기 평탄화막, 상기 보호막, 그리고 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀;
상기 평탄화막 위에 형성되고, 상기 드레인 전극과 연결되어 상기 화소 영역 내에서 일정 거리 이격하여 배치된 다수 개의 화소 전극; 그리고
상기 평탄화막 위에 형성되고, 상기 공통 배선과 연결되어 상기 화소 영역 내에서 상기 다수 개의 화소 전극과 평행하게 배치된 다수 개의 공통 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the surface of the protective film covering the first auxiliary capacitance electrode covers the exposed planarization film;
A drain contact hole penetrating the planarization layer and the protection layer to expose the drain electrode;
A common contact hole exposing a part of the common wiring through the planarization film, the protection film, and the gate insulation film;
A plurality of pixel electrodes formed on the planarization layer and connected to the drain electrodes and spaced apart from each other by a predetermined distance in the pixel region; And
Further comprising a plurality of common electrodes formed on the planarization film and connected to the common wiring and arranged in parallel with the plurality of pixel electrodes in the pixel region.
상기 보호막은 두께가 1500Å 내지 2000Å의 두께를 갖는 무기 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the protective film comprises an inorganic material having a thickness of 1500 ANGSTROM to 2000 ANGSTROM.
상기 평탄화막은 두께가 10,000Å 이상의 두께를 갖는 유기 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the planarizing film comprises an organic material having a thickness of 10,000 angstroms or more.
상기 제1 보조 용량 전극과 상기 제2 보조 용량 전극 사이에 개재된 상기 보호막에 보조 용량이 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
And an auxiliary capacitance is formed in the protective film interposed between the first auxiliary capacitance electrode and the second auxiliary capacitance electrode.
상기 게이트 물질 위에 게이트 절연막, 반도체 물질 및 소스-드레인 물질을 연속 도포하고 패턴하여, 박막 트랜지스터 및 제1 보조 용량 전극을 형성하는 제2 마스크 공정;
상기 박막 트랜지스터를 덮는 보호막 및 평탄화막을 연속 도포하고, 상기 평탄화막을 패턴하여 상기 제1 보조 용량 전극을 덮는 상기 보호막을 노출하는 제3 마스크 공정; 그리고
상기 평탄화막에 노출된 상기 보호막 위에 상기 제1 보조 용량 전극과 중첩하는 제2 보조 용량 전극을 형성하는 제4 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
A first mask process for forming gate elements on the substrate;
A second mask process for sequentially applying and patterning a gate insulating film, a semiconductor material, and a source-drain material on the gate material to form a thin film transistor and a first storage capacitor electrode;
A third masking step of continuously applying a protective film and a planarizing film covering the thin film transistor and exposing the protective film covering the first auxiliary capacitance electrode by patterning the planarizing film; And
And a fourth masking step of forming a second storage capacitor electrode overlapping the first storage capacitor electrode on the protective film exposed in the planarizing film.
상기 게이트 요소를 형성하는 제1 마스크 공정은,
기판의 가로 방향으로 진행하는 게이트 배선, 상기 게이트 배선에서 분기하는 게이트 전극, 그리고 상기 게이트 배선과 평행하게 진행하는 공통 배선을 형성하고;
상기 제2 마스크 공정은,
상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선에서 분기하는 소스 전극, 상기 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극을 형성하고, 상기 제1 보조 용량 전극은 상기 드레인 전극에서 연장되는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
The method according to claim 6,
The first mask process for forming the gate element comprises:
Forming a gate wiring extending in a lateral direction of the substrate, a gate electrode branched in the gate wiring, and a common wiring extending parallel to the gate wiring;
Wherein the second mask process comprises:
A data line orthogonal to the gate line, a source electrode branched in the data line, and a drain electrode spaced apart from the source electrode by a predetermined distance, the first storage capacitor electrode extending from the drain electrode Gt; to < / RTI >
상기 제3 마스크 공정은,
상기 평탄화막 및 상기 보호막을 관통하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀, 그리고 상기 평탄화막, 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 형성하고;
상기 제4 마스크 공정은,
상기 평탄화막 위에 도전 물질을 도포하고 패턴하여, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극, 그리고 상기 공통 콘택홀을 통해 상기 공통 배선과 연결되는 공통 전극을 더 형성하고, 상기 제2 보조 용량 전극은 상기 공통 전극에서 연장되어 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
The method according to claim 6,
Wherein the third mask process comprises:
A drain contact hole penetrating the planarization layer and the protection layer to expose a part of the drain electrode, and a common contact hole penetrating the planarization layer, the protection layer, and the gate insulation layer to expose a part of the common wiring, ;
The fourth mask process may include:
A pixel electrode connected to the drain electrode through the drain contact hole and a common electrode connected to the common wiring via the common contact hole are formed on the planarizing film, And the auxiliary capacitance electrode is formed extending from the common electrode.
상기 제3 마스크 공정은,
상기 드레인 콘택홀 및 상기 공통 콘택홀이 형성되는 부분에는 풀-톤 패턴을 구비하고,
상기 제1 보조 용량 전극을 덮는 상기 보호막을 노출하는 영역에는 하프-톤 패턴을 구비한 하프톤 마스크를 이용하여 패턴하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
9. The method of claim 8,
Wherein the third mask process comprises:
And a full-tone pattern is formed in a portion where the drain contact hole and the common contact hole are formed,
Wherein a pattern is formed by using a halftone mask having a half-tone pattern in a region of the protective film covering the first auxiliary capacitance electrode.
상기 보호막은 두께가 1500Å 내지 2000Å의 두께를 갖는 무기 물질을 포함하고, 상기 평탄화막은 두께가 10,000Å 이상의 두께를 갖는 유기 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.The method of claim 6,
Wherein the protective film comprises an inorganic material having a thickness of 1500 ANGSTROM to 2000 ANGSTROM and the planarizing film comprises an organic material having a thickness of 10,000 ANGSTROM or more.
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