KR20140069633A - Method of fabricating substrate having thin film of joined for semiconductor device - Google Patents

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박경욱
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김동현
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박승용
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정경섭
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Abstract

The present invention relates to a method of fabricating a thin film bonding substrate for a semiconductor device, and more particularly to a method for fabricating a thin film bonding substrate for a semiconductor device, capable of preventing the breakage of a crystalline thin film from being transferred to a crystalline bulk and a substrate having compositions different from those of the crystalline bulk by minimizing stress caused in crystalline bulk transfer. To this end, provided is the method for fabricating the thin film bonding substrate for the semiconductor device, which includes: a preparation step of preparing a first substrate including a crystalline bulk and a second substrate formed of a material having a composition different from that of the first substrate; a guide member coupling step of coupling a guide member to outer circumferential surfaces of the first and second substrates in the state that the first substrate is mounted on the second substrate in order to prevent the first substrate from being expanded; and a layer transfer step of forming a crystalline thin film separated from the first substrate on the second substrate through a layer transfer process.

Description

반도체 소자용 박막 접합 기판 제조방법{METHOD OF FABRICATING SUBSTRATE HAVING THIN FILM OF JOINED FOR SEMICONDUCTOR DEVICE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a thin film bonded substrate for a semiconductor device,

본 발명은 반도체 소자용 박막 접합 기판 제조방법에 관한 것으로서 더욱 상세하게는 결정질 벌크 전이(layer transfer) 시 발생하는 응력을 최소화시킴으로써, 결정질 벌크 및 이로부터 화학 조성이 다른 기판에 전이되는 결정질 박막의 깨짐 현상을 방지할 수 있는 반도체 소자용 박막 접합 기판 제조방법에 관한 것이다.
The present invention relates to a method of manufacturing a thin film bonded substrate for a semiconductor device, and more particularly, to a method of manufacturing a thin film bonded substrate for a semiconductor device by minimizing the stress generated during a crystalline bulk transfer, The present invention relates to a method for manufacturing a thin film bonded substrate for a semiconductor device.

레이저 다이오드나 발광다이오드 등과 같은 반도체 소자의 성능 및 수명은 해당 소자를 구성하는 여러 요소들에 의해 결정되는데, 특히, 소자들이 적층되는 베이스 기판에 의해 많은 영향을 받는다. 이에 따라, 양질의 반도체 기판 제조를 위해 여러 방법이 제시되고 있는데, 그 중, Ⅲ-Ⅴ족 화합물 반도체 기판에 대한 관심이 높아지고 있다.The performance and lifetime of a semiconductor device such as a laser diode or a light emitting diode is determined by various factors constituting the device, in particular, by the base substrate on which the devices are stacked. Accordingly, various methods for producing a good quality semiconductor substrate have been proposed. Among them, attention has been paid to a III-V compound semiconductor substrate.

여기서, 대표적인 Ⅲ-Ⅴ족 화합물 반도체 기판으로 GaN 기판을 들 수 있다. GaN 기판은 GaAs 기판, InP 기판 등과 함께 반도체 소자용 기판으로 많이 이용되고 있다. 하지만, GaN 기판은 GaAs 기판 및 InP 기판에 비해 제조 비용이 매우 비싸다는 문제가 있다. 이에 따라, GaN 기판을 사용하는 반도체 소자의 제조 비용 또한 매우 비싸지게 된다. 이는, GaN 기판과, GaAs 기판 및 InP 기판의 제조 방법 상의 차이 때문이다.Here, a typical III-V compound semiconductor substrate is a GaN substrate. GaN substrates are widely used as substrates for semiconductor devices together with GaAs substrates and InP substrates. However, the GaN substrate has a problem that the manufacturing cost is very high as compared with the GaAs substrate and the InP substrate. As a result, the manufacturing cost of a semiconductor device using a GaN substrate becomes very high. This is because of differences in the manufacturing method of the GaN substrate and the GaAs substrate and the InP substrate.

즉, GaAs 기판 및 InP 기판은 브릿지만법, 초크랄스키법 등의 액상법에 의해 결정 성장이 이루어지기 때문에, 결정 성장 속도가 빠르고, 예컨대, 100시간 정도의 결정 성장 시간으로 두께 200㎜ 이상의 GaAs 결정질 벌크 및 InP 결정질 벌크를 용이하게 얻을 수 있다. 그리고 이러한 두께의 결정질 벌크로부터 각각 두께 200㎛ 내지 400㎛ 정도의 GaAs 및 InP 기판을 대량으로, 예컨대, 100개 이상 절취할 수 있다.That is, since the GaAs substrate and the InP substrate are subjected to crystal growth by the liquid phase method such as the Bridgman method or the Czochralski method, the crystal growth rate is fast, and the crystal growth time of about 100 hours, for example, Bulk and InP crystalline bulk can easily be obtained. A large amount, for example, 100 or more GaAs and InP substrates each having a thickness of about 200 탆 to 400 탆 can be cut from a crystalline bulk of such a thickness.

이에 반해, GaN 기판은 HVPE(hydride vapor phase epitaxy)법, MOCVD(metal organic chemical vapor deposition)법 등의 기상법에 의해 결정 성장이 이루어지기 때문에 결정 성장 속도가 느리다. 예를 들어, 100시간 정도의 결정 성장 시간 동안 두께 10㎜ 정도의 GaN 결정질 벌크 밖에 얻을 수 없다. 그리고 이러한 두께의 결정질 벌크로부터는 두께 200㎛ 내지 400㎛ 정도의 GaN 기판을 소량, 예컨대, 10개 정도밖에 절취할 수 없다.On the other hand, since the GaN substrate is subjected to crystal growth by a vapor phase method such as a hydride vapor phase epitaxy (HVPE) method or a metal organic chemical vapor deposition (MOCVD) method, the crystal growth rate is slow. For example, only about 10 mm thick GaN crystal bulk can be obtained during a crystal growth time of about 100 hours. From the crystalline bulk of such a thickness, it is impossible to cut only a small amount, for example, about 10 GaN substrates having a thickness of about 200 μm to 400 μm.

그러나 GaN 기판의 절취 개수를 증가시키기 위해, GaN 결정질 벌크로부터 절취하는 GaN막의 두께를 얇게 하면, 기계적 강도가 저하되어, 자립 기판이 될 수 없다. 따라서, GaN 결정질 벌크로부터 절취되는 GaN 박막의 강도를 보강하는 방법이 요구되었다.However, if the thickness of the GaN film cut out from the bulk of the GaN crystal is made thinner in order to increase the number of cut-outs of the GaN substrate, the mechanical strength is lowered and the substrate can not be a self-supporting substrate. Therefore, a method of reinforcing the strength of the GaN thin film cut out from the bulk of the GaN crystal was required.

종래의 GaN 박막의 보강 방법에는 GaN과는 화학 조성이 다른, 예컨대, Si 기판에 GaN 박막을 접합한 기판(이하, 접합 기판이라고 함)을 제조하는 방법이 있다. 이 경우 GaN 기판으로부터 층 전이(layer transfer) 공정을 통해 접합 기판을 제조하게 된다.A conventional method of reinforcing a GaN thin film includes a method of manufacturing a substrate (hereinafter referred to as a bonded substrate) having a chemical composition different from that of GaN, for example, a GaN thin film bonded to an Si substrate. In this case, a bonded substrate is manufactured through a layer transfer process from a GaN substrate.

하지만, 이러한 접합 기판은 전이 공정 즉, 기판 간의 접합 및 기판 분리를 위한 승온 시, 양 기판 간의 열팽창계수(CTE) 차이에 의해, GaN 기판에는 인장 응력(tensile stress)이 작용하게 되고, Si 기판에는 압축 응력(compressive stress)이 작용하게 된다. 이와 같이, GaN 기판에 인장 응력이 발생하면, GaN 기판 내에 피트(pit), 전위(dislocation), 미세 크랙 등과 같은 결함(defect)에 응력집중 현상이 발생하게 되고, 이에 따라, 이론적인 파괴강도보다 작은 응력에서도 GaN 기판의 파괴가 발생하게 된다. 또한, 크랙 발생 시의 잔류 파티클에 의해 크랙 라인을 따라 미전이 영역이 발생하게 되고, 이로 인해, 최종적으로 균일한 전이면을 얻을 수 없게 된다. 이뿐만 아니라 GaN 기판의 파괴로 인해 층 전이 공정의 큰 장점인 GaN 기판의 재사용이 불가능해지는데, 이는 제조원가 상승을 초래하게 된다.However, tensile stress acts on the GaN substrate due to the difference in thermal expansion coefficient (CTE) between the substrates when the temperature of the bonded substrate is increased during the transition process, that is, the bonding between the substrates and the separation of the substrates. Compressive stress is applied. Thus, when a tensile stress is generated in the GaN substrate, a stress concentration phenomenon occurs in defects such as pits, dislocations, micro cracks, etc. in the GaN substrate, The GaN substrate is broken even under a small stress. In addition, unused regions are generated along the crack line due to the residual particles at the time of occurrence of cracks, and as a result, a uniform front surface can not be finally obtained. In addition, the destruction of the GaN substrate makes it impossible to reuse the GaN substrate, which is a great advantage of the layer transfer process, resulting in an increase in manufacturing cost.

대한민국 등록특허공보 제10-0930747(2009.12.01.)Korean Registered Patent No. 10-0930747 (Dec. 1, 2009)

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 결정질 벌크 전이(layer transfer) 시 발생하는 응력을 최소화시킴으로써, 결정질 벌크 및 이로부터 화학 조성이 다른 기판에 전이되는 결정질 박막의 깨짐 현상을 방지할 수 있는 반도체 소자용 박막 접합 기판 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the problems of the prior art as described above, and it is an object of the present invention to provide a method of manufacturing a semiconductor device, which minimizes stress generated in a crystalline bulk transfer, And a method of manufacturing a thin film bonded substrate for a semiconductor device capable of preventing cracking of a crystalline thin film to be transferred.

이를 위해, 본 발명은 결정질 벌크로 이루어진 제1 기판 및 상기 제1 기판과 화학 조성이 다른 물질로 이루어진 제2 기판을 준비하는 준비단계; 상기 제2 기판 상에 상기 제1 기판을 안착시킨 상태에서 상기 제1 기판 및 상기 제2 기판의 외주면에 상기 제1 기판의 팽창을 억제하는 가이드 부재를 결합시키는 가이드 부재 결합단계; 및 층 전이(layer transfer) 공정을 통해 상기 제2 기판 상에 상기 제1 기판으로부터 분리된 결정질 박막을 형성하는 층 전이단계를 포함하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법을 제공한다.To this end, the present invention provides a method of manufacturing a semiconductor device, comprising: preparing a first substrate made of crystalline bulk and a second substrate made of a material having a chemical composition different from that of the first substrate; A guide member engaging a guide member for restraining the expansion of the first substrate on an outer peripheral surface of the first substrate and the second substrate while the first substrate is seated on the second substrate; And a layer transfer step of forming a crystalline thin film separated from the first substrate on the second substrate through a layer transfer process.

여기서, 상기 가이드 부재로는 상기 제1 기판 및 상기 제2 기판보다 열팽창 계수가 상대적으로 작은 물질을 사용할 수 있다.Here, as the guide member, a material having a thermal expansion coefficient relatively smaller than that of the first substrate and the second substrate may be used.

이때, 상기 제1 기판으로는 Ⅲ-Ⅴ족 화합물 기판을 사용할 수 있다.At this time, a III-V compound substrate can be used as the first substrate.

또한, 상기 제2 기판으로는 Si, 사파이어 및 AlN 기판 중 어느 하나의 기판을 사용할 수 있다.Also, as the second substrate, any one of Si, sapphire and AlN substrates can be used.

그리고 상기 가이드 부재로는 석영을 사용할 수 있다.As the guide member, quartz may be used.

아울러, 상기 가이드 부재 결합단계에서는 상기 가이드 부재를 상기 제1 기판 및 상기 제2 기판의 외주면에 끼움 결합시킬 수 있다.In addition, in the step of engaging the guide member, the guide member may be engaged with the outer peripheral surfaces of the first substrate and the second substrate.

또한, 상기 가이드 부재 결합단계에서는 상기 가이드 부재의 결합 시 노출되는 상기 제1 기판 및 상기 제2 기판 각각의 표면에 척(chuck)을 밀착시킬 수 있다.In addition, in the step of engaging the guide member, a chuck may be brought into close contact with the surfaces of the first substrate and the second substrate exposed when the guide member is engaged.

그리고 상기 준비단계에서는 상기 제2 기판과 접합되는 상기 제1 기판의 접합면으로부터 이온을 주입하여 상기 제1 기판의 내부에 이온 주입층을 형성하는 이온 주입단계를 더 포함할 수 있다.The ion implantation may further include implanting ions from the bonding surface of the first substrate bonded to the second substrate to form an ion-implanted layer in the first substrate.

이때, 상기 이온 주입단계에서는 상기 제1 기판의 접합면으로부터 0.1~100㎛ 깊이에 상기 이온 주입층을 형성할 수 있다.At this time, in the ion implantation step, the ion-implanted layer may be formed at a depth of 0.1 to 100 탆 from the junction surface of the first substrate.

또한, 상기 이온 주입단계에서는 수소, 헬륨 및 질소로 이루어진 후보군 중 선택된 어느 하나를 상기 이온으로 사용할 수 있다.Also, in the ion implantation step, any one selected from the group consisting of hydrogen, helium, and nitrogen may be used as the ion.

그리고 상기 준비단계에서는 서로 접합되는 상기 제1 기판 및 상기 제2 기판 각각의 접합면을 표면처리하는 표면처리단계를 더 포함할 수 있다.In addition, the preparing step may further include a surface treatment step of surface-treating the bonding surfaces of the first substrate and the second substrate bonded to each other.

아울러, 상기 층 전이단계는, 상기 제2 기판 상에 안착되어 있는 상기 제1 기판을 상기 제2 기판에 접합하는 제1 과정 및 상기 이온 주입층을 경계로 상기 제1 기판을 분리시키는 제2 과정을 포함할 수 있다.The layer transfer step may include a first step of bonding the first substrate on the second substrate to the second substrate and a second step of separating the first substrate from the ion implantation layer . ≪ / RTI >

이때, 상기 제1 과정 및 제2 과정은 열처리 공정을 포함할 수 있다.
At this time, the first process and the second process may include a heat treatment process.

본 발명에 따르면, 결정질 벌크의 층 전이 시 결정질 벌크에 발생되는 인장 응력으로 인한 팽창을 강제적으로 억제하는 가이드 부재를 결정질 벌크 및 이와 접합되는 화학 조성이 다른 기판의 테두리에 끼운 상태에서 열처리 해줌으로써, 결정질 벌크에 발생되는 인장 응력을 압축 응력으로 전환시켜 결정질 벌크의 팽창을 억제시킬 수 있고, 이에 따라, 결정질 벌크에 발생되는 크랙을 저감시킬 수 있으며, 결정질 벌크 및 전이되는 결정질 박막의 깨짐 현상을 방지할 수 있어, 전이 면적을 증가시킬 수 있고, 궁극적으로, 반도체 소자용 박막 접합 기판의 접합 품질을 향상시킬 수 있다.According to the present invention, a guide member for forcibly suppressing expansion due to tensile stress generated in a crystalline bulk during a layer transition of a crystalline bulk is heat-treated in a state where the guide member is sandwiched between the crystalline bulk and the rim of a substrate having a chemically- The expansion of the bulk of the crystal can be suppressed by converting the tensile stress generated in the bulk of the crystal into the compressive stress to thereby reduce the crack generated in the bulk of the crystal and prevent cracking of the bulk of the crystalline and the crystalline thin film to be transferred So that the transition area can be increased and, ultimately, the bonding quality of the thin film bonded substrate for semiconductor devices can be improved.

또한, 본 발명에 따르면, 결정질 벌크의 깨짐이 방지됨으로써, 결정질 벌크가 모두 사용될 때까지 다수의 박막 접합 기판 제조가 가능하고, 이를 통해, 결정질 벌크의 낭비를 방지하여 박막 접합 기판의 제조원가를 절감할 수 있다.
Further, according to the present invention, cracking of the crystalline bulk is prevented, so that it is possible to manufacture a plurality of thin film bonded substrates until all of the crystalline bulk is used, thereby preventing the waste of the crystalline bulk and thereby reducing the manufacturing cost of the thin film bonded substrate .

도 1은 본 발명의 실시 예에 따른 반도체 소자용 박막 접합 기판 제조방법을 나타낸 공정 순서도.
도 2 내지 도 6은 본 발명의 실시 예에 따른 반도체 소자용 박막 접합 기판 제조방법을 공정 순으로 나타낸 공정 모식도.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a flow chart showing a method of manufacturing a thin film bonded substrate for a semiconductor device according to an embodiment of the present invention; FIG.
FIG. 2 to FIG. 6 are schematic diagrams showing a process of manufacturing a thin film bonded substrate for a semiconductor device according to an embodiment of the present invention.

이하에서는 첨부된 도면들을 참조하여 본 발명의 실시 예에 따른 반도체 소자용 박막 접합 기판 제조방법에 대해 상세히 설명한다.Hereinafter, a method of manufacturing a thin film bonded substrate for a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

아울러, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1에 도시한 바와 같이, 본 발명의 실시 예에 따른 반도체 소자용 박막 접합 기판 제조방법은, 결정질 벌크로부터 층 전이(layer transfer)되는 결정질 박막(도 5의 112)의 강도 보강을 위해, 이와는 화학 조성이 다른 물질로 이루어지는 기판(도 3의 120)을 접합하여 반도체 소자, 예컨대, 발광소자(LED)의 에피 레디(epi-ready) 기판으로 적용되는 박막 접합 기판(도 5의 100)을 제조하기 위한 방법으로, 준비단계(S1), 가이드 부재 결합단계(S2) 및 층 전이단계(S3)를 포함한다.
1, a method for manufacturing a thin film bonded substrate for a semiconductor device according to an embodiment of the present invention includes the steps of: (a) (100 in Fig. 5), which is applied to a semiconductor device such as an epi-ready substrate of a light emitting device (LED), is bonded to a substrate (120 in Fig. 3) A preparation step S1, a guide member bonding step S2 and a layer transfer step S3.

먼저, 준비단계(S1)는 후속 공정을 통해 서로 접합되는 제1 기판(도 2의 110)과 제2 기판(도 3의 120)을 준비하는 단계이다. 준비단계(S1)에서는 결정질 벌크로 이루어진 제1 기판(도 2의 110)을 준비한다. 이때, 결정질 벌크로는 질화물을 사용할 수 있다. 예를 들어, 제1 기판(도 2의 110)으로 사용하는 결정질 벌크로는 Ⅲ-Ⅴ족 화합물이 사용될 수 있는데, 특히, 본 발명의 실시 예에서는 GaN계 질화물을 결정질 벌크로 사용한다. 하지만, 이 외에도 제1 기판(도 2의 110)으로는 GaAs, AlGaN, InP 및 Si 기판 등을 사용할 수 있다.First, the preparation step S1 is a step of preparing a first substrate (110 of FIG. 2) and a second substrate (120 of FIG. 3) bonded to each other through a subsequent process. In the preparing step S1, a first substrate (110 in Fig. 2) made of a crystalline bulk is prepared. At this time, as the crystalline bulk, a nitride can be used. For example, a III-V group compound may be used as the crystalline bulk used for the first substrate (110 in FIG. 2). Particularly, in the embodiment of the present invention, a GaN-based nitride is used as a crystalline bulk. However, GaAs, AlGaN, InP, and Si substrates can also be used as the first substrate 110 (FIG. 2).

여기서, 제1 기판(도 2의 110)으로 GaN을 사용할 경우 GaN 결정질 벌크는 이와 격자 정합성이 높은 GaAs 기판, 사파이어 기판, SiC 기판 등을 하지 기판으로 하여 HVPE법, HDC법 등의 방법에 의한 성장을 통해 만들어질 수 있다. 이때, 상면에 GaN 결정질 벌크를 성장시킨 하지 기판은 결정 성장이 완료된 다음 연삭 등의 방법을 통해 GaN 결정질 벌크로부터 제거된다.When GaN is used as the first substrate 110 (FIG. 2), the bulk of the GaN crystal is grown using a GaAs substrate, a sapphire substrate, a SiC substrate, or the like having high lattice matching as a base substrate by the HVPE method or the HDC method Lt; / RTI > At this time, the base substrate on which the GaN crystalline bulk is grown on the upper surface is removed from the bulk of the GaN crystal after completion of the crystal growth by grinding or the like.

또한, 준비단계(S1)에서는 제1 기판(도 2의 110)과 접합될 제2 기판(도 3의 120)을 준비한다. 여기서, 제2 기판(도 3의 120)은 후속 공정을 통해 제1 기판(도 2의 110)으로부터 분리되는 결정질 박막(도 5의 112)의 강도 보강을 위해 이를 지지하는 기판으로, 제1 기판(도 2의 110)과는 화학 조성이 다른 물질로 이루어진 기판을 사용한다. 예를 들어, 제2 기판(도 3의 120)으로는 Si, 사파이어 및 AlN 기판 중 어느 하나를 사용할 수 있다.In the preparation step S1, a second substrate 120 (Fig. 3) to be bonded to the first substrate 110 (Fig. 2) is prepared. Here, the second substrate (120 in FIG. 3) is a substrate for supporting the crystalline thin film (112 in FIG. 5) separated from the first substrate (110 in FIG. 2) through a subsequent process for strengthening the strength thereof. (110 in FIG. 2) is used. For example, any one of Si, sapphire and AlN substrates can be used as the second substrate 120 (FIG. 3).

한편, 준비단계(S1)에서는 후속 공정으로 진행되는 제2 기판(도 4의 130)과의 접합 시 접합력 향상을 위해, 제1 기판(도 2의 110)의 표면을 연마할 수 있다. 예를 들어, 제1 기판(도 2의 110)으로 GaN 결정질 벌크를 사용하는 경우, 제1 기판(도 2의 110)의 N 표면(질소 원자 표면)을 연마하여 경면으로 형성할 수 있다. 이때, N 표면이 제2 기판(도 3의 120)의 표면과 접합되는 접합면이 되고, 제1 기판(도 2의 110)의 N 표면과 대응되는 반대측에는 Ga 표면(갈륨 원자 표면)이 나타나게 된다.Meanwhile, in the preparing step S1, the surface of the first substrate (110 in Fig. 2) may be polished to improve the bonding strength when the second substrate (130 in Fig. For example, when the GaN crystalline bulk is used as the first substrate (110 in FIG. 2), the N surface (nitrogen atom surface) of the first substrate (110 in FIG. 2) may be polished and formed into a mirror surface. At this time, the N surface is a junction surface to be bonded to the surface of the second substrate (120 in FIG. 3), and a Ga surface (gallium atom surface) appears on the opposite side of the N surface of the first substrate do.

그리고 준비단계(S1)에서는 제1 기판(도 2의 110)과 제2 기판(도 3의 120)의 접합 강도를 더욱 높이기 위해, 각각의 접합면에 대한 연마를 통해 최대 표면 거칠기(Rmax)를 제어함과 아울러, 접합면에 대한 물리적 연마 후 화학적 표면처리를 진행하여 접합면의 평균 표면 거칠기(Ra)를 제어할 수 있다. 이때, 접합면에 대한 최대 표면 거칠기(Rmax)는 10㎛ 이하로, 평균 표면 거칠기(Ra)는 1㎚ 이하로 제어하는 것이 바람직하다. 여기서, 표면처리는 아세톤, IPA, 에탄올과 같은 유기용매, 황산, 과산화수소, 암모니아 및 탈이온수를 이용한 세정 및 가스 플라즈마를 사용한 표면 에칭 및 표면 활성화를 포함한다. 이때, 플라즈마에 사용되는 가스로는 아르곤, 질소와 같은 불활성 기체와 산소, 수소, 염소 가스 등을 사용할 수 있다.In the preparing step S1, the maximum surface roughness ( Rmax ) is increased through polishing to each of the bonding surfaces to further increase the bonding strength between the first substrate (110 in FIG. 2) and the second substrate (120 in FIG. 3) And the average surface roughness R a of the bonding surface can be controlled by performing the chemical surface treatment after the physical polishing of the bonding surface. At this time, it is preferable that the maximum surface roughness (R max ) with respect to the bonding surface is 10 μm or less and the average surface roughness (R a ) is controlled to 1 nm or less. Here, the surface treatment includes cleaning with an organic solvent such as acetone, IPA, ethanol, sulfuric acid, hydrogen peroxide, ammonia and deionized water, and surface etching using a gas plasma and surface activation. At this time, an inert gas such as argon and nitrogen, oxygen, hydrogen, chlorine gas, etc. may be used as the gas used for the plasma.

한편, 도 2에 도시한 바와 같이, 준비단계(S1)에서는 후속 공정으로 진행되는 층 전이단계(S3) 시 결정질 박막(도 5의 112) 형성을 위한 분리 경계면으로 작용하는 이온 주입층(111)을 제1 기판(110)에 형성할 수 있다. 즉, 준비단계(S1)에서는 제2 기판(도 3의 120)과 접합되는 제1 기판(110)의 접합면으로부터 이온을 주입하여 제1 기판(110) 내부에 이온 주입층(111)을 형성한다. 이때, 주입하는 이온으로는 수소, 헬륨 및 질소 중 어느 하나를 선택하여 사용할 수 있다. 그리고 이 경우, 제1 기판(110)의 표면으로부터 내측으로 0.1~100㎛ 깊이에 이온을 주입시켜, 그 위치에 이온 주입층(111)을 형성시킬 수 있다. 이와 같이 형성된 이온 주입층(111)은 후속 공정 시 0.1~100㎛의 두께를 갖는 결정질 박막(도 5의 112) 형성을 위한 분리과정의 경계면으로 작용하게 된다. 이와 같은 이온 주입은 이온 주입장치(미도시)를 사용하여 진행할 수 있다.
2, in the preparation step S1, an ion implantation layer 111 serving as a separation interface for forming a crystalline thin film (112 in FIG. 5) during a layer transfer step S3 proceeding to a subsequent process, Can be formed on the first substrate 110. That is, in the preparation step S1, ions are injected from the bonding surface of the first substrate 110 bonded to the second substrate 120 (FIG. 3) to form an ion-implanted layer 111 in the first substrate 110 do. At this time, any one of hydrogen, helium, and nitrogen can be selected as the ions to be implanted. In this case, ions may be implanted inwardly from the surface of the first substrate 110 to a depth of 0.1 to 100 탆, and the ion-implanted layer 111 may be formed at that position. The thus formed ion-implanted layer 111 acts as an interface of the separation process for forming a crystalline thin film (112 of FIG. 5) having a thickness of 0.1 to 100 μm in the subsequent process. Such ion implantation can be performed using an ion implantation apparatus (not shown).

다음으로, 도 3에 도시한 바와 같이, 가이드 부재 결합단계(S2)는 제1 기판(110) 및 제2 기판(120)의 외주면에 가이드 부재(130)를 결합시키는 단계이다. 본 발명의 실시 예에서는 제1 기판(110)으로 GaN 기판을 사용할 수 있고, 제2 기판(120)으로 사파이어 기판을 사용할 수 있다. 이때, GaN은 열팽창 계수(CTE)가 약 5.6×10-6㎝/℃이고, 사파이어는 약 7.7×10-6㎝/℃이다. 이와 같이, 열팽창 계수 차이가 존재하는 가운데, 후속 공정으로 진행되는 층 전이단계(S3) 시 접합 또는 분리를 위해 열이 가해지면, 열팽창 계수가 상대적으로 작은 제1 기판(110)에는 인장 응력(tensile stress)이 발생하게 되고, 열팽창 계수가 상대적으로 큰 제2 기판(120)에는 압축 응력(compressive stress)이 발생하게 된다. 이때, 통상의 재료들은 압축 응력에는 강하나 인장 응력에는 취약한 특성을 보인다. 즉, GaN으로 이루어진 제1 기판(110)은 인장 응력에 취약하기 때문에 제1 기판(110)에 균열 즉, 크랙이 발생하게 된다.Next, as shown in FIG. 3, the guide member engaging step S2 is a step of engaging the guide member 130 to the outer circumferential surfaces of the first substrate 110 and the second substrate 120. As shown in FIG. In an embodiment of the present invention, a GaN substrate may be used as the first substrate 110, and a sapphire substrate may be used as the second substrate 120. At this time, GaN has a coefficient of thermal expansion (CTE) of about 5.6 × 10 -6 cm / ° C. and a sapphire of about 7.7 × 10 -6 cm / ° C. When there is a difference in thermal expansion coefficient and heat is applied to the joining or separating step S3 in the subsequent step, the first substrate 110 having a relatively small thermal expansion coefficient is subjected to tensile stress a compressive stress is generated in the second substrate 120 having a relatively large thermal expansion coefficient. At this time, ordinary materials are resistant to compressive stress but weak to tensile stress. That is, since the first substrate 110 made of GaN is vulnerable to tensile stress, the first substrate 110 is cracked or cracked.

이에, 본 발명의 실시 예에서는 이와 같이, 열팽창 계수 차이로 인해 제1 기판(110)에 인장 응력이 발생되어 균열로 이어지는 현상을 방지하기 위해, 인장 응력으로 인한 제1 기판(110)의 횡 방향 팽창을 강제적으로 억제시키는 가이드 부재(130)를 제1 기판(110) 및 제2 기판(120)의 외주면에 결합시켜, 제1 기판(110)에 발생되는 인장 응력을 압축 응력으로 전화시킴으로써, 제1 기판(110)의 팽창을 억제시키게 된다. 그리고 이와 같이, 제1 기판(110)의 팽창을 억제시키면, 이에 따라, 제1 기판(110)에 발생되는 크랙을 저감시킬 수 있고, 제1 기판(110) 및 제1 기판(110)으로부터 제2 기판(120)에 전이되는 결정질 박막(도 5의 112)의 깨짐 현상을 방지할 수 있어, 전이 면적을 증가시킬 수 있고, 궁극적으로, 반도체 소자용 박막 접합 기판(도 5의 100)의 접합 품질을 향상시킬 수 있다.Thus, in the embodiment of the present invention, in order to prevent a phenomenon that a tensile stress is generated in the first substrate 110 due to a difference in thermal expansion coefficient, The guide member 130 for forcibly suppressing the expansion is coupled to the outer circumferential surfaces of the first substrate 110 and the second substrate 120 so that the tensile stress generated in the first substrate 110 is called by compressive stress, Thereby suppressing expansion of the first substrate 110. Thus, by suppressing the expansion of the first substrate 110, it is possible to reduce the cracks generated in the first substrate 110 and reduce the amount of cracks generated from the first substrate 110 and the first substrate 110 5) of the thin film bonded substrate for a semiconductor device (100 in FIG. 5) can be prevented from being cracked, and it is possible to prevent the cracking of the crystalline thin film (112 in FIG. 5) Quality can be improved.

가이드 부재 결합단계(S2)에서는 서로의 접합면이 마주하도록 제2 기판(120) 상에 제1 기판(110)을 안착시킨 후, 디스크 형상으로 이루어진 제1 기판(110) 및 제2 기판(120)의 외주면에 결합 가능한 링(ring) 형상의 가이드 부재(130)를 제1 기판(110) 및 제2 기판(120)의 외주면에 결합시킨다. 이때, 가이드 부재(130)는 인장 응력을 받는 제1 기판(110)의 횡 방향 팽창이 억제되도록 제1 기판(110)의 외주면을 가이드하는 역할을 한다. 따라서, 가이드 부재(130)는 제1 기판(110) 및 제2 기판(120) 대비 열팽창 계수가 상대적으로 매우 작은 물질로 이루어져야 한다. 예를 들어, 가이드 부재 결합단계(S2)에서는 열팽창 계수가 약 5.5×10-7㎝/℃인 석영(quartz)을 링 형태로 가공하여 가이드 부재(130)로 사용할 수 있다. 이때, 링 형상으로 이루어진 가이드 부재(130)의 내경이 제1 기판(110)의 외경보다 클 경우 제1 기판(110)의 팽창을 억제할 수 없다. 따라서, 가이드 부재(130)를 링 형상으로 가공할 시 제1 기판(110) 및 제2 기판(120)의 외주면과 가이드 부재(130)의 내주면이 밀착되는 끼움 결합이 가능하도록 가이드 부재(130)를 가공해야 한다.In the guide member coupling step S2, the first substrate 110 is mounted on the second substrate 120 such that the joint surfaces thereof face each other, and then the first substrate 110 and the second substrate 120 Like guide member 130 that can be engaged with the outer circumferential surface of the first substrate 110 and the second substrate 120 is coupled to the outer circumferential surface of the first substrate 110 and the second substrate 120. Here, the guide member 130 serves to guide the outer circumferential surface of the first substrate 110 so that lateral expansion of the first substrate 110 subjected to tensile stress is suppressed. Therefore, the guide member 130 should be made of a material having a relatively small thermal expansion coefficient with respect to the first substrate 110 and the second substrate 120. For example, in the guide member engaging step S2, a quartz having a thermal expansion coefficient of about 5.5 × 10 -7 cm / ° C. may be processed into a ring shape to be used as the guide member 130. At this time, if the inner diameter of the ring-shaped guide member 130 is larger than the outer diameter of the first substrate 110, the expansion of the first substrate 110 can not be suppressed. When the guide member 130 is formed into a ring shape, the guide member 130 is formed so that the outer circumferential surfaces of the first and second substrates 110 and 120 and the inner circumferential surface of the guide member 130 are in close contact with each other, .

한편, 후속 공정으로 진행되는 층 전이단계(S3) 시 접합 또는 분리를 위해 열이 가해지는 경우, 인장 응력을 받게 되는 제1 기판(110)의 횡 방향 팽창은 이의 외주면에 결합되어 있는 가이드 부재(130)에 의해 강제적으로 억제된다. 하지만, 제1 기판(110)의 횡 방향 팽창이 강제적으로 억제될 경우 제1 기판(110)과 제2 기판(120)이 각각 상, 하부(도면 기준)로 분리(delamination)될 가능성이 커지게 된다. 도 4에 도시한 바와 같이, 본 발명의 실시 예에서는 이와 같은 분리 현상을 방지하기 위해, 가이드 부재(130)의 결합 시 노출되는 제1 기판(110) 및 제2 기판(120) 각각의 표면에 척(chuck)(140)을 밀착 배치시킬 수 있다.
Meanwhile, when heat is applied for joining or separating in the layer transfer step S3 proceeding to the subsequent process, the lateral expansion of the first substrate 110 subjected to the tensile stress is performed by a guide member (not shown) coupled to the outer circumferential surface of the first substrate 110 130). However, if the lateral expansion of the first substrate 110 is forcibly suppressed, there is a high possibility that the first substrate 110 and the second substrate 120 are delaminated to the top and bottom do. 4, in the embodiment of the present invention, in order to prevent such a separation phenomenon, the surface of each of the first substrate 110 and the second substrate 120, which are exposed when the guide member 130 is coupled, The chuck 140 can be closely disposed.

다음으로, 층 전이단계(S3)는 층 전이 공정을 통해 제2 기판(120) 상에 제1 기판(110)으로부터 분리된 결정질 박막(도 5의 112)을 형성하는 단계이다. 이러한 층 전이단계(S3)는 접합과정 및 분리과정을 포함할 수 있다.Next, the layer transfer step S3 is a step of forming a crystalline thin film (112 in FIG. 5) separated from the first substrate 110 on the second substrate 120 through a layer transfer process. This layer transfer step S3 may include a bonding process and a separation process.

즉, 도 4에 도시한 바와 같이, 접합과정에서는 가이드 부재 결합단계(S2)를 통해 외주면과 표면이 각각 가이드 부재(130) 및 척(140)에 의해 봉지(encapsulation)되어 있는 제1 기판(110) 및 제2 기판(120)에 열과 압력을 가해 이들 기판(110, 120)을 서로 접합시킨다. 이때, 접합과정에서는 하부 척(140) 하단에 핫 플레이트를 배치하고, 이를 통해 제1 기판(110)과 제2 기판(120)의 접합면에 열을 가할 수 있다. 이와 같이, 제1 기판(110)에 열이 가해져, 제2 기판(120)과의 열팽창 계수 차이에 의해 제1 기판(110)에 인장 응력이 발생되더라도 이의 횡 방향 팽창 및 제2 기판(120)과의 분리는 가이드 부재(130) 및 척(140)에 의해 각각 강제로 억제된다.4, in the bonding process, the outer circumferential surface and the surface of the first substrate 110 (the second substrate 110) are encapsulated by the guide member 130 and the chuck 140 through the guide member engaging step S2, And the second substrate 120 to apply heat and pressure to bond the substrates 110 and 120 to each other. At this time, in the bonding process, a hot plate may be disposed at the lower end of the lower chuck 140, and heat may be applied to the bonding surface of the first substrate 110 and the second substrate 120. Even if tensile stress is generated in the first substrate 110 due to the difference in thermal expansion coefficient between the first substrate 110 and the second substrate 120 due to heat, Are separately inhibited by the guide member 130 and the chuck 140, respectively.

그 다음, 도 5에 도시한 바와 같이, 분리과정에서는 제1 기판(110) 내부에 형성되어 있는 이온 주입층(111)을 분리 경계면으로 하여 제1 기판(110)을 분리시켜 제2 기판(130) 상에 제1 기판(110)으로부터 분리된 결정질 박막(112)을 형성한다. 이러한 분리과정에서는 대략 400℃ 정도의 온도에서 핫플레이트나 전기로(furnace)를 이용한 열처리를 통해 이온 주입층(111)을 버블(bubble)화시킴으로써, 제1 기판(110)을 분리시킨다.5, in the separation process, the first substrate 110 is separated by using the ion-implanted layer 111 formed inside the first substrate 110 as a separation interface, and the second substrate 130 A crystalline thin film 112 separated from the first substrate 110 is formed. In this separation process, the first substrate 110 is separated by bubbling the ion-implanted layer 111 through a heat treatment using a hot plate or an electric furnace at a temperature of about 400 ° C.

이와 같이, 제1 기판(110)의 분리를 위해 열처리를 하게 되면, 제1 기판(110)과 제2 기판(130)은 열팽창 계수 차이에 의해 각각 인장 응력 및 압축 응력을 받게 되는데, 제1 기판(110)에 발생되는 인장 응력은 가이드 부재(130)에 의해 압축 응력으로 전환되어 횡 방향 팽창에 따른 휨과 같은 변형 및 크랙으로 인한 파괴로부터 제1 기판(110)은 보호된다.
When the first substrate 110 and the second substrate 130 are heat-treated in order to separate the first substrate 110, the first substrate 110 and the second substrate 130 are subjected to tensile stress and compressive stress, respectively, due to the difference in thermal expansion coefficient. The tensile stress generated in the first substrate 110 is converted into a compressive stress by the guide member 130 so that the first substrate 110 is protected from deformation such as warping due to lateral expansion and breakage due to cracks.

한편, 도 6에 도시한 바와 같이, 일부가 결정질 박막(도 5의 112)으로 분리되고 남은 제1 기판(110')은 층 전이단계(S3) 시 가이드 부재(130)에 의해 변형이나 깨짐이 방지되므로, 완전히 소모될 때까지 계속해서 내부에 이온 주입층(111')을 형성시켜, 다른 박막 접합 기판의 결정질 박막 형성에 재사용될 수 있다. 즉, 하나의 제1 기판(110)은 수십 내지 수백 개의 결정질 박막으로 분리되어, 수십 내지 수백 개의 반도체 소자용 박막 접합 기판(100) 제조에 사용될 수 있다.
6, the first substrate 110 ', which is partially separated from the crystalline thin film 112 in FIG. 5, is deformed or broken by the guide member 130 during the layer transfer step S3 So that the ion-implanted layer 111 'can be continuously formed inside the ion-implanted layer 111' until it is completely consumed, so that the ion-implanted layer 111 'can be reused for forming a crystalline thin film of another thin- That is, one first substrate 110 may be divided into several tens to several hundreds of crystalline thin films, and may be used for manufacturing tens to hundreds of thin film bonded substrates 100 for semiconductor devices.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. This is possible.

그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited by the described embodiments, but should be determined by the scope of the appended claims as well as the appended claims.

100: 반도체 소자용 박막 접합 기판 110: 제1 기판
111: 이온 주입층 112: 결정질 박막
120: 제2 기판 130: 가이드 부재
140: 상, 하부 척(chuck)100: thin film bonded substrate for semiconductor device 110: first substrate
111: ion-implanted layer 112: crystalline thin film
120: second substrate 130: guide member
140: Upper, lower chuck

Claims (13)

결정질 벌크로 이루어진 제1 기판 및 상기 제1 기판과 화학 조성이 다른 물질로 이루어진 제2 기판을 준비하는 준비단계;
상기 제2 기판 상에 상기 제1 기판을 안착시킨 상태에서 상기 제1 기판 및 상기 제2 기판의 외주면에 상기 제1 기판의 팽창을 억제하는 가이드 부재를 결합시키는 가이드 부재 결합단계; 및
층 전이(layer transfer) 공정을 통해 상기 제2 기판 상에 상기 제1 기판으로부터 분리된 결정질 박막을 형성하는 층 전이단계;
를 포함하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
Preparing a first substrate made of a crystalline bulk and a second substrate made of a material having a chemical composition different from that of the first substrate;
A guide member engaging a guide member for restraining the expansion of the first substrate on an outer peripheral surface of the first substrate and the second substrate while the first substrate is seated on the second substrate; And
A layer transfer step of forming a crystalline thin film on the second substrate separated from the first substrate through a layer transfer process;
Wherein the thin film bonded substrate includes a plurality of thin film bonded substrates.
제1항에 있어서,
상기 가이드 부재로는 상기 제1 기판 및 상기 제2 기판보다 열팽창 계수가 상대적으로 작은 물질을 사용하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
The method according to claim 1,
Wherein a material having a thermal expansion coefficient relatively smaller than that of the first substrate and the second substrate is used as the guide member.
제2항에 있어서,
상기 제1 기판으로는 Ⅲ-Ⅴ족 화합물 기판을 사용하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
3. The method of claim 2,
Wherein the first substrate is a III-V compound substrate. ≪ RTI ID = 0.0 > 11. < / RTI >
제3항에 있어서,
상기 제2 기판으로는 Si, 사파이어 및 AlN 기판 중 어느 하나의 기판을 사용하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
The method of claim 3,
Wherein the second substrate is one of a substrate of Si, sapphire, and an AlN substrate.
제4항에 있어서,
상기 가이드 부재로는 석영을 사용하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
5. The method of claim 4,
Wherein the guide member is made of quartz.
제1항에 있어서,
상기 가이드 부재 결합단계에서는 상기 가이드 부재를 상기 제1 기판 및 상기 제2 기판의 외주면에 끼움 결합시키는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
The method according to claim 1,
Wherein the guide member is engaged with the outer circumferential surface of the first substrate and the second substrate in the guide member engaging step.
제1항에 있어서,
상기 가이드 부재 결합단계에서는 상기 가이드 부재의 결합 시 노출되는 상기 제1 기판 및 상기 제2 기판 각각의 표면에 척(chuck)을 밀착시키는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
The method according to claim 1,
Wherein a chuck is brought into close contact with a surface of each of the first substrate and the second substrate, which are exposed when the guide member is engaged, in the step of assembling the guide member.
제1항에 있어서,
상기 준비단계에서는 상기 제2 기판과 접합되는 상기 제1 기판의 접합면으로부터 이온을 주입하여 상기 제1 기판의 내부에 이온 주입층을 형성하는 이온 주입단계를 더 포함하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
The method according to claim 1,
Further comprising an ion implantation step of implanting ions from a bonding surface of the first substrate bonded to the second substrate to form an ion implantation layer in the first substrate in the preparation step, (Method for manufacturing a thin film bonded substrate).
제8항에 있어서,
상기 이온 주입단계에서는 상기 제1 기판의 접합면으로부터 0.1~100㎛ 깊이에 상기 이온 주입층을 형성하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
9. The method of claim 8,
Wherein the ion implantation step forms the ion-implanted layer at a depth of 0.1 to 100 mu m from the junction surface of the first substrate.
제9항에 있어서,
상기 이온 주입단계에서는 수소, 헬륨 및 질소로 이루어진 후보군 중 선택된 어느 하나를 상기 이온으로 사용하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
10. The method of claim 9,
Wherein in the ion implantation step, any one selected from the group consisting of hydrogen, helium, and nitrogen is used as the ion.
제1항에 있어서,
상기 준비단계에서는 서로 접합되는 상기 제1 기판 및 상기 제2 기판 각각의 접합면을 표면처리하는 표면처리단계를 더 포함하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
The method according to claim 1,
Further comprising a surface treatment step of surface-treating the bonding surfaces of the first substrate and the second substrate bonded to each other in the preparing step.
제8항에 있어서,
상기 층 전이단계는,
상기 제2 기판 상에 안착되어 있는 상기 제1 기판을 상기 제2 기판에 접합하는 제1 과정, 및
상기 이온 주입층을 경계로 상기 제1 기판을 분리시키는 제2 과정을 포함하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.
9. The method of claim 8,
Wherein the layer transfer step comprises:
A first process of bonding the first substrate, which is seated on the second substrate, to the second substrate, and
And a second step of separating the first substrate with the ion implantation layer as a boundary.
제12항에 있어서,
상기 제1 과정 및 제2 과정은 열처리 공정을 포함하는 것을 특징으로 하는 반도체 소자용 박막 접합 기판 제조방법.13. The method of claim 12,
Wherein the first process and the second process include a heat treatment process.
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