KR20140068622A - Method for menufacturing semiconductor package using soi wafer - Google Patents

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KR20140068622A
KR20140068622A KR1020120136323A KR20120136323A KR20140068622A KR 20140068622 A KR20140068622 A KR 20140068622A KR 1020120136323 A KR1020120136323 A KR 1020120136323A KR 20120136323 A KR20120136323 A KR 20120136323A KR 20140068622 A KR20140068622 A KR 20140068622A
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이혁
임재성
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하나 마이크론(주)
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Abstract

Disclosed is a method for manufacturing a semiconductor package using a SOI wafer which simplifies manufacturing processes and prevents the deviation or breakage of a via filling material due to stress according to the coefficient of thermal expansion. A method for manufacturing a semiconductor package using the SOI wafer includes a step of preparing a SOI wafer where a first silicon layer, an insulating layer, and a second silicon layer are successively stacked on a lower part; a step of forming a via which penetrates the second silicon layer and the insulating layer by removing a part of the insulating layer and the second silicon layer; a step of filling the via with metal nanolines or carbon nanotubes; a step of arranging a semiconductor die which is electrically connected to a filling material in the via on the second silicon layer; a step of molding the semiconductor die; a step of exposing the filing material in the via to the lower part of the second silicon layer by removing the insulating layer and the first silicon layer.

Description

ＳＯＩ 웨이퍼를 이용한 반도체 패키지 제조방법{METHOD FOR MENUFACTURING SEMICONDUCTOR PACKAGE USING SOI WAFER}METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE USING SOI WAFER BACKGROUND OF THE INVENTION [0001]

본 발명은 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 패키지 제조방법에 관한 것으로, 더욱 상세하게는 제조 공정을 단순화할 수 있으며 열팽창 계수 차이에 따른 스트레스로 인한 비아 충진 물질 파손 또는 이탈을 방지할 수 있는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor package using an SOI (Silicon On Insulator) wafer, and more particularly, to a method of manufacturing a semiconductor package using an SOI To a method of manufacturing a semiconductor package using an SOI wafer.

최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 방향으로 나아가고 있다. 이를 가능하게 하는 중요한 기술 중의 하나가 바로 패키지(package)기술이다. 이러한 패키지기술 중에서 삼차원 구조와 소형화를 실현한 것이 인터포저 기판(interposer substrate)이다.BACKGROUND ART [0002] Recent trends in the electronics industry are moving toward the production of lightweight, miniaturized, high-speed, multi-functional and highly reliable products at low cost. One of the important technologies that make this possible is package technology. Of these package technologies, the interposer substrate is one that realizes a three-dimensional structure and miniaturization.

인터포저 기판은 하나의 소켓이나 연결부를 다른 소켓이나 연결부로 전기적인 전달 인터페이스를 형성하기 위한 기판으로서, 주로 실리콘 재료를 사용하여 제조될 수 있다.The interposer substrate can be manufactured using mainly a silicon material as a substrate for forming an electric transfer interface with one socket or a connection portion to another socket or connection portion.

일반적으로 실리콘 인터포저를 이용한 패키지를 제조하는 경우, 얇은 두께의 실리콘을 가공하기 위해 별도의 캐리어 기판을 사용하여야 하므로, 캐리어 기판에 별도로 실리콘 기판을 부착하고 다시 캐리어 기판으로부터 실리콘 기판을 분리하는 등의 공정이 추가적으로 소요되므로 공정이 복잡해지는 문제가 발생한다. Generally, when a package using a silicon interposer is manufactured, a separate carrier substrate must be used to process a thin silicon. Therefore, a silicon substrate may be separately attached to a carrier substrate, a silicon substrate may be separated from the carrier substrate A process is complicated because the process is additionally required.

더하여, 인터포저를 구성하는 실리콘 기판과 실리콘 기판에 형성된 비아에 충진되는 물질 간의 열팽창 계수 차이로 인하여 스트레스가 발생하고, 이 스트레스로 인해 비아에 충진된 물질이 파손되거나 이탈하는 등의 문제가 발생한다. In addition, stress is generated due to the difference in thermal expansion coefficient between the silicon substrate constituting the interposer and the material filled in the vias formed in the silicon substrate, and the material filled in the via is broken or deviated due to the stress. .

본 발명은 실리콘 인터포저를 채용한 반도체 패키지를 제조함에 있어 공정을 단순화할 수 있는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법을 제공하는 것을 해결하고자 하는 기술적 과제로 한다.Disclosure of Invention Technical Problem [8] Accordingly, the present invention has been made in view of the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor package using an SOI wafer that can simplify a process for manufacturing a semiconductor package employing a silicon interposer.

또한, 본 발명은 실리콘 인터포저의 실리콘 기판과 비아 충진물질 사이의 열팽창 계수 차이에 따른 스트레스로 인한 비아 충진 물질 파손 또는 이탈을 방지할 수 있는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법을 제공하는 것을 해결하고자 하는 기술적 과제로 한다.It is another object of the present invention to provide a method of manufacturing a semiconductor package using an SOI wafer capable of preventing damage or dislocation of via filling material due to stress due to a difference in thermal expansion coefficient between a silicon substrate and a via filling material of a silicon interposer To be a technical challenge.

상기 기술적 과제들을 해결하기 위한 수단으로서 본 발명은,As a means for solving the above-mentioned technical problems,

하부로부터 순차적으로 적층된 제1 실리콘층, 절연층 및 제2 실리콘층을 포함하는 SOI 웨이퍼를 마련하는 단계;Providing an SOI wafer including a first silicon layer, an insulating layer, and a second silicon layer sequentially stacked from the bottom;

상기 제2 실리콘층 및 상기 절연층의 일부를 제거하여 상기 제2 실리콘층 및 상기 절연층을 관통하는 비아를 형성하는 단계;Removing a portion of the second silicon layer and the insulating layer to form a via through the second silicon layer and the insulating layer;

상기 비아 내에 금속 나노선 또는 탄소 나토 튜브를 충진하는 단계;Filling the vias with metal nanowires or carbon natto tubes;

상기 제2 실리콘층 상에 상기 비아 내에 충진된 충진물과 전기적 접속을 형성하는 반도체 다이를 배치하는 단계;Disposing a semiconductor die on the second silicon layer to form an electrical connection with a fill filled in the via;

상기 반도체 다이를 몰딩하는 단계; 및Molding the semiconductor die; And

상기 제1 실리콘층 및 상기 절연층을 제거하여 상기 제2 실리콘층의 하부로 상기 비아 내에 충진된 충진물을 노출시키는 단계Removing the first silicon layer and the insulating layer to expose the filled material in the via to the bottom of the second silicon layer

를 포함하는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법을 제공한다.
The present invention also provides a method of manufacturing a semiconductor package using an SOI wafer.

본 발명의 일 실시형태는, 상기 비아를 형성하는 단계 이 후, 상기 비아의 내벽에 절연성 패시베이션층을 형성하는 단계를 더 포함할 수 있다.One embodiment of the present invention may further comprise forming an insulating passivation layer on the inner walls of the vias after the forming of the vias.

본 발명의 일 실시형태에서, 상기 충진하는 단계는, 상기 비아에 의해 노출된 제1 실리콘층의 상면에 금속 나노선 또는 탄소 나노 튜브의 시드층을 형성하는 단계; 및 상기 시드층으로부터 금속 나노선 또는 탄소 나노 튜브를 성장시켜 상기 비아를 충진하는 단계를 포함할 수 있다.In one embodiment of the present invention, the filling step comprises: forming a seed layer of metal nanowires or carbon nanotubes on the top surface of the first silicon layer exposed by the vias; And filling the vias by growing metal nanowires or carbon nanotubes from the seed layer.

본 발명의 일 실시형태는, 상기 충진하는 단계 이후, 상기 제2 실리콘층 상면에 상기 제2 실리콘층 상면으로 돌출된 상기 충진물의 일부분을 포함하도록 글라스층을 형성하는 단계; 및 상기 글라스층을 제거하여 상기 글라스층에 포함된 상기 제2 실리콘층 상면으로 돌출된 상기 충진물의 일부분을 제거함으로써 상기 제2 실리콘층 상면을 평탄화하는 단계를 더 포함할 수 있다.An embodiment of the present invention is characterized in that after the filling step, forming a glass layer on the upper surface of the second silicon layer so as to include a part of the filling material protruding from the upper surface of the second silicon layer; And planarizing the upper surface of the second silicon layer by removing the glass layer to remove a portion of the filler protruding from the upper surface of the second silicon layer included in the glass layer.

본 발명의 일 실시형태에서, 제1항에 있어서, 상기 반도체 다이를 배치하는 단계는, 상기 제2 실리콘층 상면에 재배선층을 설치하는 단계; 및 상기 재배선층을 통해 상기 반도체 다이와 상기 비아 내에 충진된 충진물과 전기적 접속을 형성하도록 상기 재배선층의 상면에 상기 반도체 다이를 배치하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of disposing the semiconductor die comprises the steps of: providing a re-wiring layer on the upper surface of the second silicon layer; And disposing the semiconductor die on the top surface of the redistribution layer to form an electrical connection with the filler filled in the semiconductor die and the via through the redistribution layer.

본 발명의 일 실시형태는, 상기 노출시키는 단계 이후, 상기 제2 실리콘층의 하면에 노출된 상기 충진물에 접촉하도록 도전성 범프볼을 형성하는 단계를 더 포함할 수 있다.One embodiment of the present invention may further include forming a conductive bump ball so as to contact the filler exposed on the lower surface of the second silicon layer after the exposing step.

본 발명의 일 실시형태에서, 제1항에 있어서, 상기 도전성 범프볼을 형성하는 단계는, 상기 제1 실리콘층 및 상기 절연층을 제거하여, 상기 비아 내에 충진된 충진물의 일부분이 상기 제2 실리콘층의 하면으로부터 돌출되도록 노출시키는 단계; 상기 제2 실리콘층 하면으로 돌출된 상기 충진물의 일부분을 포함하도록 글라스층을 형성하는 단계; 상기 글라스층을 제거하여 상기 글라스층에 포함된 상기 제2 실리콘층 하면으로 돌출된 상기 충진물의 일부분을 제거함으로써 상기 제2 실리콘층 하면을 평탄화하는 단계; 및 상기 평탄화하는 단계에서 평탄화된 제2 실리콘층 하면에 노출된 상기 충진물 영역에 접촉하도록 상기 도전성 범프볼을 형성하는 단계를 포함할 수 있다.The method of claim 1, wherein forming the conductive bump balls further comprises: removing the first silicon layer and the insulating layer so that a portion of the filled material filled in the via is exposed to the second silicon To protrude from the bottom surface of the layer; Forming a glass layer so as to include a portion of the filler projecting to the bottom surface of the second silicon layer; Removing the glass layer to remove a portion of the filler protruding from the lower surface of the second silicon layer included in the glass layer, thereby flattening the lower surface of the second silicon layer; And forming the conductive bump balls so as to contact the filler region exposed on the bottom surface of the second silicon layer that has been planarized in the planarizing step.

본 발명에 따르면, 순차적으로 제1 실리콘 층, 절연층 및 제2 실리콘 층이 적층된 형태의 SOI 웨이퍼를 이용하여 실리콘 인터포저를 갖는 반도체 패키지를 제조하므로, 제조 공정에서 별도의 캐리어 기판을 필요로 하지 않으며, 캐리어 기판에 실리콘 기판을 부착 및 분리하는 등의 공정을 생략하여 공정의 단순화를 도모할 수 있는 효과가 있다.According to the present invention, a semiconductor package having a silicon interposer is manufactured using an SOI wafer in which a first silicon layer, an insulating layer and a second silicon layer are sequentially stacked, so that a separate carrier substrate is required in the manufacturing process And the step of attaching and separating the silicon substrate to and from the carrier substrate can be omitted, thereby simplifying the process.

또한, 본 발명에 따르면, 실리콘 인터포저에 형성된 비아에 충진되는 물질과 실리콘 간의 열팽창 계수 차이로 인한 스트레스를 제거할 수 있어, 비아 충진 물질이 파손되거나 이탈되는 등의 문제를 해소할 수 있는 효과가 있다.In addition, according to the present invention, it is possible to eliminate the stress due to the difference in thermal expansion coefficient between the material filled in the vias formed in the silicon interposer and the silicon and to solve the problem that the via filling material is broken or separated have.

도 1 내지 도 12는 본 발명의 일 실시형태에 따른 SOI 웨이퍼를 이용한 반도체 패키지의 제조 방법을 도시한 공정 단면도이다.1 to 12 are process sectional views showing a method of manufacturing a semiconductor package using an SOI wafer according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 또한, 본 발명을 설명함에 있어서, 정의되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 것으로, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 본 발명의 기술적 구성요소를 한정하는 의미로 이해되어서는 아니 될 것이다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, in describing the present invention, the defined terms are defined in consideration of the functions of the present invention, and they may be changed depending on the intention or custom of the technician working in the field, so that the technical components of the present invention are limited It will not be understood as meaning.

도 1 내지 도 12는 본 발명의 일 실시형태에 따른 SOI 웨이퍼를 이용한 반도체 패키지의 제조 방법을 도시한 공정 단면도이다.1 to 12 are process sectional views showing a method of manufacturing a semiconductor package using an SOI wafer according to an embodiment of the present invention.

본 발명의 일 실시형태에 따른 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법은, 도 1에 도시한 것과 같은 SOI 웨이퍼를 마련하는 단계로부터 시작될 수 있다. SOI 웨이퍼(10)는 하부로부터 순차적으로 적층된 제1 실리콘층(11), 절연층(12) 및 제2 실리콘층(12)을 포함하는 구조를 가질 수 있다.A method of manufacturing a semiconductor package using an SOI wafer according to an embodiment of the present invention can be started from the step of preparing an SOI wafer as shown in Fig. The SOI wafer 10 may have a structure including a first silicon layer 11, an insulating layer 12, and a second silicon layer 12 sequentially stacked from the bottom.

일반적으로 SOI 웨이퍼(10)는, 마이크로 전자공학적으로 기생 소자의 캐패시턴스를 감소시켜 성능을 개선하기 위해 반도체 생산 공정에서 사용되던 전형적인 실리콘 기판 대신 적용되고 있는 실리콘-절연체-실리콘이 적층된 기판이다. SOI 웨이퍼(10)는 단일 실리콘 기판 내에 산소 이온을 주입한 후 고온 소성을 통해 산소 이온이 주입된 영역을 산화시켜 산화 실리콘 영역을 생성함으로써 실리콘-절연체(SiO2)-실리콘 구조의 적층체를 생성하는 SIMOX 기법과, 하나의 실리콘층의 일 표면을 산화시켜 산화 실리콘층을 형성하고, 산화 산화 실리콘층을 다른 실리콘층과 본딩하여 실리콘-절연체(SiO2)-실리콘 구조의 적층체를 생성하는 웨이퍼 본딩 기법을 통해 제조될 수 있다.In general, the SOI wafer 10 is a silicon-insulator-silicon laminated substrate that is applied instead of a typical silicon substrate used in semiconductor manufacturing processes to improve the performance by reducing the parasitic capacitance of a microelectronic device. The SOI wafer 10 generates a stack of silicon-insulator (SiO 2 ) -silicon structures by implanting oxygen ions into a single silicon substrate and then oxidizing regions implanted with oxygen ions through high temperature firing to produce silicon oxide regions A SIMOX technique in which a silicon oxide layer is formed by oxidizing one surface of one silicon layer and bonding the silicon oxide oxide layer to another silicon layer to produce a stack of silicon-insulator (SiO 2 ) -silicon structures Bonding technique.

본 발명에서는 주로 반도체 소자를 제조하는데 사용되는 SOI 기판을 반도체 패키지의 인터포저 기판으로 적용한다.
In the present invention, an SOI substrate used mainly for manufacturing a semiconductor device is applied as an interposer substrate of a semiconductor package.

이어, 도 2에 도시한 것과 같이, SOI 웨이퍼(10) 상부의 제2 실리콘층(13)의 상면에 포토 리지스터층(21)을 형성하고, 포토 리지스터층(21)에 의해 노출된 영역에 비아(H)를 형성할 수 있다.Next, as shown in FIG. 2, a photoresist layer 21 is formed on the upper surface of the second silicon layer 13 on the SOI wafer 10, and a region exposed by the photoresist layer 21 The via H can be formed.

상기 포토 리지스터층(21)은 비아를 형성하고자 하는 영역을 노출하도록 제2 실리콘층(13)의 상면에 형성될 수 있으며, 포토 리지스터층(21)을 마스크로 하여 제2 실리콘층(13)과 절연층(12)의 일부분을 식각하여 제거함으로써 제2 실리콘층(13)과 절연층(12)을 관통하는 비아(H)를 형성할 수 있다.The photoresist layer 21 may be formed on the upper surface of the second silicon layer 13 so as to expose a region where a via is to be formed and the second silicon layer 13 And a portion of the insulating layer 12 are removed by etching to form a via H through the second silicon layer 13 and the insulating layer 12. [

실리콘 및 산화 실리콘을 식각하는 기법이나 식각에 사용되는 식각액 등에 대한 기술 내용은 당 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있는 주지의 기술이므로 더 이상의 상세한 설명은 생략하기로 한다.
Techniques for etching silicon and silicon oxide, etchant used for etching, etc. are well known to those skilled in the art and will not be described in detail.

이어, 도 3에 도시한 것과 같이, 생성된 비아(H)의 내벽에 패시베이션층(23)을 형성할 수 있다. 상기 패시베이션층(23)은 후술하는 공정에서 비아(H) 내부로 충진되는 도전성 충진물과 도전성을 갖는 제2 실리콘층(13) 사이의 전기적인 절연을 위해 형성되는 것으로, 당 기술분야에 잘 알려진 다양한 박막 형성공정을 통해 패시베이션층(23)이 형성될 수 있다.
3, the passivation layer 23 can be formed on the inner wall of the generated via H, as shown in FIG. The passivation layer 23 is formed for electrical insulation between a conductive filler filled in the via H and a second silicon layer 13 having conductivity in a process to be described later. The passivation layer 23 may be formed using a variety of well- The passivation layer 23 can be formed through the thin film forming process.

이어, 도 4에 도시한 것과 같이, 비아(H)에 금속 나노선 또는 탄소 나노 튜브로 이루어진 도전성 물질을 충진할 수 있다. 더욱 구체적으로, 도전성 물질을 비아(H)에 충진하는 공정은, 비아(H)에 형성에 의해 노출된 제1 실리콘층(11)의 상면에 금속 나노선 또는 탄소 나노 튜브를 형성하기 위한 시드(25)를 포함하는 시드층을 형성하고, 이 시드층으로부터 금속 나노선 또는 탄소 나노 튜브(27)을 성장시켜 비아(H)를 충진시킬 수 있다.Next, as shown in FIG. 4, the via H may be filled with a conductive material made of metal nanowires or carbon nanotubes. More specifically, the step of filling the via H with a conductive material includes a step of forming a seed for forming a metal nanowire or carbon nanotube on the upper surface of the first silicon layer 11 exposed by formation in the via H 25, and a metal nanowire or carbon nanotube 27 may be grown from the seed layer to fill the via H.

본 발명은 비아(H)를 충진하기 위한 도전성 충진물로서 금속 나노선 또는 탄소 나노 튜브를 적용한다. 이러한 금속 나노선과 탄소 나노 튜브는, 비아 내 충진된 구조상에서, 상호 이웃한 금속 나노선 또는 탄소 나노 튜브 간의 공간적인 여유를 가지게 되므로, 접촉하는 실리콘(제2 실리콘층(13))과 열팽창 계수 차이로 인한 스트레스가 거의 발생하지 않는다. 따라서, 통상의 금속 재질의 비아 충진물과 실리콘과의 열팽창 계수 차이에 따른 스트레스로 인한 문제가 제거될 수 있다.
The present invention applies metallic nanowires or carbon nanotubes as conductive fillers for filling vias (H). Since the metal nanowires and the carbon nanotubes have spatial margins between adjacent metal nanowires or carbon nanotubes on the filled structure in the via, the difference in thermal expansion coefficient from the contact silicon (the second silicon layer 13) The stress caused by the stress is hardly generated. Therefore, the problem due to the stress due to the difference in the thermal expansion coefficient between the via filling of the usual metallic material and the silicon can be eliminated.

이어, 도 5와 같이 비아(H)에 충진이 이루어진 제2 실리콘층(13)의 상면에 글라스층(31)을 형성할 수 있다. 상기 글라스층(31)은 스핀 온 글라스 공정을 이용하여 제2 실리콘층(13)의 상면에 형성될 수 있다. 특히, 글라스층(31)은 제2 실리콘층(13) 상면으로 돌출된 비아 충진물을 포함하는 형태로 형성될 수 있다.
5, a glass layer 31 may be formed on the upper surface of the second silicon layer 13 filled with the via H. The glass layer 31 may be formed on the upper surface of the second silicon layer 13 using a spin-on-glass process. In particular, the glass layer 31 may be formed in a form including a via filling projecting to the upper surface of the second silicon layer 13. [

이어, 도 6에 도시된 것과 같이, 글라스층(31)을 제거한다. 글라스층(31)을 제거하는 공정에서, 글라스층(31)에 포함된 비아 충진물의 돌출부도 함께 제거될 수 있다. 즉, 글라스층(31)을 제거하는 공정을 통해 제2 실리콘층(13)의 상면에 돌출된 비아 충진물의 일부분이 함께 제거됨으로써 제2 실리콘층(13)의 상면 평탄화가 이루어질 수 있다. 글라스층(31)을 제거하는 공정은, 통상적인 반도체 공정에서 잘 알려진 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 이루어질 수 있다.
Then, as shown in Fig. 6, the glass layer 31 is removed. In the step of removing the glass layer 31, the protrusions of the via fillings contained in the glass layer 31 can also be removed together. That is, a portion of the via filling protruded on the upper surface of the second silicon layer 13 is removed together with the step of removing the glass layer 31, so that the upper surface of the second silicon layer 13 can be planarized. The step of removing the glass layer 31 may be performed through a chemical mechanical polishing (CMP) process well known in a conventional semiconductor process.

이어, 도 7에 도시된 것과 같이, 제2 실리콘층(13)의 상면에 재배선층(ReDistribution Layer: RDL)(33)를 배치할 수 있다. 재배선층(33)은 반도체 다이가 갖는 입출력 패드와 패키지의 기판 등에 형성된 핀이나 패드 사이의 전기적 연결을 형성하기 위한 요소이다. 예를 들어, 반도체 다이가 갖는 입출력 패드는 그 간격이 매우 좁게 형성될 수 있으며, 패키지의 기판은 반도체 다이의 입출력 패드 보다 상대적으로 넓은 간격의 연결 핀이나 패드를 가질 수 있다. 재배선층(33)은 이러한 반도체 다이와 패키지가 갖는 연결 패드 간의 간격 차이를 감안하여 반도체 다이의 입출력 패드가 연결되는 단자와 패키지의 기판이 연결되는 단자 간의 전기적 연결을 형성하는 요소이다. 본 발명에서, 재배선층(33)은 그 상면에 배치되는 반도체 다이와 그 하면에 배치되는 제2 실리콘층(13)의 비아의 도전성 충진물(25+27) 사이의 전기적 연결을 형성할 수 있다.
7, a redistribution layer (RDL) 33 may be disposed on the upper surface of the second silicon layer 13. In this case, The redistribution layer 33 is an element for forming electrical connection between the input / output pads of the semiconductor die and the pins or pads formed on the package substrate or the like. For example, the input / output pads of the semiconductor die may be formed with a very narrow spacing, and the substrate of the package may have connection pins or pads that are relatively wider than the input / output pads of the semiconductor die. The re-distribution layer 33 is an element for establishing an electrical connection between the terminals to which the input / output pads of the semiconductor die are connected and the terminals to which the substrate of the package is connected in consideration of the difference between the connection pads of the semiconductor die and the package. In the present invention, the redistribution layer 33 may form an electrical connection between the semiconductor die disposed on the top surface thereof and the conductive filler (25 + 27) of the via of the second silicon layer 13 disposed on the bottom surface thereof.

이어, 도 8에 도시한 것과 같이, 재배선층(33)의 상면에 반도체 다이(41)를 실장하고 반도체 다이(41)를 커버하는 몰드부(43)를 제2 실리콘층(13)의 상면에 형성할 수 있다. 반도체 다이(41)는 재배선층(33)을 통해 비아 내의 도전성 충진물(25+27)과 전기적 접촉을 형성할 수 있다. 몰드부(43)는 수지 등과 같은 절연성 물질을 이용하여 당 기술분야에 주지의 몰딩 공정을 통해 형성될 수 있으며, 재배선층(33) 상에 실장된 반도체 다이(41)를 보호할 수 있다.
8, the semiconductor die 41 is mounted on the upper surface of the re-distribution layer 33 and the mold section 43 covering the semiconductor die 41 is mounted on the upper surface of the second silicon layer 13 . The semiconductor die 41 may make electrical contact with the conductive filler (25 + 27) in the via via the rewiring layer (33). The mold part 43 can be formed through a molding process known in the art using an insulating material such as a resin and can protect the semiconductor die 41 mounted on the re-wiring layer 33.

이어, 도 9에 도시한 것과 같이, 제1 실리콘층(11)과 절연층(12)을 제거한다. 제1 실리콘층(11)과 절연층(12)은 비아 형성 과정과 같이 각 층의 물질을 제거할 수 있는 적절한 식각액을 이용하여 식각 공정을 통해 제거될 수 있다.Next, as shown in FIG. 9, the first silicon layer 11 and the insulating layer 12 are removed. The first silicon layer 11 and the insulating layer 12 may be removed through an etching process using an appropriate etchant to remove material from each layer, such as via formation.

제1 실리콘층(11)과 절연층(12)의 제거를 통해 제2 실리콘층(13)의 하면에는 비아 내에 충진된 도전성 충진물의 일부분이 돌출될 수 있다.
A portion of the conductive filler filled in the via may protrude from the lower surface of the second silicon layer 13 through removal of the first silicon layer 11 and the insulating layer 12. [

이어, 도 10에 도시한 것과 같이, 제2 실리콘층(13)의 하면에 글라스층(51)을 형성할 수 있다. 전술한 도 5를 통해 설명된 제2 실리콘층(13)의 상면에 글라스층(31)을 형성하는 공정과 유사하게, 글라스층(51)은 스핀 온 글라스 공정을 이용하여 제2 실리콘층(13)의 하면에 형성될 수 있다. 특히, 글라스층(51)은 제2 실리콘층(13) 하면으로 돌출된 비아 충진물의 일부분을 포함하는 형태로 형성될 수 있다.
Next, as shown in Fig. 10, a glass layer 51 can be formed on the lower surface of the second silicon layer 13. Similar to the step of forming the glass layer 31 on the upper surface of the second silicon layer 13 described with reference to Fig. 5 described above, the glass layer 51 is formed by the spin-on-glass process to form the second silicon layer 13 As shown in Fig. In particular, the glass layer 51 may be formed to include a portion of the via fill that protrudes from the bottom surface of the second silicon layer 13. [

이어, 도 11에 도시한 것과 같이, 글라스층(51)을 제거할 수 있다. 전술한 도 6을 통해 설명된 글라스층(31)의 제거 공정과 유사하게, 글라스층(51)을 제거하는 공정에서, 글라스층(51)에 포함된 비아 충진물의 돌출된 일부분도 함께 제거될 수 있다. 즉, 글라스층(51)을 제거하는 공정을 통해 제2 실리콘층(13)의 하면에 돌출된 비아 충진물의 일부분이 함께 제거됨으로써 제2 실리콘층(13)의 하면 평탄화가 이루어질 수 있다. 글라스층(51)을 제거하는 공정은, 통상적인 반도체 공정에서 잘 알려진 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 이루어질 수 있다.
Then, as shown in Fig. 11, the glass layer 51 can be removed. Similar to the removal process of the glass layer 31 described above with reference to FIG. 6, in the process of removing the glass layer 51, a protruding portion of the via filler contained in the glass layer 51 can be removed together have. That is, a part of the via filling protruded on the lower surface of the second silicon layer 13 is removed together with the step of removing the glass layer 51, so that the lower surface of the second silicon layer 13 can be planarized. The step of removing the glass layer 51 can be performed through a chemical mechanical polishing (CMP) process well known in a conventional semiconductor process.

최종적으로, 도 12에 도시한 것과 같이, 비아 충진물(27)의 하부에 비아 충진물(27)과 접촉하는 도전성 솔더볼(61)을 형성하여 반도체 패키지를 완성할 수 있다. 상기 도전성 솔더볼(61)을 통해 반도체 패키지는 외부의 다른 기판 등에 실장될 수 있다.
Finally, as shown in FIG. 12, a conductive solder ball 61 in contact with the via filling 27 may be formed under the via filling 27 to complete the semiconductor package. The semiconductor package may be mounted on another external substrate or the like through the conductive solder ball 61.

이상에서 설명한 바와 같이, 본 발명의 일 실시형태에 따른 SOI 웨이퍼를 이용한 반도체 패키지 제조방법은, 순차적으로 제1 실리콘 층, 절연층 및 제2 실리콘 층이 적층된 형태의 SOI 웨이퍼를 이용하여, 제2 실리콘층이 실리콘 인터포저 기판이 되도록 반도체 패키지를 제조하므로, 제조 공정에서 별도의 캐리어 기판을 필요로 하지 않으며, 캐리어 기판에 실리콘 기판을 부착 및 분리하는 등의 공정을 생략하여 공정의 단순화를 가능하게 한다.As described above, in the method of manufacturing a semiconductor package using an SOI wafer according to an embodiment of the present invention, an SOI wafer in which a first silicon layer, an insulating layer, and a second silicon layer are sequentially stacked is used, 2 Since the semiconductor package is manufactured so that the silicon layer becomes a silicon interposer substrate, a separate carrier substrate is not required in the manufacturing process, and processes such as attaching and separating the silicon substrate to the carrier substrate can be omitted, thereby simplifying the process .

또한, 본 발명의 일 실시형태에 따른 SOI 웨이퍼를 이용한 반도체 패키지 제조방법은, 실리콘 인터포저에 형성된 비아에 충진되는 물질로서 금속 나노선 또는 탄소 나노 튜브를 채용함으로써 실리콘과의 열팽창 계수 차이로 인한 스트레스를 제거할 수 있어, 비아 충진 물질이 파손되거나 이탈되는 것을 방지할 수 있다.
Further, in the method of manufacturing a semiconductor package using an SOI wafer according to an embodiment of the present invention, by using a metal nanowire or a carbon nanotube as a material to be filled in a via formed in a silicon interposer, stress due to a difference in thermal expansion coefficient It is possible to prevent the via filling material from being broken or separated.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술되는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Although the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. Therefore, the scope of the present invention should not be limited to the embodiments described, but should be determined by the scope of the following claims and equivalents thereof.

10: SOI 웨이퍼 11: 제1 실리콘층
12: 절연층 13: 제2 실리콘층
21: 포토 리지스터층 23: 패시베이션층
25: 시드 27: 금속 나노선 또는 탄소 나노 튜브
31: 글라스층 33: 재배선층
41: 반도체 다이 43: 몰드부
51: 글라스층 61: 도전성 솔더볼10: SOI wafer 11: first silicon layer
12: insulating layer 13: second silicon layer
21: photoregister layer 23: passivation layer
25: seed 27: metal nanowire or carbon nanotube
31: glass layer 33: redistribution layer
41: semiconductor die 43: mold part
51: glass layer 61: conductive solder ball

Claims (7)

하부로부터 순차적으로 적층된 제1 실리콘층, 절연층 및 제2 실리콘층을 포함하는 SOI 웨이퍼를 마련하는 단계;
상기 제2 실리콘층 및 상기 절연층의 일부를 제거하여 상기 제2 실리콘층 및 상기 절연층을 관통하는 비아를 형성하는 단계;
상기 비아 내에 금속 나노선 또는 탄소 나토 튜브를 충진하는 단계;
상기 제2 실리콘층 상에 상기 비아 내에 충진된 충진물과 전기적 접속을 형성하는 반도체 다이를 배치하는 단계;
상기 반도체 다이를 몰딩하는 단계; 및
상기 제1 실리콘층 및 상기 절연층을 제거하여 상기 제2 실리콘층의 하부로 상기 비아 내에 충진된 충진물을 노출키는 단계를 포함하는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법.Providing an SOI wafer including a first silicon layer, an insulating layer, and a second silicon layer sequentially stacked from the bottom;
Removing a portion of the second silicon layer and the insulating layer to form a via through the second silicon layer and the insulating layer;
Filling the vias with metal nanowires or carbon natto tubes;
Disposing a semiconductor die on the second silicon layer to form an electrical connection with a fill filled in the via;
Molding the semiconductor die; And
And removing the first silicon layer and the insulating layer to expose the filling material filled in the vias to the bottom of the second silicon layer. 제1항에 있어서,
상기 비아를 형성하는 단계 이 후, 상기 비아의 내벽에 절연성 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법.The method according to claim 1,
Further comprising forming an insulating passivation layer on an inner wall of the via after forming the via. ≪ RTI ID = 0.0 > 11. < / RTI > 제1항에 있어서, 상기 충진하는 단계는,
상기 비아에 의해 노출된 제1 실리콘층의 상면에 금속 나노선 또는 탄소 나노 튜브의 시드층을 형성하는 단계; 및
상기 시드층으로부터 금속 나노선 또는 탄소 나노 튜브를 성장시켜 상기 비아를 충진하는 단계를 포함하는 것을 특징으로 하는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법.2. The method of claim 1,
Forming a seed layer of metal nanowires or carbon nanotubes on the top surface of the first silicon layer exposed by the vias; And
And growing the metal nanowire or carbon nanotube from the seed layer to fill the via. 제1항에 있어서, 상기 충진하는 단계 이후,
상기 제2 실리콘층 상면에 상기 제2 실리콘층 상면으로 돌출된 상기 충진물의 일부분을 포함하도록 글라스층을 형성하는 단계; 및
상기 글라스층을 제거하여 상기 글라스층에 포함된 상기 제2 실리콘층 상면으로 돌출된 상기 충진물의 일부분을 제거함으로써 상기 제2 실리콘층 상면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법.2. The method of claim 1, wherein after the filling step,
Forming a glass layer on the upper surface of the second silicon layer to include a portion of the filler protruding from the upper surface of the second silicon layer; And
And removing the glass layer to remove a portion of the filling material protruding from the upper surface of the second silicon layer included in the glass layer to thereby planarize the upper surface of the second silicon layer. A method of manufacturing a semiconductor package. 제1항에 있어서, 상기 반도체 다이를 배치하는 단계는,
상기 제2 실리콘층 상면에 재배선층을 설치하는 단계; 및
상기 재배선층을 통해 상기 반도체 다이와 상기 비아 내에 충진된 충진물과 전기적 접속을 형성하도록 상기 재배선층의 상면에 상기 반도체 다이를 배치하는 단계를 포함하는 것을 특징으로 하는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법.2. The method of claim 1,
Providing a re-wiring layer on the second silicon layer; And
And disposing the semiconductor die on the upper surface of the redistribution layer so as to form an electrical connection with the semiconductor die and the filler filled in the via via the redistribution layer. 제1항에 있어서,
상기 노출시키는 단계 이후, 상기 제2 실리콘층의 하면에 노출된 상기 충진물에 접촉하도록 도전성 범프볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법.The method according to claim 1,
Further comprising forming a conductive bump ball in contact with the filler exposed on a lower surface of the second silicon layer after the step of exposing the semiconductor package. 제6항에 있어서, 상기 도전성 범프볼을 형성하는 단계는,
상기 제1 실리콘층 및 상기 절연층을 제거하여, 상기 비아 내에 충진된 충진물의 일부분이 상기 제2 실리콘층의 하면으로부터 돌출되도록 노출시키는 단계;
상기 제2 실리콘층 하면으로 돌출된 상기 충진물의 일부분을 포함하도록 글라스층을 형성하는 단계;
상기 글라스층을 제거하여 상기 글라스층에 포함된 상기 제2 실리콘층 하면으로 돌출된 상기 충진물의 일부분을 제거함으로써 상기 제2 실리콘층 하면을 평탄화하는 단계; 및
상기 평탄화하는 단계에서 평탄화된 제2 실리콘층 하면에 노출된 상기 충진물 영역에 접촉하도록 상기 도전성 범프볼을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 웨이퍼를 이용한 반도체 패키지 제조 방법.7. The method of claim 6, wherein forming the conductive bump balls comprises:
Removing the first silicon layer and the insulating layer to expose a portion of the filled material filled in the via to protrude from a lower surface of the second silicon layer;
Forming a glass layer so as to include a portion of the filler projecting to the bottom surface of the second silicon layer;
Removing the glass layer to remove a portion of the filler protruding from the lower surface of the second silicon layer included in the glass layer, thereby flattening the lower surface of the second silicon layer; And
And forming the conductive bump balls so as to contact the filler region exposed on a bottom surface of the second silicon layer that has been planarized in the planarizing step.
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