KR20140064015A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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KR20140064015A
KR20140064015A KR1020120130863A KR20120130863A KR20140064015A KR 20140064015 A KR20140064015 A KR 20140064015A KR 1020120130863 A KR1020120130863 A KR 1020120130863A KR 20120130863 A KR20120130863 A KR 20120130863A KR 20140064015 A KR20140064015 A KR 20140064015A
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권용기
이형동
문영석
양형균
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에스케이하이닉스 주식회사
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Abstract

메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 장치는 서로 다른 페이지 크기를 갖는 복수의 메모리 다이를 포함한다. 상기 메모리 컨트롤러는 프로세서로부터 입력된 리퀘스트가 재정렬된 회수에 기초하여, 상기 복수의 메모리 다이를 활성화하는 복수의 칩 선택신호를 생성한다.

Description

메모리 시스템 및 이의 동작 방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 반도체 메모리를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 장치의 집적도 및 데이터 처리 용량을 향상시키기 위해서, 단일 패키지 안에 복수의 메모리 칩을 적층하는 적층 메모리 장치가 개발되고 있다. 또한, CPU 또는 GPU와 같은 프로세서와 메모리 장치 사이의 통신 속도를 향상시키기 위해, 메모리 컨트롤러 또는 인터페이스 칩이 사용되고 있다. 또한, 메모리 장치와 메모리 컨트롤러 또는 인터페이스 칩을 함께 패키징하는 시스템 인 패키지(System In Package) 방식의 반도체 장치가 개발되고 있다.
한편, 메모리 장치는 복수의 메모리 셀로 구성된 메모리 뱅크를 구비한다. 상기 메모리 뱅크의 메모리 셀은 워드라인과 비트라인을 통해 억세스될 수 있는데, 일반적으로 메모리 장치는 페이지라는 단위를 갖는다. 메모리 장치에서 상기 페이지는 한번의 액티브 동작에서 억세스가 가능한 메모리 셀의 개수로 정의할 수 있다. 메모리 장치의 메모리 뱅크는 일반적으로 한번의 액티브 동작에서 하나의 워드라인만이 활성화될 수 있으므로, 상기 페이지는 하나의 워드라인에 연결된 비트라인의 수로 언급할 수도 있다.
메모리 장치, 특히 DRAM은 일반적으로 고정된 페이지 크기(size)를 갖는다. 고정된 페이지를 갖는다는 것은 워드라인을 억세스를 하기 위한 시간과 프리차지하기 위한 시간이 고정되어 있다는 것을 의미한다. 따라서, 데이터의 로컬리티, 데이터의 크기(size) 등과 같은 데이터의 특성에 무관하게 고정된 크기의 페이지를 억세스하는 것은 불필요한 손실을 초래한다.
본 발명의 실시예는 데이터 특성에 따라 각각 다른 페이지 크기를 갖는 메모리 칩을 선택적으로 억세스할 수 있는 메모리 시스템을 제공한다.
본 발명의 일 실시예에 따른 메모리 시스템은 서로 다른 페이지 크기를 갖는 복수의 메모리 다이를 포함하는 메모리 장치; 및 프로세서로부터 입력된 리퀘스트가 재정렬된 회수에 기초하여, 상기 복수의 메모리 다이를 활성화하는 복수의 칩 선택신호를 생성하는 메모리 컨트롤러를 포함한다.
본 발명의 다른 실시예에 따른 메모리 시스템은 서로 다른 페이지 크기를 갖는 복수의 메모리 다이를 포함하는 메모리 장치; 및 프로세서로부터 입력되는 리퀘스트가 재정렬된 회수에 기초하여 상기 복수의 메모리 다이 중 하나를 억세스하는 메모리 컨트롤러를 포함한다.
또한, 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은 서로 다른 페이지 크기를 갖는 복수의 메모리 다이를 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서, 메모리 컨트롤러가 프로세서로부터 복수의 리퀘스트를 수신하고, 상기 리퀘스트를 재정렬하는 단계; 상기 메모리 컨트롤러가 상기 리퀘스트가 재정렬된 회수를 임계 값과 비교하는 단계; 및 상기 메모리 컨트롤러가 상기 비교 결과에 따라 상기 복수의 메모리 다이 중 하나를 활성화시키는 단계를 포함한다.
본 발명에 의하면, 데이터 특성에 기초하여 다양한 페이지 크기를 갖는 메모리를 선택적으로 억세스하여 유효 대역폭(effective band width)을 증가시키고 전력 소모를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 도면,
도 2는 도 1의 메모리 컨트롤러의 실시예의 구성을 개략적으로 보여주는 블록도,
도 3은 도 2의 칩 선택부의 일 실시예의 구성을 개략적으로 보여주는 블록도,
도 4는 도 2의 칩 선택부의 다른 실시예의 구성을 개략적으로 보여주는 블록도,
도 5는 도 1의 제 1 내지 제 3 메모리 다이의 실시예의 구성을 개략적으로 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 메모리 시스템(1)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함한다. 상기 메모리 장치(200)는 예를 들어, DRAM과 같은 휘발성 메모리 장치를 포함하지만, 이에 한정되는 것은 아니다. 상기 메모리 컨트롤러(100)는 프로세서(미도시)와 상기 메모리 장치(200) 사이의 통신을 중계한다. 즉, 상기 메모리 컨트롤러(100)는 상기 프로세서로부터 다양한 신호 및 데이터 등을 수신하여 상기 메모리 장치(200)를 제어하고, 상기 메모리 장치(200)로부터 출력되는 데이터 및 신호 등을 상기 프로세서로 제공한다.
본 발명의 실시예에서, 상기 메모리 장치(200)는 복수의 메모리 다이가 적층되는 적층 메모리 장치일 수 있다. 도 1에서, 상기 메모리 장치는 3개의 메모리 다이가 적층되는 것을 예시하였으나, 적층되는 메모리 다이의 개수를 한정하는 것은 아니다. 상기 메모리 장치의 제 1 내지 제 3 메모리 다이(DIE1, DIE2, DIE3)는 서로 다른 페이지 크기를 갖는다. 예를 들어, 상기 제 1 메모리 다이(DIE1)는 가장 큰 페이지 크기를 갖고, 제 3 메모리 다이(DIE3)는 가장 작은 페이지 크기를 가지며, 상기 제 2 메모리 다이(DIE2)는 상기 제 1 메모리 다이보다 작고 상기 제 3 메모리 다이보다 큰 페이지 크기를 가질 수 있다. 예를 들어, 상기 제 2 메모리 다이(DIE2)가 t의 페이지 크기를 갖는다면, 상기 제 1 메모리 다이(DIE1)는 2t의 페이지 크기를 가질 수 있고, 상기 제 3 메모리 다이(DIE3)는 t/2의 페이지 크기를 가질 수 있다.
DRAM과 같은 메모리 장치의 경우에, 상기 페이지는 일반적으로 한번의 액티브 동작으로 접근 가능한 메모리 셀의 개수를 의미할 수 있다. 즉, DRAM과 같은 메모리 장치는 워드라인 및 비트라인과 전기적으로 연결되는 메모리 셀 어레이를 포함하는데, 상기 페이지는 상기 워드라인에 연결되는 비트라인 또는 컬럼의 개수를 의미할 수 있다. 따라서, 상기 제 1 메모리 다이(DIE1)는 상기 제 2 및 제 3 메모리 다이(DIE2, DIE3)보다 한번의 액티브 동작으로 접근 가능한 메모리 셀의 개수가 많고, 상기 제 3 메모리 다이(DIE3)는 한번의 액티브 동작으로 접근 가능한 메모리 셀의 개수가 가장 적다. 또는, 상기 제 1 메모리 다이(DIE1)의 워드라인은 상기 제 2 및 제 3 메모리 다이(DIE2, DIE3)보다 많은 수의 비트라인 또는 컬럼과 연결될 수 있고, 상기 제 3 메모리 다이(DIE3)의 워드라인은 가장 작은 수의 메모리 셀과 연결될 수 있다.
상기 메모리 컨트롤러(100)는 프로세서로부터 리퀘스트, 리드 데이터 및 라이트 데이터를 수신하여 상기 메모리 장치(200)를 제어하기 위한 커맨드 신호(CMD), 어드레스 신호(ADD<0:n>), 데이터(DATA<0:m>) 및 클럭 신호(CLK) 등을 생성한다. 또한, 상기 메모리 장치(200)와 같은 적층 메모리 장치를 제어하는 경우, 상기 적층된 복수의 메모리 다이 중 어느 하나를 억세스하기 위해 칩 선택신호(PAGE_CS<0:k>)를 생성한다. 상기 칩 선택신호(PAGE_CS<0:k>)에 의해 상기 복수의 메모리 다이(DIE1, DIE2, DIE3) 중 어느 하나가 활성화될 수 있으며, 활성화된 메모리 다이는 상기 커맨드 신호(CMD), 상기 어드레스 신호(ADD<0:n>), 상기 데이터(DATA<0:m>) 및 상기 클럭 신호(CLK)에 기초하여, 데이터 리드 또는 라이트 동작을 수행할 수 있다. 상기 칩 선택신호(PAGE_CS<0:k>)는 상기 적층된 메모리 다이의 개수에 대응하는 개수로 생성될 수 있다. 본 발명의 실시예에서는, 서로 다른 페이지 크기를 갖는 상기 제 1 내지 제 3 메모리 다이(DIE1, DIE2, DIE3)를 위해 3개의 칩 선택신호(PAGE_CS<0:2>)가 생성되는 것을 예시한다.
본 발명의 실시예에서, 상기 메모리 컨트롤러(100)는 프로세서로부터 입력된 리퀘스트의 재정렬 회수에 기초하여 복수의 칩 선택신호(PAGE_CS<0:k>)를 생성한다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 리퀘스트의 재정렬 회수가 많을수록 페이지 크기가 큰 메모리 다이를 억세스할 수 있고, 상기 리퀘스트의 재정렬 회수가 적을수록 페이지 크기가 작은 메모리 다이를 억세스할 수 있다. 즉, 상기 메모리 컨트롤러(100)는 상기 리퀘스트의 재정렬 회수가 많을수록 제 1 칩 선택신호(PAGE_CS<0>)를 생성하여 페이지 크기가 가장 큰 상기 제 1 메모리 다이(DIE1)를 활성화시킬 수 있고, 상기 리퀘스트의 재정렬 회수가 적을수록 제 3 칩 선택신호(PAGE_CS<2>)를 생성하여 페이지 크기가 가장 작은 제 3 메모리 다이(DIE3)를 활성화시킬 수 있다.
도 2는 도 1의 메모리 컨트롤러(100)의 실시예의 구성을 개략적으로 보여주는 블록도이다. 도 2에서, 상기 메모리 컨트롤러(100)는 리퀘스트 버퍼(110), 라이트 데이터 큐(120), 리드 데이터 큐(130), 어드레스 매핑부(140), 아비터(150), 커맨드 생성부(160) 및 칩 선택부(170)와 같은 구성을 포함할 수 있다. 상기 리퀘스트 버퍼(110), 상기 라이트 데이터 큐(120), 상기 리드 데이터 큐(130)는 상기 프로세서로부터 입력된 리퀘스트 및 데이터를 저장하고 버퍼링한다. 상기 리퀘스트는 메모리 장치(200)의 동작을 지시하기 위한, 라이트 리퀘스트 및 리드 리퀘스트, 어드레스 정보 등을 포함한다. 상기 어드레스 매핑부(140)는 상기 리퀘스트 버퍼(110)의 출력으로부터 메모리 장치(200)로 입력되는 어드레스 신호(ADD<0:n>)를 생성한다. 상기 커맨드 생성부(160)는 상기 리퀘스트에 기초하여 메모리 장치(200)로 입력되기 위한 다양한 커맨드 신호(CMD)를 생성한다.
상기 아비터(150)는 상기 프로세서와 상기 메모리 장치(200) 사이의 통신을 중계하는데 가장 중추적인 역할을 수행한다. 상기 아비터(150)는 상기 프로세서로부터 복수의 리퀘스트를 순차적으로 수신하고, 상기 리퀘스트를 효율적으로 재정렬하는 재정렬부(151)를 포함한다. 상기 재정렬부(151)는 상기 프로세서로부터 입력되는 복수의 리퀘스트를 순차적으로 수신하고, 상기 리퀘스트를 재정렬한다. 상기 리퀘스트의 재정렬은 메모리 장치(200)의 동작 효율성을 향상시키기 위한 것으로, 먼저 입력된 리퀘스트가 바로 실행되기 어려운 경우에, 바로 실행될 수 있는 나중에 입력된 리퀘스트가 먼저 실행되도록 하는 것이다. 즉, 리퀘스트를 순서대로 실행하면 불가피한 시간 지연이 발생하는 경우, 순차적으로 입력된 리퀘스트를 차례대로 실행시키지 않고, 상기 리퀘스트의 순서를 재정렬하여, 재정렬된 순서대로 리퀘스트가 실행될 수 있다. 위와 같은, 리퀘스트 재정렬 동작은 적층 메모리 장치와 같이 복수의 다이를 포함하거나, 복수의 랭크를 포함하는 멀티 랭크 메모리 장치의 성능을 효율적으로 개선할 수 있다.
상기 리퀘스트의 재정렬 회수가 많은 경우 페이지 히트 레이트(page hit rate)가 높다고 판단하며, 또한 페이지의 로컬리티(locality)가 좋다고 판단한다. 반대로, 상기 리퀘스트의 재정렬 회수가 적은 경우 페이지 히트 레이트가 낮은 임의성 리퀘스트로 판단된다. 페이지의 로컬리티가 좋은 경우, 한번에 억세스 될 수 있는 메모리 셀의 개수가 많을수록 유리하다. 일반적으로, 하나의 워드라인을 활성화하고 프리차지 시키기 위해서는 상당한 시간이 소요된다. 따라서, 특정 워드라인이 활성화되어 있을 때, 상기 워드라인으로 접근 가능한 컬럼과 관련된 리퀘스트를 모아서 한번에 수행하는 것은 메모리 장치(200)의 동작 속도를 향상시킬 수 있다. 위와 같은, 동작 효율 개선을 위해 상기 메모리 컨트롤러(100)의 재정렬부(151)는 상기 프로세서로부터 입력된 리퀘스트를 재정렬하는 것이다. 따라서, 상기 리퀘스트의 재정렬 회수가 많을 때, 하나의 워드라인과 연결된 비트라인 또는 컬럼의 개수가 많을수록 이점이 있다. 즉, 상기 리퀘스트의 재정렬 회수가 많으면 페이지의 크기가 큰 것이 유리하다. 반대로, 상기 리퀘스트의 재정렬 회수가 적을 때, 크기가 큰 페이지를 활성화하고 비활성화하는 동작을 반복하는 것은 비효율적이므로, 하나의 워드라인과 연결된 비트라인 또는 컬럼의 개수가 적을수록 유리하다. 즉, 상기 리퀘스트의 재정렬 회수가 적으면 페이지의 크기가 작은 것이 유리하다. 따라서, 상기 메모리 컨트롤러(100)는 상기 페이지 히트 레이트가 높은 경우 페이지 크기가 큰 메모리 다이를 선택할 수 있고, 상기 페이지 히트 레이트가 낮은 경우 페이지 크기가 작은 메모리 다이를 선택할 수 있다.
도 2에서, 상기 메모리 컨트롤러(100)는 칩 선택부(170)를 포함한다. 상기 칩 선택부(170)는 상기 재정렬부(151)와 전기적으로 연결된다. 상기 칩 선택부(170)는 상기 재정렬부(151)에서 발생한 리퀘스트의 재정렬 회수 정보(RCNT)에 기초하여 상기 복수의 칩 선택신호(PAGE_CS<0:k>)를 생성한다. 상기 칩 선택부(170)는 상기 재정렬 회수와 임계 값을 비교하여 상기 복수의 칩 선택신호(PAGE_CS<0:k>)를 생성할 수 있다. 예를 들어, 상기 재정렬 회수가 많을 때, 페이지 크기가 큰 상기 제 1 메모리 다이(DIE1)를 억세스할 수 있도록 상기 제 1 칩 선택신호(PAGE_CS<0>)를 인에이블시킬 수 있고, 상기 재배열 회수가 적을 때, 페이지 크기가 작은 상기 제 3 메모리 다이(DIE3)를 억세스할 수 있도록 상기 제 3 칩 선택신호(PAGE_CS<2>)를 인에이블 시킬 수 있다.
도 3은 도 2의 칩 선택부(170)의 일 실시예의 구성을 개략적으로 보여주는 블록도이다. 도 3에서, 상기 칩 선택부(170)는 임계치 레지스터(171) 및 비교부(172)를 포함한다. 상기 임계치 레지스터(171)는 상기 임계 값(TH)을 저장한다. 상기 임계 값(TH)은 페이지 크기를 효율적으로 선택하기 위해 기준이 될 수 있는 재정렬 회수에 관한 정보를 저장한다.
상기 비교부(172)는 상기 재정렬부로부터 상기 리퀘스트의 재정렬 회수에 관한 정보(RCNT)를 수신한다. 또한, 상기 비교부(172)는 상기 임계치 레지스터(171)로부터 임계 값(TH)에 관한 정보를 수신한다. 상기 비교부(172)는 상기 재정렬 회수 정보(RCNT)와 상기 임계 값(TH)을 비교하여 상기 칩 선택신호(PAGE_CS<0:k>)를 생성한다. 상기 재정렬 회수 정보(RCNT)는 상기 리퀘스트가 재정렬되는 동작의 발생을 카운팅하여 생성될 수 있다.
상기 비교부(172)는 상기 재정렬 회수 정보(RCNT)가 상기 임계 값(TH)을 초과하면 상기 제 1 메모리 다이(DIE1)를 선택하는 제 1 칩 선택신호(PAGE_CS<0>)를 인에이블시킬 수 있고, 상기 재정렬 회수 정보(RCNT)가 상기 임계 값(TH)을 넘지 않는 경우 상기 제 2 메모리 다이(DIE2) 또는 제 3 메모리 다이(DIE3)를 선택하는 제 2 칩 선택신호(PAGE_CS<1>) 또는 제 3 칩 선택신호(PAGE_CS<2>)를 인에이블 시킬 수 있다.
도 4는 도 2의 칩 선택부(170)의 다른 실시예의 구성을 개략적으로 보여주는 블록도이다. 도 4에서, 상기 임계치 레지스터(173)는 복수의 임계 값을 저장할 수 있다. 상기 임계치 레지스터(173)는 제 1 및 제 2 임계 값(TH1, TH2)을 상기 비교부(174)로 제공한다. 상기 제 1 임계 값(TH1)은 상기 제 2 임계 값(TH2)보다 높은 값일 수 있다.
상기 비교부(174)는 상기 재정렬 회수 정보(RCNT)와 상기 제 1 및 제 2 임계 값(TH1, TH2)을 비교하여 상기 칩 선택신호(PAGE_CS<0:k>)를 생성할 수 있다. 따라서, 상기 비교부(174)는 상기 재정렬 회수 정보(RCNT)가 상기 제 1 임계 값(TH1)을 초과하면, 페이지 크기가 가장 큰 상기 제 1 메모리 다이(DIE1)를 선택하기 위해 상기 제 1 칩 선택신호(PAGE_CS<0>)를 인에이블 시킬 수 있다. 또한, 상기 비교부(174)는 상기 재정렬 회수 정보가 상기 제 1 및 제 2 임계 값(TH1, TH2) 사이이면, 중간 페이지 크기를 갖는 상기 제 2 메모리 다이(DIE2)를 선택하기 위해 상기 제 2 칩 선택신호(PAGE_CS<1>)를 인에이블시킬 수 있다. 또한, 상기 비교부(174)는 상기 재정렬 회수 정보(RCNT)가 상기 제 2 임계 값(TH2)을 넘지 않으면, 가장 작은 페이지 크기를 갖는 상기 제 3 메모리 다이(DIE3)를 선택하기 위한 상기 제 3 칩 선택신호(PAGE_CS<2>)를 인에이블 시킬 수 있다.
도 5는 도 1의 메모리 장치(200)의 제 1 내지 제 3 메모리 다이(DIE1, DIE2, DIE3)의 구성을 개략적으로 보여주는 도면이다. 상기 제 1 내지 제 3 메모리 다이(DIE1, DIE2, DIE3)는 각각 4개의 메모리 뱅크(BANK0, BANK1, BANK2, BANK3)를 구비할 수 있고, 각각의 메모리 뱅크(BANK0, BANK1, BANK2, BANK3)의 메모리 셀을 억세스하기 위해 각각 로우 디코더(X-DEC)와 컬럼 디코더(Y-DEC)를 구비한다.
상기 제 1 메모리 다이(DIE1)는 상기 두 개의 메모리 뱅크를 가로지르는 길이의 페이지 크기를 갖는다. 상기 제 2 메모리 다이(DIE2)는 하나의 메모리 뱅크를 가로지르는 길이의 페이지 크기를 갖는다. 상기 제 3 메모리 다이(DIE3)는 절반의 메모리 뱅크를 가로지르는 길이의 페이지 크기를 갖는다. 상기 제 1 내지 제 3 메모리 다이(DIE1, DIE2, DIE3)의 상기 로우 디코더(X-DEC) 및 컬럼 디코더(Y-DEC)는 해당 페이지 크기에 맞춰 동작할 수 있도록 미리 설정될 수 있다.
도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 메모리 시스템(1)의 동작 방법을 설명하면 다음과 같다. 상기 메모리 컨트롤러(100)는 상기 프로세서와 메모리 장치(200) 사이의 통신을 중계한다. 상기 메모리 컨트롤러(100)는 메모리 장치(200)가 리드 또는 라이트 동작을 수행할 수 있도록 상기 프로세서로부터 입력된 리퀘스트에 기초하여 커맨드 신호(CMD) 등을 생성한다.
상기 메모리 컨트롤러(100)는 상기 프로세서로부터 순차적으로 입력되는 복수의 리퀘스트를 수신하고, 메모리 장치(200)를 효율적으로 제어하기 위해 상기 리퀘스트를 재정렬한다. 상기 칩 선택부(170)의 비교부(172 또는 174)는 상기 리퀘스트의 재정렬이 발생하는 회수를 카운트하고, 상기 재정렬 회수 정보(RCNT)와 임계 값(TH)을 비교하여 상기 칩 선택신호(PAGE_CS<0:k>)를 생성한다. 상기 칩 선택부(170)는 상기 재정렬 회수 정보(RCNT)가 상기 임계 값(TH)을 초과하면, 큰 페이지 크기를 갖는 제 1 메모리 다이(DIE1)를 선택하기 위해 상기 제 1 칩 선택신호(PAGE_CS<0>)를 인에이블시킨다. 상기 제 1 메모리 다이(DIE1)는 상기 재정렬된 리퀘스트에 기초하여 생성된 커맨드 신호(CMD) 등을 수신하여 리드 또는 라이트 동작을 수행한다.
반대로, 상기 칩 선택부(170)는 상기 재정렬 회수 정보(RCNT)가 상기 임계 값(TH)을 넘지 못하면, 작은 페이지 크키를 갖는 제 2 메모리 다이(DIE2) 또는 제 3 메모리 다이(DIE3)를 선택하기 위해 상기 제 2 칩 선택신호(PAGE_CS<1>) 또는 제 3 칩 선택신호(PAGE_CS<2>)를 인에이블 시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 메모리 시스템 100: 메모리 컨트롤러
110: 리퀘스트 버퍼 20: 라이트 데이터 큐
130: 리드 데이터 큐 140: 어드레스 매핑부
150: 아비터 160: 커맨드 생성부
170: 칩 선택부 200: 메모리 장치

Claims (11)

  1. 서로 다른 페이지 크기를 갖는 복수의 메모리 다이를 포함하는 메모리 장치; 및
    프로세서로부터 입력된 리퀘스트가 재정렬된 회수에 기초하여, 상기 복수의 메모리 다이를 활성화하는 복수의 칩 선택신호를 생성하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 리퀘스트의 재정렬 회수가 많을수록 상기 복수의 메모리 다이 중 페이지 크기가 큰 메모리 다이를 활성화시키고, 상기 리퀘스트의 재정렬 회수가 적을수록 상기 복수의 메모리 다이 중 페이지 크기가 작은 메모리 다이를 활성화하는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 프로세서로부터 복수의 리퀘스트를 순차적으로 수신하고, 상기 복수의 리퀘스트의 순서를 재정렬하는 재정렬부;
    상기 재정렬부의 재정렬 회수 정보 및 임계 값을 비교하여 상기 복수의 칩 선택신호를 생성하는 칩 선택신호 생성부를 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 칩 선택신호 생성부는 상기 임계 값을 저장하고 있는 임계치 레지스터; 및
    상기 재정렬 회수 정보와 상기 임계 값을 비교하여 상기 복수의 칩 선택 신호 중 하나를 인에이블시키는 비교부를 포함하는 메모리 시스템.
  5. 서로 다른 페이지 크기를 갖는 복수의 메모리 다이를 포함하는 메모리 장치; 및
    프로세서로부터 입력되는 리퀘스트가 재정렬된 회수에 기초하여 상기 복수의 메모리 다이 중 하나를 억세스하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 메모리 컨트롤러는 상기 재정렬 회수가 많을수록 상기 복수의 메모리 다이 중 페이지 크기가 큰 메모리 다이를 억세스하고, 상기 재정렬 회수가 적을수록 상기 복수의 메모리 다이 중 페이지 크기가 작은 메모리 다이를 억세스하는 메모리 시스템.
  7. 제 5 항에 있어서,
    상기 메모리 컨트롤러는 상기 프로세서로부터 복수의 리퀘스트를 순차적으로 수신하고, 상기 리퀘스트의 순서를 재정렬하는 재정렬부; 및
    상기 리퀘스트의 재정렬 회수 정보와 복수의 임계 값을 비교하여 상기 복수의 메모리 다이 중 하나로 억세스하기 위한 복수의 칩 선택신호를 생성하는 칩 선택신호 생성부를 포함하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 칩 선택신호 생성부는 상기 복수의 임계 값을 저장하고 있는 임계치 레지스터; 및
    상기 재정렬 회수 정보와 상기 복수의 임계 값을 비교하여 상기 복수의 칩 선택 신호 중 하나를 인에이블시키는 비교부를 포함하는 메모리 시스템.
  9. 서로 다른 페이지 크기를 갖는 복수의 메모리 다이를 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    메모리 컨트롤러가 프로세서로부터 복수의 리퀘스트를 수신하고, 상기 리퀘스트를 재정렬하는 단계;
    상기 메모리 컨트롤러가 상기 리퀘스트가 재정렬된 회수를 임계 값과 비교하는 단계; 및
    상기 메모리 컨트롤러가 상기 비교 결과에 따라 상기 복수의 메모리 다이 중 하나를 활성화시키는 단계를 포함하는 메모리 시스템의 동작 방법.
  10. 제 9 항에 있어서,
    상기 비교하는 단계는 상기 리퀘스트의 재정렬 회수를 카운팅하는 단계; 및
    상기 카운팅 결과를 기설정된 상기 임계 값과 비교하는 단계를 포함하는 메모리 시스템의 동작 방법.
  11. 제 9 항에 있어서,
    상기 복수의 메모리 다이 중 하나를 활성화시키는 단계는, 상기 재정렬 회수가 임계 값 이상인 경우 상기 복수의 메모리 다이 중 페이지 크기가 큰 메모리 다이를 활성화시키고, 상기 재정렬 회수가 임계 값 미만인 경우 상기 복수의 메모리 다이 중 페이지 크기가 작은 메모리 다이를 활성화하는 메모리 시스템의 동작 방법.
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