KR20140041143A - Substrate for chip package and manufacturing method thereof - Google Patents

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Abstract

Provided is a manufacturing method for a substrate for a chip package including a step of arranging a thin insulating layer and a bonding layer at an angle between 10° and 20° to a virtual horizontal plane (X) formed by a boundary surface between upper and lower rollers to be laminated; a step of forming a through-hole penetrating the thin insulating layer and the bonding layer; and a step of forming a circuit pattern layer on the bonding layer.

Description

칩 패키지용 기판 및 그 제조방법{SUBSTRATE FOR CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}[0001] SUBSTRATE FOR CHIP PACKAGE AND MANUFACTURING METHOD THEREOF [0002]

본 발명은 칩 패키지용 기판을 제조하기 위한 방안에 관한 것이다.
The present invention relates to a method for manufacturing a substrate for a chip package.

반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조기술에 비하여 상대적으로 뒤쳐져 있는 상태이다. 따라서, 최근에는 반도체 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 크게 대두되고 있다.Semiconductor or optical device package technology has been steadily developed in accordance with demands for high density, miniaturization and high performance, but it is relatively inferior to semiconductor manufacturing technology. Therefore, in recent years, there has been a great deal of effort to solve the demand for high performance, miniaturization, and high density by developing semiconductor package technology.

반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.Related to the semiconductor / optical device package, a silicon chip, an LED (Light Emitting Diode) chip, a smart IC chip and the like are bonded on a substrate through wire bonding or LOC (Lead On Chip) bonding.

도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 도시한 도면이다.1 is a cross-sectional view of a general smart IC chip package.

도 1을 참조하면, 일반적인 스마트 IC 칩 패키지는 비아홀이 형성된 절연층(20), 절연층(20)의 일면에 형성된 회로패턴층(10), 회로패턴층(10) 상에 실장된 IC 칩(30)을 포함하여 이루어진다. Referring to FIG. 1, a general smart IC chip package includes an insulating layer 20 having a via hole, a circuit pattern layer 10 formed on one surface of the insulating layer 20, and an IC chip mounted on the circuit pattern layer 10. 30) is made.

IC 칩(30)은 와이어(40)에 의해 회로패턴층(10)에 전기적으로 접속된다. IC 칩(30)과 와이어(40)는 에폭시 수지(Epoxy Resin) 등으로 이루어진 몰딩부(50)에 의해 몰딩되며, 이러한 몰딩부(50)는 절연층(20) 상에 형성된다. The IC chip 30 is electrically connected to the circuit pattern layer 10 by the wire 40. The IC chip 30 and the wire 40 are molded by a molding part 50 made of epoxy resin or the like, and the molding part 50 is formed on the insulating layer 20.

이러한 경우, 절연층(20)은 그 표면에너지가 부족하여 몰딩부(50)와 접하는 경계면(52)에서 접착력(Adhesion Power)이 저하되는 문제점이 발생하며, 이에 따라, 몰딩부(50)와 절연층(20)이 서로 분리되는 박리현상이 발생하는 문제점, 결과적으로 제품의 신뢰도 및 내구성이 저하되는 문제점이 존재하였다.In this case, the insulating layer 20 has a problem that the adhesion power (Adhesion Power) is lowered at the interface 52 in contact with the molding portion 50 due to the lack of the surface energy, thereby, insulating the molding portion 50 The problem that peeling phenomenon occurs in which the layers 20 are separated from each other occurs, and as a result, there is a problem that the reliability and durability of the product are degraded.

또한, IC 칩을 실장하는 기판은 최대 160μm의 두께로 형성되기 때문에, 기판의 전체적인 두께가 두꺼워진다는 문제점이 있었다. 이 경우, 필름재질로 형성되는 절연층(20)이 매우 낮은 표면 에너지를 갖고 표면 접착력이 좋지 않아 박리현상이 더욱 부각될 수 있다.
In addition, since the substrate on which the IC chip is mounted is formed to a thickness of at most 160 μm, there is a problem that the overall thickness of the substrate becomes thick. In this case, since the insulating layer 20 formed of a film material has a very low surface energy and poor surface adhesion, the peeling phenomenon may be further highlighted.

본 발명의 일실시예는 기존대비 50% 이상 얇은 박막 절연층을 이용하여 기판을 형성함으로써, 상기 기판의 전체 두께를 줄일 수 있는 칩 패키지용 기판 및 그 제조방법을 제공한다.An embodiment of the present invention provides a chip package substrate and a method of manufacturing the same, which can reduce the overall thickness of the substrate by forming a substrate using a thin film insulating layer 50% or more thinner than the conventional.

본 발명의 일실시예는 라미네이팅 장비에 박막 부재를 로딩하는 입사각도를 조절하여 박막 절연층, 접합층 또는 회로패턴층을 라미네이트함으로써, 상기 박막 절연층, 상기 접합층 또는 상기 회로패턴층의 두께가 얇아져서 발생하는 워페이지(Warpage)를 방지할 수 있는 칩 패키지용 기판 및 그 제조방법을 제공한다.According to an embodiment of the present invention, a thin film insulating layer, a bonding layer, or a circuit pattern layer is laminated by adjusting an angle of incidence of loading a thin film member on a laminating device, so that the thickness of the thin film insulating layer, the bonding layer, or the circuit pattern layer is increased. Provided are a chip package substrate and a method for manufacturing the same, which can prevent warpage caused by thinning.

본 발명의 일실시예는 기존대비 50% 이상 얇아진 박막 절연층, 접합층의 두께를 기존 35μm에서 20μm로 감소시키며, 회로패턴층의 두께를 25μm로 형성함으로써, 기판의 전체 두께를 100μm 이하로 감소시킬 수 있는 칩 패키지용 기판 및 그 제조방법을 제공한다.
An embodiment of the present invention is to reduce the thickness of the thin film insulation layer, the bonding layer thinner than 50% compared to the existing from 35μm to 20μm, by reducing the thickness of the circuit pattern layer to 25μm, reducing the overall thickness of the substrate to 100μm or less Provided are a chip package substrate and a method of manufacturing the same.

본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법은 상부롤러와 하부롤러의 경계면이 형성하는 가상의 수평면에 대하여 박막 절연층 및 접합층이 10˚~ 20˚의 각도로 로딩되어 라미네이팅되고, 상기 박막 절연층과 상기 접합층을 관통하는 관통홀을 형성하며, 상기 접합층 상에 회로패턴층을 형성하는 것을 포함한다.In the method of manufacturing a substrate for a chip package according to an embodiment of the present invention, a thin film insulating layer and a bonding layer are laminated at an angle of 10 ° to 20 ° with respect to an imaginary horizontal plane formed between an interface between an upper roller and a lower roller. And forming a through hole penetrating the thin film insulating layer and the bonding layer, and forming a circuit pattern layer on the bonding layer.

상기 박막 절연층 및 접합층을 라미네이팅 하는 것은 상기 박막 절연층 및 상기 접합층 중 어느 하나가 상부롤러와 하부롤러의 경계면이 형성하는 상기 수평면의 상부에서 로딩되는 각도가 10˚~20˚이며, 다른 하나는 상기 수평면의 하부에서 로딩되는 각도가 10˚~20˚로 라미네이팅할 수 있다.Laminating the thin film insulating layer and the bonding layer is an angle of loading at the top of the horizontal plane formed by the interface of the upper roller and the lower roller of any one of the thin film insulating layer and the bonding layer is 10 ° ~ 20 °, One can be laminated at an angle of 10˚ ~ 20˚ loaded from the bottom of the horizontal plane.

상기 접합층 상에 회로패턴층을 형성하는 것은 상기 박막 절연층 및 상기 접합층이 라미네이팅된 구조물과, 상기 접합층이 상부롤러와 하부롤러의 경계 면이 형성하는 상기 수평면에 대하여 각각 10˚~ 20˚의 각도로 로딩되어 라미네이팅되는 것일 수 있다.Forming a circuit pattern layer on the bonding layer is 10 ° ~ 20 with respect to the horizontal surface formed by the structure between the thin film insulating layer and the bonding layer and the interface between the upper roller and the lower roller formed, respectively It may be loaded and laminated at an angle of ˚.

상기 박막 절연층 및 상기 접합층을 라미네이팅 하는 것은 상기 박막 절연층은 38 ~ 46μm, 상기 접합층은 18 ~ 22μm의 두께의 시트부재를 이용하는 것일 수 있다.Laminating the thin film insulating layer and the bonding layer may be a thin film insulating layer using a sheet member having a thickness of 38 ~ 46μm, the bonding layer 18 ~ 22μm.

상기 접합층 상에 회로패턴층을 형성하는 것은 22 ~ 28μm의 두께의 구리(Cu) 시트부재를 이용하는 것일 수 있다.The circuit pattern layer may be formed on the bonding layer by using a copper (Cu) sheet member having a thickness of 22 to 28 μm.

상기 박막 절연층의 일면에 상기 접합층을 형성하는 것 또는 상기 접합층에 회로패턴층을 형성하는 것은 분당 0.4m/m ~ 0.9m/m로 상기 박막 절연층과 상기 접합층을 로딩하고, 상기 회로패턴층을 로딩하는 것을 포함할 수 있다.Forming the bonding layer on one surface of the thin film insulating layer or forming a circuit pattern layer on the bonding layer loads the thin film insulating layer and the bonding layer at 0.4 m / m to 0.9 m / m per minute, It may include loading the circuit pattern layer.

본 발명의 일실시예에 따른 칩 패키지용 기판은 38 ~ 46μm의 두께를 가지는 박막 절연층, 상기 박막 절연층의 일면에 형성되는 접합층, 및 상기 접합층 상에 형성되는 회로패턴층을 포함한다.A chip package substrate according to an embodiment of the present invention includes a thin film insulating layer having a thickness of 38 to 46 μm, a bonding layer formed on one surface of the thin film insulating layer, and a circuit pattern layer formed on the bonding layer. .

상기 칩 패키지용 기판은 상기 회로패턴층의 일면 상에 니켈을 이용하여 형성되는 제1 도금층, 및 상기 제1 도금층 상에 금을 이용하여 형성되는 제2 도금층을 포함할 수 있다.
The chip package substrate may include a first plating layer formed of nickel on one surface of the circuit pattern layer, and a second plating layer formed of gold on the first plating layer.

본 발명의 일실시예에 따르면, 기존대비 50% 이상 얇은 박막 절연층을 이용하여 기판을 형성함으로써, 상기 기판의 전체 두께를 줄일 수 있다.According to one embodiment of the present invention, by forming a substrate using a thin film insulating layer 50% or more than the conventional, it is possible to reduce the overall thickness of the substrate.

본 발명의 일실시예에 따르면, 라미네이팅 장비에 박막 부재를 로딩하는 입사각도를 조절하여 박막 절연층, 접합층 또는 회로패턴층을 라미네이트함으로써, 상기 박막 절연층, 상기 접합층 또는 상기 회로패턴층의 두께가 얇아져서 발생하는 워페이지를 방지할 수 있다.According to an embodiment of the present invention, by adjusting the incident angle of loading the thin film member in the laminating equipment to laminate the thin film insulating layer, the bonding layer or the circuit pattern layer, the thin film insulating layer, the bonding layer or the circuit pattern layer of It is possible to prevent warpage caused by a thin thickness.

본 발명의 일실시예에 따르면, 기존대비 50% 이상 얇아진 박막 절연층, 접합층의 두께를 기존 35μm에서 20μm로 감소시키며, 회로패턴층의 두께를 25μm로 형성함으로써, 기판의 전체 두께를 100μm 이하로 감소시킬 수 있다.
According to an embodiment of the present invention, by reducing the thickness of the thin film insulating layer, the bonding layer, which is 50% thinner than the conventional, from the existing 35μm to 20μm, by forming the thickness of the circuit pattern layer to 25μm, the total thickness of the substrate 100μm or less Can be reduced.

도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 도시한 도면이다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 공정도이다.
도 3은 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 순서도이다.
도 4는 본 발명의 일실시예에 따른 박막 절연층의 물성표를 도시한 도면이다.
도 5는 본 발명과 종래기술의 칩 패키지용 기판의 두께를 비교한 일례를 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 칩 패키지용 기판의 워페이지 측정사진을 도시한 도면이다.1 is a cross-sectional view of a general smart IC chip package.
2A and 2B are process diagrams illustrating a method for manufacturing a substrate for a chip package according to an embodiment of the present invention.
3 is a flowchart illustrating a method of manufacturing a substrate for a chip package according to an embodiment of the present invention.
4 is a diagram illustrating a physical property table of a thin film insulating layer according to an exemplary embodiment of the present invention.
5 is a view showing an example in which the thickness of the chip package substrate of the present invention and the prior art are compared.
6 is a view showing a warpage measurement photograph of the chip package substrate according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Hereinafter, the configuration and operation according to the present invention will be described in detail with reference to the accompanying drawings. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description with reference to the accompanying drawings, the same reference numerals denote the same elements regardless of the reference numerals, and redundant description thereof will be omitted. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

도 2a 및 도 2b는 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 공정도이다.2A and 2B are process diagrams illustrating a method for manufacturing a substrate for a chip package according to an embodiment of the present invention.

본 발명에 따른 칩 패키지용 기판 제조방법은 박막재료를 이용한 기판의 제조시 발생하는 워페이지(warpage) 현상을 제거하여 신뢰성 있는 품질의 기판을 구현함과 동시에, 원소재의 두께를 낮추어 전체 기판 패키지의 박형화를 구현하는 것을 요지로 한다.The method for manufacturing a substrate for a chip package according to the present invention removes the warpage phenomenon generated during the manufacture of the substrate using the thin film material to realize a reliable quality substrate, and at the same time lowers the thickness of the raw material to provide the entire substrate package. The main idea is to implement a thinning of.

도 2a 및 도 2b를 참조하면, 본 발명은 상부롤러(1)와 하부롤러(2)의 경계 면이 형성하는 가상의 수평면(X)에 대하여 박막(Thin Film) 절연층(20) 및 접합층(60)이 각각 10˚~ 20˚의 각도로 로딩되어 라미네이팅되고, 박막 절연층(20)과 접합층(60)을 관통하는 관통홀을 형성하고, 접합층(60) 상에 회로패턴층을 형성하는 것을 포함하여 구성된다.2A and 2B, the present invention relates to a thin film insulating layer 20 and a bonding layer with respect to an imaginary horizontal plane X formed by the boundary surface of the upper roller 1 and the lower roller 2. 60 are loaded and laminated at an angle of 10 ° to 20 °, respectively, to form through holes penetrating through the thin film insulating layer 20 and the bonding layer 60, and to form a circuit pattern layer on the bonding layer 60. It is comprised including forming.

특히, 도 2a를 참조하면, 본 발명에 따른 기판 제조방법에서 이용되는 박막 절연층(20) 및 접합층(20)은 롤(roll) 형태의 원소재를 시트 형태로 풀어서 공급하되, 박막 절연층(20) 및 접합층(20)을 상부롤러(1)와 하부롤러(2)를 포함하여 구성되는 라미네이터로 로딩시키는 공정으로 구현될 수 있다. 이 경우 상부롤러(1)와 하부롤러(2)의 경계면이 형성하는 가상의 수평면(X)에 대하여 박막 절연층(20) 및 접합층(60)이 각각 10˚~ 20˚의 각도로 로딩되도록 하여 박막 형태의 원소재간에 워페이지의 발생을 줄임과 동시에 디라미네이션을 방지할 수 있도록 한다. In particular, referring to FIG. 2A, the thin film insulating layer 20 and the bonding layer 20 used in the substrate manufacturing method according to the present invention are supplied by unrolling a roll-shaped raw material in the form of a sheet. 20 and the bonding layer 20 may be implemented by a process of loading the laminator consisting of the upper roller 1 and the lower roller (2). In this case, the thin film insulating layer 20 and the bonding layer 60 are loaded at an angle of 10 ° to 20 ° with respect to the virtual horizontal plane X formed by the interface between the upper roller 1 and the lower roller 2. By reducing the occurrence of warpage between the thin film material and at the same time to prevent the delamination.

예컨대, 박막 절연층(20) 및 접합층(60) 중 어느 하나가 상부롤러(1)와 하부롤러(2)의 경계면이 형성하는 상기 수평면의 상부에서 로딩되는 각도가 10˚~20˚이며, 다른 하나는 상기 수평면의 하부에서 로딩되는 각도가 10˚~20˚로 라미네이팅될 수 있다. For example, any one of the thin film insulating layer 20 and the bonding layer 60 is loaded at an upper portion of the horizontal plane formed by the interface between the upper roller 1 and the lower roller 2 and has an angle of 10 ° to 20 °. On the other hand, the angle loaded from the lower portion of the horizontal plane may be laminated to 10 ° ~ 20 °.

참고로, 원소재의 로딩 각도가 10˚ 미만으로 되는 경우에는 라미네이션 강도가 떨어져 절연층과 접합층의 탈루되는 디라미네이션(delamination)이 발생하게 되며, 20˚를 초과하는 경우에는 접합되는 두 부재간에 워페이지 발생이 현저하게 증가하게 되는 문제가 발생하게 된다. 따라서, 롤 형태의 박막 절연층의 원소재(20A)와 접합층의 원소재(60A)에서 공급되는 박막 절연층(20) 및 접합층(60)이 상부롤러(1) 및 하부롤러(2)의 경계면에 로딩되는 각도(θ1, θ2)는 10˚~ 20˚의 각도로 형성됨이 바람직하다.For reference, when the loading angle of the raw material is less than 10 degrees, the lamination strength is lowered, so that delamination of the insulating layer and the bonding layer is released, and when it exceeds 20 degrees, between two members to be joined. There is a problem that warpage generation is significantly increased. Accordingly, the thin film insulating layer 20 and the bonding layer 60 supplied from the raw material 20A of the thin film insulating layer in the form of a roll and the raw material 60A of the bonding layer are the upper roller 1 and the lower roller 2. The angle (θ1, θ2) is loaded at the interface of is preferably formed at an angle of 10 ° ~ 20 °.

또한, 도 2b에 도시된 것과 같이, 추후 접합층(60) 상에 회로패턴층(10)을 형성하는 공정은 박막 절연층(20) 및 접합층(60)이 라미네이팅된 구조물과, 롤 형태의 회로패턴층의 원소재(10A)에서 공급되는 회로패턴층(10)이 상부롤러(1)와 하부롤러(2)의 경계면이 형성하는 상기 수평면에 대하여 역시 각각 10˚~ 20˚의 각도(θ3)로 로딩되어 라미네이팅 되도록 함이 바람직하다. 이러한 로딩 각도는 회로패턴층(10)의 원소재의 로딩 각도가 10˚ 미만으로 되는 경우에는 라미네이션 강도가 떨어져 절연층과 접합층의 탈루되는 디라미네이션이 발생하게 되며, 20˚를 초과하는 경우에는 접합되는 두 부재간에 워페이지 발생이 현저하게 증가하게 되는 문제가 발생하게 된다.In addition, as shown in FIG. 2B, the process of forming the circuit pattern layer 10 on the bonding layer 60 later includes a structure in which the thin film insulating layer 20 and the bonding layer 60 are laminated, and a roll shape. The circuit pattern layer 10 supplied from the raw material 10A of the circuit pattern layer has an angle θ3 of 10 ° to 20 ° with respect to the horizontal plane formed by the interface between the upper roller 1 and the lower roller 2, respectively. It is preferred to be loaded with) to be laminated. When the loading angle of the raw material of the circuit pattern layer 10 is less than 10 degrees, such a loading angle may cause lamination of the insulating layer and the bonding layer due to low lamination strength. There arises a problem that warpage generation is significantly increased between the two members to be joined.

상술한 공정에 적용되는 본 발명에 따른 박막 절연층(20)은 38 ~ 46μm, 접합층(60)은 18 ~ 22μm의 두께, 회로패턴층(10)은 22 ~ 28μm의 두께를 적용할 수 있다. 아울러, 회로패턴층(10)은 구리를 포함하여 구성될 수 있다.The thin film insulating layer 20 according to the present invention applied to the above-described process may be applied to the thickness of 38 ~ 46μm, the bonding layer 60 of 18 ~ 22μm, the circuit pattern layer 10 of 22 ~ 28μm thickness. . In addition, the circuit pattern layer 10 may include copper.

상술한 공정에서 박막 절연층(20)의 일면에 접합층(60)을 형성하는 공정이나, 박막 절연층(20) 및 접합층(60)에 회로패턴층(10)을 형성하는 공정은 각각의 원소재 시트(roll)에서 상부롤러(1) 및 하부롤러(2)로 로딩할 때, 분당 0.4m/m ~ 0.9m/m로 박막 절연층(20)과 접합층(60) 또는 회로패턴층(10)을 로딩하는 것이 바람직하다. 이러한 로딩 속도는 박막부재를 적용하는 본 발명에 따른 공정에서는 매우 중요한 조건이 되며, 로딩 속도가 0.4m/m 미만으로 공급되는 경우에는 공정속도가 너무 떨어지며 워페이지의 발생이 초래되게 되며, 0.9m/m를 초과하는 경우에는 워페이지 발생은 물론 접합신뢰성이 떨어져 불량률이 크게 증가하게 된다.In the above-described steps, the step of forming the bonding layer 60 on one surface of the thin film insulating layer 20 or the step of forming the circuit pattern layer 10 on the thin film insulating layer 20 and the bonding layer 60 may be performed. When loading from the raw material roll to the upper roller 1 and the lower roller 2, the thin film insulating layer 20 and the bonding layer 60 or the circuit pattern layer at 0.4 m / m to 0.9 m / m per minute It is preferable to load (10). This loading speed is a very important condition in the process according to the present invention applying the thin film member, when the loading speed is supplied below 0.4m / m, the process speed is too low and the occurrence of warpage is caused, 0.9m When / m is exceeded, warpage is generated as well as bonding reliability is deteriorated, which greatly increases the defective rate.

이하에서는, 도 2a 및 도 2b에서 상술한 본 발명의 핵심공정을 적용한 전체 공정도를 설명하기로 한다.Hereinafter, an overall process diagram to which the core process of the present invention described above in FIGS. 2A and 2B is applied will be described.

도 3은 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 공정도이다.3 is a process diagram illustrating a method of manufacturing a substrate for a chip package according to an embodiment of the present invention.

도 3을 참고하면, 단계 310에서, 칩 패키지용 기판 제조방법은 박막 절연층(20)의 일면에 접합층(60)을 형성한다(도 2a 공정). 이때, 상기 칩 패키지용 기판 제조방법은 분당 0.4m/m ~ 0.9m/m로 라미네이터에 로딩할 수 있음은 상술한 바와 같다. 본 실시예에서는 0.5m/m로 박막 절연층(20)과 접합층(60)을 라미네이트하는 것을 일예로 이하 설명하기로 한다. 여기서, 박막 절연층(20)은 38 ~ 46μm의 두께로 형성될 수 있고, 바람직하게 40μm로 형성될 수 있다. 또한, 접합층(60)은 18 ~ 22μm의 두께로 형성될 수 있고, 바람직하게 20μm로 형성될 수 있다. 아울러, 도 2에서 설명한 것과 같이, 라미네이터에 로딩되는 입사각도는 10˚~20˚의 범위에서 구현할 수 있다.Referring to FIG. 3, in step 310, a method of manufacturing a substrate for a chip package forms a bonding layer 60 on one surface of a thin film insulating layer 20 (FIG. 2A). At this time, the chip package substrate manufacturing method as described above can be loaded on the laminator at 0.4m / m ~ 0.9m / m per minute. In the present embodiment, laminating the thin film insulating layer 20 and the bonding layer 60 at 0.5 m / m will be described below as an example. Here, the thin film insulating layer 20 may be formed to a thickness of 38 ~ 46μm, preferably 40μm may be formed. In addition, the bonding layer 60 may be formed to a thickness of 18 ~ 22μm, preferably 20μm. In addition, as described in FIG. 2, the incident angle loaded on the laminator may be implemented in a range of 10 ° to 20 °.

박막 절연층(20)과 접합층(60)의 두께가 상술한 수치 범위를 벗어나 너무 얇을 경우 워페이지(Warpage)가 발생할 수 있고, 상술한 수치를 초과하여 너무 두꺼울 경우 기판의 총 두께를 감소시키는데 의미가 없다. 이하, 본 발명에서는 박막 절연층(20)의 두께를 40μm로 형성하고, 접합층(60)의 두께를 20μm로 형성하는 것을 일실시예로 하여 설명하기로 한다.If the thickness of the thin film insulating layer 20 and the bonding layer 60 is too thin outside the above-described numerical range, warpage may occur, and if the thickness is too thick beyond the above-mentioned numerical value, the total thickness of the substrate may be reduced. There is no meaning. Hereinafter, in the present invention, the thickness of the thin film insulating layer 20 is 40 μm, and the thickness of the bonding layer 60 is 20 μm.

도 4는 본 발명의 일실시예에 따른 박막 절연층의 물성표를 도시한 도면이다.4 is a diagram illustrating a physical property table of a thin film insulating layer according to an exemplary embodiment of the present invention.

도 4를 참고하면, 상기 박막 절연층의 두께를 38 ~ 46μm로 형성하기 위하여, 상기 칩 패키지용 기판 제조방법은 G/F(Glass/Fabric) 1037˚ 기재를 사용할 수 있다. G/F 기재는 강도, 경도와 수축팽창안정성을 목적으로 한다. 상기 칩 패키지용 기판 제조방법은 최종 목적 두께인 38 ~ 46μm에 맞게 G/F 1037˚로 선택하여 반경화 상태의 Prepreg(박막 절연층)를 제조할 수 있다. 이때, 종래에는 C-stage 상태의 Epoxy 수지를 사용하지만, 본 발명에서는 B-stage 상태의 Epoxy 수지를 사용할 수 있다.Referring to FIG. 4, in order to form the thickness of the thin film insulating layer at 38 to 46 μm, the chip package substrate manufacturing method may use a G / F (Glass / Fabric) 1037 ° substrate. G / F substrates are intended for strength, hardness and shrinkage expansion stability. The chip package substrate manufacturing method may be prepared in a semi-precured (thin film insulating layer) by selecting the G / F 1037 ° to match the final target thickness of 38 ~ 46μm. In this case, conventionally, Epoxy resin in the C-stage state is used, but in the present invention, Epoxy resin in the B-stage state may be used.

또한, 상기 칩 패키지용 기판 제조방법은 55 ~ 61%의 레진물질로 상기 박막 절연층을 구성할 수 있다. 예컨대, 상기 레진물질은 PET(polyethylene terephthalate), PC(polycarbonate), PES(polyether sulfone), PI(polyimide) 및 PMMA(PolyMethly MethaAcrylate) 중 적어도 하나로 구성될 수 있다.In addition, the chip package substrate manufacturing method may comprise the thin film insulating layer of 55 ~ 61% of the resin material. For example, the resin material may be composed of at least one of polyethylene terephthalate (PET), polycarbonate (PC), polyether sulfone (PES), polyimide (PI), and PolyMethly MethaAcrylate (PMMA).

이렇게 하면, 상기 칩 패키지용 기판 제조방법은 38 ~ 46μm의 두께로 상기 박막 절연층을 형성할 수 있다. 이후, 열을 가해 프레싱(pressing) 공정 후에는 상기 박막 절연층의 두께가 35 ~ 41 μm로 형성될 수 있다.In this way, the chip package substrate manufacturing method can form the thin film insulating layer with a thickness of 38 ~ 46μm. Thereafter, after the pressing process by applying heat, the thickness of the thin film insulating layer may be formed to be 35 to 41 μm.

단계 320에서, 상기 칩 패키지용 기판 제조방법은 박막 절연층(20)과 접합층(60)을 관통하는 관통홀을 형성한다. 상기 관통홀은 펀칭(Punching) 공정 또는 레이저 드릴(Drill) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.In operation 320, the chip package substrate manufacturing method forms a through hole penetrating the thin film insulating layer 20 and the bonding layer 60. The through hole may be formed by a punching process or a laser drill process, but is not limited thereto.

단계 330에서, 상기 칩 패키지용 기판 제조방법은 접합층(60) 상에 회로패턴층(10)을 라미네이트한다(도 2b공정). In step 330, the chip package substrate manufacturing method laminates the circuit pattern layer 10 on the bonding layer 60 (FIG. 2B).

이때, 상기 칩 패키지용 기판 제조방법은 접합층 상에 입사각이 10˚~20˚의 범위로 라미네이터로 상기 회로패턴층의 원소재를 로딩할 수 있음을 상술한바 있으며, 본 발명의 일 실시예에서는 로딩 입사각도를 15˚로 회로패턴층(10)을 라미네이트하는 것으로 설명하기로 한다.In this case, the method for manufacturing a substrate for a chip package has been described above that the raw material of the circuit pattern layer may be loaded with a laminator in an incidence angle of 10 ° to 20 ° on the bonding layer, in one embodiment of the present invention. It will be described by laminating the circuit pattern layer 10 at a loading incidence angle of 15 degrees.

단계 340에서, 상기 칩 패키지용 기판 제조방법은 회로패턴에 따라 펀칭하여 회로패턴층(10)을 형성한다. 이때, 회로패턴층(10)은 22 ~ 28μm의 두께로 형성될 수 있으며, 바람직하게는 25μm의 두께로 형성될 수 있다.In operation 340, the chip package substrate manufacturing method forms a circuit pattern layer 10 by punching according to a circuit pattern. In this case, the circuit pattern layer 10 may be formed to a thickness of 22 ~ 28μm, preferably may be formed of a thickness of 25μm.

단계 350에서, 상기 칩 패키지용 기판 제조방법은 회로패턴층(10)의 일면 상에 니켈(Ni)을 이용하여 형성되는 제1 도금층(70)과, 상기 제1 도금층 상에 금을 이용하여 형성되는 제2 도금층(도시하지 않음)을 형성할 수 있다.In operation 350, the chip package substrate manufacturing method may include forming a first plating layer 70 formed of nickel (Ni) on one surface of a circuit pattern layer 10 and gold using the first plating layer. A second plating layer (not shown) may be formed.

도 5는 본 발명과 종래기술의 칩 패키지용 기판의 두께를 비교한 일례를 도시한 도면이다.5 is a view showing an example in which the thickness of the chip package substrate of the present invention and the prior art are compared.

도 5를 참고하면, 종래기술에 따른 3세대 SIM(Subscriber Identity Module) 카드는 기판의 총 두께가 160 ± 30 μm 에 맞춰져 있었으나, 새로 개발된 4세대 SIM 카드는 기판의 총 두께가 100 μm 수준까지 낮아져야 하는 필요성이 대두 되었다. 이에, 본 발명에서는 기존 절연층(Pre-preg)의 두께 80 μm를 40 μm로 50%감소시키고, 접합층(Bonding Sheet)의 두께를 기존 35 μm 에서 20 μm 로 15 μm 감소시키면, 100 μm 수준의 SIM 카드용 기판 제작이 가능하다. 본 발명은 기존 SIM 카드용 기판 두께를 60 μm 낮춰서, 새로 개발된 4세대 SIM 카드용 기판의 전체 두께를 90 μm 이하로 형성할 수 있다.Referring to FIG. 5, the third generation SIM (Subscriber Identity Module) card according to the prior art has a total thickness of 160 ± 30 μm, but the newly developed fourth generation SIM card has a total thickness of 100 μm. The need to be lowered. Accordingly, in the present invention, if the thickness of the existing insulating layer (pre-preg) is reduced by 50% to 40 μm by 50%, and the thickness of the bonding sheet (Bonding Sheet) is reduced by 15 μm from 35 μm to 20 μm, 100 μm level It is possible to manufacture a substrate for a SIM card. The present invention can reduce the thickness of the existing SIM card substrate 60 μm, it is possible to form the total thickness of the newly developed substrate for the fourth generation SIM card to 90 μm or less.

도 6은 본 발명의 일실시예에 따른 칩 패키지용 기판의 워페이지 측정사진을 도시한 도면이다.6 is a view showing a warpage measurement photograph of the chip package substrate according to an embodiment of the present invention.

도 6을 참고하면, 본 발명에 따라 칩 패키지용 기판을 제조하는 경우, 좌측 에지부, 센터부, 우측 에지부의 워페이지가 줄어드는 경향이 있다. 도시한 바와 같이, 센터부와 우측 에지부에서 뒤틀리거나, 굽혀지는 등의 워페이지가 많이 줄어 평편한 모습인 것을 확인할 수 있다.Referring to FIG. 6, when manufacturing a chip package substrate according to the present invention, warpages of the left edge portion, the center portion, and the right edge portion tend to decrease. As shown in the figure, warpages such as warping or bending in the center portion and the right edge portion are reduced a lot, it can be seen that the flat appearance.

따라서, 본 발명에서는 기존대비 50% 이상 얇은 박막 절연층을 이용하고, 입사각도를 조절하여 회로패턴층을 라미네이트함으로써, 박막 절연층, 접합층, 회로패턴층의 두께가 얇아져서 발생하는 워페이지(Warpage)를 방지하면서, 칩 패키지용 기판의 전체 두께를 100μm 이하로 감소시킬 수 있도록 한다.Therefore, in the present invention, by using a thin film insulating layer that is 50% or more thinner than the conventional one, and laminating the circuit pattern layer by adjusting the incident angle, the warpage generated by thinning the thin film insulating layer, the bonding layer, and the circuit pattern layer ( It is possible to reduce the overall thickness of the chip package substrate to 100 μm or less while preventing warpage.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical idea of the present invention should not be limited to the embodiments of the present invention but should be determined by the equivalents of the claims and the claims.

10: 회로패턴층
20: 박막 절연층
60: 접합층
70: 도금층10: circuit pattern layer
20: thin film insulation layer
60: bonding layer
70: plating layer

Claims (10)

상부롤러와 하부롤러의 경계면이 형성하는 가상의 수평면(X)에 대하여 박막(Thin Film) 절연층 및 접합층이 10˚~ 20˚의 각도로 로딩되어 라미네이팅되고,
상기 박막 절연층과 상기 접합층을 관통하는 관통홀을 형성하며,
상기 접합층 상에 회로패턴층을 형성하는 것을 포함하는 칩 패키지용 기판 제조방법.
The thin film insulating layer and the bonding layer are loaded and laminated at an angle of 10 ° to 20 ° with respect to the virtual horizontal plane X formed by the interface between the upper roller and the lower roller.
Forming a through hole penetrating the thin film insulating layer and the bonding layer;
The chip package substrate manufacturing method comprising forming a circuit pattern layer on the bonding layer.
제1항에 있어서,
상기 박막 절연층 및 접합층을 라미네이팅 하는 것은,
상기 박막 절연층 및 상기 접합층 중 어느 하나가 상부롤러와 하부롤러의 경계면이 형성하는 상기 수평면의 상부에서 로딩되는 각도가 10˚~20˚이며, 다른 하나는 상기 수평면의 하부에서 로딩되는 각도가 10˚~20˚로 라미네이팅하는 것인 칩 패키지용 기판 제조방법.
The method of claim 1,
Laminating the thin film insulating layer and the bonding layer,
Any one of the thin film insulating layer and the bonding layer is loaded at an upper portion of the horizontal plane formed by the interface between the upper roller and the lower roller is 10˚-20˚, and the other is loaded at the lower portion of the horizontal plane. Substrate manufacturing method for a chip package to laminate at 10˚ ~ 20˚.
제1항에 있어서,
상기 접합층 상에 회로패턴층을 형성하는 것은,
상기 박막 절연층 및 상기 접합층이 라미네이팅된 구조물과,
상기 접합층이 상부롤러와 하부롤러의 경계 면이 형성하는 상기 수평면에 대하여 각각 10˚~ 20˚의 각도로 로딩되어 라미네이팅하는 것인 칩패키지용 기판 제조방법.
The method of claim 1,
Forming a circuit pattern layer on the bonding layer,
A structure in which the thin film insulating layer and the bonding layer are laminated;
The bonding layer is a chip package substrate manufacturing method for loading and laminating at an angle of 10 ° to 20 ° with respect to the horizontal plane formed by the interface between the upper roller and the lower roller, respectively.
제1항에 있어서,
상기 박막 절연층 및 접합층을 라미네이팅 하는 것은,
상기 박막 절연층은 38 ~ 46μm, 상기 접합층은 18 ~ 22μm의 두께의 시트부재를 이용하는 것인 칩 패키지용 기판 제조방법.
The method of claim 1,
Laminating the thin film insulating layer and the bonding layer,
The thin film insulating layer is 38 ~ 46μm, the bonding layer is a chip package substrate manufacturing method using a sheet member having a thickness of 18 ~ 22μm.
제4항에 있어서,
상기 접합층 상에 회로패턴층을 형성하는 것은,
22 ~ 28μm의 두께의 구리(Cu) 시트부재를 이용하는 것인 칩패키지용 기판 제조방법.
5. The method of claim 4,
Forming a circuit pattern layer on the bonding layer,
Chip package substrate manufacturing method using a copper (Cu) sheet member having a thickness of 22 ~ 28μm.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 박막 절연층의 일면에 상기 접합층을 형성하는 것 또는
상기 접합층에 회로패턴층을 형성하는 것은,
분당 0.4m/m ~ 0.9m/m로 상기 박막 절연층과 상기 접합층을 로딩하고,
상기 회로패턴층을 로딩하는 것을 포함하는 칩 패키지용 기판 제조방법.
The method according to any one of claims 1 to 5,
Forming the bonding layer on one surface of the thin film insulating layer or
Forming a circuit pattern layer on the bonding layer,
Loading the thin film insulation layer and the bonding layer at 0.4 m / m to 0.9 m / m per minute,
Substrate manufacturing method for a chip package comprising loading the circuit pattern layer.
38 ~ 46μm의 두께를 가지는 박막 절연층;
상기 박막 절연층의 일면에 형성되는 접합층; 및
상기 접합층 상에 형성되는 회로패턴층
을 포함하는 칩 패키지용 기판.
A thin film insulating layer having a thickness of 38 to 46 μm;
A bonding layer formed on one surface of the thin film insulating layer; And
A circuit pattern layer formed on the junction layer
And a substrate.
제7항에 있어서,
상기 접합층은 18 ~ 22μm의 두께로 형성되는, 칩 패키지용 기판.
8. The method of claim 7,
The bonding layer is formed of a thickness of 18 ~ 22μm, the chip package substrate.
제6항에 있어서,
상기 회로패턴층은 22 ~ 28μm의 두께로 형성되는, 칩 패키지용 기판.
The method according to claim 6,
The circuit pattern layer is a chip package substrate, which is formed to a thickness of 22 ~ 28μm.
제9항에 있어서,
상기 회로패턴층의 일면 상에 니켈(Ni)을 이용하여 형성되는 제1 도금층; 및
상기 제1 도금층 상에 금을 이용하여 형성되는 제2 도금층
을 포함하는, 칩 패키지 용 기판.10. The method of claim 9,
A first plating layer formed on one surface of the circuit pattern layer by using nickel (Ni); And
A second plating layer formed using gold on the first plating layer
Including, a substrate for a chip package.
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