KR20140041046A - Organic light emitting display and method of modulating gate signal voltage thereof - Google Patents

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Abstract

The present invention relates to an organic light emitting display device and a method of modulating a gate signal voltage thereof. The organic light emitting display device includes a display panel which includes gate lines and data lines which are orthogonal to each other and pixels which includes organic light emitting diodes; a data driving circuit which supplies data voltage to the data lines; a gate drive IC which is connected to the gate lines through gate links whose resistance changes according to the position of the display panel and supplies gate signals swinging between a gate high voltage and a gate low voltage to the gate lines; and a timing controller which changes the on duty time of the gate signals. [Reference numerals] (AA) Gate link length; (BB) GIC output position

Description

유기발광 표시장치와 그 게이트 신호 전압 변조 방법{Organic Light Emitting Display And Method of Modulating Gate Signal Voltage Thereof}Organic Light Emitting Display And Method of Modulating Gate Signal Voltage Thereof}

본 발명은 화면 위치에 따라 게이트 신호 전압의 변조 시간을 가변하는 유기발광 표시장치와 그 게이트 신호 전압 변조 방법에 관한 것이다.The present invention relates to an organic light emitting display device which varies a modulation time of a gate signal voltage according to a screen position, and a gate signal voltage modulation method thereof.

유기발광 표시장치의 화소들은 자발광 소자인 유기발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함한다. OLED는 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL) 등의 유기 화합물층이 적층된다. OLED는 형광 또는 인광 유기물 박막에 전류를 흐르게 하여 전자와 정공이 유기물층에서 결합할 때 발광한다. The pixels of the organic light emitting diode display include an organic light emitting diode (hereinafter, referred to as "OLED") that is a self-luminous element. The OLED includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer ) Are stacked. The OLED emits light when electrons and holes are combined in the organic layer by causing current to flow through the fluorescent or phosphorescent organic thin film.

유기발광 다이오드 표시장치의 화소들에 인가되는 게이트 신호들이 많다. 예를 들어, 하나의 화소에 인가되는 게이트 신호들은 초기화 신호, 스캔 신호, 발광제어시호로 나뉘어지고 이러한 신호들은 서로 독립적으로 게이트 배선들에 나뉘어 진다. 유기발광 다이오드 표시장치의 게이트 드라이브 IC(integrated circuit)들 각각은 게이트 신호들을 게이트 라인들에 공급한다. 게이트 드라이브 IC의 출력 단자들 간의 간격(pitch)과 표시패널의 게이트 라인들 간의 간격이 다르기 때문에 도 1과 같이 게이트 드라이브 IC의 출력 단자들과 표시패널의 게이트 라인들을 연결하는 게이트 링크들의 저항이 달라진다. 예를 들어, 도 1에서 게이트 드라이브 IC(30)의 출력 단자들 간의 간격(Pic)은 표시패널에 형성된 게이트 라인들 간의 간격(Pgate) 보다 좁다. 이 때문에, 게이트 드라이브 IC(30)의 출력 단자와 게이트 라인(32)의 인입부(32a)를 연결하는 게이트 링크(31)의 길이가 표시패널의 위치에 따라 달라진다. 게이트 링크들(31)이 길수록 저항과 기생 용량 값이 커지므로 RC 딜레이(delay)가 길어져 상대적으로 긴 게이트 링크를 통해 게이트 라인(32)에 전송되는 게이트 신호의 전압이 작아지고 지연이 커진다.Many gate signals are applied to the pixels of the organic light emitting diode display. For example, gate signals applied to one pixel are divided into initialization signals, scan signals, and emission control signals, and these signals are divided into gate lines independently of each other. Each of the gate drive integrated circuits (ICs) of the organic light emitting diode display supplies gate signals to the gate lines. Since the pitch between the output terminals of the gate drive IC and the gate lines of the display panel are different, the resistance of the gate links connecting the output terminals of the gate drive IC and the gate lines of the display panel is different as shown in FIG. 1. . For example, in FIG. 1, a gap Pic between output terminals of the gate drive IC 30 is smaller than a gap Pgate between gate lines formed in the display panel. For this reason, the length of the gate link 31 connecting the output terminal of the gate drive IC 30 and the lead portion 32a of the gate line 32 varies depending on the position of the display panel. Since the longer the gate links 31, the greater the resistance and parasitic capacitance values, the longer the RC delay, and thus the smaller the voltage and delay of the gate signal transmitted to the gate line 32 through the relatively long gate link.

이러한 게이트 링크들(31)의 저항 차이로 인하여, 게이트 드라이브 IC(30)의 가장 자리(edge) 부분에 형성된 출력 단자들로부터 게이트 신호가 인가되는 표시패널의 화소들의 휘도는 게이트 드라이브 IC(30)의 중앙(center) 부분에 형성된 출력 단자들로부터 게이트 신호가 인가되는 표시패널의 화소들의 휘도와 달라진다. 게이트 드라이브 IC(30)의 가장 자리 부분에 형성된 출력 단자에 연결된 게이트 링크(31)의 저항은 게이트 드라이브 IC(30)의 중앙 부분에 형성된 출력 단자에 연결된 게이트 링크(31)의 저항 보다 길다. 그 결과, 도 2와 같이 표시패널(10)에서 상하 방향(y축 방향)을 따라 표시패널(10)의 라인들 간의 휘도 차이가 나타난다. 도 2에서, x축 방향은 표시패널(10)의 좌우 방향을 나타낸다.Due to the resistance difference between the gate links 31, the luminance of the pixels of the display panel to which the gate signal is applied from the output terminals formed at the edge portion of the gate drive IC 30 may be reduced by the gate drive IC 30. The luminance of the pixels of the display panel to which the gate signal is applied is different from the output terminals formed at the center portion of the display panel. The resistance of the gate link 31 connected to the output terminal formed at the edge portion of the gate drive IC 30 is longer than the resistance of the gate link 31 connected to the output terminal formed at the center portion of the gate drive IC 30. As a result, as shown in FIG. 2, luminance differences between lines of the display panel 10 appear along the vertical direction (y-axis direction) of the display panel 10. In FIG. 2, the x-axis direction indicates the left and right directions of the display panel 10.

액정표시장치에서도 게이트 드라이브 IC와 표시패널의 게이트 라인들 간에 형성된 게이트 링크들의 길이도 표시패널의 위치에 따라 달라지지만 상하 방향을 따라 휘도차가 거의 인식되지 않는다. 이에 비하여, 유기발광 다이오드 표시장치는 게이트 링크들의 저항 차이로 인하여 표시패널의 상하 방향을 따라 휘도차가 보여진다. 이는 유기발광 다이오드 표시장치는 액정표시장치에 대비할 때 동일 해상도에서 필요한 게이트 라인들의 개수가 훨씬 많아 게이트 라인들의 저항 편차가 크고, 구동 특성의 차이로 인하여 게이트 신호의 RC 딜레이 시간 차이가 휘도 차이로 확연하게 보이기 때문이다.
In the liquid crystal display, the length of the gate links formed between the gate drive IC and the gate lines of the display panel also varies depending on the position of the display panel, but the luminance difference is hardly recognized along the vertical direction. In contrast, in the organic light emitting diode display, the luminance difference is seen along the vertical direction of the display panel due to the difference in resistance of the gate links. This is because organic light emitting diode display devices have much higher gate lines at the same resolution than liquid crystal displays, resulting in a large variation in resistance of the gate lines, and a difference in RC delay time of the gate signals due to differences in luminance due to differences in driving characteristics. Because it looks like

본 발명은 표시패널의 상하 방향을 따라 보이는 휘도 차이를 보상할 수 있는 유기발광 표시장치와 그 게이트 신호 전압 변조 방법을 제공한다.
The present invention provides an organic light emitting display device and a gate signal voltage modulation method thereof capable of compensating for a difference in luminance seen along a vertical direction of a display panel.

본 발명의 유기발광 표시장치는 서로 직교하는 데이터 라인들과 게이트 라인들, 및 유기발광다이오드를 포함한 화소들이 형성된 표시패널; 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 상기 표시패널의 위치에 따라 저항이 달라지는 게이트 링크들을 통해 상기 게이트 라인들에 연결되어 상기 게이트 라인들에 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 게이트 신호들을 공급하는 게이트 드라이브 IC; 및 상기 게이트 신호들의 온 듀티 타임을 가변하는 타이밍 콘트롤러를 포함한다. An organic light emitting display device according to an embodiment of the present invention comprises: a display panel including pixels including data lines and gate lines orthogonal to each other, and an organic light emitting diode; A data driver circuit for supplying a data voltage to the data lines; A gate drive IC connected to the gate lines through gate links whose resistance varies according to a position of the display panel to supply gate signals swinging between the gate high voltage and the gate low voltage to the gate lines; And a timing controller configured to vary an on duty time of the gate signals.

상기 유기발광 표시장치의 게이트 신호 전압 변조 방법은 상기 게이트 신호들의 온 듀티 타임을 가변하는 단계를 포함한다. The gate signal voltage modulation method of the organic light emitting display includes varying on duty time of the gate signals.

상기 게이트 신호들은 온 듀티 타임 동안 상기 게이트 하이 전압을 유지한 후에, 변조 타임 동안 상기 게이트 로우 전압 보다 높고 상기 게이트 하이 전압 보다 낮은 변조 전압으로 변한다. The gate signals maintain the gate high voltage for an on duty time, and then change to a modulation voltage that is higher than the gate low voltage and lower than the gate high voltage during a modulation time.

상기 게이트 신호들의 온 듀티 타임은 상기 게이트 링크들의 저항에 따라 다르게 설정된다.
The on duty time of the gate signals is set differently according to the resistance of the gate links.

본 발명은 게이트 링크 저항 편차에 따라 초래되는 게이트 신호의 RC 딜레이 차이로 인하여 발생되는 휘도 차이를 게이트 링크 저항에 따라 달라지도록 온 듀티 타임을 표시패널의 위치 별로 최적화하여 상기 게이트 신호를 변조한다. 그 결과, 본 발명은 유기발광 표시장치에서 표시패널의 상하 방향에서 휘도를 균일하게 제어할 수 있다.
The present invention modulates the gate signal by optimizing the on duty time for each position of the display panel so that the luminance difference caused by the RC delay difference of the gate signal caused by the gate link resistance variation varies depending on the gate link resistance. As a result, the present invention can uniformly control luminance in the vertical direction of the display panel in the organic light emitting display device.

도 1은 게이트 드라이브 IC의 출력 단자들과 표시패널의 게이트 라인들을 연결하는 게이트 링크들을 보여 주는 평면도이다.
도 2는 게이트 링크들의 저항 차이로 인하여 초래되는 표시패널의 휘도 차이를 보여 주는 도면이다.
도 3은 본 발명의 실시예에 따른 유기발광 표시장치를 보여주는 블록도이다.
도 4는 도 3에 도시된 화소의 일 예를 나타내는 회로도이다.
도 5a 내지 도 5c는 도 4에 도시된 화소의 동작을 보여 주는 파형도이다.
도 6 및 도 7은 본 발명의 실시예에 따른 유기발광 표시장치에서 게이트 드라이브 IC의 출력 위치, 게이트 링크 저항, 및 게이트 신호의 온 듀티 타임의 관계를 보여 주는 도면들이다.
도 8은 본 발명의 실시예에 따른 게이트 신호 파형을 보여 주는 파형도이다.
도 9 및 도 10은 게이트 라인들에 인가되는 게이트 신호 파형의 다양한 실시예들을 보여 주는 파형도들이다.
도 11은 게이트 신호 전압의 변조를 위한 회로 구성을 간략히 보여 주는 도면이다.
도 12는 도 11에 도시된 게이트 신호 전압 변조부의 일 예를 보여 주는 회로도이다.
도 13은 게이트 변조 타이밍 신호에 따른 게이트 신호의 변조 타임을 보여 주는 파형도이다. 1 is a plan view illustrating gate links connecting output terminals of a gate drive IC to gate lines of a display panel.
2 illustrates a difference in luminance of a display panel caused by a difference in resistance between gate links.
3 is a block diagram illustrating an organic light emitting display device according to an exemplary embodiment of the present invention.
4 is a circuit diagram illustrating an example of a pixel illustrated in FIG. 3.
5A through 5C are waveform diagrams illustrating operations of the pixel illustrated in FIG. 4.
6 and 7 illustrate a relationship between an output position of a gate drive IC, a gate link resistance, and an on duty time of a gate signal in an organic light emitting diode display according to an exemplary embodiment of the present invention.
8 is a waveform diagram illustrating a gate signal waveform according to an exemplary embodiment of the present invention.
9 and 10 are waveform diagrams illustrating various embodiments of a gate signal waveform applied to gate lines.
11 is a diagram schematically illustrating a circuit configuration for modulation of a gate signal voltage.
FIG. 12 is a circuit diagram illustrating an example of a gate signal voltage modulator shown in FIG. 11.
13 is a waveform diagram illustrating a modulation time of a gate signal according to a gate modulation timing signal.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소자들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical constituent elements. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 3을 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 표시패널(10), 표시패널(10)에 데이터를 기입하기 위한 패널 구동회로 등을 포함한다. 패널 구동회로는 데이터 구동회로(12), 게이트 구동회로(13), 타이밍 콘트롤러(11) 등을 포함한다. Referring to FIG. 3, an organic light emitting display device according to an exemplary embodiment of the present invention includes a display panel 10 and a panel driving circuit for writing data to the display panel 10. The panel driving circuit includes a data driving circuit 12, a gate driving circuit 13, a timing controller 11, and the like.

표시패널(10)에는 다수의 데이터 라인(14)들과 다수의 게이트 라인들(15)이 교차되고, 화소들(P)이 매트릭스 형태로 배치된다. 게이트 라인들(15)은 스캔라인들(15a), 에미션라인들(15b), 및 초기화라인들(15c)로 나뉘어진다. 화소들(P) 각각에는 도 4와 같이 데이터 라인(14), 스캔라인(15a), 에미션라인(15b), 및 초기화라인(15c)에 연결될 수 있다. 화소들(P) 각각은 도 4와 같이 OLED, 구동 TFT(Thin Film Transistor), 4개의 스위치 TFT들, 2개의 커패시터들을 포함하는 회로로 형성될 수 있으나 이에 한정되지 않는다. 예를 들어, 화소들(P)은 OLED, 데이터전압에 따라 OLED에 흐르는 전류를 조절하는 구동소자, 하나 이상의 스위치 소자, 하나 이상의 커패시터 등을 포함하고 스캔펄스에 응답하여 데이터전압을 구동소자의 게이트에 공급한 후에 발광제어신호에 응답하여 OLED를 발광시키는 공지의 어떠한 회로로도 구현될 수 있다.In the display panel 10, a plurality of data lines 14 and a plurality of gate lines 15 intersect each other, and the pixels P are disposed in a matrix form. The gate lines 15 are divided into scan lines 15a, emission lines 15b, and initialization lines 15c. Each of the pixels P may be connected to the data line 14, the scan line 15a, the emission line 15b, and the initialization line 15c as shown in FIG. 4. Each of the pixels P may be formed of a circuit including an OLED, a thin film transistor (TFT), four switch TFTs, and two capacitors as illustrated in FIG. 4, but is not limited thereto. For example, the pixels P may include an OLED, a driving device that adjusts a current flowing in the OLED according to the data voltage, one or more switch devices, one or more capacitors, and the like, and converts the data voltage in response to the scan pulse to the gate of the driving device. It can be implemented in any known circuit for emitting an OLED in response to a light emission control signal after it is supplied to.

타이밍 콘트롤러(11)는 외부의 호스트 시스템(host system)으로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(10)의 화소 배치에 맞게 재정렬하여 데이터 구동회로(12)에 공급한다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 그 데이터와 동기되는 타이밍 신호들(Vsync, Hsync, CLK, DE)을 타이밍 콘트롤러(11)로 전송한다. The timing controller 11 rearranges digital video data RGB input from an external host system to the data driving circuit 12 according to the pixel arrangement of the display panel 10. The host system may be implemented by any one of a TV system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system. The host system transmits timing signals (Vsync, Hsync, CLK, DE) synchronized with the digital video data of the input video to the timing controller 11. [

타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인 클럭신호(CLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 발생한다. 타이밍 콘트롤러(11)는 게이트 타이밍 제어신호(GDC)를 이용하여 게이트 구동회로(13)를 제어하여 게이트 구동회로(13)로부터 출력되는 게이트 신호들의 온 듀티 타임(On duty time)을 가변한다. 게이트 신호들의 온 듀티 타임은 게이트 신호 파형에서 게이트 하이 전압(Gate high voltage, VGH)을 유지하는 시간이다. 본 발명에서, 게이트 신호의 온 듀티 타임은 게이트 링크의 저항에 따라 다르게 설정된다. 예를 들어, 게이트 신호의 온 듀티 타임은 게이트 링크의 저항에 반비례 관계로 설정될 수 있다. 저항이 큰 게이트 링크과 연결된 게이트 라인에 인가되는 게이트 신호의 온 듀티 타임은 상대적으로 작게 제어된다. 반면에, 저항이 작은 게이트 링크와 연결된 게이트 라인에 인가되는 게이트 신호의 온 듀티 타임은 상대적으로 길게 제어된다. 이렇게 게이트 신호의 온 듀티 타임을 제어하는 이유는 게이트 라인들을 통해 인가되는 게이트 라인들의 충전양을 균일하게 하기 위함이다. 게이트 신호의 온 듀티 타임을 줄이면 게이트 신호의 게이트 하이 전압이 낮아지기 시작하는 시간을 더 빠르게 하므로 긴 게이트 링크에 연결된 게이트 라인의 충전양을 짧은 게이트 링크에 연결된 게이트 라인의 충전양과 유사하게 조절할 수 있다. The timing controller 11 operates the data driving circuit 12 based on timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a main clock signal CLK, and a data enable signal DE. A data timing control signal DDC for controlling timing and a gate timing control signal GDC for controlling the operation timing of the gate driving circuit 13 are generated. The timing controller 11 controls the gate driving circuit 13 using the gate timing control signal GDC to vary the on duty time of the gate signals output from the gate driving circuit 13. The on duty time of the gate signals is a time for maintaining a gate high voltage (VGH) in the gate signal waveform. In the present invention, the on duty time of the gate signal is set differently according to the resistance of the gate link. For example, the on duty time of the gate signal may be set in inverse proportion to the resistance of the gate link. The on duty time of the gate signal applied to the gate line connected to the large resistance gate link is controlled to be relatively small. On the other hand, the on-duty time of the gate signal applied to the gate line connected to the low resistance gate link is controlled relatively long. The reason for controlling the on duty time of the gate signal is to make the charge amount of the gate lines applied through the gate lines uniform. Reducing the on-duty time of the gate signal speeds up the time at which the gate high voltage of the gate signal begins to decrease, allowing the amount of charge of the gate line connected to the long gate link to be adjusted similarly to the amount of charge of the gate line connected to the short gate link.

데이터 구동회로(12)는 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 감마보상전압으로 변환하여 아날로그 데이터전압을 발생하고, 그 데이터전압을 데이터 라인들(14)에 공급한다. 게이트 구동회로(13)는 타이밍 콘트롤러(11)의 제어 하에 게이트 신호들을 발생하고 그 게이트 신호들을 화소 어레이의 로우 라인 단위로 순차적으로 시프트(shift)한다. 게이트 구동회로(13)는 하나 이상의 게이트 드라이브 IC들을 포함한다. 게이트 드라이브 IC들은 COG(Chip On Glass) 공정으로 게이트 라인들(15)과 연결되도록 표시패널(10)의 기판 상에 접착되거나, GIP(Gate In Panel) 공정으로 화소 어레이와 동시에 표시패널(10)의 기판 상에 형성될 수 있다. The data driving circuit 12 converts the digital video data RGB input from the timing controller 11 into a gamma compensation voltage to generate an analog data voltage, and supplies the data voltage to the data lines 14. The gate driving circuit 13 generates gate signals under the control of the timing controller 11 and sequentially shifts the gate signals by the row line of the pixel array. The gate driving circuit 13 includes one or more gate drive ICs. The gate drive ICs are bonded onto the substrate of the display panel 10 to be connected to the gate lines 15 by a chip on glass (COG) process, or simultaneously with the pixel array by a gate in panel (GIP) process. Can be formed on the substrate.

게이트 구동회로(13)는 도 3에서 게이트 라인들(15)의 일측에 연결된 예이지만 도 2와 같이 게이트 라인들의 양측 인입부들에 연결될 수 있다. 게이트 신호들은 스캔신호(SCAN), 발광제어신호(EM), 및 초기화신호(INIT)를 포함한다. 게이트 구동회로(13)는 타이밍 콘트롤러(11)의 제어 하에 데이터전압과 동기되는 스캔신호(SCAN)를 스캔라인들(15a)에 순차적으로 공급하고, 발광제어신호(EM)를 에미션라인들(15b)에 순차적으로 공급한다. 그리고 게이트 구동회로(12)는 초기화신호(INIT)를 초기화라인들(15c)에 순차적으로 공급한다. 스캔신호(SCAN), 발광제어신호(EM), 및 초기화신호(INIT) 각각은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙(swing)한다. 게이트 하이 전압(VGH)은 화소들(P)에 형성된 스위치 TFT들의 문턱 전압 이상의 높은 전압으로 설정되는 반면, 게이트 로우 전압(VGL)은 화소들(P)에 형성된 스위치 TFT들의 문턱 전압 보다 낮은 전압으로 설정된다. The gate driving circuit 13 is an example connected to one side of the gate lines 15 in FIG. 3, but may be connected to both side inlets of the gate lines as shown in FIG. 2. The gate signals include a scan signal SCAN, a light emission control signal EM, and an initialization signal INIT. The gate driving circuit 13 sequentially supplies the scan signal SCAN, which is synchronized with the data voltage, to the scan lines 15a under the control of the timing controller 11, and supplies the emission control signal EM to the emission lines (E). 15b) sequentially. The gate driving circuit 12 sequentially supplies the initialization signal INIT to the initialization lines 15c. Each of the scan signal SCAN, the emission control signal EM and the initialization signal INIT swings between the gate high voltage VGH and the gate low voltage VGL. The gate high voltage VGH is set to a voltage higher than the threshold voltage of the switch TFTs formed in the pixels P, while the gate low voltage VGL is set to a voltage lower than the threshold voltage of the switch TFTs formed in the pixels P. Is set.

본 발명은 게이트 링크 저항 편차에 따른 휘도 차이를 보상하기 위하여, 도 5a와 같이 스캔신호(SCAN), 발광제어신호(EM), 및 초기화신호(INIT) 중에서 스캔신호(SCAN)의 온 듀티 타임을 가변할 수 있다. 다른 방법으로, 도 5b와 같이 스캔신호(SCAN), 발광제어신호(EM), 및 초기화신호(INIT) 중에서 스캔신호(SCAN)의 온 듀티 타임과 발광제어신호(EM)의 온 듀티 타임이 가변될 수 있다. 스캔신호(SCAN)의 온 듀티 타임이 가변되면, 그 스캔 신호(SCAN)의 폴링 에지에서 RC 딜레이를 조절할 수 있고 또한, 구동 TFT의 게이트 전압 즉, 화소의 데이터전압을 조절할 수 있다. 발광제어신호(EM)의 온 듀티 타임이 가변되면, 그 스캔 신호(SCAN)의 폴링 에지에서 RC 딜레이를 조절할 수 있고 또한, 발광되는 OLED의 전류양이 가변된다. 게이트 타이밍 제어신호는 일반적으로 모든 게이트 신호들에 영향을 끼친다. 이를 고려할 때 신규 드라이브 IC 개발이 필요 없이 게이트 타이밍 제어신호를 변경하고 기존 게이트 드라이브 IC를 사용하여 본 발명을 구현할 수 있는 방법은 도 5c와 같이 스캔신호(SCAN), 발광제어신호(EM), 및 초기화신호(INIT) 모두의 온 듀티 타임을 가변하는 방법이다. In order to compensate for the luminance difference according to the gate link resistance variation, the duty cycle of the scan signal SCAN among the scan signal SCAN, the emission control signal EM, and the initialization signal INIT is shown in FIG. 5A. Can be variable. Alternatively, as shown in FIG. 5B, the on-duty time of the scan signal SCAN and the on-duty time of the emission control signal EM are variable among the scan signal SCAN, the emission control signal EM, and the initialization signal INIT. Can be. When the on duty time of the scan signal SCAN is varied, the RC delay can be adjusted at the falling edge of the scan signal SCAN, and the gate voltage of the driving TFT, that is, the data voltage of the pixel, can be adjusted. When the on duty time of the emission control signal EM is varied, the RC delay can be adjusted at the falling edge of the scan signal SCAN, and the amount of current of the OLED to be emitted is varied. The gate timing control signal generally affects all gate signals. Considering this, a method of changing the gate timing control signal without implementing a new drive IC and implementing the present invention by using an existing gate drive IC may include a scan signal SCAN, a light emission control signal EM, and the like. The on duty time of all the initialization signals INIT is varied.

도 4는 화소(P)의 일 예를 나타내는 회로도이다. 도 5a 내지 도 5c는 도 4에 도시된 화소(P)의 동작을 보여 주는 파형도이다. 4 is a circuit diagram illustrating an example of the pixel P. FIG. 5A through 5C are waveform diagrams illustrating operations of the pixel P illustrated in FIG. 4.

도 4 및 도 5를 참조하면, 화소(P)는 OLED, 구동 TFT(DT), 제1 내지 제4 스위치 TFT(ST1~ST4), 보상 커패시터(Cgss) 및 스토리지 커패시터(Cst)를 구비한다. 4 and 5, the pixel P includes an OLED, a driving TFT DT, first to fourth switch TFTs ST1 to ST4, compensation capacitors Cgss, and a storage capacitor Cst.

화소들(P) 각각은 고전위 전원 전압(EVDD), 저전위 전원 전압(EVSS), 기준전압(Vref), 초기화전압(Vinit) 등의 화소 구동 전원을 공급받는다. 기준전압(Vref)과 초기화전압(Vinit)은 저전위 전원 전압(EVSS)보다 낮게 설정될 수 있다. 기준전압(Vref)은 초기화전압(Vinit)보다 높게 설정된다. 기준전압(Vref)과 초기화전압(Vinit) 간의 차는 구동 TFT의 문턱전압보다 더 크도록 설정될 수 있다.Each of the pixels P receives a pixel driving power such as a high potential power voltage EVDD, a low potential power voltage EVSS, a reference voltage Vref, and an initialization voltage Vinit. The reference voltage Vref and the initialization voltage Vinit may be set lower than the low potential power voltage EVSS. The reference voltage Vref is set higher than the initialization voltage Vinit. The difference between the reference voltage Vref and the initialization voltage Vinit may be set to be larger than the threshold voltage of the driving TFT.

OLED는 구동 TFT(DT)로부터 공급되는 전류에 의해 발광한다. OLED의 애노드(Anode)와 캐소드(Cathode) 사이에는 유기 화합물층들이 적층된다. OLED의 유기 화합물층들은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나, 이에 한정되는 것이 아니라 공지의 어떠한 OLED 구조로도 적용 가능하다. The OLED emits light by the current supplied from the driving TFT DT. Organic compound layers are deposited between the anode and the cathode of the OLED. The organic compound layers of the OLED may include a hole injection layer (HIL), a hole transport layer (HTL), a light emitting layer (EML), an electron transport layer (ETL) and an electron injection layer (EIL), but is not limited thereto. It can also be applied as an OLED structure.

구동 TFT(DT)는 자신의 게이트-소스 간 전압으로 OLED에 흐르는 전류를 조절한다. 구동 TFT(DT)의 게이트전극은 노드 B에, 드레인전극은 고전위 셀구동전압(EVDD) 입력단에, 소스전극은 노드 C에 각각 접속된다.The driving TFT DT adjusts the current flowing in the OLED with its own gate-source voltage. The gate electrode of the driving TFT DT is connected to the node B, the drain electrode is connected to the high potential cell drive voltage (EVDD) input terminal, and the source electrode is connected to the node C, respectively.

제1 스위치 TFT(ST1)는 발광제어신호(EM)에 응답하여 노드 A와 노드 B 사이의 전류 패스를 스위칭한다. 제1 스위치 TFT(ST1)는 턴-온(turn-on)됨으로써 노드 A에 저장된 데이터전압(Vdata)을 노드 B에 전달한다. 제1 스위치 TFT(ST1)의 게이트전극은 에미션라인(15b)에, 드레인전극은 노드 A에, 소스전극은 노드 B에 각각 접속된다.The first switch TFT (ST1) switches the current path between the node A and the node B in response to the emission control signal EM. The first switch TFT (ST1) is turned on to transfer the data voltage (Vdata) stored in the node A to the node B. The gate electrode of the first switch TFT (ST1) is connected to the emission line 15b, the drain electrode to the node A, and the source electrode to the node B, respectively.

제2 스위치 TFT(ST2)는 초기화신호(INIT)에 응답하여 초기화전압(Vinit)의 입력단과 노드 C 사이의 전류 패스를 스위칭한다. 제2 스위치 TFT(ST2)는 턴-온 됨으로써 노드 C에 초기화전압(Vinit)을 공급한다. 제2 스위치 TFT(ST2)의 게이트전극은 초기화라인(15c)에, 드레인전극은 초기화전압(Vinit)의 입력단에, 소스전극은 노드 C에 각각 접속된다.The second switch TFT (ST2) switches the current path between the input terminal of the initializing voltage (Vinit) and the node C in response to the initialization signal INIT. The second switch TFT (ST2) is turned on to supply the initialization voltage (Vinit) to the node C. The gate electrode of the second switch TFT (ST2) is connected to the initialization line 15c, the drain electrode is connected to the input terminal of the initialization voltage (Vinit), and the source electrode is connected to the node C, respectively.

제3 스위치 TFT(ST3)는 초기화신호(INIT)에 응답하여 기준전압(Vref)의 입력단과 노드 B 사이의 전류 패스를 스위칭한다. 제3 스위치 TFT(ST3)는 턴-온됨으로써 노드 B에 기준전압(Vref)을 공급한다. 제3 스위치 TFT(ST3)의 게이트전극은 초기화라인(15c)에, 드레인전극은 기준전압(Vref)의 입력단에, 소스전극은 노드 B에 각각 접속된다.The third switch TFT (ST3) switches the current path between the input terminal of the reference voltage (Vref) and the node B in response to the initialization signal INIT. The third switch TFT (ST3) is turned on to supply the reference voltage (Vref) to the node B. The gate electrode of the third switch TFT (ST3) is connected to the initialization line (15c), the drain electrode is connected to the input terminal of the reference voltage (Vref), and the source electrode is connected to the node B.

제4 스위치 TFT(ST4)는 스캔신호(SCAN)에 응답하여 데이터 라인(14)과 노드 A 사이의 전류 패스를 스위칭한다. 제4 스위치 TFT(ST4)는 턴-온됨으로써 노드 A에 데이터전압(Vdata)을 공급한다. 제4 스위치 TFT(ST4)의 게이트전극은 스캔라인(15a)에, 드레인전극은 데이터 라인(14)에, 소스전극은 노드 A에 각각 접속된다.The fourth switch TFT (ST4) switches the current path between the data line 14 and the node A in response to the scan signal (SCAN). The fourth switch TFT (ST4) is turned on to supply the data voltage (Vdata) to the node A. [ The gate electrode of the fourth switch TFT (ST4) is connected to the scan line (15a), the drain electrode to the data line (14) and the source electrode to the node A, respectively.

보상 커패시터(Cgss)는 노드 B와 노드 C 사이에 접속된다. 보상 커패시터(Cgss)는 구동 TFT(DT)의 문턱전압 검출시 소스 팔로워(source follower) 방식을 가능케 하며, 문턱전압에 대한 보상 능력 향상에 기여한다.A compensation capacitor (Cgss) is connected between node B and node C. The compensation capacitor Cgss enables a source follower scheme when detecting the threshold voltage of the driving TFT DT and contributes to improvement of the compensation ability against the threshold voltage.

스토리지 커패시터(Cst)는 노드 A와 노드 C 사이에 접속된다. 스토리지 커패시터(Cst)는 노드 A에 입력된 데이터전압(Vdata)을 저장하고 노드 C에 전달한다.The storage capacitor Cst is connected between node A and node C. The storage capacitor Cst stores the data voltage Vdata input to the node A and transfers the data voltage Vdata to the node C.

화소(P)의 동작은 노드 A,B,C를 특정 전압으로 초기화하는 초기화기간(Ti), 구동 TFT(DT)의 문턱전압을 검출 및 저장하는 센싱기간(Ts), 데이터 기입을 위하여 데이터전압(Vdata)을 화소(P)에 인가하는 프로그래밍기간(Tp), 및 구동 TFT(DT)의 문턱전압에 영향을 받지 않는 데이터전압(Vdata)에 따라 구동되는 구동 TFT(DT)를 통해 OLED의 전류를 공급하는 발광기간(Te)으로 나뉘어진다. 발광기간(Te)은 제1 및 제2 발광기간(Te1,Te2)으로 나뉘어질 수 있다. The operation of the pixel P includes an initialization period Ti for initializing the nodes A, B, and C to a specific voltage, a sensing period Ts for detecting and storing the threshold voltage of the driving TFT DT, and a data voltage for data writing. The current of the OLED through the driving TFT DT driven according to the programming period Tp for applying Vdata to the pixel P and the data voltage Vdata not affected by the threshold voltage of the driving TFT DT. It is divided into a light emitting period Te for supplying. The light emission period Te can be divided into the first and second light emission periods Te1 and Te2.

초기화기간(Ti)에서, 제2 및 제3 스위치 TFT(ST2, ST3)는 하이 로직 레벨(high logic level)의 초기화신호(INIT)에 응답하여 동시에 턴-온된다. 제1 스위치 TFT(ST1)는 초기화기간(Ti)에 발광제어신호(EM)의 제1 펄스(P1)에 응답하여 턴-온된다. 발광제어신호(EM)의 제1 펄스(P1)는 초기화신호(INIT)와 중첩된다. 초기화신호(INIT)의 펄스는 초기화를 안정화하기 위하여 발광제어신호(EM)의 제1 펄스(P1) 보다 더 넓게 설정되는 것이 바람직하다. 그 결과, 초기화기간(Ti) 동안 초기화전압(Vinit)은 노드 C에 공급되고, 기준전압(Vref)은 노드 B에 공급된다. 또한, 기준전압(Vref)은 제1 및 제3 스위치 TFT들(ST1, ST3)을 경유하여 노드 A에 공급된다. 제4 스위치 TFT(ST4)는 초기화기간(Ti)에 오프 상태를 유지한다. 구동 TFT(DT)의 게이트 전압을 소스 전압 보다 높게 하여 구동 TFT(DT)의 드레인-소스 간 전류 패스를 도통시키기 위하여, 기준전압(Vref)은 초기화전압(Vinit)에 비해 높게 설정된다. In the initialization period Ti, the second and third switch TFTs ST2 and ST3 are simultaneously turned on in response to the initialization signal INIT of a high logic level. The first switch TFT ST1 is turned on in response to the first pulse P1 of the emission control signal EM in the setup period Ti. The first pulse P1 of the emission control signal EM overlaps with the initialization signal INIT. It is preferable that the pulse of the initialization signal INIT is set wider than the first pulse Pl of the emission control signal EM to stabilize the initialization. As a result, the initializing voltage Vinit is supplied to the node C and the reference voltage Vref is supplied to the node B during the initialization period Ti. In addition, the reference voltage Vref is supplied to the node A via the first and third switch TFTs ST1 and ST3. The fourth switch TFT (ST4) maintains the off state in the initialization period (Ti). The reference voltage Vref is set to be higher than the initialization voltage Vinit in order to make the gate voltage of the driving TFT DT higher than the source voltage and make the drain-source current path of the driving TFT DT conductive.

초기화전압(Vinit)은 발광기간(Te)을 제외한 나머지 기간들(Ti,Ts,Tp)에서 OLED가 발광이 방지되지 않도록 적절히 낮은 값으로 설정된다. 예컨대, 고전위 셀구동전압(EVDD)가 20V, 저전위 셀구동전압(EVSS)가 0V로 설정되는 경우, 기준전압(Vref) 및 초기화전압(Vinit)은 각각 -1V 및 -5V로 설정될 수 있다. The initialization voltage Vinit is appropriately set to a low value so that the OLED is not prevented from being emitted in the remaining periods Ti, Ts and Tp except for the emission period Te. For example, when the high potential cell drive voltage EVDD is set to 20V and the low potential cell drive voltage EVSS is set to 0V, the reference voltage Vref and the initialization voltage Vinit can be set to -1V and -5V, respectively have.

도 5와 같은 스캔신호(SCAN), 발광제어신호(EM), 및 초기화신호(INIT)는 한 조를 이루어 화소 어레이의 1 라인을 선택하기 위한 스캔라인(15a), 에미션라인(15b), 및 초기화라인(15c)을 포함한 1 조의 게이트 라인들에 공급된다. 이러한 신호들(SCAN, EM, INIT)은 화소 어레이의 로우 라인(Row line) 단위로 시프트(shift)되면서 게이트 라인들(15)에 공급된다. The scan signal SCAN, the emission control signal EM, and the initialization signal INIT as shown in FIG. 5 are formed in a pair so that the scan line 15a, emission line 15b for selecting one line of the pixel array, And a pair of gate lines including an initialization line 15c. These signals SCAN, EM, and INIT are supplied to the gate lines 15 while being shifted in units of a row line of the pixel array.

센싱기간(Ts)에서, 발광제어신호(EM)와 초기화신호(INIT)는 로우 로직 레벨로 반전된다. 스캔신호(SCAN)도 센싱 기간(Ts)에 로우 로직 레벨로 유지된다. 그 결과, 제1 내지 제4 스위치 TFT들(ST1, ST2, ST3, ST4)은 센싱 기간(Ts) 동안 오프 상태를 유지하고, 구동 TFT(DT)를 통해 흐르는 전류(Idt)는 서서히 감소된다. 구동 TFT(DT)의 게이트-소스간 전압이 구동 TFT(DT)의 문턱전압(Vth)까지 도달하면 구동 TFT(DT)가 턴 오프되며, 이 때 구동 TFT(DT)의 문턱전압(Vth)이 소스 팔로워 방식으로 검출되어 노드 C에 충전된다. In the sensing period Ts, the emission control signal EM and the initialization signal INIT are inverted to a low logic level. The scan signal SCAN is also held at the low logic level in the sensing period Ts. As a result, the first to fourth switch TFTs ST1, ST2, ST3, and ST4 maintain the off state during the sensing period Ts, and the current Idt flowing through the drive TFT DT is gradually reduced. When the gate-source voltage of the driving TFT DT reaches the threshold voltage Vth of the driving TFT DT, the driving TFT DT is turned off. At this time, the threshold voltage Vth of the driving TFT DT becomes Is detected in the source follower manner and charged to the node C.

프로그래밍기간(Tp)에서, 제4 스위치 TFT(ST4)는 입력 영상의 데이터전압(Vdata)에 동기되는 하이 로직 레벨의 스캔신호(SCAN)에 의해 턴-온된다. 이 때 데이터전압(Vdata)은 노드 A에 공급된다. 제1 내지 제3 스위치 TFT들(ST1, ST2, ST3)은 프로그래밍기간(Tp) 동안 오프 상태를 유지한다. 프로그래밍기간(Tp)에서, 노드 B 및 C는 TFT 또는 커패시터에 의해 노드 A와 분리되어 있으므로 센싱기간(Ts)에서의 전위를 거의 그대로 유지한다.In the programming period Tp, the fourth switch TFT ST4 is turned on by the high logic level scan signal SCAN synchronized with the data voltage Vdata of the input image. At this time, the data voltage (Vdata) is supplied to the node A. The first to third switch TFTs ST1, ST2, and ST3 remain off during the programming period Tp. In the programming period Tp, since the nodes B and C are separated from the node A by the TFT or the capacitor, the potentials in the sensing period Ts are almost maintained.

제1 발광기간(Te1)에서, 제1 스위치 TFT(ST1)는 발광제어신호(EM)의 제2 펄스(P2)에 의해 턴-온된다. 이 때, 노드 A에 충전된 데이터전압(Vdata)이 노드 B로 전달된다. 제2 내지 제4 스위치 TFT들(ST2, ST3, ST4)은 제1 발광기간(Te1) 동안 오프 상태를 유지한다. 구동 TFT(DT)는 제1 발광기간(Te1)에 노드 B에 전달되는 데이터전압(Vdata)에 비례하는 전류를 OLED에 공급한다. 제1 발광기간(Te1) 동안, 구동 TFT(DT)를 통해 흐르는 전류에 의해 노드 C의 전위가 상승하여 그 전위가 OLED의 문턱 전압 이상으로 상승하면 OLED를 도통시킬 수 있는 "Voled"까지 증가시키고, 그 결과 OLED가 턴-온되어 발광한다.In the first light emission period Te1, the first switch TFT ST1 is turned on by the second pulse P2 of the light emission control signal EM. At this time, the data voltage (Vdata) charged in the node A is transferred to the node B. The second to fourth switch TFTs ST2, ST3, and ST4 maintain the off state during the first emission period Te1. The driving TFT DT supplies a current proportional to the data voltage Vdata to the OLED in the first emission period Te1. During the first light emission period Te1, when the potential of the node C rises due to the current flowing through the driving TFT DT and the potential thereof rises above the threshold voltage of the OLED, it is increased to "Voled" , So that the OLED is turned on and emits light.

제2 발광기간(Te2)에서, 제1 내지 제4 스위치 TFT들(ST1, ST2, ST3, ST4)은 오프 상태를 유지한다. 제2 발광기간(Te2)은 발광제어신호(EM)가 인가되는 제1 스위치 TFT(ST1)의 열화 방지를 위해 설정된다. 이를 위해, 발광제어신호(EM)는 제1 스위치 TFT(ST1)의 게이트 바이어스 스트레스(gate bias stress)를 보상하기 위하여 제2 발광기간(Te2) 동안 로우 로직 레벨로 반전된다.In the second light emission period Te2, the first to fourth switch TFTs ST1, ST2, ST3, and ST4 are kept off. The second light emission period Te2 is set for preventing deterioration of the first switch TFT ST1 to which the light emission control signal EM is applied. To this end, the emission control signal EM is inverted to a low logic level during the second emission period Te2 to compensate the gate bias stress of the first switch TFT (ST1).

도 6 및 도 7은 본 발명의 실시예에 따른 유기발광 표시장치에서 게이트 드라이브 IC의 출력 위치, 게이트 링크 저항, 및 게이트 신호의 온 듀티 타임의 관계를 보여 주는 도면들이다. 6 and 7 illustrate a relationship between an output position of a gate drive IC, a gate link resistance, and an on duty time of a gate signal in an organic light emitting diode display according to an exemplary embodiment of the present invention.

도 6 및 도 7을 참조하면, 게이트 드라이브 IC(30)의 양쪽 끝단으로 갈수록 게이트 드라이브 IC(30)의 출력 단자에 연결되는 게이트 링크(31)의 길이가 길어 저항이 큰 반면에, 게이트 드라이브 IC(30)의 중앙으로 갈수록 게이트 드라이브 IC(30)의 출력 단자에 게이트 링크(31)의 저항이 짧아져 그 저항이 작아진다. 따라서, 게이트 드라이브 IC(30)의 양쪽 끝단에 배치된 게이트 드라이브 IC(30)의 출력 단자에 연결된 게이트 링크(31)의 저항은 게이트 드라이브 IC(30)의 중앙에 배치된 게이트 드라이브 IC(30)의 출력 단자에 연결된 게이트 링크(31)의 저항 보다 크다.6 and 7, the length of the gate link 31 connected to the output terminal of the gate drive IC 30 increases toward both ends of the gate drive IC 30, so that the resistance is large, whereas the gate drive IC The resistance of the gate link 31 becomes shorter at the output terminal of the gate drive IC 30 toward the center of 30, and the resistance thereof becomes smaller. Therefore, the resistance of the gate link 31 connected to the output terminal of the gate drive IC 30 disposed at both ends of the gate drive IC 30 is the gate drive IC 30 disposed at the center of the gate drive IC 30. It is larger than the resistance of the gate link 31 connected to the output terminal of.

도 6 및 도 7에서 게이트 라인들(32)은 도 3에 도시된 게이트 라인들(15) 중에서 스캔신호(SCAN)가 순차적으로 인가되는 스캔라인들(15a)일 수 있다. 또한, 도 6 및 도 7에서 게이트 라인들(32)은 스캔라인들(15a), 에미션라인들(15b), 및 초기화라인들(15c)를 포함한 모든 게이트 라인들일 수 있다. 6 and 7, the gate lines 32 may be scan lines 15a to which a scan signal SCAN is sequentially applied among the gate lines 15 shown in FIG. 3. 6 and 7, the gate lines 32 may be all gate lines including scan lines 15a, emission lines 15b, and initialization lines 15c.

본 발명의 유기발광 표시장치는 게이트 신호의 온 듀티 타임 가변 방법을 이용하여 게이트 링크 저항 편차로 인한 휘도 차이를 보상한다. 이를 위하여, 본 발명은 게이트 드라이브 IC(30)로부터 출력되는 게이트 신호의 온 듀티 타임(Tgon)을 게이트 링크 저항에 반비례하도록 제어한다. 예를 들어, 게이트 드라이브 IC(30)의 출력 단자들이 i(i는 3 이상의 양의 정수) 개이면, 타이밍 콘트롤러(11)는 게이트 드라이브 IC(30)의 중앙에 위치하는 제i/2 출력 단자(Gi/2)를 통해 출력되는 게이트 신호의 온 듀티 타임(Tgon)을 길게 제어하고, 게이트 드라이브 IC(30)의 양쪽 끝단에 위치하는 제1 및 제i 출력 단자들(G1, Gi)을 통해 출력되는 게이트 신호의 온 듀티 타임(Tgon)을 짧게 제어한다. The organic light emitting diode display of the present invention compensates for the luminance difference due to the gate link resistance variation by using the on-duty time variable method of the gate signal. To this end, the present invention controls the on-duty time Tgon of the gate signal output from the gate drive IC 30 to be inversely proportional to the gate link resistance. For example, if the output terminals of the gate drive IC 30 are i (i is a positive integer of 3 or more), the timing controller 11 is an i / 2 output terminal located at the center of the gate drive IC 30. To control the on-duty time Tgon of the gate signal output through (Gi / 2) to a long length, and through the first and i-th output terminals G1 and Gi positioned at both ends of the gate drive IC 30. The on duty time Tgon of the output gate signal is controlled shortly.

도 8은 본 발명의 실시예에 따른 게이트 신호 파형을 보여 주는 파형도이다.8 is a waveform diagram illustrating a gate signal waveform according to an exemplary embodiment of the present invention.

도 8을 참조하면, 게이트 신호(SCAN, EM, INIT)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. Referring to FIG. 8, the gate signals SCAN, EM, and INIT swing between the gate high voltage VGH and the gate low voltage VGL.

게이트 신호(SCAN, EM, INIT)는 게이트 로우 전압(VGL) 보다 높은 전압으로 발생된다. 게이트 신호(SCAN, EM, INIT)의 펄스폭 기간은 게이트 하이 전압(VGH)을 유지하는 온 듀티 타임(Tgon)과, 게이트 하이 전압(VGH)이 낮게 변조된 변조 타임(Tgpm)으로 나뉘어 진다. The gate signals SCAN, EM, and INIT are generated at a voltage higher than the gate low voltage VGL. The pulse width periods of the gate signals SCAN, EM, and INIT are divided into an on duty time Tgon maintaining the gate high voltage VGH and a modulation time Tgpm in which the gate high voltage VGH is modulated low.

온 듀티 타임(Tgon)은 게이트 신호 파형에서 게이트 하이 전압(Gate high voltage, VGH)을 유지하는 시간이다. 변조 타임(Tgpm) 동안, 게이트 신호(SCAN, EM, INIT)의 전압은 게이트 로우 전압(VGL) 보다 높고 게이트 하이 전압(VGH) 보다 낮은 변조 전압(VGM)으로 변한다. 변조 타임(Tgpm)은 게이트 신호(SCAN, EM, INIT)의 파형에서 도 8과 같이 온 듀티 타임(Tgon) 뒤에 설정된다. The on duty time Tgon is a time for maintaining a gate high voltage (VGH) in the gate signal waveform. During the modulation time Tgpm, the voltages of the gate signals SCAN, EM, and INIT change to a modulation voltage VGM that is higher than the gate low voltage VGL and lower than the gate high voltage VGH. The modulation time Tgpm is set after the on duty time Tgon in the waveforms of the gate signals SCAN, EM, and INIT as shown in FIG. 8.

게이트 신호(SCAN, EM, INIT)의 파형에서, 오프 듀티 타임(off duty time)은 게이트 로우 전압(VGL)을 유지하는 시간이다. In the waveforms of the gate signals SCAN, EM, and INIT, the off duty time is a time for maintaining the gate low voltage VGL.

본 발명은 고정된 펄스폭 기간 내에서 게이트 신호(SCAN, EM, INIT)의 변조 타임(Tgpm)을 조절하여 그 게이트 신호(SCAN, EM, INIT)의 온 듀티 타임(Tgon)을 가변한다.The present invention adjusts the modulation time Tgpm of the gate signals SCAN, EM, and INIT within a fixed pulse width period to vary the on duty time Tgon of the gate signals SCAN, EM, and INIT.

본 발명은 고정된 펄스폭 기간 내에서 게이트 신호(SCAN, EM, INIT)의 변조 타임(Tgpm)을 조절하여 그 게이트 신호(SCAN, EM, INIT)의 온 듀티 타임(Tgon)을 가변한다. 게이트 신호(SCAN, EM, INIT)의 온 듀티 타임은 게이트 링크 저항에 반비례한다.The present invention adjusts the modulation time Tgpm of the gate signals SCAN, EM, and INIT within a fixed pulse width period to vary the on duty time Tgon of the gate signals SCAN, EM, and INIT. The on duty time of the gate signals SCAN, EM, and INIT is inversely proportional to the gate link resistance.

도 9 및 도 10은 게이트 라인들에 인가되는 게이트 신호 파형의 다양한 실시예들을 보여 주는 파형도들이다. 도 9 및 도 10은 에 있어서, "G1~Gi"는 제N(N은 양의 정수) 게이트 드라이브 IC에서 스캔신호(SCAN)가 출력되는 출력 단자들이며, "Gi+1"과 "Gi+2"는 제N+1 게이트 드라이브 IC(30)에서 스캔신호(SCAN)가 출력되는 제1 및 제2 출력 단자를 나타낸다. "DATA"는 스캔신호(SCAN)와 동기되는 데이터를 나타낸다. 도 10 및 도 11에서, 게이트 드라이브 IC(30)에서 중앙부의 출력 단자(Gi/2)로부터 출력되는 게이트 신호는 온 듀티 타임이 가장 길기 때문에 그 게이트 신호의 변조 타임이 최소로 설정되거나 변조 타임(Tgpm)이 설정되지 않는다. 반면에, 게이트 드라이브 IC(30)에서 양 끝단의 출력 단자(G1, Gi)로부터 출력되는 게이트 신호는 온 듀티 타임이 가장 길기 때문에 그 게이트 신호의 변조 타임이 최대로 설정된다. 9 and 10 are waveform diagrams illustrating various embodiments of a gate signal waveform applied to gate lines. 9 and 10, "G1 to Gi" are output terminals for outputting a scan signal SCAN from an Nth (N is a positive integer) gate drive IC, and "Gi + 1" and "Gi + 2". Represents the first and second output terminals from which the scan signal SCAN is output from the N + 1th gate drive IC 30. "DATA" represents data synchronized with the scan signal SCAN. 10 and 11, since the gate signal output from the center output terminal Gi / 2 in the gate drive IC 30 has the longest on duty time, the modulation time of the gate signal is set to the minimum or the modulation time ( Tgpm) is not set. On the other hand, since the gate signal output from the output terminals G1 and Gi at both ends of the gate drive IC 30 has the longest on duty time, the modulation time of the gate signal is set to the maximum.

도 11은 게이트 신호 전압의 변조를 위한 회로 구성을 간략히 보여 주는 도면이다. 도 12는 도 11에 도시된 게이트 신호 전압 변조부의 일 예를 보여 주는 회로도이다. 도 13은 게이트 변조 타이밍 신호(CGPM)에 따른 게이트 신호의 변조 타임(Tgpm)을 보여 주는 파형도들이다. 11 is a diagram schematically illustrating a circuit configuration for modulation of a gate signal voltage. FIG. 12 is a circuit diagram illustrating an example of a gate signal voltage modulator shown in FIG. 11. FIG. 13 is a waveform diagram illustrating a modulation time Tgpm of a gate signal according to a gate modulation timing signal CGPM.

도 11 내지 도 13을 참조하면, 타이밍 콘트롤러(11)로부터 발생되는 게이트타이밍 제어신호는 게이트 신호의 스타트 타이밍을 정의하는 게이트 스타트 펄스(Gate Start Pulst, GSP), 게이트 신호의 시프트 타이밍을 정의하는 시프트 클럭(shift clock, GSC), 게이트 신호의 변조 타임을 정의하는 변조 타이밍 신호(CGPM), 게이트 신호의 출력 타이밍을 정의하는 게이트 출력 인에이블 신호(Gate Output Enable, GOE) 등을 포함한다. 변조 타이밍 신호(CGPM)는 기존의 플리커 신호(FLK)를 이용하여 생성될 수 있다. 11 to 13, a gate timing control signal generated from the timing controller 11 may include a gate start pulse (GSP) defining a start timing of a gate signal, and a shift defining a shift timing of a gate signal. A shift clock (GSC), a modulation timing signal CGPM defining a modulation time of a gate signal, a gate output enable signal GOE defining a timing of an output of a gate signal, and the like. The modulation timing signal CGPM may be generated using the existing flicker signal FLK.

게이트 구동회로(13)는 게이트 신호 전압 변조부(21)와, 시프트 레지스터(shift register, 22)를 포함한다. The gate driving circuit 13 includes a gate signal voltage modulator 21 and a shift register 22.

게이트 신호 전압 변조부(21)는 변조 타이밍 신호(CGPM)와 게이트 시프트 클럭(GSC)을 입력 받아 변조 타이밍 신호(CGPM)에 응답하여 변조 전압(VGM)을 출력한다. 그리고 게이트 신호 전압 변조부(21)는 게이트 시프트 클럭(GSC)의 하이 로직 전압에 응답하여 게이트 하이 전압(VGH)을 출력하고, 게이트 시프트 클럭(GSC)의 로우 로직 전압에 응답하여 게이트 로우 전압(VGH)을 출력한다. 시프트 레지스터(22)는 게이트 신호 전압 변조부(21)를 통해 변조된 게이트 신호를 시프트시키면서 게이트 라인들(32)에 순차적으로 공급한다. The gate signal voltage modulator 21 receives the modulation timing signal CGPM and the gate shift clock GSC and outputs a modulation voltage VGM in response to the modulation timing signal CGPM. The gate signal voltage modulator 21 outputs the gate high voltage VGH in response to the high logic voltage of the gate shift clock GSC, and in response to the low logic voltage of the gate shift clock GSC. VGH). The shift register 22 sequentially supplies the gate lines 32 to the gate lines 32 while shifting the gate signal modulated by the gate signal voltage modulator 21.

게이트 신호 전압 변조부(21)는 로직부(20), 제1 내지 제3 트랜지스터(T1~T3) 등을 구비한다. 제1 및 제2 트랜지스터(T1, T2)는 n 타입 MOS TFT(Metal Oxide Semiconductor TFT)로 구현되고, 제3 트랜지스터(T3)는 p 타입 MOS TFT로 구현될 수 있다. The gate signal voltage modulator 21 includes a logic unit 20, first to third transistors T1 to T3, and the like. The first and second transistors T1 and T2 may be implemented as n-type MOS TFTs, and the third transistor T3 may be implemented as p-type MOS TFTs.

타이밍 콘트롤러(11)는 변조 타이밍 신호(CGPM)의 펄스폭(W)을 가변하여 게이트 신호의 온 듀티 타임(Tgon)과 변조 타임(Tgpm)을 가변한다. 로직부(20)는 변조 타이밍 신호(CGPM)와 게이트 시프트 클럭(GSC)의 논리값에 따라 트랜지스터들(T1, T2, T3) 온/오프(ON/OFF) 동작 타이밍을 제어한다. 제1 트랜지스터(T1)는 로직부(20)의 제어 하에 변조 타이밍 신호(CGPM)가 발생되지 않는 구간 내에서 게이트 시프트 클럭(GSC)의 하이 로직 전압에 응답하여 턴-온되어 게이트 하이 전압(VGH)을 출력단자에 공급한다. 제2 트랜지스터(T2)는 로직부(20)의 제어 하에 변조 타이밍 신호(CGPM)에 응답하여 턴-온되어 변조 전압(VGM)을 출력단자에 공급한다. 제3 트랜지스터(T3)는 로직부(20)의 제어 하에 변조 타이밍 신호(CGPM)의 유무와 무관하게 게이트 시프트 클럭(GSC)의 로우 로직 전압에 응답하여 턴-온되어 게이트 로우 전압(VGL)을 출력단자에 공급한다.The timing controller 11 varies the pulse width W of the modulation timing signal CGPM to vary the on duty time Tgon and the modulation time Tgpm of the gate signal. The logic unit 20 controls timings of operation of the transistors T1, T2, and T3 ON / OFF according to the logic values of the modulation timing signal CGPM and the gate shift clock GSC. The first transistor T1 is turned on in response to the high logic voltage of the gate shift clock GSC in a section in which the modulation timing signal CGPM is not generated under the control of the logic unit 20, thereby turning on the gate high voltage VGH. ) To the output terminal. The second transistor T2 is turned on in response to the modulation timing signal CGPM under the control of the logic unit 20 to supply the modulation voltage VGM to the output terminal. The third transistor T3 is turned on in response to the low logic voltage of the gate shift clock GSC regardless of the modulation timing signal CGPM under the control of the logic unit 20 to thereby turn on the gate low voltage VGL. Supply to the output terminal.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
14 : 데이터 라인 15 : 게이트 라인10: Display panel 11: Timing controller
12: data driving circuit 13: gate driving circuit
14: Data line 15: Gate line

Claims (10)

서로 직교하는 데이터 라인들과 게이트 라인들, 및 유기발광다이오드를 포함한 화소들이 형성된 표시패널;
상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로;
상기 표시패널의 위치에 따라 저항이 달라지는 게이트 링크들을 통해 상기 게이트 라인들에 연결되어 상기 게이트 라인들에 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 게이트 신호들을 공급하는 게이트 드라이브 IC; 및
상기 게이트 신호들의 온 듀티 타임을 가변하는 타이밍 콘트롤러를 포함하고,
상기 게이트 신호들은 온 듀티 타임 동안 상기 게이트 하이 전압을 유지한 후에, 변조 타임 동안 상기 게이트 로우 전압 보다 높고 상기 게이트 하이 전압 보다 낮은 변조 전압으로 변하고,
상기 게이트 신호들의 온 듀티 타임은 상기 게이트 링크들의 저항에 따라 다르게 설정되는 것을 특징으로 하는 유기발광 표시장치.A display panel in which pixels including data lines and gate lines orthogonal to each other and an organic light emitting diode are formed;
A data driving circuit for supplying a data voltage to the data lines;
A gate drive IC connected to the gate lines through gate links whose resistance varies according to a position of the display panel to supply gate signals swinging between the gate high voltage and the gate low voltage to the gate lines; And
A timing controller configured to vary an on duty time of the gate signals,
The gate signals maintain the gate high voltage for an on duty time, and then change to a modulation voltage that is higher than the gate low voltage and lower than the gate high voltage during a modulation time,
The on duty time of the gate signals is set differently according to the resistance of the gate links. 제 1 항에 있어서,
상기 게이트 신호들의 온 듀티 타임은 상기 게이트 링크들의 저항과 반비례 관계인 것을 특징으로 하는 유기발광 표시장치.The method according to claim 1,
And the on duty time of the gate signals is inversely related to the resistance of the gate links. 제 1 항에 있어서,
상기 게이트 라인들은 스캔라인들, 에미션라인들, 및 초기화라인들로 나뉘어지고,
상기 게이트 신호들은 상기 스캔라인들에 공급되는 스캔신호, 상기 에미션라인들에 공급되는 발광제어신호, 상기 초기화라인들에 공급되는 초기화신호로 나뉘어지는 것을 특징으로 하는 유기발광 표시장치.The method according to claim 1,
The gate lines are divided into scan lines, emission lines, and initialization lines,
And the gate signals are divided into a scan signal supplied to the scan lines, an emission control signal supplied to the emission lines, and an initialization signal supplied to the initialization lines. 제 3 항에 있어서,
상기 타이밍 콘트롤러는 상기 스캔신호의 온 듀티 타임만 가변시키는 것을 특징으로 하는 유기발광 표시장치.The method of claim 3, wherein
And the timing controller changes only an on duty time of the scan signal. 제 3 항에 있어서,
상기 타이밍 콘트롤러는 상기 스캔신호와 상기 발광제어신호의 온 듀티 타임만 가변시키는 것을 특징으로 하는 유기발광 표시장치.The method of claim 3, wherein
And the timing controller varies only an on duty time of the scan signal and the emission control signal. 제 3 항에 있어서,
상기 타이밍 콘트롤러는 상기 스캔신호와 상기 발광제어신호 및 상기 초기화신호의 온 듀티 타임만 가변시키는 것을 특징으로 하는 유기발광 표시장치.The method of claim 3, wherein
And the timing controller varies only an on duty time of the scan signal, the emission control signal, and the initialization signal. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 게이트 드라이브 IC의 양 끝단으로 갈수록 상기 게이트 드라이브 IC의 출력 단자들에 연결된 상기 게이트 링크들의 저항이 커지고,
상기 타이밍 콘트롤러는,
상기 게이트 드라이브 IC의 양 끝단에 위치하는 출력 단자들을 통해 출력되는 상기 게이트 신호들의 온 듀티 타임을, 상기 게이트 드라이브 IC의 중앙에 위치하는 출력 단자를 통해 출력되는 상기 게이트 신호들의 온 듀티 타임 보다 짧게 제어하는 것을 특징으로 하는 유기발광 표시장치.7. The method according to any one of claims 1 to 6,
The resistance of the gate links connected to the output terminals of the gate drive IC increases toward both ends of the gate drive IC,
The timing controller includes:
The on duty time of the gate signals output through the output terminals located at both ends of the gate drive IC is controlled to be shorter than the on duty time of the gate signals output through the output terminal located at the center of the gate drive IC. An organic light emitting display device, characterized in that. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 게이트 드라이브 IC의 양 끝단으로 갈수록 상기 게이트 드라이브 IC의 출력 단자들에 연결된 상기 게이트 링크들의 저항이 커지고,
상기 타이밍 콘트롤러는,
상기 게이트 드라이브 IC의 양 끝단으로 갈수록 상기 게이트 드라이브 IC의 출력 단자들을 통해 출력되는 상기 게이트 신호들의 온 듀티 타임을 줄이는 것을 특징으로 하는 유기발광 표시장치.7. The method according to any one of claims 1 to 6,
The resistance of the gate links connected to the output terminals of the gate drive IC increases toward both ends of the gate drive IC,
The timing controller includes:
And an on duty time of the gate signals output through the output terminals of the gate drive IC toward both ends of the gate drive IC. 서로 직교하는 데이터 라인들과 게이트 라인들, 및 유기발광다이오드를 포함한 화소들이 형성된 표시패널, 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로, 및 상기 표시패널의 위치에 따라 저항이 달라지는 게이트 링크들을 통해 상기 게이트 라인들에 연결되어 상기 게이트 라인들에 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 게이트 신호들을 공급하는 게이트 드라이브 IC를 포함하는 유기발광 표시장치의 게이트 신호 전압 변조 방법에 있어서,
상기 게이트 신호들의 온 듀티 타임을 가변하는 단계를 포함하고,
상기 게이트 신호들은 온 듀티 타임 동안 상기 게이트 하이 전압을 유지한 후에, 변조 타임 동안 상기 게이트 로우 전압 보다 높고 상기 게이트 하이 전압 보다 낮은 변조 전압으로 변하고,
상기 게이트 신호들의 온 듀티 타임은 상기 게이트 링크들의 저항에 따라 다르게 설정되는 것을 특징으로 하는 유기발광 표시장치의 게이트 신호 전압 변조 방법. A display panel on which data lines and gate lines orthogonal to each other and pixels including an organic light emitting diode are formed, a data driving circuit supplying a data voltage to the data lines, and a gate link whose resistance varies according to a position of the display panel A gate signal voltage modulation method of an organic light emitting display device, comprising: a gate drive IC connected to the gate lines through the gate lines and supplying gate signals swinging between the gate high voltage and the gate low voltage to the gate lines;
Varying an on duty time of the gate signals;
The gate signals maintain the gate high voltage for an on duty time, and then change to a modulation voltage that is higher than the gate low voltage and lower than the gate high voltage during a modulation time,
The on duty time of the gate signals is set differently according to the resistance of the gate links. 제 9 항에 있어서,
상기 게이트 신호들의 온 듀티 타임은 상기 게이트 링크들의 저항과 반비례 관계인 것을 특징으로 하는 유기발광 표시장치의 게이트 신호 전압 변조 방법.The method of claim 9,
And the on duty time of the gate signals is inversely related to the resistance of the gate links.
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KR20170080350A (en) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 Gate Pulse Modulation Circuit and Display Device Using the same

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