KR20140027805A - Stack package and method for manufacturing the same - Google Patents

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KR20140027805A
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김종훈
김성호
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에스케이하이닉스 주식회사
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Abstract

Disclosed are a stack package and a method for manufacturing the same. The method for manufacturing the stack package comprises the steps of: arranging a second semiconductor chip on the top of a first semiconductor chip to expose the edge of the first semiconductor chip; combining a first bonding wire with the edge of the first semiconductor chip; attaching a third semiconductor chip having a first bonding layer below, in which a first part is thinner than a second part on the edge, to the second semiconductor chip; and combining a second bonding wire with the edge of a third semiconductor chip supported by the second part of the first bonding layer.

Description

적층 패키지 및 제조 방법{Stack package and method for manufacturing the same}[0001] Stack package and method for manufacturing same [0002]

본 출원은 전자 소자의 패키지(package) 기술에 관한 것으로, 칩 휨(chip bending)을 억제할 수 있는 적층 패키지(stack package) 및 제조 방법에 관한 것이다. The present application relates to a package technology of an electronic device, and relates to a stack package and a manufacturing method capable of suppressing chip bending.

전자 기기들에 요구되는 전자 소자는 다양한 전자 회로 요소들을 포함할 수 있으며, 이러한 전자 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리워지는 반도체 기판에 집적될 수 있다. 메모리 반도체 칩 또한 전자 소자 패키지(package) 형태로 요구되는 전자 시스템(electronic system)에 제공될 수 있다. 이러한 전자 소자 패키지는 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 시스템(electronic system)에 채용되고 있다. Electronic devices required for electronic devices may include various electronic circuit elements, which may be integrated into a semiconductor substrate called a semiconductor chip or die. Memory semiconductor chips may also be provided in electronic systems required in the form of electronic device packages. Such electronic device packages are employed in electronic systems such as computers, mobile devices, or data storage.

스마트 폰(smart phone)과 같은 모바일 제품의 경량 및 소형화에 따라 모바일 제품에 탑재되는 반도체 패키지 역시 소형화 및 얇은 두께화가 진행되고 있다. 모바일 제품에 탑재되는 대표적인 패키지로서 패키지온패키지(PoP: Package On Package) 제품이 있는데, 요구되어지는 용량이 증가함에 따라 하나의 얇은 패키지에 반도체 칩 또는 다이(die)를 4개 이상을 적층하는 패키지 개발이 요구되고 있다. 얇은 4 다이(die) PoP에서 issue가 되는 부분은 칩 다이 두께가 감소에 기인하여 와이어 본딩(wire bonding) 시 칩 휨(chip bending)이 발생하여 하부 칩의 본딩 와이어에 손상(damage)이 유발될 수 있다. 이를 방지하기 위해서 칩 간 이격 간격(gap)을 증가시켜야 하지만, 이는 반도체 패키지 두께 증가를 유발하고 있다. 따라서 칩 두께가 낮아지고 지지되지 않고 측부로 돌출된 칩 가장자리(edge) 부분인 오버행(overhang) 부분의 폭이 증가하더라도 칩 휨을 감소시킬 수 있는 방법의 개발이 요구된다. As the light weight and miniaturization of mobile products such as smart phones are being miniaturized, the semiconductor packages mounted in mobile products are also being miniaturized and thinned. A representative package for mobile products is a package on package (PoP) product. A package in which four or more semiconductor chips or dies are stacked in one thin package as a required capacity increases. Development is required. Part of the issue in the thin 4 die PoP is that chip bending occurs during wire bonding due to reduced chip die thickness, which may cause damage to the bonding wire of the lower chip. Can be. To prevent this, the gap between chips must be increased, but this causes an increase in the thickness of the semiconductor package. Therefore, even if the chip thickness is lowered and the width of the overhang portion, which is an unsupported chip edge portion protruding to the side, is increased, development of a method capable of reducing chip deflection is required.

본 출원은 본딩 와이어(bonding wire) 시 칩 휨이 유발되는 것을 억제할 수 있는 적층 패키지(stack package) 구조 및 제조 방법을 제시하고자 한다. The present application is to propose a stack package structure and a manufacturing method that can suppress the occurrence of chip bending during the bonding wire (bonding wire).

본 출원의 일 관점은, 제1반도체 칩의 가장자리 부분을 노출하도록 상기 제1반도체 칩 상에 제2반도체 칩을 적층하는 단계; 상기 제1반도체 칩의 가장자리 부분에 제1본딩 와이어(bonding wire)를 체결하는 단계; 제1부분의 두께가 가장자리의 제2부분의 두께 보다 얇은 제1접착층이 하면에 부착된 제3반도체 칩을 상기 제2반도체 칩에 교차되게 정렬하는 단계; 상기 제1접착층의 제1부분이 상기 제2반도체 칩의 상면에 접촉하고 상기 제1접착층의 제2부분이 상기 제2반도체 칩에 노출된 상기 제1반도체 칩의 가장자리 부분에 접촉하도록 상기 제2반도체 칩에 상기 제3반도체 칩을 부착하는 단계; 및 상기 제1접착층의 제2부분에 의해 지지되고 있는 상기 제3반도체 칩의 가장자리 부분에 제2본딩 와이어를 체결하는 단계를 포함하는 적층 패키지 제조 방법을 제시한다. One aspect of the present application, the step of stacking a second semiconductor chip on the first semiconductor chip to expose the edge portion of the first semiconductor chip; Fastening a first bonding wire to an edge portion of the first semiconductor chip; Aligning a third semiconductor chip attached to the lower surface of the first adhesive layer having a thickness of the first portion thinner than the thickness of the second portion of the edge so as to cross the second semiconductor chip; The second portion such that the first portion of the first adhesive layer contacts the top surface of the second semiconductor chip and the second portion of the first adhesive layer contacts the edge portion of the first semiconductor chip exposed to the second semiconductor chip. Attaching the third semiconductor chip to a semiconductor chip; And fastening a second bonding wire to an edge portion of the third semiconductor chip supported by the second portion of the first adhesive layer.

상기 제1접착층은 상기 제1부분의 양측에 상기 제2부분이 위치하여 상기 제1부분에 중첩되며 상기 제2반도체 칩이 수용될 트렌치(trech)를 포함하는 형상으로 상기 제3반도체 칩의 후면에 부착될 수 있다. The first adhesive layer has a rear portion of the third semiconductor chip in a shape including a trench in which the second portion is positioned on both sides of the first portion, overlapping the first portion, and including a trench in which the second semiconductor chip is to be accommodated. It can be attached to.

상기 제3반도체 칩을 정렬하는 단계는 상기 제3반도체 칩을 포함하는 웨이퍼(wafer)의 후면에 상기 트렌치가 다수 개 반복 배열된 상기 제1접착층의 시트(sheet)를 라미네이션(lamination)하는 단계; 상기 웨이퍼에 소잉(sawing) 과정을 수행하여 상기 제1접착층이 후면에 부착된 상기 제3반도체 칩을 분리하는 단계; 및 상기 제2반도체 칩이 상기 트렌치 내에 수용될 수 있게 정렬하는 단계를 포함할 수 있다. Aligning the third semiconductor chip may include laminating a sheet of the first adhesive layer in which a plurality of trenches are repeatedly arranged on a rear surface of a wafer including the third semiconductor chip; Performing a sawing process on the wafer to separate the third semiconductor chip having the first adhesive layer attached to a rear surface thereof; And aligning the second semiconductor chip to be accommodated in the trench.

상기 제1접착층은 상기 제1부분을 제공하는 제1층 및 상기 제1층 상에 부착되어 상기 제2부분을 제공하는 제2층을 포함하는 복수층으로 도입될 수 있다. The first adhesive layer may be introduced into a plurality of layers including a first layer providing the first portion and a second layer attached on the first layer to provide the second portion.

상기 제3반도체 칩을 부착하는 단계는 상기 제1접착층의 제2부분에 상기 제1본딩 와이어(bonding wire)가 침투되어 상기 제1본딩 와이어가 상기 제2부분에 수용되도록 수행될 수 있다. The attaching of the third semiconductor chip may be performed so that the first bonding wire penetrates into the second portion of the first adhesive layer so that the first bonding wire is accommodated in the second portion.

상기 제3반도체 칩을 부착하는 단계는 상기 제1접착층의 제2부분이 상기 제1본딩 와이어(bonding wire)를 노출하며 상기 제1반도체 칩의 가장자리 부분에 접촉하도록 수행될 수 있다. The attaching of the third semiconductor chip may be performed so that the second portion of the first adhesive layer exposes the first bonding wire and contacts the edge portion of the first semiconductor chip.

상기 제1접착층은 상기 제2부분이 상기 제1본딩 와이어(bonding wire)에 중첩되게 위치할 상기 제3반도체 칩 가장자리 부분을 노출하도록 상기 제3반도체 칩 후면에 부착될 수 있다. The first adhesive layer may be attached to a rear surface of the third semiconductor chip so that the second portion exposes an edge portion of the third semiconductor chip to be positioned to overlap the first bonding wire.

상기 제1반도체 칩을 제2접착층으로 인쇄회로기판(PCB) 부착하는 단계를 더 포함하고 상기 제1, 제2 및 제3 반도체 칩을 덮어 보호하는 보호층을 상기 인쇄회로기판을 덮게 형성하는 단계; 및 상기 인쇄회로기판에 외부접속단자를 부착하는 단계를 더 포함할 수 있다. Attaching a printed circuit board (PCB) to the first semiconductor chip as a second adhesive layer, and forming a protective layer covering and protecting the first, second and third semiconductor chips to cover the printed circuit board. ; And attaching an external connection terminal to the printed circuit board.

본 출원의 일 관점은, 제1반도체 칩의 가장자리 부분을 노출하도록 상기 제1반도체 칩 상에 적층된 제2반도체 칩; 상기 제1반도체 칩의 가장자리 부분에 체결된 제1본딩 와이어(bonding wire); 제1부분의 두께가 가장자리의 제2부분의 두께 보다 얇은 제1접착층의 상기 제1부분이 상기 제2반도체 칩의 상면에 접촉하고 상기 제2부분이 상기 제2반도체 칩에 노출된 상기 제1반도체 칩의 가장자리 부분에 접촉하도록 상기 제1접착층에 의해 상기 제2반도체 칩에 부착된 제3반도체 칩; 및 상기 제1접착층의 제2부분에 의해 지지된 상기 제3반도체 칩의 가장자리 부분에 체결된 제2본딩 와이어를 포함하는 적층 패키지를 제시한다. One aspect of the present application, a second semiconductor chip stacked on the first semiconductor chip to expose the edge portion of the first semiconductor chip; A first bonding wire fastened to an edge portion of the first semiconductor chip; The first portion of the first adhesive layer whose thickness of the first portion is thinner than the thickness of the second portion of the edge is in contact with the top surface of the second semiconductor chip and the second portion is exposed to the second semiconductor chip A third semiconductor chip attached to the second semiconductor chip by the first adhesive layer so as to contact an edge portion of the semiconductor chip; And a second bonding wire fastened to an edge portion of the third semiconductor chip supported by the second portion of the first adhesive layer.

상기 제1본딩 와이어는 상기 제1접착층의 제2부분에 침투하여 수용될 수 있다. 상기 제1접착층의 제2부분은 상기 제1본딩 와이어(bonding wire)를 노출하며 상기 제1반도체 칩의 가장자리 부분에 접촉할 수 있다. The first bonding wire may penetrate and be accommodated in a second portion of the first adhesive layer. The second portion of the first adhesive layer may contact the edge portion of the first semiconductor chip while exposing the first bonding wire.

상기 제1반도체 칩이 제2접착층으로 부착된 인쇄회로기판(PCB); 상기 제1, 제2 및 제3 반도체 칩을 덮어 보호하는 보호층; 및 상기 인쇄회로기판에 부착된 외부접속단자를 더 포함할 수 있다. A printed circuit board (PCB) to which the first semiconductor chip is attached as a second adhesive layer; A protective layer covering and protecting the first, second and third semiconductor chips; And an external connection terminal attached to the printed circuit board.

상기 제1, 제2 또는 제3반도체 칩은 메모리(memory) 반도체 칩 또는 로직(logic) 칩을 포함할 수 있다. The first, second or third semiconductor chip may include a memory semiconductor chip or a logic chip.

본 출원의 실시예들에 따르면, 본딩 와이어(bonding wire) 시 칩 휨이 유발되는 것을 억제할 수 있는 적층 패키지(stack package) 구조 및 제조 방법을 제시할 수 있다. According to embodiments of the present application, it is possible to provide a stack package structure and a manufacturing method which can suppress the occurrence of chip bending during bonding wires.

도 1 내지 도 4는 본 출원의 실시예들에 따른 적층 패키지의 구조를 예시하는 도면들이다.
도 5 내지 도 9는 본 출원의 실시예에 따른 적층 패키지 제조 방법을 예시하는 도면들이다.
도 10 및 도 11은 본 출원의 실시예에 따른 적층 패키지 제조 방법의 변형예를 예시하는 도면들이다. 1 to 4 are diagrams illustrating a structure of a laminated package according to embodiments of the present application.
5 to 9 are diagrams illustrating a method of manufacturing a laminated package according to an embodiment of the present application.
10 and 11 are views illustrating a modification of the method of manufacturing a laminated package according to the embodiment of the present application.

본 출원에 따른 적층 패키지 및 제조 방법은 하부에 반도체 칩이 있는 부분은 접착층 부분이 상대적으로 얇고, 반도체 칩이 없이 본딩 와이어만 있는 부분에는 접착층 부분이 상대적으로 두꺼운 접착층을 도입한 적층 패키지 구조 및 이의 제조 방법을 제시한다. 본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "하부", "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, "반도체 칩"의 기재는 DRAM이나 FLASH와 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나 다이(die) 또는 반도체 기판이거나 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다. In the laminate package and the manufacturing method according to the present application, a portion having a semiconductor chip at a lower portion of the adhesive layer portion is relatively thin, and at the portion having only a bonding wire without a semiconductor chip, a layered package structure having a relatively thick adhesive layer introduced therein and its The preparation method is presented. In the description of the embodiments of the present application, the description such as "first" and "second" is for distinguishing members and is not used to limit members or to denote specific orders. Further, the description that the substrate is located on the "upper" or "lower" side of the member refers to a relative positional relationship and restricts a specific case in which the member is directly contacted, It does not. In addition, the description of a "semiconductor chip" may mean a memory chip or a die or a semiconductor substrate in which a memory integrated circuit such as DRAM or FLASH is integrated, or a logic chip in which a logic integrated circuit is integrated. .

도 1 내지 도 4는 본 출원의 실시예들에 따른 적층 패키지의 구조를 예시하는 도면들이다. 1 to 4 are diagrams illustrating a structure of a laminated package according to embodiments of the present application.

도 1을 참조하면, 적층 패키지는 4층으로 반도체 칩(200)들이 적층된 구조를 예시하고 있지만, 보다 많은 수의 반도체 칩(200)들이 적층된 구조로 변형될 수 있다. 반도체 칩(200)이 인쇄회로기판(PCB)과 같은 칩 실장 기판(100)을 도입하고, 기판(100) 상에 반도체 칩(200)들이 접착층(310, 330)을 개재하여 적층된다. 기판(100)에는 패키지를 외부 다른 기기들 또는 다른 인쇄회로기판 또는 모듈 보드(module board) 등과 접속하기 위한 외부접속단자(101)로서의 솔더볼(solder ball)이 부착될 수 있다. 본딩 와이어(400)와 같은 연결 배선이 연결될 가장자리 부분이 적층된 다른 반도체 칩(200)에 의해 차폐되지 않고 노출될 수 있도록 반도체 칩(200)들은 상호 간에 교차되게 정렬되어 적층된다. Referring to FIG. 1, although the stack package illustrates a structure in which the semiconductor chips 200 are stacked in four layers, the stack package may be modified to a structure in which a greater number of semiconductor chips 200 are stacked. The semiconductor chip 200 introduces a chip mounting substrate 100 such as a printed circuit board (PCB), and the semiconductor chips 200 are stacked on the substrate 100 via the adhesive layers 310 and 330. The substrate 100 may be attached with a solder ball as an external connection terminal 101 for connecting the package to other external devices or other printed circuit boards or module boards. The semiconductor chips 200 are stacked and aligned to cross each other so that an edge portion to which a connection wire such as the bonding wire 400 is connected may be exposed without being shielded by another stacked semiconductor chip 200.

반도체 칩(200)들이 상호 간에 교차되어 정렬되므로, 도 2에 제시된 바와 같이 상대적으로 상측에 위치하도록 적층된 제2반도체 칩(230)은 하측의 다른 제1반도체 칩(210)의 가장자리 부분(207)을 노출하도록 적층된다. 도 2는 2개의 반도체 칩(200)들이 상호 교차하게 적층된 형상을 보여주는 사시도이다. 또한, 상측의 제2반도체 칩(230)의 가장자리 부분(207)은 하측의 제1반도체 칩(210)에 중첩되지 않고 측방향으로 돌출된 형상 부분, 즉, 오버행(overhang)부를 제공하도록 제2반도체 칩(230)은 적층된다. 제1 및 제2반도체 칩들(210, 230)이 적층된 바와 마찬가지 형태로 제2반도체 칩(230) 상에 제3 및 제4반도체 칩들(250, 270)이 적층될 수 있다. Since the semiconductor chips 200 are aligned to cross each other, the second semiconductor chip 230 stacked to be positioned relatively upward as shown in FIG. 2 may have an edge portion 207 of the other first semiconductor chip 210 below. Stacked to expose). 2 is a perspective view illustrating a shape in which two semiconductor chips 200 are stacked to cross each other. In addition, the edge portion 207 of the upper second semiconductor chip 230 does not overlap the lower first semiconductor chip 210, and the second portion so as to provide a shape portion that protrudes laterally, that is, an overhang portion. The semiconductor chip 230 is stacked. The third and fourth semiconductor chips 250 and 270 may be stacked on the second semiconductor chip 230 in the same manner as the first and second semiconductor chips 210 and 230 are stacked.

도 2를 참조하면, 반도체 칩(200)의 가장자리 부분(207), 즉, 오버행부는, 반도체 칩(200)의 연결 패드(201, 204)와 기판(100)을 접속시키는 본딩 와이어(400)를 체결하기 위해, 적층 구조에서 다른 반도체 칩(200)에 의해 차폐되지 않고 노출되도록 반도체 칩(200)들이 상호 적층된다. 반도체 칩(200)의 가장자리 부분(207)은 연결 패드(201, 204)와 같은 연결을 위한 접촉부가 위치한 부분일 수 있다. Referring to FIG. 2, the edge portion 207 of the semiconductor chip 200, that is, the overhang portion, bonds the bonding wire 400 connecting the connection pads 201 and 204 of the semiconductor chip 200 to the substrate 100. In order to be fastened, the semiconductor chips 200 are stacked on each other so that they are exposed without being shielded by other semiconductor chips 200 in the stacked structure. The edge portion 207 of the semiconductor chip 200 may be a portion where contacts for connection such as connection pads 201 and 204 are located.

도 1과 함께 도 2 및 도 3을 참조하면, 제1반도체 칩(210)의 가장자리 부분(도 2의 207)을 노출하도록 제2반도체 칩(230)이 적층된다. 도 3은 도 2의 A-A' 선을 따르는 패키지의 단면 형상을 보여준다. 제2반도체 칩(230)에 의해 노출된 제1반도체 칩(210)의 가장자리 부분(207)에 노출된 제1연결 패드(204)에 제1본딩 와이어(401)가 체결된다. 제2반도체 칩(230) 상에는 제3반도체 칩(250)이 교차 적층되고, 제4반도체 칩(270)이 교차 적층될 수 있다. 2 and 3 together with FIG. 1, a second semiconductor chip 230 is stacked to expose an edge portion (207 of FIG. 2) of the first semiconductor chip 210. 3 shows a cross-sectional shape of the package along the line AA ′ of FIG. 2. The first bonding wire 401 is fastened to the first connection pad 204 exposed at the edge portion 207 of the first semiconductor chip 210 exposed by the second semiconductor chip 230. The third semiconductor chip 250 may be cross stacked and the fourth semiconductor chip 270 may be cross stacked on the second semiconductor chip 230.

제2반도체 칩(230)과 제3반도체 칩(250)은 제1접착층(330)에 의해 상호 부착된다. 제1반도체 칩(210)과 기판(100)은 제2접착층(310)에 의해 상호 부착된다. 이때, 제1접착층(330)과 제2접착층(310)은 상호 다른 형상을 가지고 도입될 수 있다. 제2접착층(310)은 기판(100)과 제1반도체 칩(210)의 하면이 중첩되는 계면에 실질적으로 일정한 두께를 가지는 층으로 도입될 수 있다. 제1접착층(330)은 부분 영역별로 다른 두께를 가지는 층으로 도입될 수 있으며, 반도체 칩(200)들 사이를 접착하는 부재로 도입될 수 있다. The second semiconductor chip 230 and the third semiconductor chip 250 are attached to each other by the first adhesive layer 330. The first semiconductor chip 210 and the substrate 100 are attached to each other by the second adhesive layer 310. In this case, the first adhesive layer 330 and the second adhesive layer 310 may be introduced to have different shapes. The second adhesive layer 310 may be introduced as a layer having a substantially constant thickness at an interface where the bottom surface of the substrate 100 and the first semiconductor chip 210 overlap each other. The first adhesive layer 330 may be introduced as a layer having a different thickness for each partial region, and may be introduced as a member for bonding the semiconductor chips 200.

도 2 및 도 3을 참조하면, 제1접착층(330)은 제1 및 제2반도체 칩들(210, 230) 사이 또는 제2 및 제3반도체 칩들(230, 250) 사이에 도입될 수 있으며, 설명의 명확성을 제고하기 위해서 제2 및 제3반도체 칩들(230, 250) 사이에 도입된 제1접착층(330)을 예시하여 설명한다. 제1접착층(330)은 제1부분(331)의 두께가 가장자리의 제2부분(333)의 두께 보다 얇은 접착층으로 도입될 수 있다. 제1접착층(330)의 제1부분(331)은 하부의 제2반도체 칩(230)의 상면에 접촉하고, 제1접착층(330)의 제2부분(333)은 제2반도체 칩(230)에 노출된 제1반도체 칩(210)의 가장자리 부분(도 2의 207)에 접촉하는 형상을 가진다. 이러한 제1접착층(330)에 의해 제2반도체 칩(230)에 제3반도체 칩(250)이 부착되고, 마찬가지로, 제1반도체 칩(210) 상에 제2반도체 칩(230)이, 또한, 제3반도체 칩(250) 상에 제4반도체 칩(270)이 부착된다. 2 and 3, the first adhesive layer 330 may be introduced between the first and second semiconductor chips 210 and 230 or between the second and third semiconductor chips 230 and 250. In order to improve clarity, the first adhesive layer 330 introduced between the second and third semiconductor chips 230 and 250 will be described. The first adhesive layer 330 may be introduced into an adhesive layer whose thickness of the first portion 331 is thinner than that of the second portion 333 of the edge. The first portion 331 of the first adhesive layer 330 contacts the upper surface of the lower second semiconductor chip 230, and the second portion 333 of the first adhesive layer 330 is the second semiconductor chip 230. It has a shape in contact with the edge portion (207 of FIG. 2) of the first semiconductor chip 210 exposed to. The third semiconductor chip 250 is attached to the second semiconductor chip 230 by the first adhesive layer 330, and similarly, the second semiconductor chip 230 is further formed on the first semiconductor chip 210. The fourth semiconductor chip 270 is attached to the third semiconductor chip 250.

제1접착층(330)의 제2부분(333)은 상호 이격되어 중첩되는 제3반도체 칩(250)의 가장자리 부분과 제1반도체 칩(210)의 가장자리 부분 사이의 갭(gap) 또는 이격 공간을 채워, 상측의 제3반도체 칩(250)의 가장자리 부분, 즉, 오버행부가 제1접착층(330)의 제2부분(333) 및 하부의 제1반도체 칩(210)의 가장자리 부분(도 2의 207)에 의해 지지되도록 한다. 제1접착층(330)의 제2부분(333)은 사이 갭을 전체적으로(fully) 채우거나 부분적(partially) 채우게 도입될 수 있다. The second portion 333 of the first adhesive layer 330 may form a gap or a space between an edge portion of the third semiconductor chip 250 and an edge portion of the first semiconductor chip 210 that are spaced apart from each other. The edge portion of the upper third semiconductor chip 250, that is, the overhang portion, the edge portion of the second portion 333 of the first adhesive layer 330 and the lower portion of the first semiconductor chip 210 (207 of FIG. 2). To be supported by The second portion 333 of the first adhesive layer 330 may be introduced to completely fill or partially fill the gaps therebetween.

도 3에 제시된 바와 같이 제3반도체 칩(250)의 가장자리 부분, 즉, 오버행부에 제2본딩 와이어(403)를 형성하는 공정을 수행할 때, 제3반도체 칩(250)의 가장자리 부분은 하부의 제1접착층(330)의 제2부분(333)과 그 하부의 제1반도체 칩(210)의 가장자리 부분(도 2의 207)에 의해 기계적 또는 구조적으로 지지될 수 있다. 이에 따라, 제2본딩 와이어(403)가 제3반도체 칩(250)의 가장자리 부분에 체결될 때, 가장자리 부분에 하강 하중(down force)이 인가되지만 제1접착층(330)의 제2부분(333)에 의한 지지력에 의해 지지되므로 제3반도체 칩(250)의 가장자리 부분이 휘어지지 않고 유지될 수 있다. 본딩 와이어(400)를 수행하는 과정에서 반도체 칩(200)에의 휨 발생을 유효하게 억제할 수 있다. As shown in FIG. 3, when the edge portion of the third semiconductor chip 250 is formed, that is, the second bonding wire 403 is formed in the overhang portion, the edge portion of the third semiconductor chip 250 is lowered. It may be mechanically or structurally supported by the second portion 333 of the first adhesive layer 330 and the edge portion (207 of FIG. 2) of the first semiconductor chip 210 below. Accordingly, when the second bonding wire 403 is fastened to the edge portion of the third semiconductor chip 250, a down force is applied to the edge portion, but the second portion 333 of the first adhesive layer 330 is applied. The edge of the third semiconductor chip 250 may be maintained without bending because it is supported by a supporting force. In the process of performing the bonding wire 400, warpage of the semiconductor chip 200 may be effectively suppressed.

제3반도체 칩(250)의 가장자리 부분과 제1반도체 칩(210)의 가장자리 부분 사이의 갭(gap)을 제1접착층(330)의 제2부분(333)이 채우고 있으므로, 제1반도체 칩(210)에 체결된 제1본딩 와이어(401)는 제3반도체 칩(250)을 적층 과정에서 제1접착층(330)의 제2부분(333)을 침투하여 제2부분(333) 내부에 수용될 수 있다. 제1접착층(330)은 제3반도체 칩(250)의 부착 과정에서 점도가 낮아지는 접착층, 예컨대, PWBL(Penetrate Wafer Backside Laminate)를 포함하여 도입될 수 있다. 제1본딩 와이어(401)를 포함하는 본딩 와이어(400)가 제1접착층(330)의 제2부분(333)에 침투 수용되어 보호될 수 있어, 패키지 보호층(500)을 형성하는 에폭시몰딩재(EMC)를 몰딩(molding)하는 과정에서 본딩 와이어(400)가 EMC 흐름에 휩쓸려 쓰러지거나 브리지(bridge)되는 불량 발생을 방지할 수 있다. Since the second portion 333 of the first adhesive layer 330 fills a gap between the edge portion of the third semiconductor chip 250 and the edge portion of the first semiconductor chip 210, the first semiconductor chip ( The first bonding wire 401 fastened to 210 may penetrate the second portion 333 of the first adhesive layer 330 to be accommodated inside the second portion 333 during the lamination process of the third semiconductor chip 250. Can be. The first adhesive layer 330 may be introduced to include an adhesive layer having a low viscosity in the process of attaching the third semiconductor chip 250, for example, PWBL (Penetrate Wafer Backside Laminate). The bonding wire 400 including the first bonding wire 401 may be infiltrated and protected by the second portion 333 of the first adhesive layer 330 to form the package protection layer 500. In the process of molding (EMC), the bonding wire 400 may be prevented from being swept away or bridged by the EMC flow.

제3반도체 칩(250)을 적층하기 이전에, 도 2에 제시된 바와 같이, 제1접착층(330)을 이용하여 제2반도체 칩(230)을 적층하고 가장자리 부분(207)에 위치하는 제2연결 패드(204)에 접촉하는 본딩 와이어(400)를 형성하는 과정이 수행될 수 있다. 또한, 제4반도체 칩(270) 또한 제1접착층(330)을 이용하여 적층될 수 있다. 본딩 와이어(400)들이 반도체 칩(200)과 기판(100)의 본딩 핑거부(bonding finger portion: 114)를 연결하게 체결될 때, 반도체 칩(200)의 휨이 유효하게 억제될 수 있으므로, 반도체 칩(200)의 두께를 보다 얇게 도입할 수 있다. 한편, 기판(100)의 외부접속단자(101)가 접촉되는 접속부(111)는 본딩 핑거부(114)가 위치하는 반대측 표면에 위치할 수 있다. Before stacking the third semiconductor chip 250, as shown in FIG. 2, a second connection is formed by stacking the second semiconductor chip 230 using the first adhesive layer 330 and positioned at the edge portion 207. A process of forming the bonding wire 400 in contact with the pad 204 may be performed. In addition, the fourth semiconductor chip 270 may also be stacked using the first adhesive layer 330. When the bonding wires 400 are fastened to connect the semiconductor chip 200 and the bonding finger portion 114 of the substrate 100, the warpage of the semiconductor chip 200 can be effectively suppressed, so that the semiconductor The thickness of the chip 200 can be introduced thinner. Meanwhile, the connection part 111 to which the external connection terminal 101 of the substrate 100 is in contact may be located on a surface opposite to the bonding finger part 114.

제1접착층(310)의 제2부분(333)는 도 3에 제시된 바와 같이 본딩 와이어(400)를 수용하게 도입될 수 있지만, 본딩 와이어(400) 부분이 수용되지 않도록 그 폭이 도 4에 제시된 바와 같이 제한될 수도 있다. The second portion 333 of the first adhesive layer 310 may be introduced to receive the bonding wire 400 as shown in FIG. 3, but the width thereof is shown in FIG. 4 so that the portion of the bonding wire 400 is not received. May be limited as such.

도 4를 참조하면, 제1접착층(1310)의 제1부분(1331)에 연장된 제2부분(1333)은 제1반도체 칩(210)에 체결된 제1본딩 와이어(401)가 체결된 부분을 노출하며, 제1반도체 칩(210)의 제2반도체 칩(230)에 의해 노출된 가장자리 부분(도 2의 207)의 일부와 접촉한다. 제1접착층(1310)의 제2부분(1333)은 제2반도체 칩(230)의 제1본딩 와이어(401)에 인근하는 측면을 덮고 제2반도체 칩(230)에 의해 노출된 가장자리 부분(도 2의 207)의 일부와 접촉하게 연장되므로, 제3반도체 칩(250)의 가장자리 부분인 오버행부를 부분적으로 지지한다. 제1접착층(1330)의 제2부분(1333)은 제3반도체 칩(250)의 가장자리 부분인 오버행부의 돌출되는 길이 또는 폭을 줄여주는 효과를 유도하므로, 제2본딩 와이어(403)이 체결될 때 인가되는 하중을 지지하여 제3반도체 칩(250)에 휨(bending)이 유발되는 것을 유효하게 억제할 수 있다. Referring to FIG. 4, the second portion 1333 extending from the first portion 1331 of the first adhesive layer 1310 is a portion to which the first bonding wire 401 fastened to the first semiconductor chip 210 is fastened. Is exposed and contacts a portion of the edge portion 207 of FIG. 2 exposed by the second semiconductor chip 230 of the first semiconductor chip 210. The second portion 1333 of the first adhesive layer 1310 covers a side adjacent to the first bonding wire 401 of the second semiconductor chip 230 and an edge portion exposed by the second semiconductor chip 230 (FIG. Since it extends in contact with a part of 207 of 2, the overhang portion, which is an edge portion of the third semiconductor chip 250, is partially supported. Since the second portion 1333 of the first adhesive layer 1330 induces an effect of reducing the protruding length or width of the overhang portion, which is an edge portion of the third semiconductor chip 250, the second bonding wire 403 may be fastened. By supporting a load applied at the time, it is possible to effectively suppress the bending of the third semiconductor chip 250.

도 5 내지 도 9는 본 출원의 실시예에 따른 적층 패키지 제조 방법을 예시하는 도면들이다. 5 to 9 are diagrams illustrating a method of manufacturing a laminated package according to an embodiment of the present application.

도 5 내지 도 7은 반도체 칩(200) 하면에 제1접착층(310)을 부착하는 과정을 보여준다. 제2 내지 제3반도체 칩(도 3의 230, 250, 270)들이 해당될 수 있는 반도체 칩(200)을 포함하는 웨이퍼(wafer: 201)의 활성면(203)에 대응되는 반대측의 후면(205)에 제1접착층(330)의 형상을 제공하는 접착 시트(sheet: 300)를 부착한다. 접착 시트(300)는 PWBL층을 라미네이션(lamination)하여 형성할 수 있다. 또한, 제1접착층(330)의 상대적으로 얇은 제1부분(331)을 제공하는 제1층(332)과 제1부분(331)의 양측에 위치하여 상대적으로 두꺼운 두께의 제2부분(333)을 제1층(332)과 함께 제공하는 제2층(334)를 함께 라미네이션한 층으로 접착 시트(300)는 제공될 수 있다. 또는 제2부분(333)의 두께와 실질적으로 동일한 두께의 접착 시트(300)를 스탬핑(stampping)이나 부분 식각 등으로 가공하여 제1부분(331)에 트렌치(trench: 332)가 형성되도록 유도할 수 있다. 5 to 7 illustrate a process of attaching the first adhesive layer 310 to the bottom surface of the semiconductor chip 200. Back side 205 on the opposite side corresponding to active surface 203 of wafer 201 including semiconductor chip 200 to which second to third semiconductor chips (230, 250, 270 of FIG. 3) may be applied. ), An adhesive sheet 300 is provided to provide the shape of the first adhesive layer 330. The adhesive sheet 300 may be formed by laminating the PWBL layer. In addition, the second layer 333 having a relatively thick thickness is disposed at both sides of the first layer 332 and the first portion 331, which provides a relatively thin first portion 331 of the first adhesive layer 330. The adhesive sheet 300 may be provided as a layer obtained by laminating the second layer 334 together with the first layer 332. Alternatively, the adhesive sheet 300 having a thickness substantially the same as the thickness of the second portion 333 may be processed by stamping or partial etching to induce a trench 332 to be formed in the first portion 331. Can be.

이러한 접착 시트(300)를 웨이퍼(201)에 라미네이션한 후, 칩 소잉(chip sawing)을 수행하여 개별 반도체 칩(200)들로 분리함으로써, 도 6 및 도 7에 제시된 바와 같이, 반도체 칩(200)의 가장자리 부분(207)인 오버행부에 대응되는 제2부분(333)의 두께가 제1부분(331)의 두께에 비해 두꺼운 형상, 즉, 적층 시 하부의 반도체 칩(200), 예컨대, 도 3의 제2반도체 칩(230)이 수용될 트렌치(332)를 제공하는 제2부분(333) 및 제1부분(331)의 두께가 다른 형상을 가지는 제1접착층(330)이 부착된 반도체 칩(200)을 준비할 수 있다. 반도체 칩(200)은 제3반도체 칩(250)을 의미할 수 있지만, 도 3의 적층 구조에서 제1반도체 칩(210) 상측으로 적층되는 제2 내지 제4반도체 칩(230, 250, 270)들을 모두가 이에 해당될 수 있다. After laminating such an adhesive sheet 300 to the wafer 201, chip sawing is performed to separate the individual semiconductor chips 200, and as shown in FIGS. 6 and 7, the semiconductor chip 200. The thickness of the second portion 333 corresponding to the overhang portion 207 of the edge portion 207 is thicker than that of the first portion 331, that is, the lower semiconductor chip 200, for example, FIG. The semiconductor chip is attached with the first adhesive layer 330 having a different thickness of the second portion 333 and the first portion 331 which provides the trench 332 to accommodate the second semiconductor chip 230 of the third. 200 may be prepared. The semiconductor chip 200 may refer to the third semiconductor chip 250, but the second to fourth semiconductor chips 230, 250, and 270 stacked on the upper side of the first semiconductor chip 210 in the stacked structure of FIG. 3. Everyone can hear this.

도 8을 참조하면, 기판(100) 상에 제1접착층(330)의 제2부분(333)에 비해 상대적으로 얇은 두께의 제2접착층(310)을 이용하여 제1반도체 칩(210)을 부착하고, 제1반도체 칩(210)의 가장자리 부분(도 2의 207)을 노출하도록 제1반도체 칩(210) 상에 제2반도체 칩(230)을 적층한다. 제1반도체 칩(210)의 가장자리 부분에 제1본딩 와이어(401)을 체결한다. 제1부분(331)의 두께가 가장자리의 제2부분(333)의 두께 보다 얇은 제1접착층(330)이 하면에 부착된 제3반도체 칩(250)을 제2반도체 칩(230)에 교차되게 정렬한다. 이때, 트렌치(332)가 이에 수용될 제2반도체 칩(230)에 중첩되는 위치에 위치하도록 정렬을 수행한다. Referring to FIG. 8, the first semiconductor chip 210 may be attached onto the substrate 100 using the second adhesive layer 310 having a relatively thin thickness compared to the second portion 333 of the first adhesive layer 330. The second semiconductor chip 230 is stacked on the first semiconductor chip 210 to expose the edge portion (207 of FIG. 2) of the first semiconductor chip 210. The first bonding wire 401 is fastened to the edge portion of the first semiconductor chip 210. The first semiconductor layer 330 having a thickness of the first portion 331 smaller than the thickness of the second portion 333 of the edges intersects the third semiconductor chip 250 attached to the lower surface with the second semiconductor chip 230. Sort it. At this time, the trench 332 is aligned to be positioned at a position overlapping the second semiconductor chip 230 to be accommodated therein.

도 9를 참조하면, 제1접착층(330)의 제1부분(331)이 제2반도체 칩(210)의 상면에 접촉하고, 제1접착층(330)의 제2부분(333)이 제2반도체 칩(230)에 노출된 제1반도체 칩(210)의 가장자리 부분에 접촉하도록 제2반도체 칩(230)에 제3반도체 칩(250)을 부착한다. 이러한 부착 과정에서 제1접착층(330)의 제2부분(333)에 제1본딩 와이어(401)이 침투 수용될 수 있다. 이후에, 제3반도체 칩(250) 상에 마찬가지로 제1접착층(330)이 부착된 제4반도체 칩(270)을 부착할 수 있다. Referring to FIG. 9, the first portion 331 of the first adhesive layer 330 contacts the upper surface of the second semiconductor chip 210, and the second portion 333 of the first adhesive layer 330 is the second semiconductor. The third semiconductor chip 250 is attached to the second semiconductor chip 230 so as to contact an edge portion of the first semiconductor chip 210 exposed to the chip 230. In this attachment process, the first bonding wire 401 may be penetrated and received in the second portion 333 of the first adhesive layer 330. Thereafter, the fourth semiconductor chip 270 having the first adhesive layer 330 attached thereto may be attached on the third semiconductor chip 250.

제1접착층(330)의 제2부분(333)에 의해 지지되고 있는 제3반도체 칩(250)의 가장자리 부분(207)에 와이어(411)를 이끄는 캐필러리(capillary: 410)을 도입하여 도 1 및 도 3에 제시된 바와 같이 제2본딩 와이어(도 3의 403)를 체결하는 와이어 본딩 과정을 수행한다. 이후에, 도 3에 제시된 바와 같이 보호층(500)을 형성하는 EMC 몰딩 과정 및 외부접속단자(101)을 부착하는 과정을 수행하여 적층 패키지를 구현할 수 있다. A capillary 410 leading the wire 411 is introduced into the edge portion 207 of the third semiconductor chip 250 supported by the second portion 333 of the first adhesive layer 330. As shown in FIG. 1 and FIG. 3, a wire bonding process of fastening the second bonding wire 403 of FIG. 3 is performed. Thereafter, as illustrated in FIG. 3, a multilayer package may be implemented by performing an EMC molding process for forming the protective layer 500 and attaching the external connection terminal 101.

도 10 및 도 11은 본 출원의 실시예에 따른 적층 패키지 제조 방법의 변형예를 예시하는 도면들이다. 10 and 11 are views illustrating a modification of the method of manufacturing a laminated package according to the embodiment of the present application.

도 10을 참조하면, 제2접착층(310)을 이용하여 제1반도체 칩(210)을 부착하고, 제1반도체 칩(210)의 가장자리 부분(도 2의 207)을 노출하도록 제1반도체 칩(210) 상에 제2반도체 칩(230)을 적층한다. 제1반도체 칩(210)의 가장자리 부분에 제1본딩 와이어(401)을 체결한다. 제1부분(1331)의 두께가 가장자리의 제2부분(1333)의 두께 보다 얇은 제1접착층(1330)이 하면에 부착된 제3반도체 칩(250)을 제2반도체 칩(230)에 교차되게 정렬한다. 이때, 트렌치(1332)가 이에 수용될 제2반도체 칩(230)에 중첩되는 위치에 위치하도록 정렬을 수행한다. Referring to FIG. 10, the first semiconductor chip 210 may be attached using the second adhesive layer 310, and the first semiconductor chip 210 may be exposed to expose an edge portion (207 of FIG. 2) of the first semiconductor chip 210. The second semiconductor chip 230 is stacked on the 210. The first bonding wire 401 is fastened to the edge portion of the first semiconductor chip 210. The first semiconductor layer 250 having the thickness of the first portion 1331 is thinner than the thickness of the second portion 1333 at the edges so that the third semiconductor chip 250 attached to the lower surface may cross the second semiconductor chip 230. Sort it. In this case, alignment is performed such that the trench 1332 is positioned at a position overlapping the second semiconductor chip 230 to be accommodated therein.

제1접착층(1330)의 상대적으로 두꺼운 두께를 가지는 제2부분(1333)은, 제1반도체 칩(210)의 제1본딩 와이어(401)가 위치하는 와이어 체결부(208)와 제2반도체 칩(230) 사이의 이격 영역인 와이어 이격부(209)로 구분될 수 있는 제1반도체 칩(210)의 가장자리 부분(207)의 와이어 체결부(208)에 대응되는 제3반도체 칩(250)의 가장자리 끝단 부분(1334)를 노출하게 그 폭 또는 길이가 제한되도록 설정된다. 제1접착층(1330)은 하부의 제1반도체 칩(210)의 제1본딩 와이어(401)가 위치하는 부분에 중첩될 제3반도체 칩(250)의 가장자리 끝단 부분(1334)을 열어주는 형상으로 제3반도체 칩(250) 하면에 부착된다. The second portion 1333 having a relatively thick thickness of the first adhesive layer 1330 may include a wire fastening portion 208 and a second semiconductor chip on which the first bonding wire 401 of the first semiconductor chip 210 is located. Of the third semiconductor chip 250 corresponding to the wire fastening portion 208 of the edge portion 207 of the first semiconductor chip 210, which may be divided into a wire separation portion 209, which is a spaced area between the 230. It is set such that its width or length is limited to expose the edge end portion 1334. The first adhesive layer 1330 opens the edge end portion 1334 of the third semiconductor chip 250 to overlap the portion where the first bonding wire 401 of the first semiconductor chip 210 is located. It is attached to the lower surface of the third semiconductor chip 250.

도 11을 참조하면, 제1접착층(1330)의 제1부분(1331)이 제2반도체 칩(210)의 상면에 접촉하고, 제1접착층(1330)의 제2부분(1333)이 제2반도체 칩(230)에 노출된 제1반도체 칩(210)의 가장자리 부분에 접촉하도록 제2반도체 칩(230)에 제3반도체 칩(250)을 부착한다. 이러한 부착 과정에서 제1접착층(1330)의 제2부분(1333)에 제1본딩 와이어(401)가 침투 수용되지 않고, 제2부분(1333)은 제1본딩 와이어(401)를 노출하게 열어주는 윈도(window: 1335)를 제공한다. 도 9를 설명한 바와 마찬가지로, 제1접착층(1330)의 제2부분(1333)에 의해 지지되고 있는 제3반도체 칩(250)의 가장자리 부분(207)에 와이어(411)를 이끄는 캐필러리(410)을 도입하여 도 1 및 도 3에 제시된 바와 같이 제2본딩 와이어(도 3의 403)를 체결하는 와이어 본딩 과정을 수행한다. 이후에, 도 3에 제시된 바와 같이 보호층(500)을 형성하는 EMC 몰딩 과정 및 외부접속단자(101)을 부착하는 과정을 수행하여 적층 패키지를 구현할 수 있다. Referring to FIG. 11, the first portion 1331 of the first adhesive layer 1330 is in contact with the top surface of the second semiconductor chip 210, and the second portion 1333 of the first adhesive layer 1330 is the second semiconductor. The third semiconductor chip 250 is attached to the second semiconductor chip 230 so as to contact an edge portion of the first semiconductor chip 210 exposed to the chip 230. In this attachment process, the first bonding wire 401 does not penetrate and be received in the second portion 1333 of the first adhesive layer 1330, and the second portion 1333 opens the first bonding wire 401 to be exposed. It provides a window (1335). As described with reference to FIG. 9, the capillary 410 leading the wire 411 to the edge portion 207 of the third semiconductor chip 250 supported by the second portion 1333 of the first adhesive layer 1330. ) And a wire bonding process for fastening the second bonding wire 403 of FIG. 3 as shown in FIGS. 1 and 3. Thereafter, as illustrated in FIG. 3, a multilayer package may be implemented by performing an EMC molding process for forming the protective layer 500 and attaching the external connection terminal 101.

상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.Although the embodiments of the present application as described above illustrate and describe the drawings, it is intended to illustrate what is being suggested in the present application and is not intended to limit what is presented in the present application in a detailed form. Various other modifications will be possible as long as the technical ideas presented in this application are reflected.

200, 210, 230, 250, 270: 반도체 칩,
331: 접착층 제1부분,
333: 접착층 제2부분,
400, 401, 403: 본딩 와이어. 200, 210, 230, 250, 270: semiconductor chips,
331: first portion of the adhesive layer,
333: second part of the adhesive layer,
400, 401, 403: bonding wires.

Claims (15)

제1반도체 칩의 가장자리 부분을 노출하도록 상기 제1반도체 칩 상에 제2반도체 칩을 적층하는 단계;
상기 제1반도체 칩의 가장자리 부분에 제1본딩 와이어(bonding wire)를 체결하는 단계;
제1부분의 두께가 가장자리의 제2부분의 두께 보다 얇은 제1접착층이 하면에 부착된 제3반도체 칩을 상기 제2반도체 칩에 교차되게 정렬하는 단계;
상기 제1접착층의 제1부분이 상기 제2반도체 칩의 상면에 접촉하고 상기 제1접착층의 제2부분이 상기 제2반도체 칩에 노출된 상기 제1반도체 칩의 가장자리 부분에 접촉하도록 상기 제2반도체 칩에 상기 제3반도체 칩을 부착하는 단계; 및
상기 제1접착층의 제2부분에 의해 지지되고 있는 상기 제3반도체 칩의 가장자리 부분에 제2본딩 와이어를 체결하는 단계를 포함하는 적층 패키지 제조 방법.
Stacking a second semiconductor chip on the first semiconductor chip to expose an edge portion of the first semiconductor chip;
Fastening a first bonding wire to an edge portion of the first semiconductor chip;
Aligning the third semiconductor chip attached to the lower surface of the first adhesive layer having a thickness of the first portion thinner than the thickness of the second portion of the edge to cross the second semiconductor chip;
The second portion such that the first portion of the first adhesive layer contacts the top surface of the second semiconductor chip and the second portion of the first adhesive layer contacts the edge portion of the first semiconductor chip exposed to the second semiconductor chip. Attaching the third semiconductor chip to a semiconductor chip; And
And fastening a second bonding wire to an edge portion of the third semiconductor chip supported by the second portion of the first adhesive layer.
제1항에 있어서,
상기 제1접착층은
상기 제1부분의 양측에 상기 제2부분이 위치하여 상기 제1부분에 중첩되며 상기 제2반도체 칩이 수용될 트렌치(trech)를 포함하는 형상으로 상기 제3반도체 칩의 후면에 부착되는 적층 패키지 제조 방법.
The method of claim 1,
The first adhesive layer is
The multilayer package attached to the rear surface of the third semiconductor chip in a shape including a trench to be disposed on both sides of the first portion to overlap the first portion and to accommodate the second semiconductor chip. Manufacturing method.
제2항에 있어서,
상기 제3반도체 칩을 정렬하는 단계는
상기 제3반도체 칩을 포함하는 웨이퍼(wafer)의 후면에 상기 트렌치가 다수 개 반복 배열된 상기 제1접착층의 시트(sheet)를 라미네이션(lamination)하는 단계;
상기 웨이퍼에 소잉(sawing) 과정을 수행하여 상기 제1접착층이 후면에 부착된 상기 제3반도체 칩을 분리하는 단계; 및
상기 제2반도체 칩이 상기 트렌치 내에 수용될 수 있게 정렬하는 단계를 포함하는 적층 패키지 제조 방법.
3. The method of claim 2,
Arranging the third semiconductor chip
Laminating a sheet of the first adhesive layer in which a plurality of trenches are repeatedly arranged on a rear surface of a wafer including the third semiconductor chip;
Performing a sawing process on the wafer to separate the third semiconductor chip having the first adhesive layer attached to a rear surface thereof; And
And arranging the second semiconductor chip to be received in the trench.
제1항에 있어서,
상기 제1접착층은
상기 제1부분을 제공하는 제1층 및 상기 제1층 상에 부착되어 상기 제2부분을 제공하는 제2층을 포함하는 복수층으로 도입되는 적층 패키지 제조 방법.
The method of claim 1,
The first adhesive layer is
And a first layer providing the first portion and a second layer attached to the first layer to provide the second portion.
제1항에 있어서,
상기 제3반도체 칩을 부착하는 단계는
상기 제1접착층의 제2부분에 상기 제1본딩 와이어(bonding wire)가 침투되어 상기 제1본딩 와이어가 상기 제2부분에 수용되도록 수행되는 적층 패키지 제조 방법.
The method of claim 1,
Attaching the third semiconductor chip is
And a first bonding wire penetrates into a second portion of the first adhesive layer so that the first bonding wire is received in the second portion.
제1항에 있어서,
상기 제3반도체 칩을 부착하는 단계는
상기 제1접착층의 제2부분이 상기 제1본딩 와이어(bonding wire)를 노출하며 상기 제1반도체 칩의 가장자리 부분에 접촉하도록 수행되는 적층 패키지 제조 방법.
The method of claim 1,
Attaching the third semiconductor chip is
And a second portion of the first adhesive layer exposing the first bonding wire and contacting an edge portion of the first semiconductor chip.
제6항에 있어서,
상기 제1접착층은
상기 제2부분이 상기 제1본딩 와이어(bonding wire)에 중첩되게 위치할 상기 제3반도체 칩 가장자리 부분을 노출하도록 상기 제3반도체 칩 후면에 부착되는 적층 패키지 제조 방법.
The method according to claim 6,
The first adhesive layer is
And a second portion attached to a rear surface of the third semiconductor chip so as to expose the edge portion of the third semiconductor chip to be positioned to overlap the first bonding wire.
제1항에 있어서,
상기 제1반도체 칩을
제2접착층으로 인쇄회로기판(PCB) 부착하는 단계를 더 포함하고
상기 제1, 제2 및 제3 반도체 칩을 덮어 보호하는 보호층을 상기 인쇄회로기판을 덮게 형성하는 단계; 및
상기 인쇄회로기판에 외부접속단자를 부착하는 단계를 더 포함하는 적층 패키지 제조 방법.
The method of claim 1,
The first semiconductor chip
Attaching a printed circuit board (PCB) to the second adhesive layer;
Forming a protective layer covering the first, second and third semiconductor chips to cover the printed circuit board; And
And attaching an external connection terminal to the printed circuit board.
제1반도체 칩의 가장자리 부분을 노출하도록 상기 제1반도체 칩 상에 적층된 제2반도체 칩;
상기 제1반도체 칩의 가장자리 부분에 체결된 제1본딩 와이어(bonding wire);
제1부분의 두께가 가장자리의 제2부분의 두께 보다 얇은 제1접착층의 상기 제1부분이 상기 제2반도체 칩의 상면에 접촉하고 상기 제2부분이 상기 제2반도체 칩에 노출된 상기 제1반도체 칩의 가장자리 부분에 접촉하도록 상기 제1접착층에 의해 상기 제2반도체 칩에 부착된 제3반도체 칩; 및
상기 제1접착층의 제2부분에 의해 지지된 상기 제3반도체 칩의 가장자리 부분에 체결된 제2본딩 와이어를 포함하는 적층 패키지.
A second semiconductor chip stacked on the first semiconductor chip to expose an edge portion of the first semiconductor chip;
A first bonding wire fastened to an edge portion of the first semiconductor chip;
The first portion of the first adhesive layer whose thickness of the first portion is thinner than the thickness of the second portion of the edge is in contact with the top surface of the second semiconductor chip and the second portion is exposed to the second semiconductor chip A third semiconductor chip attached to the second semiconductor chip by the first adhesive layer so as to contact an edge portion of the semiconductor chip; And
And a second bonding wire fastened to an edge portion of the third semiconductor chip supported by the second portion of the first adhesive layer.
제9항에 있어서,
상기 제1접착층은
상기 제1부분의 양측에 상기 제2부분이 위치하여 상기 제1부분에 중첩되며 상기 제2반도체 칩이 수용될 트렌치(trech)를 포함하는 형상을 가지는 적층 패키지.
10. The method of claim 9,
The first adhesive layer is
The second package is disposed on both sides of the first portion overlapping the first portion and has a shape including a trench (trech) to accommodate the second semiconductor chip.
제9항에 있어서,
상기 제1접착층은
상기 제1부분을 제공하는 제1층 및 상기 제1층 상에 부착되어 상기 제2부분을 제공하는 제2층을 포함하는 적층 패키지.
10. The method of claim 9,
The first adhesive layer is
And a second layer attached to the first layer to provide the first portion and providing the second portion.
제9항에 있어서,
상기 제1본딩 와이어는
상기 제1접착층의 제2부분에 침투하여 수용된 적층 패키지.
10. The method of claim 9,
The first bonding wire is
The laminated package penetrated and accommodated in the second portion of the first adhesive layer.
제9항에 있어서,
상기 제1접착층의 제2부분은
상기 제1본딩 와이어(bonding wire)를 노출하며 상기 제1반도체 칩의 가장자리 부분에 접촉하는 적층 패키지.
10. The method of claim 9,
The second portion of the first adhesive layer
The laminated package exposing the first bonding wire and in contact with an edge portion of the first semiconductor chip.
제9항에 있어서,
상기 제1반도체 칩이 제2접착층으로 부착된 인쇄회로기판(PCB);
상기 제1, 제2 및 제3 반도체 칩을 덮어 보호하는 보호층; 및
상기 인쇄회로기판에 부착된 외부접속단자를 더 포함하는 적층 패키지.
10. The method of claim 9,
A printed circuit board (PCB) to which the first semiconductor chip is attached as a second adhesive layer;
A protective layer covering and protecting the first, second and third semiconductor chips; And
The multilayer package further comprises an external connection terminal attached to the printed circuit board.
제9항에 있어서,
상기 제1, 제2 또는 제3반도체 칩은
메모리(memory) 반도체 칩 또는 로직(logic) 칩을 포함하는 적층 패키지. 10. The method of claim 9,
The first, second or third semiconductor chip
Stacked package containing a memory semiconductor chip or a logic chip.
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