KR20140023508A - 발광 소자 - Google Patents
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Abstract
실시예의 발광 소자는 기판과, 기판 위에 순차적으로 적층되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 발광 구조물 및 제2 도전형 반도체층 위에 순차적으로 적층되는 복수의 오믹 접촉층을 포함한다.
Description
실시예는 발광 소자에 관한 것이다.
반도체의 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ 족 화합물 반도체 물질을 이용한 발광 다이오드(Ligit Emitting Diode)나 레이저 다이오드와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있다. 또한, 발광 소자는 형광 물질을 이용하여 색을 조합함으로써 효율이 좋은 백색 광선도 구현할 수 있으며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, 액정 표시 장치(LCD:Liquid Crystal Display)의 백라이트를 구성하는 냉음극관(CCFL:Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 발광 소자의 응용이 확대되고 있다.
도 1은 일반적인 발광 소자의 단면도로서, 기판(10), n형 반도체층(22), 활성층(24), p형 반도체층(26)으로 구성된 발광 구조물(20), n형 및 p형 오믹 접촉(ohmic contact)층(32, 34) 및 n형 및 p형 전극(42, 44)으로 구성된다.
도 1에 도시된 발광 소자에서 n형 및 p형 반도체층(22, 26) 각각은 Ⅲ-Ⅴ 족 화합물 반도체 예를 들면 GaN으로 구현될 수 있다. 활성층(24)은 n형 반도체층(22)을 통해서 주입되는 전자와 p형 반도체층(26)을 통해서 주입되는 정공(hole)이 서로 만나서, 활성층(24)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
양질의 발광 소자를 구현하기 위해, 반도체(22, 26)와 전극(42, 44) 사이에 형성되는 n형 및 p형 오믹 접촉층(32, 34)의 특성이 매우 중요하다. 특히, 활성층(24)에서 생성된 광은 p형 오믹 접촉층(34)을 통해 외부로 출사되므로, 양질의 발광 소자를 구현하기 위해서는 고품위 p형 오믹 접촉층(34)이 반드시 필요하며, 고품위 p형 오믹 접촉층(34)은 90% 이상의 높은 빛 투과도를 갖는 동시에 최대한 낮은 비접촉 오믹 저항값을 지녀야 한다. 다시 말하자면, 낮은 정공 농도로 인하여 발생되는 p형 반도체층(26)의 높은 면 저항값을 보상하기 위해서, p형 전극에서 측면 방향(lateral direction)으로의 전류 스프레딩(current spreading)과 수직 방향(vertical direction)으로의 전류 주입(current injecting)을 동시에 원활하게 수행할 수 있는 고품위 p형 오믹 접촉층(34)의 개발이 중요하다. 게다가, 활성층(24)에서 생성된 빛이 p형 오믹 접촉층(34)을 통해서 외부로 출사될 때 흡수되는 빛을 최소화하기 위해서 높은 빛 투과도를 지닌 투명한 p형 오믹 접촉층(34) 개발이 중요하다.
그러나, 도 1에 도시된 기존의 발광 소자는 전술한 특성을 제공하는 p형 오믹 접촉층(34)을 갖지 않으므로, 낮은 외부 발광 효율 및 높은 동작 전압을 갖는다. 따라서, 차세대 대용량 및 대면적의 고휘도 질화물계 발광 소자를 제작하는데 어려움이 있다.
실시예는 높은 외부 발광 효율과 낮은 동작 전압을 갖는 발광 소자를 제공한다.
실시예의 발광 소자는, 기판; 상기 기판 위에 순차적으로 적층되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 발광 구조물; 및 상기 제2 도전형 반도체층 위에 순차적으로 적층되는 복수의 오믹 접촉층을 포함한다.
상기 복수의 오믹 접촉층의 투과도는 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 클 수 있다. 상기 복수의 오믹 접촉층의 두께는 서로 동일하거나 서로 다를 수 있다. 상기 복수의 오믹 접촉층의 두께는 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 클 수 있다. 또한, 상기 복수의 오믹 접촉층의 두께는 상기 활성층에서 방출된 광의 피크 파장의 1/4에 비례할 수 있다.
상기 복수의 오믹 접촉층은 서로 동일하거나 서로 다른 물질로 이루어질 수 있다.
상기 복수의 오믹 접촉층의 접촉 저항은 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 클 수 있다.
또한, 상기 복수의 오믹 접촉층은 서로 동일한 전기 전도성을 갖는 물질일 수 있다. 상기 복수의 오믹 접촉층의 굴절율은 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 작을 수 있다.
상기 복수의 오믹 접촉층 각각은 투명 도전 산화막을 포함할 수 있다. 상기 투명 도전 산화막의 산소 함량비는 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 작을 수 있다. 상기 투명 도전 산화막 중 상기 제2 도전형 반도체층과 가장 가깝게 배치된 제1 투명 도전 산화막의 산소 함량비는 상기 제1 투명 도전 산화막 위에 적층되는 적어도 하나의 제2 투명 도전 산화막의 산소 함량비보다 클 수 있다.
상기 적어도 하나의 제2 투명 도전 산화막은 서로 동일하거나 서로 다른 산소 함량비를 갖는 복수의 제2 투명 도전 산화막을 포함할 수 있다.
상기 투명 도전 산화막에서 산소의 함량은 40 % 이상 70 % 이하일 수 있다.
상기 복수의 오믹 전도층 각각은 In, Zn, Sn, Al, Ga, Sb, N, Ir, Ag, Ni, Cr, Ti, Rh, Pd, Ru, Mg, Pt, Au, Hf 중 적어도 하나와 산소를 포함할 수 있다.
상기 복수의 오믹 전도층 각각은 IxT1 - xO를 포함할 수 있다. 이 경우, 1-x는 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 작을 수 있고, 인듐과 주석의 총 함량에 대한 산소의 함량은 1.3 내지 2.4일 수 있고, IxT1 - xO에서 산소의 함량은 50 %이상이고, 인듐의 함량은 30 % 이상이고, 주석의 함량은 2 % 이상일 수 있다.
실시예에 따른 발광 소자는 제2 도전형 반도체층으로부터 멀리 배치될수록 작은 산소 함량비를 갖는 복수의 오믹 접촉층이 제2 도전형 반도체층 위에 순차적으로 적층된 구조를 갖기 때문에, 제2 도전형 반도체층으로부터 멀리 배치될수록 오믹 접촉층의 캐리어 농도가 작아지고 이동도가 향상되므로 오믹 접촉 저항 즉, 전기 저항을 감소시킴으로써 동작 전압을 낮출 수 있고, 복수의 오믹 접촉층이 인듐과 주석을 포함할 경우 제2 도전형 반도체층으로부터 멀리 배치될수록 각 오믹 접촉층에 포함된 주석의 함량비가 작아지면서 인듐의 함량비가 커지므로 투과도를 증가시켜 광 추출 효율을 향상시킬 수 있다.
도 1은 일반적인 발광 소자의 단면도이다.
도 2는 실시예에 의한 발광 소자의 단면도를 나타낸다.
도 3a 내지 도 3c는 실시예에 의한 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4는 기존과 본 실시예에서 오믹 접촉층의 두께에 따른 외부 양자 효율간의 관계를 나타내는 그래프이다.
도 5는 기존과 실시예에서 시험용 웨이퍼별 순방향 동작 전압의 특성을 나타내는 그래프이다.
도 6은 두께별 투과율 산출값을 나타내는 그래프이다.
도 7a 및 도 7b는 각각 기존과 본 실시예의 파장별 투과도를 나타내는 그래프이다.
도 8은 실시예에 따른 발광소자 패키지의 단면도이다.
도 9는 실시예에 따른 조명 유닛의 사시도이다.
도 10은 실시예에 따른 백라이트 유닛의 분해 사시도이다.
도 2는 실시예에 의한 발광 소자의 단면도를 나타낸다.
도 3a 내지 도 3c는 실시예에 의한 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4는 기존과 본 실시예에서 오믹 접촉층의 두께에 따른 외부 양자 효율간의 관계를 나타내는 그래프이다.
도 5는 기존과 실시예에서 시험용 웨이퍼별 순방향 동작 전압의 특성을 나타내는 그래프이다.
도 6은 두께별 투과율 산출값을 나타내는 그래프이다.
도 7a 및 도 7b는 각각 기존과 본 실시예의 파장별 투과도를 나타내는 그래프이다.
도 8은 실시예에 따른 발광소자 패키지의 단면도이다.
도 9는 실시예에 따른 조명 유닛의 사시도이다.
도 10은 실시예에 따른 백라이트 유닛의 분해 사시도이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 2는 실시예에 의한 발광 소자(100)의 단면도를 나타낸다.
도 2에 예시된 발광 소자(100)는 기판(110), 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 갖는 발광 구조물(120), 제1 및 제2 오믹 접촉층(130, 140) 및 제1 및 제2 전극(132, 134)을 포함한다.
기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
예를 들어, 기판(110)이 실리콘 기판일 경우, (111) 결정면을 주면으로서 가질 수 있다. 실리콘 기판일 경우, 대구경이 용이하며 열전도도가 우수하지만, 실리콘과 질화물계 발광 구조물(120) 간의 열 팽창 계수의 차이 및 격자 부정합에 의해 발광 구조물(120)에 크랙(crack)이 발생하는 등의 문제점이 발생할 수도 있다.
이를 방지하기 위해, 기판(110)과 발광 구조물(120)의 사이에 버퍼층(또는, 전이층)(112)이 배치될 수 있다. 버퍼층(122)은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층(112)은 단층 또는 다층 구조를 가질 수도 있다.
발광 구조물(120)은 버퍼층(112) 상에 순차적으로 적층되어 배치되는 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함한다.
제1 도전형 반도체 층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
활성층(124)은 단일 우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 2에 예시된 발광 소자(100)는 제1 및 제2 도전형 반도체층(122, 126) 위에 각각 배치된 제1 및 제2 오믹 접촉층(130, 140)을 더 포함할 수 있다.
제1 오믹 접촉층(130)은 제1 도전형 반도체층(122)의 오믹 특성을 향상시키는 역할을 한다. 예를 들어, 제1 오믹 접촉층(130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
제2 오믹 접촉층(140)은 제2 도전형 반도체층(126)의 오믹 특성을 향상시키는 역할을 한다. 제2 도전형 반도체층(126)이 p형 반도체층일 때, 제2 도전형 반도체층(126)의 불순물 도핑 농도가 낮아 접촉 저항이 높으며 그로 인해 오믹 특성이 좋지 못할 수 있으므로, 제2 오믹 접촉층(140)은 이러한 오믹 특성을 개선하는 역할을 할 수 있다.
실시예에 의하면, 제2 오믹 접촉층(140)은 제2 도전형 반도체층(126)의 위에 순차적으로 적층된 하부 오믹 접촉층(142), 중간 오믹 접촉층(144) 및 상부 오믹 접촉층(146)을 포함할 수 있다.
도 2의 경우, 설명의 편의상 하부, 중간 및 상부 오믹 접촉층(142, 144, 146) 3개가 제2 도전형 반도체층(126) 위에 제2 오믹 접촉층(140)으로서 적층된 것으로 예시되어 있지만, 실시예는 이에 국한되지 않는다. 즉, 제2 도전형 반도체층(126) 위에 2개 또는 4개 이상의 오믹 접촉층이 제2 오믹 접촉층(140)으로서 적층될 수도 있다.
이하, 3개의 오믹 접촉층(142, 144, 146)이 제2 도전형 반도체층(126)의 위에 제2 오믹 접촉층(140)으로서 적층된 것으로 설명하지만, 2개 또는 4개 이상의 오믹 접촉층이 제2 오믹 접촉층(140)으로서 적층된 경우에 대해서도 동일한 설명이 적용될 수 있음은 물론이다.
도 2를 참조하면, 제2 오믹 접촉층(140)에 포함된 복수의 오믹 접촉층(142, 144, 146)의 투과도는 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 크다. 즉, 하부, 중간 및 상부 오믹 접촉층(142, 144, 146) 중에서, 상부 오믹 접촉층(146)의 투과도가 가장 크고 하부 오믹 접촉층(142)의 투과도가 가장 작을 수 있다. 또한, 제2 오믹 접촉층(140)에 포함되는 복수의 오믹 접촉층(142, 144, 146)은 서로 동일한 전기 전도성을 갖고, 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 작은 굴절율을 가질 수 있다. 즉, 하부, 중간 및 상부 오믹 접촉층(142, 144, 146) 중에서, 상부 오믹 접촉층(146)의 굴절율이 가장 작고 하부 오믹 접촉층(142)의 굴절율이 가장 클 수 있다.
이와 같이, 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 복수의 오믹 접촉층(142, 144, 146)의 투과도는 크고 굴절율은 작아지므로, 광 추출이 방해되지 않을 수 있다.
또한, 제2 오믹 접촉층(140)에 포함된 복수의 오믹 접촉층(142, 144, 146)의 두께는 서로 동일하거나 서로 다를 수 있다. 예를 들어, 하부, 중간 및 상부 오믹 접촉층(142, 144, 146)의 두께는 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 클 수 있다. 즉, 하부, 중간 및 상부 오믹 접촉층(142, 144, 146) 중에서, 상부 오믹 접촉층(146)의 두께가 가장 크고, 하부 오믹 접촉층(142)의 두께가 가장 작을 수 있다.
또한, 제2 도전형 반도체층(126)의 상측 일부와, 제2 오믹 접촉층(140)과, 제2 오믹 접촉층(140) 상에 배치되는 제2 전극(134)은 단일 지향성 반사기(ODR:Omni-Directional Reflector) 구조를 형성할 수도 있다. 이 경우, 제2 오믹 접촉층(140)의 두께는 활성층(124)에서 방출된 광의 피크 파장의 1/4에 비례할 수 있다.
또한, 제2 오믹 접촉층(140)에 포함된 복수의 오믹 접촉층(142, 144, 146)의 접촉 저항은 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 클 수 있다. 즉, 하부, 중간 및 상부 오믹 접촉층(142, 144, 146) 중에서, 상부 오믹 접촉층(146)의 접촉 저항이 가장 크고, 하부 오믹 접촉층(142)의 접촉 저항이 가장 작을 수 있다.
또한, 제2 오믹 접촉층(140)에 포함되는 복수의 오믹 접촉층(142, 144, 146)은 서로 동일하거나 서로 다른 물질로 이루어질 수 있다. 예를 들어, 하부, 중간 및 상부 오믹 접촉층(142, 144, 146) 각각은 투명 도전 산화막(TCO:Transparent Conductive Oxide)을 포함할 수 있다. 이하, 설명의 편의상 하부, 중간 및 상부 오믹 접촉층(142, 144, 146)은 하부, 중간 및 상부 투명 도전 산화막을 각각 포함하는 것으로 설명하지만 본 실시예는 이에 국한되지 않는다.
하부, 중간 및 상부 오믹 접촉층(142, 144, 146)은 서로 동일한 종류의 투명 도전 산화막을 포함할 수도 있지만, 서로 다른 종류의 투명 도전 산화막을 포함할 수도 있다. 만일, 하부, 중간 및 상부 오믹 접촉층(142, 144, 146)이 서로 다른 종류의 투명 도전 산화막을 포함할 경우, 서로 다른 종류의 투명 도전 산화막은 동일한 전도성을 갖고, 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 작을 굴절율을 가질 수 있다.
제2 오믹 접촉층(140)에 포함되는 복수의 투명 도전 산화막의 산소 함량비는 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 작을 수 있다. 즉, 하부, 중간 및 상부 투명 도전 산화막(142, 144, 146) 중에서, 상부 투명 도전 산화막(146)의 산소 함량비가 가장 작고, 하부 투명 도전 산화막(142)의 산소 함량비가 가장 클 수 있다.
또한, 하부, 중간 및 상부 투명 도전 산화막(142, 144, 146) 중에서 하부 투명 도전 산화막(142)의 산소 함량비는 중간 및 상부 투명 도전 산화막(144, 146)의 산소 함량비보다 클 수 있다. 이 경우, 중간 및 상부 투명 도전 산화막(144, 146)은 서로 동일한 산소 함량비를 가질 수도 있고, 서로 다른 산소 함량비를 가질 수도 있다.
하부 투명 도전 산화막(142)의 산소 함량비가 임계 수준인 10 % 내지 40 % 예를 들어, 30 %를 만족하면, 중간 및 상부 투명 도전 산화막(144, 146)의 산소 함량비는 서로 동일할 수도 있고, 중간 투명 도전 산화막(144)의 산소 함량비가 상부 투명 도전 산화막(146)의 산소 함량비보다 클 수도 있고 작을 수도 있다.
또는, 하부, 중간 및 상부 투명 도전 산화막(142, 144, 146) 각각에서 산소의 함량은 40 % 이상 70 % 이하일 수도 있다.
일반적으로, 산소가 차지하는 공간이 증가할수록 전자 이동도는 증가한다. 따라서, 본 실시예에 의하면, 하부, 중간 및 상부 투명 도전 산화막(142, 144, 146) 각각에서 산소의 함량비가 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 작아지므로, 하부, 중간 및 상부 투명 도전 산화막(142, 144, 146)의 접촉 저항은 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 크다. 즉, 하부, 중간 및 상부 오믹 접촉층(142, 144, 146) 중에서, 상부 오믹 접촉층(146)의 접촉 저항이 가장 크고, 하부 오믹 접촉층(142)의 접촉 저항이 가장 작을 수 있다. 이는, 발광 소자(100)의 동작 전압의 개선에 기여할 수 있다.
또한, 하부, 중간 및 상부 오믹 전도층(142, 144, 146) 각각은 In, Zn, Sn, Al, Ga, Sb, N, Ir, Ag, Ni, Cr, Ti, Rh, Pd, Ru, Mg, Pt, Au, Hf 중 적어도 하나와 산소를 포함할 수 있다. 예를 들어, 하부, 중간 및 상부 오믹 전도층(142, 144, 146) 각각은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
만일, 하부, 중간 및 상부 오믹 전도층(142, 144, 146) 각각이 IxT1 - xO를 포함한다고 한다. 이때, 1-x는 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 작을 수 있다. 즉, 하부, 중간 및 상부 오믹 전도층(142, 144, 146) 중에서, 하부 오믹 전도층(142)에 포함된 주석의 함량비가 가장 크고, 상부 오믹 전도층(146)에 포함된 주석의 함량비가 가장 작을 수 있다. 각 오믹 전도층(142, 144, 146)에서 주석의 함량비(1-x)와 인듐의 함량비(x)는 반비례 관계에 있다. 그러므로, 하부, 중간 및 상부 오믹 전도층(142, 144, 146) 중에서, 하부 오믹 전도층(142)에 포함된 인듐의 함량비가 가장 작고, 상부 오믹 전도층(146)에 포함된 인듐의 함량비가 가장 클 수 있다.
또한, 하부, 중간 및 상부 오믹 전도층(142, 144, 146) 각각에서 인듐과 주석의 총 함량에 대한 산소의 함량은 1.3 이상 예를 들어, 1.3 내지 2.4 일 수 있다. 예를 들어, IxT1 - xO에서 산소의 함량은 50 %이상이고, 인듐의 함량은 30 % 이상이고, 주석의 함량은 2 % 이상일 수 있다.
만일, 하부 투명 도전 산화막(142)의 산소 함량비(또는, Oxygen partial ratio)가 적정한 수준 즉, 전술한 임계 수준을 만족하면, 중간 및 상부 투명 도전 산화막(144, 146)의 산소 함량비는 서로 동일할 수도 있고, 중간 투명 도전 산화막(144)의 산소 함량비가 상부 투명 도전 산화막(146)의 산소 함량비보다 클 수도 있고 작을 수도 있다. 이는 하부 투명 도전 산화막(142)의 산소 함량비가 적정한 수준을 유지할 경우, 제2 오믹 접촉층(140)은 전기 전도성을 유지하며 주석의 함량은 전기 전도성이나 투과성에 큰 영향을 미치지 않기 때문이다.
한편, 도 2에 예시된 발광 소자(100)는, 제1 오믹 접촉층(130) 위에 배치된 제1 전극(132) 및 제2 오믹 접촉층(140) 위에 배치된 제2 전극(134)을 더 포함할 수 있다. 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 제1 및 제2 전극(132, 134)을 형성할 수 있다.
이하, 전술한 발광 소자(100)의 실시예에 따른 제조 방법을 다음과 같이 살펴본다. 그러나, 도 2에 예시된 발광 소자(100)는 이에 국한되지 않고 다른 방법에 의해서도 제조될 수 있음은 물론이다.
도 3a 내지 도 3c는 실시예에 의한 발광 소자(100)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 기판(110) 상에 버퍼층(112) 및 발광 구조물(120)을 형성한다.
도전성 또는 비도전성 물질에 의해 기판(110)을 형성할 수 있다. 만일, 기판(110)이 실리콘 기판일 경우, 대구경이 용이하며 열전도도가 우수하지만, 실리콘과 질화물계 발광 구조층(120) 간의 열 팽창 계수의 차이 및 격자 부정합에 의해 발광 구조물(120)에 크랙(crack)이 발생하는 등의 문제점이 발생할 수도 있다.
이를 방지하기 위해, 기판(110) 상에 버퍼층(112)을 선택적으로 형성할 수 있다. 버퍼층(112)은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질에 의해 형성할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층(112)은 단층 또는 다층 구조의 형태로 형성될 수도 있다.
기판(110) 상에 버퍼층(112)을 형성한 이후, 버퍼층(112) 상에 제1 도전형 반도체층(122), 활성층(124), 제2 도전형 반도체층(126)을 순차적으로 적층하여 발광 구조물(120)을 형성할 수 있다.
제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
제1 도전형 반도체층(122)은 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하여 형성될 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조, 양자 선 구조, 또는 양자 점 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 활성층(124)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에 도전형 클래드층(미도시)이 더 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등으로 형성될 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, InxAlyGa1 -x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하여 제2 도전형 반도체층(126)을 형성할 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이후, 도 3b에 예시된 바와 같이, 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각(Mesa etching)하여 제1 도전형 반도체층(122)의 일부를 노출시킨다.
이후, 도 3c에 예시된 바와 같이, 노출된 제1 도전형 반도체층(122)의 상부에 제1 오믹 접촉층(130)를 형성함과 동시에 제2 도전형 반도체층(126)의 상부에 제2 오믹 접촉층(140)을 형성한다. 그러나, 실시예는 이에 국한되지 않으며, 제1 오믹 접촉층(130)을 먼저 형성한 다음에 제2 오믹 접촉층(140)을 형성할 수도 있고, 제2 오믹 접촉층(140)을 형성한 다음에 제1 오믹 접촉층(130)을 형성할 수도 있다. 제1 및 제2 오믹 접촉층(130, 140)은 통상의 리소그라피 공정을 이용하여 형성될 수 있다.
예를 들어, 제1 오믹 접촉층(130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
또한, 제2 오믹 접촉층(140)의 하부, 중간 및 상부 오믹 전도층(142, 144, 146) 각각은 In, Zn, Sn, Al, Ga, Sb, N, Ir, Ag, Ni, Cr, Ti, Rh, Pd, Ru, Mg, Pt, Au, Hf 중 적어도 하나와 산소를 이용하여 형성될 수 있다. 예를 들어, 하부, 중간 및 상부 오믹 전도층(142, 144, 146) 각각은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
이후, 도 2에 예시된 바와 같이, 제1 오믹 접촉층(130) 위에 제1 전극(132)이 형성됨과 동시에 제2 오믹 접촉층(140) 위에 제2 전극(134)이 형성된다. 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 제1 및 제2 전극(132, 134)을 형성할 수 있다.
도 4는 기존과 본 실시예에서 오믹 접촉층(34, 140)의 두께에 따른 외부 양자 효율(EQE:External Quantum Efficiency)간의 관계를 나타내는 그래프이다.
도 4를 참조하면, 기존 발광 소자의 p형 오믹 접촉층(34)의 두께에 따른 외부 양자 효율(152)보다 본 실시예에 따른 발광 소자(100)의 제2 오믹 접촉층(140)의 각 층(142, 144, 146)의 두께에 따른 외부 양자 효율(150)이 높음을 알 수 있다.
만일, 제2 오믹 접촉층(140)의 두께가 너무 클 경우 투과율이 저하될 수도 있다. 따라서, 도 4에 예시된 바와 같이 실시예에 의한 제2 오믹 접촉층(140)의 두께는 150 ㎚일 수 있다.
도 5는 기존과 실시예에서 시험용 웨이퍼(test wafer)별 순방향 동작 전압의 특성을 나타내는 그래프이다. 여기서, 참조부호 162, 172는 첫 번째 시험용 웨이퍼에 대한 순방향 동작 전압의 특성을 나타내고, 참조부호 164, 174는 두 번째 시험용 웨이퍼에 대한 순방향 동작 전압의 특성을 나타내고, 참조부호 166, 176은 세 번째 시험용 웨이퍼에 대한 순방향 동작 전압의 특성을 나타내고, 참조부호 168, 178은 네 번째 시험용 웨이퍼에 대한 순방향 동작 전압의 특성을 나타낸다.
기존의 발광 소자와 전술한 실시예의 발광 소자를 제작하여 실제로 정격 전류를 예를 들면 350 ㎃로 인가하면서 순방향 동작 전압을 살펴보았다. 이 경우, 도 5를 참조하면, 도 1에 도시된 바와 같이 단일층으로 p형 오믹 접촉층(34)이 구성될 경우 순방향 동작 전압(162, 164, 166, 168)에 대비하여, 도 2에 예시된 바와 같이 복수의 다층으로 제2 오믹 접촉층(140)이 구성될 경우 순방향 동작 전압(172, 174, 176, 178)은 더 낮아짐을 알 수 있다. 이는, 기존의 p형 오믹 접촉층(34)에 대비하여 실시예에 의한 제2 오믹 접촉층(140)의 두께가 더 크며, 이로 인해 전류 스프레딩에 기여하는 투명 도전 산화막의 체적이 증가하여, 저항이 감소한 것과 동일한 효과가 있다. 따라서, 실시예에 의한 발광 소자의 순방향 동작 전압은 기존의 발광 소자의 동작 전압보다 더 낮아질 수 있다.
도 1의 p형 오믹 접촉층(34)이 하나의 투명 도전 산화막으로 이루어지고, 도 2에 예시된 실시예의 제2 오믹 접촉층(140)이 3개의 투명 도전 산화막(142, 144, 146)으로 이루어진 경우, 투과율 편차를 다음과 같이 살펴본다.
도 6은 두께별 투과율 산출값을 나타내는 그래프이다.
투명 도전 산화막도 밴드갭 에너지(band gap energy)를 갖는다. 만일, 투명 도전 산화막이 ITO일 경우 약 2.5 eV의 밴드갭 에너지를 갖고, 투명 도전 산화막이 AZO일 경우 약 3.1 eV의 밴드갭 에너지를 갖는다. 즉, 밴드 갭 에너지에 의해 투명 도전 산화막의 광학적인 두께가 결정된다. 예를 들어, 2.54 eV의 밴드갭 에너지를 갖는 물질의 경우, 도 6에 예시된 바와 같이 두께에 따라 투과율이 달라질 수 있다.
도 7a 및 도 7b는 각각 기존과 본 실시예의 파장별 투과도를 나타내는 그래프이다.
도 4에 예시된 그래프에서, 기존 그래프(152)에서 최대의 EQE을 갖는 두 지점의 두께로 투명 도전 산화막을 증착하면 도 7a에 도시된 바와 같은 투과도가 얻어지고, 실시예의 그래프(150)에서 최대의 EQE를 갖는 두 지점의 두께로 투명 도전 산화막을 증착하면 도 7b에 도시된 바와 같은 투과도가 얻어진다.
도 7a를 참조하면 기존의 발광 소자의 경우 투과도의 편차가 약 5 %이지만, 도 7b를 참조하면 실시예의 발광 소자의 경우 투과도의 편차가 거의 없음을 알 수 있다. 이는 도 4에 도시된 그래프 결과와 동일한 현상이다.
전술한 실시예에 따른 발광 소자는 제2 도전형 반도체층(126) 위에 순차적으로 적층되며, 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 작은 산소 함량비를 갖는 복수의 오믹 접촉층(142, 144, 146)에 의해 제2 오믹 접촉층(140)을 형성한다. 특히, 하부 오믹 접촉층(142)의 산소 함량비가 중간 및 상부 오믹 접촉층(144, 146)의 산소 함량비보다 크기 때문에, 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 오믹 접촉층(142, 144, 146)의 캐리어 농도가 작아지고 전자 이동도가 향상되므로 오믹 접촉 저항 즉, 전기 저항이 작아져서, 동작 전압을 낮출 수 있다.
또한, 하부, 중간 및 상부 오믹 접촉층(142, 144, 146)이 인듐과 주석을 포함할 경우, 제2 도전형 반도체층(126)으로부터 멀리 배치될수록 각 오믹 접촉층(142, 144, 146)에 포함된 주석의 함량비(x-1)가 작고 주석의 함량비가 작은 만큼 인듐의 함량비(x)가 크기 때문에 투과도를 증가시킴으로써 광 추출 효율을 향상시킬 수 있고 오믹 접촉 저항을 낮출 수 있다.
이하, 발광 소자를 포함하는 발광 소자 패키지의 구성 및 동작을 설명한다.
도 8은 실시예에 따른 발광소자 패키지(200)의 단면도이다.
실시예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 패키지 몸체부(205)에 설치된 제1 및 제2 리드 프레임(213, 214)과, 패키지 몸체부(205)에 배치되어 제1 및 제2 리드 프레임(213, 214)과 전기적으로 연결되는 발광 소자(220)와, 발광 소자(220)를 포위하는 몰딩 부재(240)를 포함한다.
패키지 몸체부(205)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있으며, 발광 소자(220)의 주위에 경사면이 형성될 수 있다.
제1 및 제2 리드 프레임(213, 214)은 서로 전기적으로 분리되며, 발광 소자(220)에 전원을 제공하는 역할을 한다. 또한, 제1 및 제2 리드 프레임(213, 214)은 발광 소자(220)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수도 있으며, 발광 소자(220)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
발광 소자(220)는 도 2에 예시된 발광 소자(100)일 수 있으나 이에 한정되는 것은 아니다.
발광 소자(220)는 도 8에 예시된 바와 같이 제1 또는 제2 리드 프레임(213, 214) 상에 배치되거나, 패키지 몸체부(205) 상에 배치될 수도 있다.
발광 소자(220)는 제1 및/또는 제2 리드 프레임(213, 214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 도 8에 예시된 발광 소자(220)는 제1 리드 프레임(213)과 와이어(230)를 통해 전기적으로 연결되고 제2 리드 프레임(214)과 직접 전기적으로 연결될 수 있으나 이에 국한되지 않는다.
몰딩 부재(240)는 발광 소자(220)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(240)는 형광체를 포함하여, 발광 소자(220)에서 방출된 광의 파장을 변화시킬 수 있다.
실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.
도 9는 실시예에 따른 조명 유닛(300)의 사시도이다. 다만, 도 9의 조명 유닛(300)은 조명 시스템의 한 예이며, 이에 한정되는 것은 아니다.
실시예에서 조명 유닛(300)은 케이스 몸체(310)와, 케이스 몸체(310)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(320)와, 케이스 몸체(310)에 설치된 발광 모듈부(330)를 포함할 수 있다.
케이스 몸체(310)는 방열 특성이 양호한 재질로 형성되며, 금속 또는 수지로 형성될 수 있다.
발광 모듈부(330)는 기판(332)과, 기판(332)에 탑재되는 적어도 하나의 발광소자 패키지(200)를 포함할 수 있다.
기판(332)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(metal Core) PCB, 연성(flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 기판(332)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.
기판(332) 상에는 적어도 하나의 발광 소자 패키지(200)가 탑재될 수 있다. 발광 소자 패키지(200) 각각은 적어도 하나의 발광 소자(220) 예를 들면 발광 다이오드(LED: Light Emitting Diode)를 포함할 수 있다. 발광 다이오드는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
발광 모듈부(330)는 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
연결 단자(320)는 발광 모듈부(330)와 전기적으로 연결되어 전원을 공급할 수 있다. 실시예에서 연결 단자(320)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 연결 단자(320)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있다.
도 10은 실시예에 따른 백라이트 유닛(400)의 분해 사시도이다. 다만, 도 10의 백라이트 유닛(400)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.
실시예에 따른 백라이트 유닛(400)은 도광판(410)과, 도광판(410) 아래의 반사 부재(420)와, 바텀 커버(430)와, 도광판(410)에 빛을 제공하는 발광 모듈부(440)를 포함한다. 바텀 커버(430)는 도광판(410), 반사 부재(420) 및 발광모듈부(440)를 수납한다.
도광판(410)은 빛을 확산시켜 면 광원화시키는 역할을 한다. 도광판(410)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl methacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
발광 모듈부(440)는 도광판(410)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 백라이트 유닛이 설치되는 디스플레이 장치의 광원으로써 작용하게 된다.
발광 모듈부(440)는 도광판(410)과 접할 수 있으나 이에 한정되지 않는다. 구체적으로, 발광 모듈부(440)는 기판(442)과, 기판(442)에 탑재된 다수의 발광 소자 패키지(400)를 포함한다. 기판(442)은 도광판(410)과 접할 수 있으나 이에 한정되지 않는다.
기판(442)은 회로 패턴(미도시)을 포함하는 PCB일 수 있다. 다만, 기판(442)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성(flexible) PCB 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
그리고, 다수의 발광 소자 패키지(200)는 기판(442) 상에 빛이 방출되는 발광면이 도광판(410)과 소정 거리 이격되도록 탑재될 수 있다.
도광판(410) 아래에는 반사 부재(420)가 형성될 수 있다. 반사 부재(420)는 도광판(410)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 백라이트 유닛의 휘도를 향상시킬 수 있다. 반사 부재(420)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
바텀 커버(430)는 도광판(410), 발광 모듈부(440) 및 반사 부재(420) 등을 수납할 수 있다. 이를 위해, 바텀 커버(430)는 상면이 개구된 박스(box) 형상으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
바텀 커버(430)는 금속 또는 수지로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10, 110: 기판 20, 120: 발광 구조물
100, 220: 발광 소자 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
130: 제1 오믹 접촉층 132: 제1 전극
134: 제2 전극 140: 제2 오믹 접촉층
142: 하부 오믹 접촉층 144: 중간 오믹 접촉층
146: 상부 오믹 접촉층 200: 발광 소자 패키지
205: 패키지 몸체부 213, 214: 리드 프레임
240: 몰딩 부재 300: 조명 유닛
310: 케이스 몸체 320: 연결 단자
330, 440: 발광 모듈부 400: 백 라이트 유닛
410: 도광판 420: 반사 부재
430: 바텀 커버
100, 220: 발광 소자 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
130: 제1 오믹 접촉층 132: 제1 전극
134: 제2 전극 140: 제2 오믹 접촉층
142: 하부 오믹 접촉층 144: 중간 오믹 접촉층
146: 상부 오믹 접촉층 200: 발광 소자 패키지
205: 패키지 몸체부 213, 214: 리드 프레임
240: 몰딩 부재 300: 조명 유닛
310: 케이스 몸체 320: 연결 단자
330, 440: 발광 모듈부 400: 백 라이트 유닛
410: 도광판 420: 반사 부재
430: 바텀 커버
Claims (12)
- 기판;
상기 기판 위에 순차적으로 적층되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 발광 구조물; 및
상기 제2 도전형 반도체층 위에 순차적으로 적층되는 복수의 오믹 접촉층을 포함하는 발광 소자. - 제1 항에 있어서, 상기 복수의 오믹 접촉층의 투과도는 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 큰 발광 소자.
- 제1 항에 있어서, 상기 복수의 오믹 접촉층의 두께는 서로 동일한 발광 소자.
- 제1 항에 있어서, 상기 복수의 오믹 접촉층의 두께는 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 큰 발광 소자.
- 제1 항에 있어서, 상기 복수의 오믹 접촉층의 두께는 상기 활성층에서 방출된 광의 피크 파장의 1/4에 비례하는 발광 소자.
- 제1 항에 있어서, 상기 복수의 오믹 접촉층 각각은 투명 도전 산화막을 포함하는 발광 소자.
- 제6 항에 있어서, 상기 투명 도전 산화막의 산소 함량비는 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 작은 발광 소자.
- 제6 항에 있어서, 상기 투명 도전 산화막 중 상기 제2 도전형 반도체층과 가장 가깝게 배치된 제1 투명 도전 산화막의 산소 함량비는 상기 제1 투명 도전 산화막 위에 적층되는 적어도 하나의 제2 투명 도전 산화막의 산소 함량비보다 큰 발광 소자.
- 제1 항에 있어서, 상기 복수의 오믹 전도층 각각은 In, Zn, Sn, Al, Ga, Sb, N, Ir, Ag, Ni, Cr, Ti, Rh, Pd, Ru, Mg, Pt, Au, Hf 중 적어도 하나와 산소를 포함하는 발광 소자.
- 제1 항에 있어서, 상기 복수의 오믹 전도층 각각은 IxT1 - xO를 포함하고, 1-x는 상기 제2 도전형 반도체층으로부터 멀리 배치될수록 작은 발광 소자.
- 제1 항에 있어서, 상기 복수의 오믹 전도층 각각은 IxT1 - xO을 포함하고, 인듐과 주석의 총 함량에 대한 산소의 함량은 1.3 내지 2.4인 발광 소자.
- 제1 항에 있어서, 상기 복수의 오믹 전도층은 IxT1 - xO을 포함하고, IxT1 - xO에서 산소의 함량은 50 %이상이고, 인듐의 함량은 30 % 이상이고, 주석의 함량은 2 % 이상인 발광 소자.
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|---|---|---|---|---|
| KR20210114057A (ko) * | 2019-05-13 | 2021-09-17 | 샤먼 산안 옵토일렉트로닉스 컴퍼니 리미티드 | 발광 다이오드 |
Citations (3)
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| JP2005209734A (ja) * | 2004-01-20 | 2005-08-04 | Nichia Chem Ind Ltd | 電極及び半導体発光素子 |
| KR20060007958A (ko) * | 2004-07-23 | 2006-01-26 | 광주과학기술원 | 탑에미트형 질화물계 발광소자 및 그 제조방법 |
| KR20090077340A (ko) * | 2008-01-10 | 2009-07-15 | 고려대학교 산학협력단 | 발광 효율이 향상된 질화물 발광 소자 및 그 제조 방법 |
-
2012
- 2012-08-16 KR KR1020120089376A patent/KR102034709B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005209734A (ja) * | 2004-01-20 | 2005-08-04 | Nichia Chem Ind Ltd | 電極及び半導体発光素子 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210114057A (ko) * | 2019-05-13 | 2021-09-17 | 샤먼 산안 옵토일렉트로닉스 컴퍼니 리미티드 | 발광 다이오드 |
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