KR20140020145A - Method of manufacturing the non-volatile memory device - Google Patents

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Abstract

The present technique includes a step of forming a pipe gate where a sacrificial layer is buried; a step of forming a lamination structure by alternately laminating a first and a second material layer on the upper part of the pipe gate; a step of forming a channel hole opening the sacrificial layer by etching the lamination structure; a step of forming a charge storage layer pattern at the sidewall of the channel hole; a step of removing the sacrificial layer; and a step of forming a gate insulating layer along the surface of the charge storage layer pattern and a region where the sacrificial layer is removed.

Description

불휘발성 메모리 소자의 제조방법{Method of manufacturing the non-volatile memory device}Method of manufacturing the non-volatile memory device

본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 3차원 불휘발성 메모리 소자의 제조방법에 관한 것이다.
The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a three-dimensional nonvolatile memory device.

반도체 소자는 일반적으로 기판 상에 2차원적으로 배열된 메모리 셀들을 포함한다. 이러한 반도체 소자의 집적도를 높이기 위해 2차원적으로 배열된 메모리 셀 크기를 줄이는 다양한 기술들을 개발하고 있다. 그러나, 메모리 셀 크기를 줄이는 데 한계가 있다. 2차원 메모리 소자의 한계를 극복하기 위해 기판 상부에 메모리 셀들을 3차원으로 배열하여 집적도를 향상시키는 3차원 구조의 반도체 소자가 제안된 바 있다.Semiconductor devices generally include memory cells arranged two-dimensionally on a substrate. In order to increase the integration of such semiconductor devices, various techniques for reducing the size of two-dimensionally arranged memory cells have been developed. However, there is a limit to reducing the memory cell size. In order to overcome the limitations of the two-dimensional memory device, a semiconductor device having a three-dimensional structure that improves the degree of integration by arranging memory cells on a substrate in three dimensions has been proposed.

3차원 반도체 소자는 기판 상부로 돌출된 채널막을 따라 적층된 메모리 셀들을 포함한다. 이와 같은 3차원 반도체 소자의 신뢰성을 향상시키기 위해 최근 다양한 기술들이 제안되고 있다.
The 3D semiconductor device includes memory cells stacked along a channel film that protrudes above the substrate. Recently, various techniques have been proposed to improve the reliability of such a 3D semiconductor device.

본 발명의 실시 예는 3차원 불휘발성 메모리 소자의 신뢰성을 개선할 수 있는 불휘발성 메모리 소자의 제조방법을 제공한다.
An embodiment of the present invention provides a method of manufacturing a nonvolatile memory device that can improve the reliability of the three-dimensional nonvolatile memory device.

본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 희생막이 매립된 파이프 게이트를 형성하는 단계; 상기 파이프 게이트 상부에 제1 및 제2 물질막들을 교대로 적층하여 적층 구조를 형성하는 단계; 상기 적층 구조를 식각하여 상기 희생막을 개구시키는 채널홀을 형성하는 단계; 상기 채널홀 측벽에 전하 저장막 패턴을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 희생막이 제거된 영역 및 상기 전하 저장막 패턴의 표면을 따라 게이트 절연막을 형성하는 단계를 포함할 수 있다.
Method of manufacturing a nonvolatile memory device according to an embodiment of the present invention comprises the steps of forming a pipe gate filled with a sacrificial film; Alternately stacking first and second material films on the pipe gate to form a stacked structure; Etching the stacked structure to form a channel hole for opening the sacrificial layer; Forming a charge storage layer pattern on sidewalls of the channel holes; Removing the sacrificial film; And forming a gate insulating layer along a region where the sacrificial layer is removed and a surface of the charge storage layer pattern.

본 기술은 파이프 트랜지스터의 게이트 절연막 형성 영역에 전하 저장막이 형성되는 것을 방지하여 파이프 트랜지스터의 문턱 전압 변동을 개선함으로써 3차원 불휘발성 메모리 소자의 신뢰성을 개선할 수 있다.
The present technology improves the threshold voltage variation of the pipe transistor by preventing the charge storage layer from being formed in the gate insulating film forming region of the pipe transistor, thereby improving reliability of the 3D nonvolatile memory device.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 회로도이다.
도 2a 및 도 2j는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.1 is a circuit diagram of a nonvolatile memory device according to an embodiment of the present invention.
2A and 2J are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
3 is a block diagram illustrating a memory system according to an embodiment of the present invention.
4 is a configuration diagram illustrating a computing system according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 회로도이다.1 is a circuit diagram of a nonvolatile memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자는 셀 영역에 형성된 메모리 스트링(ST)을 포함한다. 메모리 스트링(ST)은 비트 라인(BL)과 소스 라인(SL) 사이에 직렬 접속된 메모리 셀들(MC00~MCn), 파이프 트랜지스터(Ptr), 적어도 하나의 소스 셀렉트 트랜지스터(SST), 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함한다.Referring to FIG. 1, a nonvolatile memory device according to an embodiment of the present invention includes a memory string ST formed in a cell region. The memory string ST may include memory cells MC 00 to MC n connected in series between the bit line BL and the source line SL, a pipe transistor Ptr, at least one source select transistor SST, and at least One drain select transistor DST is included.

메모리 셀들(MC00~MCn)은 전하 저장막에 저장되는 전하의 양에 따라 그 문턱 전압이 변화된다. 메모리 셀들(MC00~MCn)의 문턱 전압을 제어하여 메모리 셀들(MC00~MCn)에 데이터를 재기입할 수 있다. 메모리 셀들(MC00~MCn)은 소스 라인(SL) 측에 직렬로 접속되며 일렬로 적층된 제1 그룹의 메모리 셀들(MC00~MCk)과, 비트 라인(BL)측에 직렬로 접속되며 일렬로 적층된 제2 그룹의 메모리 셀들(MCk+1~MCn)로 구분된다. 제1 그룹의 메모리 셀들(MC00~MCk)의 게이트들에 연결된 워드 라인들(WL00~WLk)은 서로 절연되도록 형성되며, 제2 그룹의 메모리 셀들(MCk+1~MCn)의 게이트들에 연결된 워드 라인들(WLk +1~WLn) 또한 서로 절연되도록 형성된다.The threshold voltages of the memory cells MC 00 to MC n change according to the amount of charge stored in the charge storage layer. By controlling the threshold voltage of the memory cells (MC 00 ~ MC n) may re-write data to the memory cells (MC 00 ~ MC n). The memory cells MC 00 to MC n are connected in series to the source line SL side, and are connected in series to the first group of memory cells MC 00 to MC k stacked in a row, and to the bit line BL side in series. And divided into second group of memory cells MC k + 1 to MC n stacked in a row. The word lines WL 00 to WL k connected to the gates of the first group of memory cells MC 00 to MC k are insulated from each other, and the second group of memory cells MC k + 1 to MC n . The word lines WL k +1 to WL n connected to the gates of the gates are also insulated from each other.

소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 제1 그룹의 메모리 셀들(MC00~MCk) 사이에 접속된다. 소스 라인(SL)과 제1 그룹의 메모리 셀들(MC00~MCk) 사이에 접속된 소스 셀렉트 트랜지스터(SST)가 2개 이상일 경우, 소스 셀렉트 트랜지스터들(SST)의 게이트 기능을 하는 소스 셀렉트 라인들(SSL)은 서로 연결되도록 형성될 수 있다.The source select transistor SST is connected between the source line SL and the first group of memory cells MC 00 to MC k . When two or more source select transistors SST are connected between the source line SL and the first group of memory cells MC 00 to MC k , a source select line serving as a gate of the source select transistors SST is provided. The SSL may be formed to be connected to each other.

드레인 셀렉트 트랜지스터(DST)는 비트 라인(BL)과 제2 그룹의 메모리 셀들(MCk +1~MCn) 사이에 접속된다. 비트 라인(BL)과 제2 그룹의 메모리 셀들(MCk +1~MCn) 사이에 접속된 드레인 셀렉트 트랜지스터(DST)가 2개 이상일 경우, 드레인 셀렉트 트랜지스터들(DST)의 게이트 기능을 하는 드레인 셀렉트 라인들(DSL)은 서로 연결되도록 형성될 수 있다.The drain select transistor DST is connected between the bit line BL and the second group of memory cells MC k +1 to MC n . When there are two or more drain select transistors DST connected between the bit line BL and the second group of memory cells MC k +1 to MC n , drains serving as gates of the drain select transistors DST are provided. The select lines DSL may be formed to be connected to each other.

파이프 트랜지스터(Ptr)는 제1 그룹의 메모리 셀들(MC00~MCk)과 제2 그룹의 메모리 셀들(MCk +1~MCn) 사이에 접속된다. 파이프 트랜지스터(Ptr)는 데이터를 저장하는 메모리 셀로 이용되지 않고, 불휘발성 메모리 소자의 프로그램 또는 독출 동작시 패스 트랜지스터 역할을 한다. 이에 따라, 불휘발성 메모리 소자의 프로그램 또는 독출 동작시 파이프 트랜지스터(Ptr)의 게이트 기능을 하는 파이프 게이트(PG)에는 파이프 트랜지스터(Ptr)을 턴-온시키기 위한 전압이 인가될 수 있다.The pipe transistor Ptr is connected between the first group of memory cells MC 00 to MC k and the second group of memory cells MC k +1 to MC n . The pipe transistor Ptr is not used as a memory cell to store data, but serves as a pass transistor in a program or read operation of a nonvolatile memory device. Accordingly, a voltage for turning on the pipe transistor Ptr may be applied to the pipe gate PG serving as a gate of the pipe transistor Ptr during a program or read operation of the nonvolatile memory device.

상술한 파이프 게이트(PG)와 후술할 파이프 트랜지스터(Ptr)의 파이프 채널막 사이에는 게이트 절연막이 형성된다. 파이프 트랜지스터(Ptr)의 게이트 절연막은 메모리 셀들(MC00~MCn)의 채널막을 감싸는 터널 절연막, 전하 저장막, 및 전하 차단막과 동일한 물질막으로 형성될 수 있다. 파이프 트랜지스터(Ptr)의 게이트 절연막으로서 전하 저장막과 동일한 물질막이 포함되는 경우, 파이프 트랜지스터(Ptr)의 문턱 전압이 변동되어 메모리 셀들(MC00~MCn)의 프로그램 동작, 독출 동작, 및 소거 동작이 불안정해질 수 있다. 후술하겠으나, 본 발명의 실시 예에서는 파이프 트랜지스터(Ptr)의 문턱 전압 안정화를 위하여 파이프 트랜지스터(Ptr)의 게이트 절연막을 형성할 때, 메모리 셀들(MC00~MCn)의 전하 저장막과 동일한 물질막이 형성되는 것을 방지한다. 이로써 본 발명의 실시 예는 파이프 트랜지스터(Ptr)의 문턱 전압 변동을 개선하여 3차원 불휘발성 메모리 소자의 신뢰성을 개선할 수 있다.
A gate insulating film is formed between the pipe gate PG and the pipe channel film of the pipe transistor Ptr described later. The gate insulating layer of the pipe transistor Ptr may be formed of the same material layer as the tunnel insulating layer, the charge storage layer, and the charge blocking layer surrounding the channel layer of the memory cells MC 00 to MC n . When the same material film as that of the charge storage film is included as the gate insulating film of the pipe transistor Ptr, the threshold voltage of the pipe transistor Ptr is changed so that the program operation, the read operation, and the erase operation of the memory cells MC 00 to MC n are performed . This may become unstable. As will be described later, in the exemplary embodiment of the present invention, when the gate insulating film of the pipe transistor Ptr is formed to stabilize the threshold voltage of the pipe transistor Ptr, the same material film as the charge storage film of the memory cells MC 00 to MC n is formed. Prevent formation. Accordingly, the embodiment of the present invention can improve the reliability of the 3D nonvolatile memory device by improving the threshold voltage variation of the pipe transistor Ptr.

도 2a 및 도 2j는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
2A and 2J are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 기판(101) 내부에 웰 구조(미도시) 형성을 위한 불순물 및 문턱 전압 조절을 위한 불순물을 주입한다. 이어서, 기판(101) 상에 제1 게이트 절연막(103) 및 제1 도전막(105A)을 형성한다. 제1 게이트 절연막(103)은 실리콘 산화막으로 형성할 수 있다. Referring to FIG. 2A, impurities for forming a well structure (not shown) and impurities for adjusting a threshold voltage are implanted into the substrate 101. Subsequently, a first gate insulating film 103 and a first conductive film 105A are formed on the substrate 101. The first gate insulating film 103 may be formed of a silicon oxide film.

이 후, 제1 도전막(105A)의 일부를 식각하여 셀 영역에 파이프 트렌치(107)를 형성하고, 파이프 트렌치(107) 내부를 희생막(109)으로 매립한다. 희생막(109)은 후속 공정에서 형성될 전하 저장막용 물질막에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있다. 또는 희생막(109)용 물질막은 후속 공정에서 형성될 제1 물질막들(131A~131G) 및 제2 물질막들(133A~133F)에 대한 식각 선택비를 갖는 것일 수 있다. 예를 들어, 희생막(109)은 TiCl4, TiN, 산화막, 게르마늄과 같은 반도체막, 티타늄, 코발트 및 니켈 중 적어도 어느 하나를 포함할 수 있다.Thereafter, a portion of the first conductive film 105A is etched to form a pipe trench 107 in the cell region, and the inside of the pipe trench 107 is filled with the sacrificial film 109. The sacrificial layer 109 may be formed of a material layer having an etch selectivity with respect to the material layer for the charge storage layer to be formed in a subsequent process. Alternatively, the material layer for the sacrificial layer 109 may have an etching selectivity with respect to the first material layers 131A to 131G and the second material layers 133A to 133F to be formed in a subsequent process. For example, the sacrificial film 109 may include at least one of a TiCl 4 , a TiN, an oxide film, a semiconductor film such as germanium, titanium, cobalt, and nickel.

계속해서, 희생막(109)이 매립된 제1 도전막(105A) 상부에 제2 도전막(105B)을 더 형성할 수 있다. 본 발명의 실시 예에서는 제2 도전막(105B)이 형성된 경우를 예로 들어 도시하였으나, 제2 도전막(105B)은 형성되지 않을 수 있다. Subsequently, a second conductive film 105B may be further formed on the first conductive film 105A in which the sacrificial film 109 is embedded. In the exemplary embodiment of the present invention, the second conductive layer 105B is formed as an example, but the second conductive layer 105B may not be formed.

이 후, 셀 영역에 메모리 블록 단위로 분리된 파이프 게이트(PG)가 형성되도록 제1 및 제2 도전막(105A, 105B)을 식각한다. 파이프 게이트(PG)는 포토리소그래피 공정을 통해 패터닝 될 수 있다.Thereafter, the first and second conductive layers 105A and 105B are etched to form the pipe gates PG separated in units of memory blocks in the cell region. The pipe gate PG may be patterned through a photolithography process.

이어서, 희생막(109)이 매립된 파이프 게이트(PG) 상에 제1 물질막들(131A~131G) 및 제2 물질막들(133A~133F)이 교대로 적층된 적층 구조(ML)가 형성된다. 제2 물질막들(133A~133F)은 제1 물질막들(131A~131G)에 대한 식각 선택비를 갖는 물질막으로 형성된다.Subsequently, a stacked structure ML in which first material layers 131A to 131G and second material layers 133A to 133F are alternately stacked is formed on the pipe gate PG in which the sacrificial layer 109 is embedded. do. The second material layers 133A to 133F are formed of a material layer having an etching selectivity with respect to the first material layers 131A to 131G.

제1 물질막들(131A~131G)은 층간 절연막이 형성될 영역에 형성되며, 제2 물질막들(133A~133F)은 도전막 패턴이 형성될 영역에 형성된다. 제1 물질막들(131A~131G)은 층간 절연막으로서 형성될 수 있으며, 제2 물질막들은(133A~133F)은 희생막으로서 형성될 수 있다. 층간 절연막으로서의 제1 물질막들(131A~131G)은 산화막으로 형성될 수 있으며, 희생막으로서의 제2 물질막들은(133A~133F)은 질화막으로 형성될 수 있다. 또는 제1 물질막들(131A~131G)은 희생막으로서 형성될 수 있으며, 제2 물질막들은(133A~133F)은 게이트용 도전막으로서 형성될 수 있다. 희생막으로서의 제1 물질막들(131A~131G)은 언도프트 폴리 실리콘막으로 형성될 수 있으며, 게이트용 도전막으로서 제2 물질막들(133A~133F)은 도프트 폴리 실리콘막으로 형성될 수 있다. 또는 제1 물질막들(131A~131G)은 층간 절연막으로서 형성될 수 있으며, 제2 물질막들은(133A~133F)은 게이트용 도전막으로서 형성될 수 있다. 층간 절연막으로서의 제1 물질막들(131A~131G)은 산화막으로 형성될 수 있으며, 게이트용 도전막으로서 제2 물질막들(133A~133F)은 도프트 폴리 실리콘막, 금속막, 금속 실리사이드막 등의 다양한 도전물질로 형성될 수 있다.The first material films 131A to 131G are formed in the region where the interlayer insulating film is to be formed, and the second material films 133A to 133F are formed in the region where the conductive film pattern is to be formed. The first material layers 131A to 131G may be formed as interlayer insulating layers, and the second material layers 133A to 133F may be formed as sacrificial layers. The first material films 131A to 131G as the interlayer insulating film may be formed of an oxide film, and the second material films 133A to 133F as the sacrificial film may be formed of a nitride film. Alternatively, the first material layers 131A to 131G may be formed as sacrificial layers, and the second material layers 133A to 133F may be formed as conductive films for gates. The first material layers 131A to 131G as the sacrificial layer may be formed of an undoped polysilicon layer, and the second material layers 133A to 133F may be formed of a doped polysilicon layer as the gate conductive layer. have. Alternatively, the first material layers 131A to 131G may be formed as interlayer insulating layers, and the second material layers 133A to 133F may be formed as conductive films for gates. The first material films 131A to 131G as the interlayer insulating film may be formed of an oxide film, and the second material films 133A to 133F may be a doped polysilicon film, a metal film, a metal silicide film, or the like as the gate conductive film. It can be formed of various conductive materials.

도 2b를 참조하면, 적층 구조(ML)를 식각하여 적층 구조(ML)를 관통하며 희생막(109)을 개구시키는 채널홀들(141A, 141B)을 형성한다. 채널홀들(141A)은 희생막(109) 일측을 개구시키는 제1 채널홀(141A)과 희생막(109) 타측을 개구시키는 제2 채널홀(141B)을 포함할 수 있다. 희생막(109) 상부에 제2 도전막(105B)이 형성된 경우, 제2 도전막(105B)을 더 식각하여 제1 및 제2 채널홀(141A, 141B)이 제2 도전막(105B)을 더 관통할 수 있도록 한다.Referring to FIG. 2B, the channel structure 141A and 141B may be formed by etching the stack structure ML to penetrate the stack structure ML and open the sacrificial layer 109. The channel holes 141A may include a first channel hole 141A for opening one side of the sacrificial layer 109 and a second channel hole 141B for opening the other side of the sacrificial layer 109. When the second conductive layer 105B is formed on the sacrificial layer 109, the second conductive layer 105B is further etched so that the first and second channel holes 141A and 141B form the second conductive layer 105B. Allow more penetration.

제1 및 제2 채널홀(141A, 141B)은 포토리소그래피 공정을 통해 형성된 마스크를 식각 베리어로 적층 구조(ML) 및 제2 도전막(105B)을 식각하여 형성할 수 있다. 마스크는 제1 및 제2 채널홀(141A, 141B) 형성 후 제거될 수 있다.The first and second channel holes 141A and 141B may be formed by etching the stack structure ML and the second conductive layer 105B as an etching barrier using a mask formed through a photolithography process. The mask may be removed after formation of the first and second channel holes 141A and 141B.

도 2c를 참조하면, 제1 및 제2 채널홀(141A, 141B)이 형성된 전체 구조의 표면을 따라 제2 게이트 절연막(151) 및 전하 저장막(153)을 형성한다. 제2 게이트 절연막(151)은 메모리 셀들의 전하 차단막 역할을 할 수 있는 절연물로 형성되며, 전하 저장막(153)은 전하 트랩이 가능한 물질막으로 형성된다. 예를 들어, 제2 게이트 절연막(151)은 실리콘 산화막으로 형성될 수 있으며, 전하 저장막(153)은 질화막으로 형성될 수 있다.Referring to FIG. 2C, the second gate insulating layer 151 and the charge storage layer 153 are formed along the surface of the entire structure in which the first and second channel holes 141A and 141B are formed. The second gate insulating layer 151 is formed of an insulator that can serve as a charge blocking layer of the memory cells, and the charge storage layer 153 is formed of a material layer capable of charge trapping. For example, the second gate insulating layer 151 may be formed of a silicon oxide layer, and the charge storage layer 153 may be formed of a nitride layer.

이 후, 전하 저장막(153)의 표면을 따라 보호막(157)을 더 형성할 수 있다. 보호막(157)용 물질막은 전하 저장막(153)용 물질막에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있다. 또는 보호막(157)용 물질막은 제1 물질막들(131A~131G) 및 제2 물질막들(133A~133F)에 대한 식각 선택비를 갖는 것일 수 있다. 또한 보호막(157)용 물질막은 희생막(109)용 물질막과 동일한 물질막으로 형성될 수 있다. 예를 들어, 보호막(157)은 TiCl4, TiN, 산화막, 게르마늄과 같은 반도체막, 티타늄, 코발트 및 니켈 중 적어도 어느 하나를 포함할 수 있다.Thereafter, the passivation layer 157 may be further formed along the surface of the charge storage layer 153. The material layer for the passivation layer 157 may be formed of a material layer having an etching selectivity with respect to the material layer for the charge storage layer 153. Alternatively, the material layer for the protective layer 157 may have an etching selectivity with respect to the first material layers 131A to 131G and the second material layers 133A to 133F. In addition, the material layer for the protective layer 157 may be formed of the same material layer as the material layer for the sacrificial layer 109. For example, the passivation layer 157 may include at least one of a TiCl 4 , a TiN, an oxide layer, a semiconductor layer such as germanium, titanium, cobalt, and nickel.

도 2d를 참조하면, 에치-백 등의 전면 식각공정으로 보호막(157)을 식각하여 제1 및 제2 채널홀(141A, 141B)의 측벽에 보호막패턴(157A)을 형성한다. 이 후, 전하 저장막(153) 및 제2 게이트 절연막(151)을 전면 식각공정으로 식각하여 제1 및 제2 채널홀(141A, 141B) 측벽에 전하 저장막 패턴(153A) 및 제2 게이트 절연막 패턴(151A)을 형성한다. 이로써, 제1 및 제2 채널홀(141A, 141B)의 저면에서 희생막(109)이 개구된다.Referring to FIG. 2D, the passivation layer 157 may be etched through the entire surface etching process such as etch-back to form the passivation layer pattern 157A on sidewalls of the first and second channel holes 141A and 141B. Subsequently, the charge storage layer 153 and the second gate insulating layer 151 are etched by the entire surface etching process to form the charge storage layer pattern 153A and the second gate insulating layer on sidewalls of the first and second channel holes 141A and 141B. The pattern 151A is formed. As a result, the sacrificial layer 109 is opened at the bottoms of the first and second channel holes 141A and 141B.

상술한 보호막(157) 및 보호막 패턴(157A) 형성 공정은 생략될 수 있다. 이 경우, 전하 저장막(153)이 전면 개구된 상태에서 전하 저장막(153) 및 제2 게이트 절연막(151)을 에치-백 등의 전면 식각 공정으로 식각하여 희생막(109)이 개구시키는 전하 저장막 패턴(153A) 및 제2 게이트 절연막 패턴(151A)을 제1 및 제2 채널홀(141A, 141B)의 측벽에 형성할 수 있다.The above-described process of forming the passivation layer 157 and the passivation layer pattern 157A may be omitted. In this case, the charge storage layer 153 and the second gate insulating layer 151 are etched by the entire surface etching process such as etch-back, and the sacrificial layer 109 is opened while the charge storage layer 153 is entirely open. The storage layer pattern 153A and the second gate insulating layer pattern 151A may be formed on sidewalls of the first and second channel holes 141A and 141B.

도 2e를 참조하면, 전하 저장막 패턴(153A) 및 제2 게이트 절연막 패턴(151A)에 의해 개구된 희생막(109)을 제1 및 제2 채널홀(141A, 141B)을 통해 식각제를 투입하여 제거하고, 보호막 패턴(157A)을 제거한다. 희생막(109) 및 보호막 패턴(157A)이 동일한 물질막으로 형성된 경우, 희생막(109) 및 보호막 패턴(157A)은 동일한 식각제에 의해 제거될 수 있다.Referring to FIG. 2E, an etchant is introduced into the sacrificial layer 109 opened by the charge storage layer pattern 153A and the second gate insulation layer pattern 151A through the first and second channel holes 141A and 141B. The protective film pattern 157A is removed. When the sacrificial layer 109 and the passivation layer pattern 157A are formed of the same material layer, the sacrificial layer 109 and the passivation layer pattern 157A may be removed by the same etchant.

희생막이 제거된 영역에서 파이프 트렌치(107)가 개구된다. 그리고, 보호막 패턴(157A)이 제거된 영역에서 전하 저장막 패턴(153A)이 개구된다.The pipe trench 107 is opened in the region where the sacrificial layer is removed. The charge storage layer pattern 153A is opened in the region where the passivation layer pattern 157A is removed.

도 2f를 참조하면, 전하 저장막 패턴(153)의 표면 및 파이프 트렌치(107)의 표면을 따라 제3 게이트 절연막(161)을 형성한다. 제3 게이트 절연막(161)은 메모리 셀의 터널 절연막 역할을 할 수 있으면서, 파이프 트랜지스터의 게이트 절연막 역할을 할 수 있는 물질막으로 형성한다. 예를 들어, 제3 게이트 절연막(161)은 실리콘 산화막으로 형성할 수 있다.Referring to FIG. 2F, a third gate insulating layer 161 is formed along the surface of the charge storage layer pattern 153 and the surface of the pipe trench 107. The third gate insulating layer 161 may be formed of a material layer which may serve as a tunnel insulating layer of the memory cell and may serve as a gate insulating layer of the pipe transistor. For example, the third gate insulating layer 161 may be formed of a silicon oxide layer.

도 2g를 참조하면, 제3 게이트 절연막(161)이 형성된 제1 및 제2 채널홀(141A, 141B) 내부와 파이프 트렌치(107) 내부에 채널막(171)을 형성한다. 채널막(171)은 실리콘 막으로 형성될 수 있다.Referring to FIG. 2G, a channel film 171 is formed in the first and second channel holes 141A and 141B having the third gate insulating layer 161 and in the pipe trench 107. The channel film 171 may be formed of a silicon film.

채널막(171)은 제1 및 제2 채널홀(141A, 141B) 내부와 파이프 트렌치(107) 내부를 완전히 매립하며 형성되거나, 제1 및 제2 채널홀(141A, 141B) 및 파이프 트렌치(107)의 중심부가 개구될 수 있도록 제3 게이트 절연막(161)의 표면을 따르는 박막으로 형성될 수 있다. 제1 및 제2 채널홀(141A, 141B) 및 파이프 트렌치(107)의 중심부가 개구된 경우, 제1 및 제2 채널홀(141A, 141B) 및 파이프 트렌치(107)의 중심부를 채우기 위한 절연막 형성 공정이 더 실시될 수 있다. 이 때, 제1 및 제2 채널홀(141A, 141B) 상부를 개구시키기 위해 절연막의 일부를 식각하고, 개구된 제1 및 제2 채널홀(141A, 141B) 상부를 도프트 실리콘막으로 채우는 공정을 더 실시할 수 있다.The channel layer 171 may be formed by completely filling the first and second channel holes 141A and 141B and the inside of the pipe trench 107, or the first and second channel holes 141A and 141B and the pipe trench 107. ) May be formed as a thin film along the surface of the third gate insulating layer 161 so that the central portion of the c) may be opened. When the centers of the first and second channel holes 141A and 141B and the pipe trench 107 are opened, an insulating film is formed to fill the centers of the first and second channel holes 141A and 141B and the pipe trench 107. The process may be carried out further. In this case, a portion of the insulating layer is etched to open the upper portions of the first and second channel holes 141A and 141B, and the upper portions of the opened first and second channel holes 141A and 141B are filled with a doped silicon layer. Can be carried out further.

상기에서, 파이프 트렌치(107) 내부에 형성된 채널막(171)은 파이프 트랜지스터의 파이프 채널막(CHP)이 되고, 제1 채널홀(141A) 내부에 형성된 채널막(171)은 소스 라인 측에 형성된 제1 메모리 셀 그룹의 제1 채널막(CH1)이 되고, 제2 채널홀(141B) 내부에 형성된 채널막(171)은 비트 라인 측에 형성된 제2 메모리 셀 그룹의 제2 채널막(CH2)이 된다.In the above, the channel film 171 formed inside the pipe trench 107 becomes the pipe channel film CHP of the pipe transistor, and the channel film 171 formed inside the first channel hole 141A is formed on the source line side. The first channel layer CH1 of the first memory cell group and the channel layer 171 formed in the second channel hole 141B are the second channel layer CH2 of the second memory cell group formed on the bit line side. Becomes

도 2f를 참조하면, 제1 및 제2 채널막(CH1, CH2) 사이의 적층 구조(ML)를 식각하여 슬릿(175)을 형성한다.Referring to FIG. 2F, the slit 175 is formed by etching the stacked structure ML between the first and second channel layers CH1 and CH2.

제1 물질막들(131A~131G)이 층간 절연막으로서 형성되고, 제2 물질막들(133A~133F)이 희생막으로서 형성된 경우, 슬릿(175) 형성 공정 후, 도 2j에서 후술할 절연막(183) 형성 공정 및 그 이후의 후속 공정이 실시될 수 있다.When the first material films 131A to 131G are formed as the interlayer insulating film and the second material films 133A to 133F are formed as the sacrificial film, after the slit 175 forming process, an insulating film 183 to be described later with reference to FIG. 2J. ) Forming process and subsequent subsequent steps may be carried out.

제1 물질막들(131A~131G)이 층간 절연막으로서 형성되고, 제2 물질막들(133A~133F)이 희생막으로서 형성된 경우, 슬릿(175) 형성 공정 후, 도 2i에서 후술할 도전막 트렌치(177) 형성 공정이 실시될 수 있다.When the first material films 131A to 131G are formed as the interlayer insulating film and the second material films 133A to 133F are formed as the sacrificial film, after the slit 175 forming process, the conductive film trench to be described later with reference to FIG. 2I. (177) The forming process can be performed.

도면에 도시하진 않았으나, 제1 물질막들(131A~131G)이 층간 절연막으로서 형성되고, 제2 물질막들(133A~133F)이 희생막으로서 형성된 경우, 슬릿(175) 형성 공정 후, 층간 절연막 트렌치 형성 공정이 실시될 수 있다.Although not illustrated, when the first material films 131A to 131G are formed as the interlayer insulating film and the second material films 133A to 133F are formed as the sacrificial film, after the slit 175 forming process, the interlayer insulating film Trench formation processes may be performed.

도 2i를 참조하면, 도전막 트렌치(177)는 슬릿(175)을 통해 노출된 희생막으로서의 제2 물질막들(133A~133F)을 선택적으로 식각함으로써 형성할 수 있다.Referring to FIG. 2I, the conductive layer trench 177 may be formed by selectively etching the second material layers 133A to 133F as the sacrificial layer exposed through the slit 175.

도면에 도시하진 않았으나, 층간 절연막 트렌치는 슬릿(175)을 통해 노출된 희생막으로서의 제1 물질막들(131A~131G)을 선택적으로 식각함으로써 형성할 수 있다.Although not illustrated, the interlayer insulating layer trench may be formed by selectively etching the first material layers 131A to 131G as the sacrificial layer exposed through the slit 175.

도 2j를 참조하면, 도전막 트렌치(177) 내부를 채우는 도전막 형성 후, 슬릿(175) 내부에 형성된 도전막을 식각 공정으로 제거하여 도전막 트렌치(177) 내부에 슬릿(175)에 의해 분리된 도전막 패턴들(181)을 형성한다. 최상층의 도전막 패턴들(181) 중 적어도 어느 한층은 소스 셀렉트 라인 또는 드레인 셀렉트 라인으로 이용될 수 있으며, 그 하부의 도전막 패턴들은 워드 라인들로 이용될 수 있다.Referring to FIG. 2J, after the conductive film filling the conductive film trench 177 is formed, the conductive film formed inside the slit 175 is removed by an etching process, and the conductive film is separated by the slit 175 inside the conductive film trench 177. Conductive film patterns 181 are formed. At least one of the uppermost conductive layer patterns 181 may be used as a source select line or a drain select line, and lower conductive layer patterns may be used as word lines.

이 후, 슬릿(175)을 채울만큼 충분한 두께의 절연막(183)을 도전막 패턴들(181)이 형성된 전체 구조 상부에 형성한다. 한편, 도면에 도시하진 않았으나, 층간 절연막 트렌치가 형성된 경우, 슬릿(175)을 절연막(183)으로 채우기 전, 층간 절연막 트렌치를 채우는 절연막을 더 형성할 수 있다.Thereafter, an insulating film 183 having a thickness sufficient to fill the slit 175 is formed on the entire structure in which the conductive film patterns 181 are formed. Although not shown in the drawing, when the interlayer insulating film trench is formed, an insulating film filling the interlayer insulating film trench may be further formed before the slit 175 is filled with the insulating film 183.

절연막(183) 형성 후, 절연막(183)을 관통하여 제2 채널막(CH2))에 접속된 비트 라인 콘택(BCT)의 하단부와 소스 콘택(SCT)을 형성할 수 있다.After forming the insulating layer 183, the lower end portion of the bit line contact BCT connected to the second channel layer CH2 and the source contact SCT may be formed through the insulating layer 183.

이어서, 비트 라인 콘택(BCT)의 하단부 및 소스 콘택(SCT)가 형성된 전체 구조 상부에 절연막(185)을 형성하고, 절연막(185)을 관통하여 소스 콘택(SCT)에 접속된 소스 라인(SL)이 형성될 수 있다.Subsequently, an insulating film 185 is formed on the lower end portion of the bit line contact BCT and the entire structure where the source contact SCT is formed, and the source line SL penetrates the insulating film 185 and is connected to the source contact SCT. This can be formed.

이 후, 소스 라인(SL)이 형성된 전체 구조 상부에 절연막(187)을 형성한다. 이어서, 비트 라인 콘택(BCT)의 하단부 상에 형성된 절연막들(187, 185)을 관통하여 비트 라인 콘택(BCT)의 하단부에 접속된 비트 라인 콘택(BCT)의 상단부를 형성할 수 있다.Thereafter, an insulating film 187 is formed on the entire structure where the source line SL is formed. Subsequently, an upper end portion of the bit line contact BCT connected to the lower end portion of the bit line contact BCT may be formed through the insulating layers 187 and 185 formed on the lower end portion of the bit line contact BCT.

비트 라인 콘택(BCT)의 상단부가 형성된 전체 구조 상부에 절연막(189)을 형성한다. 이 후, 절연막(189)을 관통하여 비트 라인 콘택(BCT)에 접속된 비트 라인(BL)을 형성한다.An insulating film 189 is formed on the entire structure where the upper end portion of the bit line contact BCT is formed. Thereafter, the bit line BL connected to the bit line contact BCT is formed through the insulating film 189.

상술한 바와는 다르게 본 발명의 다른 실시 예에서는 파이프 트렌치 형성 후, 파이프 트렌치 내부에 파이프 트랜지스터의 게이트 절연막 및 파이프 채널막을 미리 형성하고 나서, 파이프 채널막이 형성된 전체 구조 상부에 적층 구조를 형성할 수 있다. 이 경우, 적층 구조를 관통하여 파이프 채널막을 노출하는 제1 및 제2 채널홀을 형성하고, 제1 및 제2 채널홀의 측벽 상에 전하 차단용 제1 게이트 절연막, 전하 저장막, 터널 절연막용 제2 게이트 절연막을 형성할 수 있다. 그리고 나서, 파이프 채널막에 연결된 제1 및 제2 채널막을 제1 및 제2 채널홀 내부에 형성할 수 있다.Unlike the above description, in another embodiment of the present invention, after the pipe trench is formed, the gate insulating film and the pipe channel film of the pipe transistor may be previously formed in the pipe trench, and then the stacked structure may be formed on the entire structure in which the pipe channel film is formed. . In this case, first and second channel holes are formed through the stacked structure to expose the pipe channel film, and the first gate insulating film, the charge storage film, and the tunnel insulating film for blocking charge are formed on sidewalls of the first and second channel holes. A two gate insulating film can be formed. Then, first and second channel films connected to the pipe channel film may be formed in the first and second channel holes.

도 2a 내지 도 2j에서 상술한 실시 예에서는 메모리 셀의 터널 절연막과 파이프 트랜지스터의 게이트 절연막 역할을 할 수 있는 제3 게이트 절연막(161)을 제1 및 제2 채널홀(141A, 141B)의 내부와 파이프 트렌치(107) 내부에 동시에 형성한다. 이에 따라, 도 2a 내지 도 2j에서 상술한 실시 예에서는 파이프 트렌치(107) 내부에 형성되는 게이트 절연막이 후속 공정(예를 들어, 적층 구조(ML) 형성공정)에서 발생하는 열 또는 플라즈마에 의해 손상되는 문제를 방지할 수 있다.2A to 2J, the third gate insulating layer 161, which may serve as the tunnel insulating layer of the memory cell and the gate insulating layer of the pipe transistor, may be formed inside the first and second channel holes 141A and 141B. It is formed at the same time in the pipe trench 107. Accordingly, in the embodiment described above with reference to FIGS. 2A to 2J, the gate insulating film formed inside the pipe trench 107 is damaged by heat or plasma generated in a subsequent process (for example, a stacked structure ML forming process). Can be prevented.

또한, 도 2a 내지 도 2j에서 상술한 실시 예에서는 메모리 셀의 제1 및 제2 채널막(CH1, CH2)과 파이프 트랜지스터의 파이프 채널막(CHP)을 제1 및 제2 채널홀(141A, 141B)의 내부와 파이프 트렌치(107) 내부에 동시에 형성한다. 이에 따라, 도 2a 내지 도 2j에서 상술한 실시 예에서는 파이프 트렌치(107) 내부에 형성되는 파이프 채널막(CHP)이 후속 공정(예를 들어, 적층 구조(ML) 형성공정)에서 발생하는 열 또는 플라즈마에 의해 손상되는 문제를 방지할 수 있다.
2A to 2J, the first and second channel layers CH1 and CH2 of the memory cell and the pipe channel layers CHP of the pipe transistor may be formed into the first and second channel holes 141A and 141B. ) And at the same time inside the pipe trench 107. Accordingly, in the exemplary embodiment described above with reference to FIGS. 2A to 2J, the heat generated by the pipe channel film CHP formed inside the pipe trench 107 in a subsequent process (for example, a stacked structure ML forming process) or The problem of damage by plasma can be prevented.

도 3은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.3 is a block diagram illustrating a memory system according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 불휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다. Referring to FIG. 3, a memory system 1100 according to an embodiment of the present invention includes a nonvolatile memory device 1120 and a memory controller 1110.

불휘발성 메모리 소자(1120)는 도 1 내지 도 2j에서 상술한 실시 예를 참조하여 설명한 불휘발성 메모리 소자를 포함한다. 또한, 불휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.The nonvolatile memory device 1120 includes the nonvolatile memory device described with reference to the embodiments described above with reference to FIGS. 1 to 2J. In addition, the non-volatile memory element 1120 may be a multi-chip package composed of a plurality of flash memory chips.

메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 불휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 불휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.The memory controller 1110 is configured to control the nonvolatile memory device 1120 and may include an SRAM 1111, a CPU 1112, a host interface 1113, an ECC 1114, and a memory interface 1115. . The SRAM 1111 is used as an operation memory of the CPU 1112 and the CPU 1112 performs all control operations for data exchange of the memory controller 1110 and the host interface 1113 is connected to the memory system 1100 And a host computer. The ECC 1114 also detects and corrects errors contained in the data read from the nonvolatile memory element 1120 and the memory interface 1115 performs interfacing with the nonvolatile memory element 1120. [ In addition, the memory controller 1110 may further include an RCM for storing code data for interfacing with the host.

이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
Thus, the memory system 1100 having the configuration can be a memory card or a solid state disk (SSD) in which the nonvolatile memory element 1120 and the controller 1110 are combined. For example, if the memory system 1100 is an SSD, the memory controller 1110 may be connected to the external (e.g., via a USB), MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE, For example, a host).

도 5는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.5 is a block diagram illustrating a computing system according to an exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.Referring to FIG. 5, a computing system 1200 according to an embodiment of the present invention may include a CPU 1220, a RAM 1230, a user interface 1240, a modem 1250, and a memory electrically connected to a system bus 1260. System 1210. In addition, when the computing system 1200 is a mobile device, a battery for supplying an operating voltage to the computing system 1200 may be further included, and an application chipset, a camera image processor (CIS), a mobile deem, .

메모리 시스템(1210)은 앞서 도 5를 참조하여 설명한 바와 같이, 불휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
As described above with reference to FIG. 5, the memory system 1210 may include a nonvolatile memory 1212 and a memory controller 1211.

101: 기판 PG: 파이프 게이트
177: 도전막 패턴 CHP: 파이프 채널막
CH1: 제1 채널막 CH2: 제2 채널막
171: 채널막 107: 파이프 트렌치
109: 희생막 131A~131G: 제1 물질막
133A~133F:제1 물질막 175: 슬릿
177: 도전막 트렌치101: substrate PG: pipe gate
177: conductive film pattern CHP: pipe channel film
CH1: first channel film CH2: second channel film
171: channel film 107: pipe trench
109: sacrificial film 131A-131G: first material film
133A to 133F: first material film 175: slit
177: conductive trench

Claims (5)

희생막이 매립된 파이프 게이트를 형성하는 단계;
상기 파이프 게이트 상부에 제1 및 제2 물질막들을 교대로 적층하여 적층 구조를 형성하는 단계;
상기 적층 구조를 식각하여 상기 희생막을 개구시키는 채널홀을 형성하는 단계;
상기 채널홀 측벽에 전하 저장막 패턴을 형성하는 단계;
상기 희생막을 제거하는 단계; 및
상기 희생막이 제거된 영역 및 상기 전하 저장막 패턴의 표면을 따라 게이트 절연막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.Forming a pipe gate with a sacrificial film embedded therein;
Alternately stacking first and second material films on the pipe gate to form a stacked structure;
Etching the stacked structure to form a channel hole for opening the sacrificial layer;
Forming a charge storage layer pattern on sidewalls of the channel holes;
Removing the sacrificial film; And
And forming a gate insulating film along a region where the sacrificial layer is removed and a surface of the charge storage layer pattern. 제 1 항에 있어서,
상기 채널홀 측벽에 전하 저장막 패턴을 형성하는 단계는
상기 채널홀이 형성된 상기 적층 구조의 표면을 따라 전하 저장막을 형성하는 단계;
상기 전하 저장막 상에 보호막을 형성하는 단계; 및
상기 보호막 및 상기 전하 저장막을 전면 식각하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.The method of claim 1,
The charge storage layer pattern may be formed on the sidewalls of the channel holes.
Forming a charge storage layer along a surface of the stacked structure in which the channel hole is formed;
Forming a protective film on the charge storage layer; And
And etching the entire protective layer and the charge storage layer. 제 2 항에 있어서,
상기 보호막은 상기 희생막과 동일한 물질막으로 형성되는 불휘발성 메모리 소자의 제조방법.3. The method of claim 2,
The passivation layer may be formed of the same material layer as the sacrificial layer. 제 2 항에 있어서,
상기 보호막은 TiCl4, TiN, 산화막, 반도체막, 티타늄, 코발트 및 니켈 중 적어도 어느 하나를 포함하는 불휘발성 메모리 소자의 제조방법.3. The method of claim 2,
The protective film includes at least one of TiCl 4 , TiN, an oxide film, a semiconductor film, titanium, cobalt and nickel. 제 1 항에 있어서,
상기 게이트 절연막을 형성하는 단계 이 후,
상기 희생막이 제거된 영역 및 상기 채널홀 내부에서 상기 게이트 절연막 상에 채널막을 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.The method of claim 1,
After forming the gate insulating film,
And forming a channel layer on the gate insulating layer in the region where the sacrificial layer has been removed and in the channel hole.
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