KR20130140265A - 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치 및 그 방법 - Google Patents

오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치 및 그 방법 Download PDF

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Abstract

본 발명에 의한 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치 및 그 방법이 개시된다.
본 발명에 따른 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치는 입력된 펄스 신호와 기 설정된 상한 임계치와 하한 임계치를 비교하여 그 비교한 결과로 제1 기준 펄스 신호를 출력하는 언더슈트 검출부; 상기 제1 기준 펄스 신호와 상기 제1 기준 펄스 신호를 기 설정된 지연 시간만큼 지연시킨 신호를 논리곱 연산하여 그 연산한 결과로 제2 기준 펄스 신호를 출력하는 오버슈트 검출부; 및 상기 제2 기준 펄스 신호와 기준 펄스를 논리곱 연산하여 그 연산한 결과로 상기 제2 기준 펄스 신호의 펄스폭을 상기 입력된 펄스 신호의 펄스폭으로 측정하는 펄스폭 측정부를 포함하는 것을 특징으로 한다.

Description

오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치 및 그 방법{APPARATUS FOR MEASURING PULSE WIDTH CONSIDERING OVERSHOOT/UNDERSHOOT AND METHOD THEREOF}
본 발명은 펄스폭 측정 방안에 관한 것으로, 특히, 언더슈트 발생시 기 설정된 상한 임계치와 하한 임계치를 모두 만족하되 펄스폭이 일정 크기 이상인 펄스 신호를 대상으로 펄스폭을 측정하고, 오버슈트 발생시 원 펄스 신호와 그 원 펄스 신호를 일정 시간만큼 지연시킨 펄스 신호를 논리곱 연산하여 그 연산한 결과로 출력된 펄스 신호를 대상으로 펄스폭을 측정하도록 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치 및 그 방법에 관한 것이다.
전자전 장비는 고주파(Radio Frequency; RF) 신호에서 비디오 신호로 변환된 신호의 펄스폭을 측정하는 회로를 필요로 한다. 종래에는 시스템 클럭을 사용하여 펄스 신호가 입력(예컨대, '1')되는 동안 클럭 카운터를 하여 펄스폭을 측정하였다.
그러나 시스템 외부의 전자기 환경 변화, 시스템 내부의 부품 성능 저하, 및 노이즈 등에 의해 오버슈트/언더슈트(overshoot/undershoot)가 발생할 수 있는데, 이러한 오버슈트/언더슈트의 발생으로 인해 펄스폭 측정시 오류가 발생될 가능성이 있다.
따라서 이러한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 언더슈트 발생시 기 설정된 상한 임계치와 하한 임계치를 모두 만족하되 펄스폭이 일정 크기 이상인 펄스 신호를 대상으로 펄스폭을 측정하도록 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치 및 그 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 오버슈트 발생시 원 펄스 신호와 그 원 펄스 신호를 일정 시간만큼 지연시킨 펄스 신호를 논리곱 연산하여 그 연산한 결과로 출력된 펄스 신호를 대상으로 펄스폭을 측정하도록 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치 및 그 방법을 제공하는데 있다.
그러나 본 발명의 목적은 상기에 언급된 사항으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 목적들을 달성하기 위하여, 본 발명의 한 관점에 따른 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치는 입력된 펄스 신호와 기 설정된 상한 임계치와 하한 임계치를 비교하여 그 비교한 결과로 제1 기준 펄스 신호를 출력하는 언더슈트 검출부; 상기 제1 기준 펄스 신호와 상기 제1 기준 펄스 신호를 기 설정된 지연 시간만큼 지연시킨 신호를 논리곱 연산하여 그 연산한 결과로 제2 기준 펄스 신호를 출력하는 오버슈트 검출부; 및 상기 제2 기준 펄스 신호와 기준 펄스를 논리곱 연산하여 그 연산한 결과로 상기 제2 기준 펄스 신호의 펄스폭을 상기 입력된 펄스 신호의 펄스폭으로 측정하는 펄스폭 측정부를 포함할 수 있다.
바람직하게, 상기 언더슈트 검출부는 상기 입력된 펄스 신호와 상기 상한 임계치를 비교하여 그 비교한 결과로 제1 출력 신호를 출력하는 제1 비교기; 상기 입력된 펄스 신호와 상기 하한 임계치를 비교하여 그 비교한 결과로 제2 출력 신호를 출력하는 제2 비교기; 및 상기 제1 출력 신호와 상기 제2 출력 신호를 논리곱 연산하여 그 연산한 결과로 상기 제1 기준 펄스 신호를 출력하는 AND 게이트를 포함하는 것을 특징으로 한다.
바람직하게, 상기 제1 비교기는 OP 앰프(amplifier)로 구현되고, 상기 OP 앰프의 비반전 단자에는 펄스 신호가 입력되고, 상기 OP 앰프의 반전 단자에는 상기 상한 임계치가 입력되는 것을 특징으로 한다.
바람직하게, 상기 제2 비교기는 OP 앰프(amplifier)로 구현되고, 상기 OP 앰프의 비반전 단자에는 펄스 신호가 입력되고, 상기 OP 앰프의 반전 단자에는 상기 상한 임계치가 입력되는 것을 특징으로 한다.
바람직하게, 상기 오버슈트 검출부는 상기 제1 기준 펄스 신호를 기 설정된 지연 시간만큼 지연시키는 지연기; 및 상기 지연된 신호와 상기 제1 기준 펄스 신호를 논리곱 연산하여 그 연산한 결과로 제2 기준 펄스 신호를 출력하는 AND 게이트를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치는 상기 제2 기준 펄스 신호에 언더슈트가 발생되었으면, 상기 제2 기준 펄스 신호의 펄스폭을 측정하지 않도록 제어하기 위한 클리어 신호를 발생하는 클리어신호 발생부를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 클리어신호 발생부는 D-플립플롭(flip-flop)으로 구현되고, 상기 D-플립플롭의 D 입력단자에는 하이 신호가 입력되고, 상기 제1 출력 신호가 반전되어 트리거 신호로 입력되며, 상기 제2 출력 신호가 반전되어 제1 클리어 신호로 입력되는 것을 특징으로 한다.
바람직하게, 상기 펄스폭 측정부는 D-플립플롭으로 구현되고, 상기 D-플립플롭의 D 입력단자에는 상기 제2 기준 펄스 신호와 기준 펄스가 논리곱 연산되어 입력되고 상기 제1 클리어 신호와 상기 제2 기준 펄스 신호가 반전된 제2 클리어 신호가 입력되는 것을 특징으로 한다.
본 발명의 다른 한 관점에 따른 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치는 입력된 펄스 신호와 기 설정된 상한 임계치와 하한 임계치를 비교하여 그 비교한 결과로 기준 펄스 신호를 출력하는 언더슈트 검출부; 상기 기준 펄스 신호와 기준 펄스를 논리곱 연산하여 그 연산한 결과로 상기 기준 펄스 신호의 펄스폭을 상기 입력된 펄스 신호의 펄스폭으로 측정하는 펄스폭 측정부; 및 상기 기준 펄스 신호에 언더슈트가 발생되었으면, 상기 기준 펄스 신호의 펄스폭을 측정하지 않도록 제어하기 위한 클리어 신호를 발생하는 클리어신호 발생부를 포함할 수 있다.
바람직하게, 상기 언더슈트 검출부는 상기 입력된 펄스 신호와 상기 상한 임계치를 비교하여 그 비교한 결과로 제1 출력 신호를 출력하는 제1 비교기; 상기 입력된 펄스 신호와 상기 하한 임계치를 비교하여 그 비교한 결과로 제2 출력 신호를 출력하는 제2 비교기; 및 상기 제1 출력 신호와 상기 제2 출력 신호를 논리곱 연산하여 그 연산한 결과로 상기 기준 펄스 신호를 출력하는 AND 게이트를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 한 관점에 따른 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치는 입력된 펄스 신호를 기 설정된 지연 시간만큼 지연시킨 신호를 논리곱 연산하여 그 연산한 결과로 기준 펄스 신호를 출력하는 오버슈트 검출부; 및 상기 기준 펄스 신호와 기준 펄스를 논리곱 연산하여 그 연산한 결과로 상기 기준 펄스 신호의 펄스폭을 상기 입력된 펄스 신호의 펄스폭으로 측정하는 펄스폭 측정부를 포함할 수 있다.
바람직하게, 상기 오버슈트 검출부는 상기 입력된 펄스 신호를 기 설정된 지연 시간만큼 지연시키는 지연기; 및 상기 지연된 신호와 상기 입력된 펄스 신호를 논리곱 연산하여 그 연산한 결과로 상기 기준 펄스 신호를 출력하는 AND 게이트를 포함하는 것을 특징으로 한다.
바람직하게, 상기 기 설정된 지연 시간은 2 ~ 3ns인 것을 특징으로 한다.
이를 통해, 본 발명은 언더슈트 발생시 기 설정된 상한 임계치와 하한 임계치를 모두 만족하되 펄스폭이 일정 크기 이상인 펄스 신호를 대상으로 펄스폭을 측정하고, 오버슈트 발생시 원 펄스 신호와 그 원 펄스 신호를 일정 시간만큼 지연시킨 펄스 신호를 논리곱 연산하여 그 연산한 결과로 출력된 펄스 신호를 대상으로 펄스폭을 측정하도록 함으로써, 오버슈트 또는 언더슈트 발생 시에도 정확한 펄스폭 측정이 가능할 수 있는 효과가 있다.
또한, 본 발명은 오버슈트 또는 언더슈트 발생 시에도 측정 요차 요인을 제거하여 정확한 펄스폭 측정이 가능하기 때문에 전자전 장비의 펄스폭 측정 오차가 감소되어 시스템 성능 및 측정 데이터에 대한 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 펄스폭을 측정하기 위한 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 언더슈트 검출부(110)의 상세한 구성을 나타내는 도면이다.
도 3은 도 1에 도시된 오버슈트 검출부(120)의 상세한 구성을 나타내는 도면이다.
도 4는 도 1에 도시된 클리어신호 발생부(130)의 상세한 구성을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 제1 클리어 신호 CLR1을 설명하기 위한 도면이다.
도 6은 도 1에 도시된 펄스폭 측정부(140)의 상세한 구성을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 제2 클리어 신호 CLR2를 설명하기 위한 도면이다.
이하에서는, 본 발명의 실시예에 따른 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치 및 그 방법을 첨부한 도 1 내지 도 7을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는데 필요한 부분을 중심으로 상세히 설명한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 불구하고 동일한 참조부호를 부여할 수도 있다. 그러나, 이와 같은 경우라 하더라도 해당 구성 요소가 실시예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시예에서의 각각의 구성요소에 대한 설명에 기초하여 판단하여야 할 것이다.
또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 발명은 1)언더슈트(undershoot) 발생시 기 설정된 상한 임계치와 하한 임계치를 모두 만족하되 펄스폭이 일정 크기 이상인 펄스 신호를 대상으로 펄스폭을 측정하고, 2)오버슈트(overshoot) 발생시 원 펄스 신호와 그 원 펄스 신호를 일정 시간만큼 지연시킨 펄스 신호를 논리곱 연산하여 그 연산한 결과로 출력된 펄스 신호를 대상으로 펄스폭을 측정하도록 하는 새로운 펄스폭 측정 방안을 제안한다.
도 1은 본 발명의 일 실시예에 따른 펄스폭을 측정하기 위한 장치를 나타내는 도면이다.
도 1에 도시한 바와 같이, 본 발명에 따른 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치는 언더슈트 검출부(110), 오버슈트 검출부(120), 클리어신호 발생부(130), 및 펄스폭 측정부(140) 등을 포함하여 구성될 수 있다.
언더슈트 검출부(110)는 입력되는 펄스 신호에서 발생되는 언더슈트 현상 또는 래빗이어(rabbit ear) 현상을 검출할 수 있다. 이를 위해 본 발명에서는 상한 임계치와 하한 임계치를 기 설정하고 그 설정한 상한 임계치와 하한 임계치를 이용하여 언더슈트 현상을 검출하게 된다.
도 2는 도 1에 도시된 언더슈트 검출부(110)의 상세한 구성을 나타내는 도면이다.
도 2에 도시한 바와 같이, 본 발명에 따른 언더슈트 검출부(110)는 제1 비교기(111), 제2 비교기(112), 및 AND 게이트(113) 등을 포함하여 구현될 수 있다.
제1 비교기(111)는 입력되는 펄스 신호 Pulse의 진폭과 기 설정된 상한 임계치를 비교하고 그 비교한 결과로 제1 출력 신호 Pulse_H 즉, 하이(high) 신호 또는 로우(low) 신호를 출력할 수 있다. 제1 비교기(111)의 비반전 입력단자(+)에는 펄스 신호가 입력되고, 반전 입력단자(-)에는 상한 임계치가 입력될 수 있다.
이때, 제1 비교기(111)는 펄스 신호의 진폭이 상한 임계치보다 크면 하이 신호를 출력하고, 펄스 신호의 진폭이 상한 임계치보다 작으면 로우 신호를 출력한다.
이러한 제1 비교기(111)는 예컨대, OP 앰프(amplifier)로 구현될 수 있다. 그 OP 앰프의 반전 입력단자(-)에는 저항 R1과 저항 R2, R3이 병렬 연결되고 저항 R2와 R3은 직렬 연결될 수 있다.
이러한 상한 임계치 Threshold_H는 다음의 [수학식 1]과 같이 나타낼 수 있다.
[수학식 1]
Threshold_H =
Figure pat00001
제2 비교기(112)는 입력되는 펄스 신호의 진폭과 기 설정된 하한 임계치를 비교하고 그 비교한 결과로 제2 출력 신호 Pulse_L 즉, 하이(high) 신호 또는 로우(low) 신호를 출력할 수 있다. 제2 비교기(112)의 비반전 입력단자(+)에는 펄스 신호가 입력되고, 반전 입력단자(-)에는 하한 임계치가 입력될 수 있다.
이때, 제2 비교기(112)는 펄스 신호의 진폭이 하한 임계치보다 크면 하이 신호를 출력하고, 펄스 신호의 진폭이 하한 임계치보다 작으면 로우 신호를 출력한다.
이러한 제2 비교기(112)는 예컨대, OP 앰프(amplifier)로 구현될 수 있다. 그 OP 앰프의 반전 입력단자(-)에는 저항 R1, R2와 저항 R3이 병렬 연결되고 저항 R1와 R2는 직렬 연결될 수 있다.
이러한 하한 임계치 Threshold_L는 다음의 [수학식 2]와 같이 나타낼 수 있다.
[수학식 2]
Threshold_L =
Figure pat00002
AND 게이트(113)는 제1 비교기(111)의 제1 출력 전압과 제2 비교기(112)의 제2 출력 전압을 입력받아 그 입력받은 제1 출력 전압과 제2 출력 전압을 논리곱 연산하여 그 연산한 결과로 제1 기준 펄스 신호 M1_Pulse 즉, 하이 신호 또는 로우 신호를 출력할 수 있다.
즉, AND 게이트(113)는 언더슈트 발생시 기 설정된 상한 임계치와 하한 임계치를 모두 만족하는 경우에만 펄스 신호로 판단하여 하이 신호를 출력하게 된다. 언더슈트에 의해 하나의 펄스 신호 내에서 2개의 하이 신호가 검출되게 된다.
오버슈트 검출부(120)는 입력되는 펄스 신호에서 발생되는 오버슈트 현상을 검출 및 제거할 수 있다. 이를 위해, 본 발명에서는 원 펄스 신호와 그 원 펄스 신호를 일정 시간만큼 지연시킨 펄스 신호를 논리곱 연산하여 오버슈트 현상을 제거하게 된다.
도 3은 도 1에 도시된 오버슈트 검출부(120)의 상세한 구성을 나타내는 도면이다.
도 3에 도시한 바와 같이, 본 발명에 따른 오버슈트 검출부(120)는 지연기(delay unit)(121), 및 AND 게이트(122) 등을 포함하여 구현될 수 있다. 이러한 오버슈트 검출부(120)는 오버슈트에 의한 노이즈 신호 성분을 제거하게 된다.
지연기(121)는 언더슈트 검출부(110)로부터 출력된 제1 기준 펄스 신호를 기 설정된 지연 시간만큼 지연 시킬 수 있다. 여기서, 지연 시간은 2 ~ 3 ns를 의미할 수 있다.
AND 게이트(122)는 언더슈트 검출부(110)로부터 출력된 제1 기준 펄스 신호와 기 설정된 지연 시간 지연된 신호를 논리곱 연산하여 그 연산한 결과로 제2 기준 펄스 신호 M2_Pulse를 출력할 수 있다.
이때, 오버슈트에 의한 노이즈 신호는 1ns 이내이고 펄스폭 측정 해상도(resolution)는 20ns 이상이기 때문에 오버슈트에 의한 노이즈 신호를 2 ~ 3ns 지연시켜 논리곱 연산을 수행하더라도 시스템 성능에는 영향을 받지 않게 된다.
클리어신호 발생부(130)는 언더슈트가 검출된 펄스 신호를 펄스폭을 측정하기 위한 대상에서 제외하기 위한 제1 클리어 신호(clear signal)를 발생할 수 있다.
도 4는 도 1에 도시된 클리어신호 발생부(130)의 상세한 구성을 나타내는 도면이다.
도 4에 도시한 바와 같이, 본 발명에 따른 클리어 신호 발생부(130)는 D-플립플롭(flip-flop)으로 구현될 수 있는데, D 입력단자에는 항상 '1'이 입력되고, 제1 출력 신호가 트리거 신호로 입력되며 제2 출력 신호가 클리어 신호 CLR로 입력된다.
이때, 제1 출력 신호는 NOT 게이트를 통해 반전되어 입력되고, 제2 출력 신호는 NOT 게이트를 통해 반전되어 입력된다.
클리어 신호 발생부(130)는 Q 출력단자를 통해 제1 클리어 신호 CLR1을 출력하게 된다.
도 5는 본 발명의 일 실시예에 따른 제1 클리어 신호 CLR1을 설명하기 위한 도면이다.
도 5에 도시한 바와 같이, 언더슈트 발생에 따라 제1 출력 신호는 2개의 펄스로 분리되어 검출되고 제2 출력 신호는 하이 신호가 검출될 수 있다. 제1 출력 신호와 제2 출력 신호가 D-플립플롭에 트리거 신호와 클리어 신호로 입력되면 D-플립플롭에서는 제1 출력 신호의 첫 번째 하강 에지에서 제1 클리어 신호 CLR1이 발생하게 된다.
이러한 제1 클리어 신호는 제2 출력 신호가 하이인 구간에서만 발생하게 된다.
펄스폭 측정부(140)는 제2 오버슈트 검출부(120)로부터 출력된 기준 펄스 신호와 기준 클럭을 논리곱 연산하여 그 연산한 결과로 제2 기준 펄스 신호의 펄스폭을 입력된 펄스 신호의 펄스폭으로 측정할 수 있다. 즉, 펄스폭 측정부(140)는 제2 기준 펄스 신호가 입력되는 구간 동안 기준 클럭을 카운트하여 그 카운트한 결과로 제2 기준 펄스 신호의 펄스폭을 측정하게 된다.
도 6은 도 1에 도시된 펄스폭 측정부(140)의 상세한 구성을 나타내는 도면이다.
도 6에 도시한 바와 같이, 본 발명에 따른 펄스폭 측정부(140)는 D-플립플롭(141), 및 래치(latch)(142) 등을 포함하여 구현될 수 있다. D-플립플롭(141)에서 D 입력단자에는 제2 기준 펄스 신호와 기준 클럭이 논리곱 연산되어 입력되고, 제1 클리어 신호, 제2 기준 펄스 신호가 제2 클리어 신호로 입력된다.
이때, 제2 기준 펄스 신호가 반전되어 입력되도록 NOT 게이트가 D-플립플롭에 연결된다.
이렇한 펄스폭 측정부(140)에서는 제1 클리어 신호 CLR1과 제2 클리어 신호 CLR2가 모두 활성화 상태인 경우에만 제2 기준 펄스 신호의 펄스폭을 측정하게 된다.
래치(142)에서 D 입력단자에는 D-플립플롭(141)으로부터 제2 기준 펄스 신호의 펄스폭을 입력받고 그 입력받은 제2 기준 펄스 신호의 펄스폭을 출력하게 되는데, 여기서 제2 비교기로부터 출력된 제2 출력 신호를 트리거 신호로 입력받게 된다.
도 7은 본 발명의 일 실시예에 따른 제2 클리어 신호 CLR2를 설명하기 위한 도면이다.
도 7에 도시한 바와 같이, 언더슈트 발생에 따라 제1 출력 신호는 2개의 펄스로 분리되어 검출되고 제2 출력 신호는 하이 신호가 검출될 수 있다. 그리고 제2 클리어 신호 CLR2는 NOT 게이트를 통해 제2 기준 펄스 신호가 반전되어 입력되게 된다.
한편, 이상에서 설명한 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 기재되어 있다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성 요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성 요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수 개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 또한, 이와 같은 컴퓨터 프로그램은 USB 메모리, CD 디스크, 플래쉬 메모리 등과 같은 컴퓨터가 읽을 수 있는 저장매체(Computer Readable Media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시예를 구현할 수 있다. 컴퓨터 프로그램의 저장매체로서는 자기 기록매체, 광 기록매체, 캐리어 웨이브 매체 등이 포함될 수 있다.
또한, 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 상세한 설명에서 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상에서 설명한 실시예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 언더슈트 검출부
120: 오버슈트 검출부
130: 클리어신호 발생부
140: 펄스폭 측정부

Claims (13)

  1. 입력된 펄스 신호와 기 설정된 상한 임계치와 하한 임계치를 비교하여 그 비교한 결과로 제1 기준 펄스 신호를 출력하는 언더슈트 검출부;
    상기 제1 기준 펄스 신호와 상기 제1 기준 펄스 신호를 기 설정된 지연 시간만큼 지연시킨 신호를 논리곱 연산하여 그 연산한 결과로 제2 기준 펄스 신호를 출력하는 오버슈트 검출부; 및
    상기 제2 기준 펄스 신호와 기준 펄스를 논리곱 연산하여 그 연산한 결과로 상기 제2 기준 펄스 신호의 펄스폭을 상기 입력된 펄스 신호의 펄스폭으로 측정하는 펄스폭 측정부;
    를 포함하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  2. 제1 항에 있어서,
    상기 언더슈트 검출부는,
    상기 입력된 펄스 신호와 상기 상한 임계치를 비교하여 그 비교한 결과로 제1 출력 신호를 출력하는 제1 비교기;
    상기 입력된 펄스 신호와 상기 하한 임계치를 비교하여 그 비교한 결과로 제2 출력 신호를 출력하는 제2 비교기; 및
    상기 제1 출력 신호와 상기 제2 출력 신호를 논리곱 연산하여 그 연산한 결과로 상기 제1 기준 펄스 신호를 출력하는 AND 게이트;
    를 포함하는 것을 특징으로 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  3. 제2 항에 있어서,
    상기 제1 비교기는 OP 앰프(amplifier)로 구현되고, 상기 OP 앰프의 비반전 단자에는 펄스 신호가 입력되고, 상기 OP 앰프의 반전 단자에는 상기 상한 임계치가 입력되는 것을 특징으로 하는 것을 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  4. 제2 항에 있어서,
    상기 제2 비교기는 OP 앰프(amplifier)로 구현되고, 상기 OP 앰프의 비반전 단자에는 펄스 신호가 입력되고, 상기 OP 앰프의 반전 단자에는 상기 상한 임계치가 입력되는 것을 특징으로 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  5. 제2 항에 있어서,
    상기 오버슈트 검출부는,
    상기 제1 기준 펄스 신호를 기 설정된 지연 시간만큼 지연시키는 지연기; 및
    상기 지연된 신호와 상기 제1 기준 펄스 신호를 논리곱 연산하여 그 연산한 결과로 제2 기준 펄스 신호를 출력하는 AND 게이트;
    를 포함하는 것을 특징으로 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  6. 제2 항에 있어서,
    상기 제2 기준 펄스 신호에 언더슈트가 발생되었으면, 상기 제2 기준 펄스 신호의 펄스폭을 측정하지 않도록 제어하기 위한 클리어 신호를 발생하는 클리어신호 발생부;
    를 더 포함하는 것을 특징으로 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  7. 제6 항에 있어서,
    상기 클리어신호 발생부는 D-플립플롭(flip-flop)으로 구현되고, 상기 D-플립플롭의 D 입력단자에는 하이 신호가 입력되고, 상기 제1 출력 신호가 반전되어 트리거 신호로 입력되며, 상기 제2 출력 신호가 반전되어 제1 클리어 신호로 입력되는 것을 특징으로 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  8. 제6 항에 있어서,
    상기 펄스폭 측정부는 D-플립플롭으로 구현되고, 상기 D-플립플롭의 D 입력단자에는 상기 제2 기준 펄스 신호와 기준 펄스가 논리곱 연산되어 입력되고 상기 제1 클리어 신호와 상기 제2 기준 펄스 신호가 반전된 제2 클리어 신호가 입력되는 것을 특징으로 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  9. 입력된 펄스 신호와 기 설정된 상한 임계치와 하한 임계치를 비교하여 그 비교한 결과로 기준 펄스 신호를 출력하는 언더슈트 검출부;
    상기 기준 펄스 신호와 기준 펄스를 논리곱 연산하여 그 연산한 결과로 상기 기준 펄스 신호의 펄스폭을 상기 입력된 펄스 신호의 펄스폭으로 측정하는 펄스폭 측정부; 및
    상기 기준 펄스 신호에 언더슈트가 발생되었으면, 상기 기준 펄스 신호의 펄스폭을 측정하지 않도록 제어하기 위한 클리어 신호를 발생하는 클리어신호 발생부;
    를 포함하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  10. 제9 항에 있어서,
    상기 언더슈트 검출부는,
    상기 입력된 펄스 신호와 상기 상한 임계치를 비교하여 그 비교한 결과로 제1 출력 신호를 출력하는 제1 비교기;
    상기 입력된 펄스 신호와 상기 하한 임계치를 비교하여 그 비교한 결과로 제2 출력 신호를 출력하는 제2 비교기; 및
    상기 제1 출력 신호와 상기 제2 출력 신호를 논리곱 연산하여 그 연산한 결과로 상기 기준 펄스 신호를 출력하는 AND 게이트;
    를 포함하는 것을 특징으로 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  11. 입력된 펄스 신호를 기 설정된 지연 시간만큼 지연시킨 신호를 논리곱 연산하여 그 연산한 결과로 기준 펄스 신호를 출력하는 오버슈트 검출부; 및
    상기 기준 펄스 신호와 기준 펄스를 논리곱 연산하여 그 연산한 결과로 상기 기준 펄스 신호의 펄스폭을 상기 입력된 펄스 신호의 펄스폭으로 측정하는 펄스폭 측정부;
    를 포함하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  12. 제11 항에 있어서,
    상기 오버슈트 검출부는,
    상기 입력된 펄스 신호를 기 설정된 지연 시간만큼 지연시키는 지연기; 및
    상기 지연된 신호와 상기 입력된 펄스 신호를 논리곱 연산하여 그 연산한 결과로 상기 기준 펄스 신호를 출력하는 AND 게이트;
    를 포함하는 것을 특징으로 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
  13. 제12 항에 있어서,
    상기 기 설정된 지연 시간은,
    2 ~ 3ns인 것을 특징으로 하는 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치.
KR1020120063489A 2012-06-14 2012-06-14 오버슈트/언더슈트를 고려하여 펄스폭을 측정하기 위한 장치 및 그 방법 KR101361550B1 (ko)

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