KR20130138018A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 고집적 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터를 포함하는 반도체 장치의 집적도를 향상시키고 동작 특성 및 수율을 개선할 수 있는 제조 방법에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a highly integrated semiconductor device and a method of manufacturing the same, and more particularly, to a manufacturing method capable of improving the integration degree of a semiconductor device including a vertical transistor and improving operating characteristics and yield.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.In general, a semiconductor is one of a class of materials according to electrical conductivity, and is a material belonging to an intermediate region between conductors and non-conductors. In a pure state, a semiconductor is similar to non-conductor, but the electrical conductivity is increased by the addition of impurities or other operations. Such a semiconductor is used to create a semiconductor device such as a transistor by adding impurities and connecting conductors. A device having various functions made using the semiconductor device is called a semiconductor device. A representative example of such a semiconductor device is a semiconductor memory device.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.A semiconductor memory device includes a plurality of unit cells each composed of a capacitor and a transistor. The capacitor is used for temporarily storing data, and the transistor is connected to a control signal (word line) using the property of a semiconductor whose electric conductivity changes according to the environment. And is used to transfer data between the bit line and the capacitor correspondingly. A transistor is composed of three regions: a gate, a source, and a drain. Charge occurs between a source and a drain in accordance with a control signal input to the gate. The transfer of charge between the source and drain occurs through the channel region, which uses the nature of the semiconductor.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는데 어려움이 발생한다.When a conventional transistor is formed on a semiconductor substrate, a gate is formed on a semiconductor substrate, and impurities are doped on both sides of the gate to form a source and a drain. In this case, the region between the source and the drain under the gate becomes the channel region of the transistor. A transistor having such a horizontal channel region occupies a semiconductor substrate of a certain area, and in the case of a complicated semiconductor memory device, it is difficult to reduce the total area due to a plurality of transistors included therein.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 어느 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 사용하는 것이다.Reducing the total area of the semiconductor memory device can increase the number of semiconductor memory devices that can be produced per wafer, thereby improving productivity. Various methods have been proposed to reduce the total area of the semiconductor memory device. One of them uses a vertical transistor having a vertical channel region instead of a conventional horizontal transistor having a horizontal channel region .
수직형 트랜지스터를 반도체 기억 장치에 포함된 단위셀 내 셀 트랜지스터로 적용하면, 단위셀의 크기를 4F2로 줄일 수 있다. 여기서, F는 디자인 규칙 상 패턴 사이의 최소 거리이다. 수직형 트랜지스터가 셀 트랜지스터로 사용되면 수직형 트랜지스터의 상부에는 캐패시터가 연결되고, 수직형 트랜지스터의 하부에 연결되는 비트 라인은 반도체 기판에 매몰된다. 이때, 셀 트랜지스터의 게이트와 연결되는 워드 라인은 비트 라인의 상부에 수직형 기둥을 감싸는 형태로 형성된다.When the vertical transistor is applied as a cell transistor in a unit cell included in the semiconductor memory device, the size of the unit cell can be reduced to 4F2. Where F is the minimum distance between patterns in the design rule. When the vertical transistor is used as a cell transistor, a capacitor is connected to the upper part of the vertical transistor and a bit line connected to the lower part of the vertical transistor is buried in the semiconductor substrate. In this case, the word line connected to the gate of the cell transistor is formed in the form of enclosing the vertical pillar on the upper part of the bit line.
이러한 수직형 트랜지스터는 구조적으로 매몰된 비트 라인과 워드 라인 사이에 전기적으로 단락(short)되기 쉽다. 넓고 두꺼운 반도체 기판에 바디가 형성되었던 기존의 트랜지스터와 달리, 수직형 트랜지스터는 채널 영역을 포함한 트랜지스터의 바디가 매우 작은 크기의 기둥에 한정될 뿐만 아니라 트랜지스터의 채널 영역이 짧아져 펀치스루(punch-through) 및 플로팅 바디 효과(floating body effect) 등의 단채널 효과가 발생하는 단점이 있다. 이러한 단점을 극복하기 위해, 고농도 이온 영역을 형성하기 위한 이온주입 공정을 수행하지만, 이온주입 공정으로 인해 주입된 불순물은 실제 동작시 전계 증가를 유발하고 문턱 전압을 상승시켜 셀 트랜지스터로서의 동작 안정성이 떨어질 수 있다. 아울러, 고농도 이온 영역을 형성하더라도 수직형 트랜지스터의 채널 영역 하부에 이온주입을 통해 형성한 비트 라인과 채널 영역 측벽에 형성되는 워드 라인의 전기적 단락을 방지하기는 어렵다.Such a vertical transistor is liable to be electrically short-circuited between the structurally buried bit line and the word line. Unlike conventional transistors, in which a body is formed on a wide and thick semiconductor substrate, the vertical transistor is limited not only to the very small size of the transistor body including the channel region but also to the punch-through ) And a floating body effect (short-channel effect). In order to overcome this disadvantage, an ion implantation process is performed to form a high concentration ion region, but impurities implanted due to the ion implantation process may cause an increase in electric field and increase a threshold voltage, resulting in deterioration of operational stability as a cell transistor. Can be. In addition, even if a high concentration ion region is formed, it is difficult to prevent an electrical short circuit between a bit line formed through ion implantation under a channel region of a vertical transistor and a word line formed on sidewalls of a channel region.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 매립 비트라인의 측벽에 PLAD 접합영역(제 1 접합영역)을 형성하고, 매립 비트라인의 하부에 비트라인 접합영역(제 2 접합영역)을 형성함으로써, 비트라인의 접합영역 면적을 감소시키고 바디 타이드(Body Tied)가 가능하며, 비트라인 간의 캐패시턴스(Cb) 값을 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다. In order to solve the above-mentioned problems, the present invention forms a PLAD junction region (first junction region) on the sidewall of the buried bit line, and forms a bit line junction region (second junction region) below the buried bit line. Accordingly, the present invention provides a semiconductor device capable of reducing the junction area area of a bit line and enabling body tide, and a method of manufacturing a semiconductor device capable of reducing capacitance Cb between bit lines.
본 발명은 반도체 기판 상부에 위치하는 제 1 필라 및 제 2 필라, 상기 제 1 필라 및 제 2 필라 사이의 저부에 위치하는 비트라인, 상기 비트라인 측면에 위치하는 제 1 접합영역 및 상기 비트라인 하부에 위치하며 상기 제 1 접합영역보다 두꺼운 제 2 접합영역을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.According to an embodiment of the present invention, a first pillar and a second pillar positioned on an upper surface of a semiconductor substrate, a bit line positioned at a bottom portion between the first pillar and a second pillar, a first junction region located at a side of the bit line, and a lower portion of the bit line A semiconductor device comprising a second junction region located at and thicker than the first junction region.
바람직하게는, 상기 제 1 접합영역은 비소(As)를 포함하는 것을 특징으로 한다.Preferably, the first junction region comprises arsenic (As).
바람직하게는, 상기 비트라인은 폴리실리콘층으로 구비된 구조인 것을 특징으로 한다.Preferably, the bit line is characterized in that the structure is provided with a polysilicon layer.
바람직하게는, 상기 반도체 기판은 활성영역을 정의하는 소자분리영역을 더 포함하는 것을 특징으로 한다.Preferably, the semiconductor substrate further comprises a device isolation region defining an active region.
바람직하게는, 상기 소자분리영역의 하부 및 측벽에 구비된 접합영역을 더 포함하는 것을 특징으로 한다.Preferably, the method may further include a junction region provided on the lower side and the sidewall of the device isolation region.
바람직하게는, 상기 접합영역은 보론(boron)이 이온주입된 P 타입의 접합영역인 것을 특징으로 한다.Preferably, the junction region is characterized in that the boron (boron) ion-implanted P-type junction region.
바람직하게는, 상기 비트라인은 폴리실리콘 및 티타늄질화막의 적층 구조인 것을 특징으로 한다.Preferably, the bit line is characterized in that the laminated structure of polysilicon and titanium nitride film.
아울러, 본 발명은 반도체 기판을 식각하여 제 1 필라 및 제 2 필라를 형성하는 단계, 상기 제 1 필라 및 제 2 필라 사이의 측면에 제 1 접합영역을 형성하는 단계, 상기 제 1 접합 영역 상부에 비트라인을 형성하는 단계 및 상기 비트라인 하부에 상기 제 1 접합영역보다 두꺼운 제 2 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.In addition, the present invention comprises the steps of etching the semiconductor substrate to form a first pillar and a second pillar, forming a first junction region on the side between the first pillar and the second pillar, on the first junction region Forming a bit line, and forming a second junction region thicker than the first junction region under the bit line.
바람직하게는, 상기 제 1 필라 및 제 2 필라를 형성하는 단계는 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계, 상기 제 1 트렌치 표면 상부에 라이너 질화막을 형성하는 단계 및 상기 제 1 트렌치의 하부를 추가 식각하여 제 2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.Preferably, the forming of the first pillar and the second pillar may include forming a first trench by etching the semiconductor substrate, forming a liner nitride layer on the first trench surface, and forming a first trench. Further etching the lower portion to form a second trench.
바람직하게는, 상기 제 2 트렌치를 형성하는 단계 이후, 상기 제 2 트렌치 표면에 산화막을 형성하는 단계, 상기 제 2 트렌치 표면에 플라드(PLAD) 이온주입을 실시하는 단계를 포함하는 것을 특징으로 한다.Preferably, after the forming of the second trench, forming an oxide film on the surface of the second trench, and performing implantation of PLAD on the surface of the second trench. .
바람직하게는, 상기 플라드 이온주입 공정 시, 비소(As)를 이온주입하는 것을 특징으로 한다.Preferably, in the plade ion implantation process, arsenic (As) is ion implanted.
바람직하게는, 상기 비트라인을 형성하는 단계는 폴리실리콘을 매립하여 형성하는 것을 특징으로 한다.Preferably, the step of forming the bit line is characterized in that formed by burying polysilicon.
바람직하게는, 상기 제 1 접합영역을 형성하는 단계는 상기 제 1 필라 및 제 2 필라 사이의 저부에 형성된 상기 제 1 접합영역을 제거하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the forming of the first joining region may further include removing the first joining region formed at a bottom portion between the first pillar and the second pillar.
아울러, 본 발명은 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하되, 상기 소자분리영역의 하부 및 측벽에 접합영역을 형성하는 단계, 상기 반도체 기판을 식각하여 제 1 필라 및 제 2 필라를 형성하는 단계, 상기 제 1 필라 및 제 2 필라 사이의 측면에 제 1 접합영역을 형성하는 단계, 상기 제 1 접합 영역 상부에 비트라인을 형성하는 단계 및 상기 비트라인 하부에 상기 제 1 접합영역보다 두꺼운 제 2 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.In addition, the present invention is to form a device isolation region defining an active region on the semiconductor substrate, forming a junction region on the lower side and sidewalls of the device isolation region, etching the semiconductor substrate to form a first pillar and a second pillar Forming a first junction region on a side surface between the first pillar and the second pillar, forming a bit line above the first junction region, and forming a bit line below the first junction region, It provides a method for manufacturing a semiconductor device comprising the step of forming a thick second junction region.
바람직하게는, 상기 접합영역을 형성하는 단계는 상기 활성영역을 정의하는 마스크를 식각 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 하부 및 측벽에 보론(boron)을 이온주입하는 단계, 상기 트렌치의 하부를 추가 식각하는 단계, 추가 식각된 상기 트렌치의 하부 및 측벽에 보론(boron)을 이온주입하는 단계를 포함하는 것을 특징으로 한다.The forming of the junction region may include forming a trench by etching the semiconductor substrate using an mask that defines the active region as an etch mask, and ion implanting boron into a lower portion and a sidewall of the trench. And further etching the lower portion of the trench, and ion implanting boron into the lower sidewall and the sidewall of the additionally etched trench.
바람직하게는, 상기 제 1 필라 및 제 2 필라를 형성하는 단계는 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계, 상기 제 1 트렌치 표면 상부에 라이너 질화막을 형성하는 단계 및 상기 제 1 트렌치의 하부를 추가 식각하여 제 2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다. Preferably, the forming of the first pillar and the second pillar may include forming a first trench by etching the semiconductor substrate, forming a liner nitride layer on the first trench surface, and forming a first trench. Further etching the lower portion to form a second trench.
바람직하게는, 상기 제 2 트렌치를 형성하는 단계 이후, 상기 제 2 트렌치 표면에 산화막을 형성하는 단계, 상기 제 2 트렌치 표면에 플라드(PLAD) 이온주입을 실시하는 단계를 포함하는 것을 특징으로 한다.Preferably, after the forming of the second trench, forming an oxide film on the surface of the second trench, and performing implantation of PLAD on the surface of the second trench. .
바람직하게는, 상기 플라드 이온주입 공정 시, 비소(As)를 이온주입하는 것을 특징으로 한다.Preferably, in the plade ion implantation process, arsenic (As) is ion implanted.
바람직하게는, 상기 비트라인을 형성하는 단계는 폴리실리콘을 매립하여 형성하는 것을 특징으로 한다.Preferably, the step of forming the bit line is characterized in that formed by burying polysilicon.
바람직하게는, 상기 제 1 접합영역을 형성하는 단계는 상기 제 1 필라 및 제 2 필라 사이의 저부에 형성된 상기 제 1 접합영역을 제거하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the forming of the first joining region may further include removing the first joining region formed at a bottom portion between the first pillar and the second pillar.
바람직하게는, 상기 비트라인을 형성하는 단계는 폴리실리콘을 제 2 트렌치에 매립하는 단계, 매립된 상기 폴리실리콘을 에치백하는 단계, 에치백된 상기 폴리실리콘 상부에 도전물질을 형성하는 단계 및 상기 도전물질을 에치백하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the forming of the bit line includes embedding polysilicon in the second trench, etching back the embedded polysilicon, forming a conductive material on the etched back polysilicon, and It further comprises the step of etching back the conductive material.
바람직하게는, 상기 도전물질은 티타늄질화막(TiN)을 포함하는 것을 특징으로 한다.Preferably, the conductive material is characterized in that it comprises a titanium nitride film (TiN).
본 발명은 매립 비트라인의 측벽에 PLAD 접합영역(제 1 접합영역)을 형성하고, 매립 비트라인의 하부에 비트라인 접합영역(제 2 접합영역)을 형성함으로써, 비트라인의 접합영역 면적을 감소시키고 바디 타이드(Body Tied)가 가능하며, 비트라인 간의 캐패시턴스(Cb) 값을 감소시킬 수 있는 장점을 가진다.According to the present invention, the PLAD junction region (first junction region) is formed on the sidewall of the buried bit line, and the bit line junction region (second junction region) is formed below the buried bit line, thereby reducing the junction area area of the bit line. Body Tied is possible, and the capacitance Cb between bit lines can be reduced.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들.
도 3a 내지 도 3d는 본 발명의 또 다른 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들.1A to 1C are cross-sectional views illustrating a semiconductor device including a vertical transistor and a method of manufacturing the same according to an embodiment of the present invention.
2A to 2D are cross-sectional views illustrating a semiconductor device including a vertical transistor and a method of manufacturing the same according to another embodiment of the present invention.
3A to 3D are cross-sectional views illustrating a semiconductor device including a vertical transistor and a method of manufacturing the same according to another embodiment of the present invention.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .
도 1a를 참조하면, 반도체 기판(100)에 활성영역(105)을 정의하는 소자분리영역(110)을 형성한다. 여기서, 소자분리영역(110)은 활성영역(105)을 정의하는 마스크를 식각 마스크로 반도체 기판(100)을 식각하여 형성된 트렌치(미도시)에 SOD(Silicon on Dielectric) 물질을 매립하여 형성하는 것이 바람직하다.Referring to FIG. 1A, an
다음에는, 반도체 기판(100) 상에 하드마스크 패턴(120)을 형성한다. 이때, 하드마스크 패턴(120)은 질화막(Nitride)을 포함하는 것이 바람직하다. 여기서, 하드마스크 패턴(120)은 매립 비트라인(Buried Bitline)을 형성하기 위하여 패터닝된 구조가 바람직하다.Next, a
다음으로, 하드마스크 패턴(120)을 식각 마스크로 활성영역(105) 및 소자분리영역(110)을 식각하여 제 1 트렌치(130)를 형성한다.Next, the
다음에는, 제 1 트렌치(130)에 산화(oxidation) 공정을 실시하고, 산화된 제 1 트렌치(130)의 표면에 라이너 질화막(140, Liner Nitride)을 증착한다.Next, an oxidation process is performed on the
도 1b를 참조하면, 하드마스크 패턴(120)을 식각 마스크로 제 1 트렌치(130)의 하부를 추가 식각하여 제 2 트렌치(150)를 형성한다.Referring to FIG. 1B, the lower portion of the
다음에는, 노출된 제 2 트렌치(150)에 산화(oxidation) 공정을 실시하여 제 2 트렌치(150)의 표면에 산화막(160)을 형성한 다음에, 산화된 제 2 트렌치(150) 표면에 플라드(PLAD) 이온 주입을 실시하여 제 2 트렌치(150)의 측면 및 하부에 제 1 접합영역(170)을 형성한다. 이후, 클리닝(cleaning) 공정을 이용하여 산화막(160)을 일부 제거하는 것이 바람직하다. 여기서, 플라드(PLAD) 이온주입은 비소(As)를 이용하며, 이온주입 시, 산화막(160)의 두께가 얇기 때문에 산화막(160)을 통과하여 반도체 기판(100) 표면에 이온주입된다. Next, an oxidation process is performed on the exposed
도 1c를 참조하면, 라이너 질화막(140)을 마스크로 반도체 기판(100)이 노출될 때까지 제 1 접합영역(170)을 제거한다. 이후, 라이너 질화막(140) 또한 제거하는 것이 바람직하다.Referring to FIG. 1C, the
다음으로, 노출된 반도체 기판(100) 및 제 2 트렌치(150)에 도핑된 폴리실리콘(180)을 매립한 후, 측면의 접합영역(170)의 높이와 유사하도록 매립된 폴리실리콘(180)을 에치백(etch-back)하여 매립 비트라인(Buried Bitline)을 완성한다. 여기서, 도핑된 폴리실리콘(180)에 의해서 제 2 트렌치(150)의 하부에는 비트라인 접합영역(185, 제 2 접합영역)이 구비된다.Next, after the doped
이후, 폴리실리콘(180) 및 노출된 반도체 기판(100)에 산화(oxidation) 공정을 실시하여 산화막(190)을 형성한다.Thereafter, an oxidation process is performed on the
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.2A to 2D are cross-sectional views illustrating a semiconductor device including a vertical transistor and a method of manufacturing the same according to another embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(200)에 활성영역(205)을 정의하는 소자분리영역(240)을 형성한다. 여기서, 활성영역(205)을 정의하는 마스크를 식각 마스크로 반도체 기판(200)을 일정 깊이 식각한 다음에 식각된 트렌치의 하부 및 측벽에 보론(Boron)을 이온 주입하고, 다시 트렌치의 하부를 추가 식각한 다음에, 추가 식각된 트렌치의 하부 및 측벽에 보론(Boron)을 이온 주입하는 과정을 반복하여 P 타입의 접합영역(230, 정션)이 구비된다. 이러한 P 타입의 접합영역(230)을 소자분리영역(240)의 하부 및 측벽에 형성함으로써 바디 타이드(Body Tied)를 개선할 수 있다. 이후, 트렌치(220)에 SOD(Silicon On Dielectric) 물질을 매립하여 소자분리영역(240)을 완성한다.Referring to FIG. 2A, an
도 2b를 참조하면, 반도체 기판(200) 상에 하드마스크 패턴(250)을 형성한다. 이때, 하드마스크 패턴(250)은 질화막(Nitride)을 포함하는 것이 바람직하다. 여기서, 하드마스크 패턴(250)은 매립 비트라인(Buried Bitline)을 형성하기 위하여 패터닝된 구조가 바람직하다.Referring to FIG. 2B, a
다음으로, 하드마스크 패턴(250)을 식각 마스크로 활성영역(205) 및 소자분리영역(240)을 식각하여 제 1 트렌치(260)를 형성한다.Next, the
다음에는, 제 1 트렌치(260)에 산화(oxidation) 공정을 실시하고, 산화된 제 1 트렌치(260)의 표면에 라이너 질화막(270, Liner Nitride)을 증착한다.Next, an oxidation process is performed on the
도 2c를 참조하면, 하드마스크 패턴(250)을 식각 마스크로 제 1 트렌치(260)의 하부를 추가 식각하여 제 2 트렌치(280)를 형성한다.Referring to FIG. 2C, the lower portion of the
다음에는, 노출된 제 2 트렌치(280)에 산화(oxidation) 공정을 실시하여 제 2 트렌치(280)의 표면에 산화막(290)을 형성한 다음에, 산화된 제 2 트렌치(280) 표면에 플라드(PLAD) 이온 주입을 실시하여 제 2 트렌치(280)의 측면 및 하부에 제 1 접합영역(300)을 형성한다. 이후, 클리닝(cleaning) 공정을 이용하여 산화막(290)을 일부 제거하는 것이 바람직하다. 여기서, 플라드(PLAD) 이온주입은 비소(As)를 이용하며, 이온 주입 시, 산화막(290)의 두께가 얇기 때문에 산화막(290)을 통과하여 반도체 기판(200) 표면에 이온주입된다. Next, an oxidation process is performed on the exposed
도 2d를 참조하면, 라이너 질화막(270)을 마스크로 반도체 기판(200)이 노출될 때까지 제 1 접합영역(300)을 제거한다. 이후, 라이너 질화막(270) 또한 제거하는 것이 바람직하다.Referring to FIG. 2D, the
다음으로, 노출된 반도체 기판(200) 및 제 2 트렌치(280)에 도핑된 폴리실리콘(310)을 매립한 후, 제 2 트렌치(280)의 측면의 제 1 접합영역(300)의 높이와 유사하도록 매립된 폴리실리콘(310)을 에치백(etch-back)한다. 여기서, 도핑된 폴리실리콘(310)에 의해서 제 2 트렌치(280)의 하부에는 제 2 접합영역(315, 비트라인 접합영역)이 구비된다.Next, after filling the exposed
이후, 폴리실리콘(310) 및 노출된 반도체 기판(200)에 산화(oxidation) 공정을 실시하여 산화막(320)을 형성한다.Thereafter, an oxidation process is performed on the
도 3a 내지 도 3d는 본 발명의 또 다른 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.3A to 3D are cross-sectional views illustrating a semiconductor device including a vertical transistor and a method of manufacturing the same according to still another embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(400)에 활성영역(405)을 정의하는 소자분리영역(440)을 형성한다. 여기서, 활성영역(405)을 정의하는 마스크를 식각 마스크로 반도체 기판(400)을 일정 깊이 식각한 다음에 식각된 트렌치의 하부 및 측벽에 보론(Boron)을 이온 주입하고, 다시 트렌치의 하부를 추가 식각한 다음에, 추가 식각된 트렌치의 하부 및 측벽에 보론(Boron)을 이온 주입하는 과정을 반복하여 P 타입의 접합영역(430, 정션)이 구비된다. 이러한 P 타입의 접합영역(430)을 소자분리영역(440)의 하부 및 측벽에 형성함으로써 바디 타이드(Body Tied)를 개선할 수 있다. 이후, 트렌치(420)에 SOD(Silicon On Dielectric) 물질을 매립하여 형성하여 소자분리영역(440)을 완성한다.Referring to FIG. 3A, an
도 3b를 참조하면, 반도체 기판(400) 상에 하드마스크 패턴(450)을 형성한다. 이때, 하드마스크 패턴(450)은 질화막(Nitride)을 포함하는 것이 바람직하다. 여기서, 하드마스크 패턴(450)은 매립 비트라인(Buried Bitline)을 형성하기 위하여 패터닝된 구조가 바람직하다.Referring to FIG. 3B, a
다음으로, 하드마스크 패턴(450)을 식각 마스크로 활성영역(405) 및 소자분리영역(440)을 식각하여 제 1 트렌치(460)를 형성한다.Next, the
다음에는, 제 1 트렌치(460)에 산화(oxidation) 공정을 실시하고, 산화된 제 1 트렌치(460)의 표면에 라이너 질화막(470, Liner Nitride)을 증착한다.Next, an oxidation process is performed on the
도 3c를 참조하면, 하드마스크 패턴(450)을 식각 마스크로 제 1 트렌치(460)의 하부를 추가 식각하여 제 2 트렌치(480)를 형성한다.Referring to FIG. 3C, the lower portion of the
다음에는, 노출된 제 2 트렌치(480)에 산화(oxidation) 공정을 실시하여 제 2 트렌치(480)의 표면에 산화막(490)을 형성한 다음에, 산화된 제 2 트렌치(480) 표면에 플라드(PLAD) 이온 주입을 실시하여 제 2 트렌치(480)의 측면 및 하부에 제 1 접합영역(500)을 형성한다. 이후, 클리닝(cleaning) 공정을 이용하여 산화막(490)을 일부 제거하는 것이 바람직하다. 여기서, 플라드(PLAD) 이온주입은 비소(As)를 이용하며, 이온 주입 시, 산화막(490)의 두께가 얇기 때문에 산화막(490)을 통과하여 반도체 기판(400) 표면에 이온주입된다. Next, an oxidation process is performed on the exposed
도 3d를 참조하면, 라이너 질화막(470)을 마스크로 반도체 기판(400)이 노출될 때까지 하부의 제 1 접합영역(500)을 제거한다. 이후, 라이너 질화막(470)도 제거하는 것이 바람직하다.Referring to FIG. 3D, the lower
다음으로, 노출된 반도체 기판(400) 및 제 2 트렌치(480)에 도핑된 폴리실리콘(510)을 매립한 후, 매립된 폴리실리콘(510)을 에치백(etch-back)한다. 여기서, 도핑된 폴리실리콘(510)에 의해서 제 2 트렌치(480)의 하부에는 제 2 접합영역(515, 비트라인 접합영역)이 구비된다.Next, after the doped
다음에는, 도핑된 폴리실리콘(510) 상부에는 도전층(520)을 형성한 후, 매립된 도전층(520)을 에치백(etch-back)한다. 여기서, 도전층(520)은 티타늄질화막(TiN)을 포함하는 것이 바람직하다. 이후, 도전층(520) 및 노출된 반도체 기판(400)의 표면에 스페이서 질화막(530)을 형성한다.Next, after the
본 발명은 매립 비트라인의 측벽에 PLAD 접합영역(제 1 접합영역)을 형성하고, 매립 비트라인의 하부에 비트라인 접합영역(제 2 접합영역)을 형성함으로써, 비트라인의 접합영역 면적을 감소시키고 바디 타이드(Body Tied)가 가능하며, 비트라인 간의 캐패시턴스(Cb) 값을 감소시킬 수 있는 장점을 가진다.According to the present invention, the PLAD junction region (first junction region) is formed on the sidewall of the buried bit line, and the bit line junction region (second junction region) is formed below the buried bit line, thereby reducing the junction area area of the bit line. Body Tied is possible, and the capacitance Cb between bit lines can be reduced.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
Claims (22)
상기 제 1 필라 및 제 2 필라 사이의 저부에 위치하는 비트라인;
상기 비트라인 측면에 위치하는 제 1 접합영역; 및
상기 비트라인 하부에 위치하며 상기 제 1 접합영역보다 두꺼운 제 2 접합영역
을 포함하는 것을 특징으로 하는 반도체 소자.A first pillar and a second pillar positioned on the semiconductor substrate;
A bit line located at a bottom between the first pillar and the second pillar;
A first junction region positioned on the side of the bit line; And
A second junction region below the bit line and thicker than the first junction region
And a semiconductor layer formed on the semiconductor substrate.
상기 제 1 접합영역은 비소(As)를 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The first junction region includes arsenic (As).
상기 비트라인은 폴리실리콘층으로 구비된 구조인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The bit line is a semiconductor device, characterized in that the structure provided with a polysilicon layer.
상기 반도체 기판은 활성영역을 정의하는 소자분리영역을 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The semiconductor substrate further comprises a device isolation region defining an active region.
상기 소자분리영역의 하부 및 측벽에 구비된 접합영역을 더 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 4,
And a junction region provided on the lower and sidewalls of the device isolation region.
상기 접합영역은 보론(boron)이 이온주입된 P 타입의 접합영역인 것을 특징으로 하는 반도체 소자.The method according to claim 5,
And the junction region is a P-type junction region into which boron is ion-implanted.
상기 비트라인은 폴리실리콘 및 티타늄질화막의 적층 구조인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The bit line is a semiconductor device, characterized in that the laminated structure of polysilicon and titanium nitride film.
상기 제 1 필라 및 제 2 필라 사이의 측면에 제 1 접합영역을 형성하는 단계;
상기 제 1 접합 영역 상부에 비트라인을 형성하는 단계; 및
상기 비트라인 하부에 상기 제 1 접합영역보다 두꺼운 제 2 접합영역을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Etching the semiconductor substrate to form a first pillar and a second pillar;
Forming a first junction region on a side surface between the first pillar and the second pillar;
Forming a bit line on the first junction region; And
Forming a second junction region thicker than the first junction region under the bit line;
And forming a second insulating film on the semiconductor substrate.
상기 제 1 필라 및 제 2 필라를 형성하는 단계는
상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계;
상기 제 1 트렌치 표면 상부에 라이너 질화막을 형성하는 단계; 및
상기 제 1 트렌치의 하부를 추가 식각하여 제 2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 8,
Forming the first pillar and the second pillar
Etching the semiconductor substrate to form a first trench;
Forming a liner nitride film over the first trench surface; And
And etching the lower portion of the first trench to form a second trench.
상기 제 2 트렌치를 형성하는 단계 이후,
상기 제 2 트렌치 표면에 산화막을 형성하는 단계;
상기 제 2 트렌치 표면에 플라드(PLAD) 이온주입을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 9,
After forming the second trench,
Forming an oxide film on the surface of the second trench;
And implanting PLAD ions into the surface of the second trench.
상기 플라드 이온주입 공정 시, 비소(As)를 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 10,
A method of manufacturing a semiconductor device, characterized in that the arsenic (As) is ion-implanted during the plade ion implantation process.
상기 비트라인을 형성하는 단계는 폴리실리콘을 매립하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 8,
The forming of the bit line is a method of manufacturing a semiconductor device, characterized in that formed by embedding polysilicon.
상기 제 1 접합영역을 형성하는 단계는,
상기 제 1 필라 및 제 2 필라 사이의 저부에 형성된 상기 제 1 접합영역을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 8,
Wherein forming the first junction region comprises:
And removing the first junction region formed at the bottom portion between the first pillar and the second pillar.
상기 반도체 기판을 식각하여 제 1 필라 및 제 2 필라를 형성하는 단계;
상기 제 1 필라 및 제 2 필라 사이의 측면에 제 1 접합영역을 형성하는 단계;
상기 제 1 접합 영역 상부에 비트라인을 형성하는 단계; 및
상기 비트라인 하부에 상기 제 1 접합영역보다 두꺼운 제 2 접합영역을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming an isolation region defining an active region in the semiconductor substrate, wherein forming a junction region under and sidewalls of the isolation region;
Etching the semiconductor substrate to form a first pillar and a second pillar;
Forming a first junction region on a side surface between the first pillar and the second pillar;
Forming a bit line on the first junction region; And
Forming a second junction region thicker than the first junction region under the bit line;
And forming a second insulating film on the semiconductor substrate.
상기 접합영역을 형성하는 단계는
상기 활성영역을 정의하는 마스크를 식각 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 하부 및 측벽에 보론(boron)을 이온주입하는 단계;
상기 트렌치의 하부를 추가 식각하는 단계;
추가 식각된 상기 트렌치의 하부 및 측벽에 보론(boron)을 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 14,
Forming the junction region is
Forming a trench by etching the semiconductor substrate using the mask defining the active region as an etching mask;
Implanting boron into the bottom and sidewalls of the trench;
Further etching the lower portion of the trench;
And implanting boron into the bottom and sidewalls of the additionally etched trench.
상기 제 1 필라 및 제 2 필라를 형성하는 단계는
상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계;
상기 제 1 트렌치 표면 상부에 라이너 질화막을 형성하는 단계; 및
상기 제 1 트렌치의 하부를 추가 식각하여 제 2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 14,
Forming the first pillar and the second pillar
Etching the semiconductor substrate to form a first trench;
Forming a liner nitride film over the first trench surface; And
And etching the lower portion of the first trench to form a second trench.
상기 제 2 트렌치를 형성하는 단계 이후,
상기 제 2 트렌치 표면에 산화막을 형성하는 단계;
상기 제 2 트렌치 표면에 플라드(PLAD) 이온주입을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.18. The method of claim 16,
After forming the second trench,
Forming an oxide film on the surface of the second trench;
And implanting PLAD ions into the surface of the second trench.
상기 플라드 이온주입 공정 시, 비소(As)를 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.18. The method of claim 17,
A method of manufacturing a semiconductor device, characterized in that the arsenic (As) is ion-implanted during the plade ion implantation process.
상기 비트라인을 형성하는 단계는 폴리실리콘을 매립하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 14,
The forming of the bit line is a method of manufacturing a semiconductor device, characterized in that formed by burying polysilicon.
상기 제 1 접합영역을 형성하는 단계는,
상기 제 1 필라 및 제 2 필라 사이의 저부에 형성된 상기 제 1 접합영역을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 14,
Wherein forming the first junction region comprises:
And removing the first junction region formed at the bottom portion between the first pillar and the second pillar.
상기 비트라인을 형성하는 단계는 폴리실리콘을 제 2 트렌치에 매립하는 단계;
매립된 상기 폴리실리콘을 에치백하는 단계;
에치백된 상기 폴리실리콘 상부에 도전물질을 형성하는 단계; 및
상기 도전물질을 에치백하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 14,
Forming the bit line comprises embedding polysilicon in a second trench;
Etching back the embedded polysilicon;
Forming a conductive material on the etched back polysilicon; And
And etching back the conductive material.
상기 도전물질은 티타늄질화막(TiN)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.23. The method of claim 21,
The conductive material comprises a titanium nitride film (TiN) method of manufacturing a semiconductor device.
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