KR20130131548A - Stacked semiconductor module - Google Patents

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Abstract

The present invention relates to a stacked semiconductor module capable of forming a plurality of logic chips as a stacked structure and enabling the logic chips to selectively control a plurality of memory chips stacked on a logic chip of the bottom through an interface such as a serial peripheral interface (SPI) type. The stacked semiconductor module comprises a first logic chip, a second logic chip, the memory chips, and a rewiring layer. The size of the second logic chip is smaller than the size of the first logic chip. The second logic chip is stacked on the first logic chip. The memory chips are stacked on the first logic chip. The rewiring layer is positioned under the memory chips and the second logic chip on the first logic chip and comprises a rewiring path.

Description

적층형 반도체 모듈{STACKED SEMICONDUCTOR MODULE}Multilayer Semiconductor Modules {STACKED SEMICONDUCTOR MODULE}

본 발명은 적층형 반도체 모듈에 관한 것으로서, 더욱 상세하게는 복수개의 로직 칩을 적층 구조로 형성하고, 복수의 로직 칩은 제일 하단의 로직 칩상에 함께 적층된 복수의 메모리 칩을 로직 칩과 메모리 칩 간의 통신을 위한 인터페이스를 통해 선택적으로 제어하는 적층형 반도체 모듈에 관한 것이다. The present invention relates to a stacked semiconductor module, and more particularly, to form a plurality of logic chips in a stacked structure, wherein the plurality of logic chips comprises a plurality of memory chips stacked together on a logic chip at a bottom between a logic chip and a memory chip. The present invention relates to a stacked semiconductor module that selectively controls through an interface for communication.

스마트 폰 등 개인용 휴대기기의 발전으로 인해 경박단소 및 다기능의 부품 개발에 대한 시장의 요구가 날로 증가되어 왔다. 이에 대응하기 위해 관통 실리콘 비아(TSV, through silicon via)와 같은 적층 기술이 새롭게 출시되고 있다. With the development of personal mobile devices such as smart phones, the market demand for the development of light and small parts and multi-functional parts has been increasing day by day. To address this, stacking technologies such as through silicon vias (TSVs) are being introduced.

관통 실리콘 비아(TSV)를 이용한 반도체 패키지는 웨이퍼 단계에서 각각의 반도체 칩 내에 수직방향으로 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아를 매개로 상부와 하부 반도체 칩들간의 물리적 및 전기적 연결이 이루어지도록 한 구조이다.The semiconductor package using through silicon vias (TSV) forms through silicon vias vertically in each semiconductor chip at the wafer stage, and then physically and electrically connects the upper and lower semiconductor chips through the through silicon vias. It is a structure to be built.

도 1은 하나의 로직 칩 위에 메모리 칩들을 TSV를 통하여 적층한 것으로 이를 통하여 하나의 로직 칩과 복수의 메모리간의 전기적인 연결을 짧게 하므로 기생성분을 줄여 속도를 높이고 메모리와 로직 칩이 차지하는 면적을 줄이므로 경박단소의 모듈을 제작할 수 있다.1 illustrates stacking memory chips on a single logic chip through TSV, which shortens the electrical connection between a single logic chip and a plurality of memories, thereby reducing parasitics and reducing the area occupied by the memory and logic chips. Therefore, it is possible to manufacture a module of light and thin.

그러나, 로직 칩이 다수 개 일 때 이러한 로직 칩 상에 메모리가 적층된 모듈들을 메인 기판에 2차원적으로 배열해야 하므로 그에 따른 면적 감소 효과가 그다지 높지 않다는 단점이 있다. However, when there are a plurality of logic chips, modules having memory stacked on the logic chips must be two-dimensionally arranged on the main substrate, so that the area reduction effect is not so high.

본 발명은 상기의 문제점을 해결하기 위해 창안된 것으로서, 복수개의 로직 칩과 복수개의 메모리 칩을 하나의 기판 상에 실장 할 때 그 면적을 줄여 경박단소의 모듈을 제공함과 동시에 로직 칩 간의 거리를 줄임으로 전기적인 특성을 향상시킨 적층형 반도체 모듈을 제공함에 그 목적이 있다. The present invention has been made to solve the above problems, when mounting a plurality of logic chips and a plurality of memory chips on a single substrate to reduce the area of the module to provide a thin and short and at the same time reduce the distance between logic chips The purpose is to provide a stacked semiconductor module with improved electrical characteristics.

이를 위하여, 본 발명의 제1 측면에 따르면, 본 발명에 따른 적층형 반도체 모듈은, 제1 로직 칩과, 상기 제1 로직 칩보다 면적이 작고, 상기 제1 로직 칩 상에 적층되는 제2 로직 칩과, 상기 제1 로직 칩 상에 적층된 복수의 메모리 칩과, 상기 제1 로직 칩 상이면서, 상기 복수의 메모리 칩과 상기 제2 로직 칩 아래에 마련되고, 재배선 경로가 형성되어 있는 재배선층을 포함하는 것을 특징으로 한다.To this end, according to the first aspect of the present invention, a stacked semiconductor module according to the present invention includes a first logic chip and a second logic chip having a smaller area than the first logic chip and stacked on the first logic chip. And a plurality of memory chips stacked on the first logic chip, a redistribution layer provided on the first logic chip and under the plurality of memory chips and the second logic chip, and having a redistribution path formed thereon. Characterized in that it comprises a.

상기 제2 로직 상에 하나 이상의 로직 칩이 더 적층되는 것을 특징으로 한다. At least one logic chip is further stacked on the second logic.

상기 메모리 칩은 TSV 방식 또는 와이어 본딩 방식을 통해 전기적으로 연결하는 것을 특징으로 한다. The memory chip may be electrically connected through a TSV method or a wire bonding method.

상기 적층형 반도체 모듈은 상기 제1 로직 칩과 상기 제2 로직 칩이 적층된 각각의 메모리 칩과 전기적으로 연결되도록 하고, 적층된 복수의 메모리 칩 중 제일 하단의 메모리 칩에 위치 하거나 별도의 칩으로 분리되어 상기 재배선층 상에 실장되는 인터페이스를 더 포함하는 것을 특징으로 한다. The stacked semiconductor module may be electrically connected to each of the memory chips in which the first logic chip and the second logic chip are stacked. The stacked semiconductor module may be located at a lowermost memory chip of the plurality of stacked memory chips or separated into a separate chip. And further include an interface mounted on the redistribution layer.

본 발명에 따르면, 크기가 다른 복수개의 로직 칩을 삼차원적으로 적층함은 물론 복수개의 특정 메모리 칩을 제어하여 특정 로직 칩에 배속시킴으로 반도체 모듈의 면적을 줄일 수 있다는 효과가 있다.According to the present invention, an area of a semiconductor module can be reduced by stacking a plurality of logic chips having different sizes in three dimensions and by controlling a plurality of specific memory chips and assigning them to specific logic chips.

도 1은 하나의 로직 칩 위에 복수의 메모리 칩들을 적층한 구조를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 하나의 로직 칩 상에 하나 이상의 로직 칩과 복수의 메모리 칩들을 적층한 구조를 도시한 도면으로서 (a)는 사시도이고 (b)는 단면도이다.
도 3은 본 발명의 일 실시예에 따라 로직 칩과 메모리 칩과의 통신을 위한 인터페이스를 설명하는 SPI를 도시하는 도면이다. 1 is a diagram illustrating a structure in which a plurality of memory chips are stacked on one logic chip.
2 is a diagram illustrating a structure in which one or more logic chips and a plurality of memory chips are stacked on one logic chip according to an embodiment of the present invention, where (a) is a perspective view and (b) is a cross-sectional view.
3 is a diagram illustrating an SPI illustrating an interface for communication between a logic chip and a memory chip according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The configuration of the present invention and the operation and effect thereof will be clearly understood through the following detailed description. Before describing the present invention in detail, the same components are denoted by the same reference symbols as possible even if they are displayed on different drawings. In the case where it is judged that the gist of the present invention may be blurred to a known configuration, do.

하나의 스마트 폰을 구성하는 프로세서에는 어플리케이션 프로세서(application processor), 그래픽 프로세서(graphic processor), 영상처리 프로세서 등 여러 가지 프로세서를 포함하는 로직 칩이 있고 각각의 로직 칩에는 메모리가 제공된다. A processor constituting one smartphone includes a logic chip including various processors such as an application processor, a graphics processor, and an image processing processor, and each logic chip is provided with a memory.

본 발명은 하나의 장치 내에 각종 로직 칩과 메모리 칩을 효율적으로 실장하여 실장 면적을 줄이기 위한 적층형 반도체 모듈을 제안한다. The present invention proposes a stacked semiconductor module for efficiently mounting various logic chips and memory chips in one device to reduce the mounting area.

도 2는 본 발명의 일 실시예에 따른 하나의 로직 칩 상에 하나 이상의 로직 칩과 복수의 메모리 칩들을 적층한 구조를 도시한 도면으로서 (a)는 사시도이고 (b)는 단면도이다.2 is a diagram illustrating a structure in which one or more logic chips and a plurality of memory chips are stacked on one logic chip according to an embodiment of the present invention, where (a) is a perspective view and (b) is a cross-sectional view.

도 2에 도시한 바와 같이, 크기가 큰 제1 로직 칩(110) 예컨대, 어플리케이션 프로세서(application processor) 상에 재배선층(redistribution layer)(220)을 형성하고, 상기 재배선층(220) 상에 제2 로직 칩과 복수의 메모리 칩을 실장한다. As shown in FIG. 2, a redistribution layer 220 is formed on a large first logic chip 110, for example, an application processor, and a redistribution layer 220 is formed on the redistribution layer 220. Two logic chips and a plurality of memory chips are mounted.

재배선층(220)은 적층된 상부 반도체 칩(제2 로직 칩과 메모리 칩)과 하부 반도체 칩(제1 로직 칩) 간을 단순히 연결만 시키는 것이 아니라, 각 반도체 칩을 적층시, 상부 메모리 칩과 하부 메모리 칩을 각각의 반도체 칩이 갖는 상이한 신호 별로 각각 구분될 수 있도록 각각의 반도체 칩 내에 형성하고, 상기 재배선층(220)을 각 반도체 칩에 형성된 관통 실리콘 비아(TSV)(160) 및 그에 맞는 전극 단자와 연결되도록 하여, 반도체 칩을 구분하고 있다. The redistribution layer 220 does not merely connect the stacked upper semiconductor chip (second logic chip and memory chip) and the lower semiconductor chip (first logic chip), but when stacking each semiconductor chip, A lower memory chip is formed in each semiconductor chip so as to be distinguished according to different signals of each semiconductor chip, and the redistribution layer 220 is formed through the through silicon via (TSV) 160 formed in each semiconductor chip and fits the same. The semiconductor chips are separated by being connected to the electrode terminals.

형성된 재배선층(220) 상에 실장된 제2 로직 칩(210) 예컨대, 영상처리 프로세서는 제1 로직 칩보다 면적이 작다. For example, the image processing processor of the second logic chip 210 mounted on the formed redistribution layer 220 has a smaller area than the first logic chip.

제2 로직 칩(210)은 범프(230)를 통해 재배선층(220) 상에 실장되어 다른 반도체와 전기적 및 기계적으로 연결된다. The second logic chip 210 is mounted on the redistribution layer 220 through the bumps 230 and electrically and mechanically connected to other semiconductors.

메모리 칩(120 내지 150)들은 TSV(160)를 통해 재배선층(220) 상에 삼차원적으로 적층된다. 이때, 메모리 칩(120 내지 150)들은 같은 종류의 메모리 칩일 필요는 없다.The memory chips 120 to 150 are three-dimensionally stacked on the redistribution layer 220 through the TSV 160. In this case, the memory chips 120 to 150 need not be the same type of memory chip.

제1 로직 칩, 제2 로직 칩(110, 210)과 각각의 메모리 칩(120 내제 150)은 SPI 마스터 등과 같은 인터페이스를 통해 전기적으로 연결된다. SPI 마스터 등과 같은 인터페이스는 로직 칩과 메모리 칩간의 통신을 위해 설치되며, 인터페이스는 상기 복수의 메모리 칩 중 제일 하단 메모리 내에 위치하거나 별도의 칩으로 분리되어 상기 재배선층(220) 상에 실장된다. The first logic chip, the second logic chip 110 and 210 and each memory chip 120 to 150 are electrically connected through an interface such as an SPI master. An interface such as an SPI master is installed for communication between a logic chip and a memory chip, and the interface is located in the bottom memory of the plurality of memory chips or separated into a separate chip and mounted on the redistribution layer 220.

이와 같이 적층함으로써 로직 칩들이 공간적으로 차지하는 면적을 줄일 수 있을 뿐만 아니라 제1 로직 칩(110)과 제2 로직 칩(210) 간의 전기적인 거리도 짧아지므로 전기적인 성능이 개선될 수 있다. By stacking in this way, the area occupied by the logic chips may not only be reduced, but also the electrical distance between the first logic chip 110 and the second logic chip 210 may be shortened, thereby improving electrical performance.

또한, 본 발명의 실시예에서 메모리 칩들은 TSV 방식으로 적층하였으나, 이는 일 예이고, 메모리 칩들을 적층한 이후 와이어 본딩 방식으로 전기적으로 연결할 수도 있다. In addition, in the embodiment of the present invention, the memory chips are stacked in a TSV method, but this is an example. After stacking the memory chips, the memory chips may be electrically connected by a wire bonding method.

도 3은 본 발명의 일 실시예에 따라 로직 칩과 메모리 칩과의 통신을 위한 인터페이스를 설명하는 SPI를 도시하는 도면이다. 3 is a diagram illustrating an SPI illustrating an interface for communication between a logic chip and a memory chip according to an embodiment of the present invention.

제1 로직 칩(110)과 제2 로직 칩(210)은 SPI 마스터(master)를 통해 각각의 메모리 칩의 인터페이스(interface)와 전기적으로 연결되어 필요한 데이터를 쓰거나 읽을 수 있다. 이때 특정 로직 칩은 메모리 칩을 제어하기 위해 슬레이브 선택(slave select: SS)을 통해 선택하여 접근할 수 있다.The first logic chip 110 and the second logic chip 210 may be electrically connected to an interface of each memory chip through an SPI master to write or read necessary data. In this case, a specific logic chip may be selected and accessed through a slave select (SS) to control the memory chip.

상기에서 SPI의 마스터(10)는 TSV(160)를 적층된 메모리 칩 중 제일 하단 칩에 위치할 수 있거나 별도의 칩으로 분리되어 제1 로직 칩(110) 상의 재배선층(210)에 실장될 수 있다. The master 10 of the SPI may be located at the bottom of the stacked memory chips, or may be separated into a separate chip and mounted on the redistribution layer 210 on the first logic chip 110. have.

제1 로직 칩(110)과 제2 로직 칩(210)은 직렬 주변 장치 인터페이스, SPI(Serial Peripheral Interface) 마스터(master)를 통해 메모리 칩(120 내지 150)과 연결된다. SPI는 4선을 사용하여 주변 장치와 연결하는 전이중 동기식 직렬 인터페이스로서, 2개의 데이터 회선과 2개의 제어 회선으로 되어 있으며, 마스터 출력/슬레이브 입력(MOSI:Master Out Slave In), 마스터 입력/슬레이브 출력(MISO:Master In Slave Out) 등 주종 관계 통신을 행한다. 마스터(master)(10)가 동기를 위한 클럭을 출력하면 각 SPI 슬레이브(SPI slave)(20, 30, 40)는 CE(chip enable) 입력을 가지고 있으며 이 입력이 활성화되었을 때에만 동작한다. 따라서 마스터(10)는 여러 개의 슬레이브 선택(SS: slave select)선을 슬레이브들의 CE에 연결하고 한 순간에 하나의 슬레이브만 선택하는 방법을 사용하여 두 개 이상의 슬레이브들을 구동할 수 있다. The first logic chip 110 and the second logic chip 210 are connected to the memory chips 120 to 150 through a serial peripheral interface and a serial peripheral interface (SPI) master. SPI is a full-duplex synchronous serial interface that uses four wires to connect to peripheral devices. It consists of two data lines and two control lines, and is a master output / slave input (MOSI) and a master input / slave output. Master / master communication (MISO: Master In Slave Out) is performed. When the master 10 outputs a clock for synchronization, each SPI slave 20, 30, 40 has a chip enable (CE) input and only operates when this input is enabled. Therefore, the master 10 may drive two or more slaves by connecting several slave select (SS) lines to the CEs of the slaves and selecting only one slave at a time.

도 3에 표시된 4개의 신호는 SPI 에서 정의된 신호이다. The four signals shown in FIG. 3 are signals defined in the SPI.

SCLK(serial clock)는 마스터(10)가 출력하는 동기용 클럭이다. MOSI와 MISO 신호선을 통해 각각의 칩에 전해지거나 나오는 데이터를 동기화하기 위해 사용된다. SCLK는 마스터에서 생성되는 것으로 모든 슬레이브에 입력된다.SCLK (serial clock) is a synchronization clock output from the master (10). It is used to synchronize data to and from each chip via the MOSI and MISO signal lines. The SCLK is generated at the master and entered into all slaves.

MOSI(master out, slave in)는 마스터의 출력으로 슬레이브로 정보를 보내기 위한 신호선으로서 단방향 신호선이다. 반대로 MISO(master in, slave out)는 슬레이브의 출력으로 마스터가 슬레이브의 정보를 받기 위한 신호선으로서 단방향 신호선이다.  MOSI (master out, slave in) is a signal line for sending information to the slave to the output of the master is a unidirectional signal line. On the contrary, MISO (master in, slave out) is a signal line for the master to receive the slave's information as the output of the slave and is a unidirectional signal line.

따라서, 마스터(10)와 슬레이브(20, 30, 40)의 MOSI끼리 서로 연결되며 MISO끼리 서로 연결된다. 각각의 슬레이브들(20, 30, 40)은 마스터(10)로부터 공유되지 않는 독립적인 SS(slave select) 선을 가진다. Therefore, the MOSIs of the master 10 and the slaves 20, 30, and 40 are connected to each other, and the MISOs are connected to each other. Each slave 20, 30, 40 has an independent slave select (SS) line that is not shared from the master 10.

SS는 마스터(10)가 슬레이브를 선택하기 위한 마스터의 출력으로 슬레이브의 /CE에 입력된다. 슬레이브는 /CE의 입력이 '0'인 동안에만 활성화된다. The SS is input to the slave's / CE as the output of the master for the master 10 to select the slave. The slave is only active while the input of / CE is '0'.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다. The foregoing description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the spirit of the present invention. Accordingly, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed according to the following claims, and all the techniques within the scope of equivalents should be construed as being included in the scope of the present invention.

110 : 제1 로직 칩
120 내지 150 : 메모리 칩
160 : 관통 실리콘 비아(TSV)
210 : 제2 로직 칩
220 : 재배선층
230 : 범프110: first logic chip
120 to 150: memory chip
160: through silicon via (TSV)
210: second logic chip
220: redistribution layer
230: bump

Claims (4)

제1 로직 칩;
상기 제1 로직 칩보다 면적이 작고, 상기 제1 로직 칩 상에 적층되는 제2 로직 칩;
상기 제1 로직 칩 상에 적층된 복수의 메모리 칩;
상기 제1 로직 칩 상이면서, 상기 복수의 메모리 칩과 상기 제2 로직 칩 아래에 마련되고, 재배선 경로가 형성되어 있는 재배선층
을 포함하는 적층형 반도체 모듈.A first logic chip;
A second logic chip having an area smaller than that of the first logic chip and stacked on the first logic chip;
A plurality of memory chips stacked on the first logic chip;
A redistribution layer on the first logic chip and provided under the plurality of memory chips and the second logic chip and having a redistribution path formed thereon.
Stacked semiconductor module comprising a. 제1항에 있어서, 상기 제2 로직 상에 하나 이상의 로직 칩이 더 적층되는 것을 특징으로 하는 적층형 반도체 모듈.The stacked semiconductor module of claim 1, wherein at least one logic chip is further stacked on the second logic. 제1항에 있어서, 상기 메모리 칩은 TSV 방식 또는 와이어 본딩 방식을 통해 전기적으로 연결하는 것을 특징으로 하는 적층형 반도체 모듈.The multilayer semiconductor module of claim 1, wherein the memory chip is electrically connected through a TSV method or a wire bonding method. 제1항에 있어서,
상기 제1 로직 칩과 상기 제2 로직 칩을 적층된 각각의 메모리 칩과 전기적으로 연결하도록 하여 적층된 복수의 메모리 칩 중 제일 하단의 메모리 칩에 위치 하거나 별도의 칩으로 분리되어 상기 재배선층 상에 실장되는 인터페이스
를 더 포함하는 적층형 반도체 모듈. The method of claim 1,
The first logic chip and the second logic chip is electrically connected to each of the stacked memory chips so as to be located at the bottom of the plurality of stacked memory chips or separated into separate chips on the redistribution layer. Implemented Interface
Laminated semiconductor module further comprising.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024149A (en) * 1999-07-12 2001-01-26 Mitsui High Tec Inc Semiconductor device
KR100817078B1 (en) * 2006-12-05 2008-03-26 삼성전자주식회사 System-in package and method of manufacturing the same
US20090147557A1 (en) * 2006-10-05 2009-06-11 Vesa Lahtinen 3d chip arrangement including memory manager
JP2010080752A (en) * 2008-09-26 2010-04-08 Panasonic Corp Method of manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024149A (en) * 1999-07-12 2001-01-26 Mitsui High Tec Inc Semiconductor device
US20090147557A1 (en) * 2006-10-05 2009-06-11 Vesa Lahtinen 3d chip arrangement including memory manager
KR100817078B1 (en) * 2006-12-05 2008-03-26 삼성전자주식회사 System-in package and method of manufacturing the same
JP2010080752A (en) * 2008-09-26 2010-04-08 Panasonic Corp Method of manufacturing semiconductor device

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