KR20130129124A - Gate driver based on oxide tft - Google Patents

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김준동
김연경
박상희
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유병곤
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Abstract

The present invention relates to a gate driver based on oxide thin-film transistors and comprises: an input part including an input transistor to which a carry signal (CR) of the previous stage is applied; a pull-up part including a pull-up transistor which receives a first clock signal (CLKo) and generates an output signal; a dual pull-down part including a first pull-down transistor and a second pull-down transistor which are alternately turned on and off and connect an output node to a first ground voltage (VSS); a pull-down control part controlling the first and second pull-down transistors so that the transistors are not turned on when the output node is pulled up; and a carry control part stabilizing the output of the next stage by periodically lowering an output carry voltage when the output node is maintained at the first ground voltage.

Description

산화물 박막 트랜지스터 기반의 게이트 드라이버{Gate driver based on Oxide TFT}Gate driver based on Oxide TFT

본 발명은 산화물 박막 트랜지스터(Oxide TFT) 기반의 게이트 드라이버에 관한 것으로서, 상세하게는 게이트 드라이버의 동작 오류를 방지하고 높은 전력소비 문제를 해결할 수 있는 산화물 박막 트랜지스터 기반의 게이트 드라이버에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oxide TFT based gate driver, and more particularly, to an oxide thin film transistor based gate driver capable of preventing an operation error of a gate driver and solving a high power consumption problem.

산화물 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터와 비교해서 전자의 이동도가 기본적으로 10배 이상 높기 때문에 전류구동 능력이 우수하고, 비정질 실리콘의 생산 공정을 그대로 이용할 수 있으므로 레이저 열처리 과정이 필요한 다정질 실리콘 박막 트랜지스터보다 저렴하게 생산할 수 있으면서 오프 전류(off-current)도 낮고, 균일한 특성을 나타낸다. 최근에 대화면 디스플레이의 화면 주사율이 240Hz 이상으로 높아짐에 따라 기존의 비정질 실리콘 박막 트랜지스터를 대체하는 산화물 박막 트랜지스터로 생산된 디스플레이가 하나 둘씩 등장하고 있다. The oxide thin film transistor has a high current driving capability since the electron mobility is basically 10 times higher than that of the amorphous silicon thin film transistor, and thus the amorphous silicon thin film transistor requiring a laser heat treatment process can be used because the production process of the amorphous silicon can be used as it is. It can be produced more inexpensively and has low off-current and uniformity. Recently, as the refresh rate of a large-screen display is increased to 240 Hz or more, displays produced by oxide thin film transistors replacing conventional amorphous silicon thin film transistors have been introduced one by one.

도 1은 산화물 박막 트랜지스터의 일반적인 전달 특성(VGS-ID)을 나타낸 그래프이다.1 is a graph showing general transfer characteristics (V GS -I D ) of an oxide thin film transistor.

도 1을 참조하면, 산화물 박막 트랜지스터는 VGS = 0V일 경우에도 상당량의 오프 전류가 흐르는 것을 알 수 있다. 따라서 트랜지스터를 완전하게 턴 오프 하기 위해서는 게이트 단자에 음(-)의 전압을 인가해야 한다.Referring to Figure 1, the oxide thin film transistor is V GS Even when = 0V, it can be seen that a significant amount of off current flows. Therefore, to completely turn off the transistor, a negative voltage must be applied to the gate terminal.

도 2는 종래 비정질 실리콘 기반으로 제작된 게이트 드라이버의 블록다이어그램을 나타낸 것이다. 도 2를 참조하여 일반적인 게이트 드라이버의 동작 과정을 설명한다.2 shows a block diagram of a gate driver fabricated based on conventional amorphous silicon. An operation process of a general gate driver will be described with reference to FIG. 2.

게이트 드라이버는 N개의 게이트 신호(또는 주사 신호)를 출력하는 N개의 스테이지로 구성된다. 인가되는 클럭은 도 3과 같고 이를 이용하여 게이트 라인에 게이트 신호를 순차적으로 출력한다. 이때, CKV, CKVB는 트랜지스터를 구동하기 위한 전압이다. 이 전압은 예를 들어 -5V ~ 20V까지 스윙 하는 진폭을 갖는 신호이다. The gate driver is composed of N stages for outputting N gate signals (or scan signals). The applied clock is as shown in FIG. 3, and the gate signal is sequentially output to the gate line using the clock. At this time, CKV and CKVB are voltages for driving the transistor. This voltage is a signal with an amplitude swinging from -5V to 20V, for example.

도 4를 참조하면, 기존의 게이트 드라이버의 각 스테이지는 풀업부(510), 풀다운부(520), 풀업 구동부(530) 및 풀다운 구동부(540)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력 신호를 근거로 게이트 신호(또는 주사 신호)를 출력한다. 예를 들면, 도 2에서 첫 번째 스테이지는 타이밍 제어부(미도시)로부터 제공되는 스캔개시신호(STV)를 근거로 게이트 신호를 출력하고, 나머지 스테이지는 이전 스테이지로부터 출력되는 게이트 신호를 근거로 게이트 신호를 출력한다.Referring to FIG. 4, each stage of the conventional gate driver includes a pull-up unit 510, a pull-down unit 520, a pull-up driver 530, and a pull-down driver 540 to scan start signal STV or a previous stage. A gate signal (or a scan signal) is output based on the output signal of. For example, in FIG. 2, the first stage outputs a gate signal based on a scan start signal STV provided from a timing controller, and the remaining stages output a gate signal based on a gate signal output from a previous stage. Outputs

풀다운 구동부(540)는 Q6 트랜지스터와 Q7 트랜지스터로 이루어진다. 여기서, Q6 트랜지스터의 게이트와 드레인 단자는 서로 묶여 있기 때문에 항상 포화 모드로 동작하게 되고, Q6 트랜지스터에 연결된 20V DC 전압 즉, 게이트 온 전압(VON)이 N2 노드에 전달된다. N2 노드에 전달된 게이트 온 전압(VON)은 Q2 트랜지스터와 Q5 트랜지스터를 턴 온 시키게 되어, N1 노드와 출력 노드(GOUT[N])를 게이트 오프 전압(VOFF)으로 유지시켜 준다. 만약 이전 스테이지의 출력 20V가 이전 스테이지의 게이트 출력 노드(GOUT[N-1])로 전달되면 Q3 트랜지스터가 켜져서 N1 노드의 전압이 20V가 된다.The pull-down driver 540 includes a Q6 transistor and a Q7 transistor. Here, since the gate and the drain terminal of the Q6 transistor are tied together, the gate and drain terminals of the Q6 transistor are always operated in the saturation mode, and the 20V DC voltage, that is, the gate-on voltage VON connected to the Q6 transistor is transferred to the N2 node. The gate-on voltage VON transferred to the N2 node turns on the Q2 transistor and the Q5 transistor, thereby maintaining the N1 node and the output node GOUT [N] at the gate-off voltage VOFF. If the output 20V of the previous stage is delivered to the gate output node GOUT [N-1] of the previous stage, the Q3 transistor is turned on so that the voltage of the node N1 becomes 20V.

따라서, Q6 트랜지스터뿐만 아니라, Q7 트랜지스터도 켜지고 N2 노드는 게이트 오프 전압(VOFF) 가까이 내려간다. 게이트 오프 전압(VOFF) 가까이 낮아진 N2 노드의 전압에 의해서 Q2 트랜지스터가 꺼져서 게이트 출력 노드(GOUT[N])로 20V가 출력된다.
Thus, not only the Q6 transistor but also the Q7 transistor is turned on and the N2 node goes down near the gate off voltage VOFF. The Q2 transistor is turned off by the voltage of the N2 node lowered near the gate-off voltage VOFF to output 20V to the gate output node GOUT [N].

그러나 산화물 박막 트랜지스터로 이 회로를 구성하게 되면 Q6 트랜지스터가 과도하게 켜져 있기 때문에 N2 노드는 게이트 오프 전압(VOFF) 가까이 충분히 내려가지 않고 20V와 -5V 사이 전압이 된다. 그 결과로 풀다운 트랜지스터인 Q2 트랜지스터와 Q5 트랜지스터가 꺼지지 않아서 회로의 정상적인 동작이 보장되지 않는다. However, if the circuit is composed of an oxide thin film transistor, the Q6 transistor is excessively turned on, so that the N2 node becomes a voltage between 20V and -5V without sufficiently falling near the gate-off voltage (VOFF). As a result, the pull-down transistors Q2 and Q5 transistors are not turned off, so the normal operation of the circuit is not guaranteed.

더불어 리셋 신호(CT)에 의해서 제어되는 Q4 트랜지스터의 게이트-소스 전압(VGS)도 0V이므로 공핍형 트랜지스터 특성에 대해서 Q4 트랜지스터가 완전히 꺼지지 않고, N1 노드의 전하가 게이트 오프 전압(VOFF)으로 새어나가서 회로가 오동작하게 되고 소비전력은 급격히 상승하게 된다.In addition, since the gate-source voltage V GS of the Q4 transistor controlled by the reset signal CT is also 0V, the Q4 transistor is not completely turned off due to the depletion transistor characteristic, and the charge at the N1 node leaks to the gate-off voltage VOFF. The circuit malfunctions and power consumption increases rapidly.

즉, 산화물 박막 트랜지스터는 전압 및 빛에 의한 스트레스와 미세한 공정 변화에 의해서 문턱전압(VT)이 고유한 음의 값을 갖는 경우가 많다. 따라서 기존의 게이트 드라이버 내장 기술을 그대로 사용할 경우, 트랜지스터가 완전히 꺼지지 않아서 정상적인 동작이 불가능하며 소비전력도 증가하므로 이에 대한 적절한 보완책이 반드시 필요하다.
That is, in the oxide thin film transistors, the threshold voltage V T has a unique negative value due to stress and minute process changes caused by voltage and light. Therefore, if the existing gate driver built-in technology is used as it is, transistors are not turned off completely, so normal operation is impossible and power consumption is increased.

이와 같은 목적을 달성하기 위한, 본 발명의 일실시예에 따르면, 본 발명에 따른 산화물 박막 트랜지스터 기반의 게이트 드라이버는, 이전 단의 캐리 신호(CR)가 인가되는 입력 트랜지스터를 포함하는 입력부; 제1 클럭 신호(CLKo)가 인가되어 출력 신호를 생성하는 풀업 트랜지스터를 포함하는 풀업부; 교번적으로 온오프되어 출력 노드를 제1 접지전압(VSS)에 연결하는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터를 포함하는 듀얼 풀다운부; 상기 출력 노드가 풀업되는 경우, 상기 제1 풀다운 트랜지스터 및 상기 제2 풀다운 트랜지스터가 켜지지 않도록 제어하는 풀다운 제어부; 및 상기 출력 노드가 상기 제1 접지전압으로 유지되는 경우, 주기적으로 출력 캐리 전압을 더 낮게 만들어 다음 단의 출력을 안정화시키는 캐리 조절부를 포함한다.According to an embodiment of the present invention, an oxide thin film transistor-based gate driver according to the present invention includes an input unit including an input transistor to which a carry signal CR is applied to a previous stage; A pull-up unit including a pull-up transistor to which the first clock signal CLKo is applied to generate an output signal; A dual pull-down unit including a first pull-down transistor and a second pull-down transistor that are alternately turned on and off to connect an output node to a first ground voltage VSS; A pull-down controller which controls the first pull-down transistor and the second pull-down transistor not to be turned on when the output node is pulled up; And a carry adjuster that stabilizes the output of the next stage by periodically lowering the output carry voltage when the output node is maintained at the first ground voltage.

상기 입력 트랜지스터의 소스 단자는 상기 풀업 트랜지스터의 게이트 단자에 연결되고, 상기 입력 트랜지스터의 게이트 단자에는 상기 제1 클럭 신호와 위상은 동일하지만 전압 레벨이 다른 제2 클럭 신호(CLK)가 인가되며, 상기 입력 트랜지스터의 게이트 단자는 제1 커패시터를 거쳐 상기 풀업 트랜지스터의 게이트 단자에 연결되어 상기 풀업 트랜지스터가 오프되는 경우 커플링 현상에 의해 상기 풀업 트랜지스터의 게이트 단자에 소스 단자보다 낮은 전압이 인가되는 것을 특징으로 한다.The source terminal of the input transistor is connected to the gate terminal of the pull-up transistor, and the second clock signal CLK having the same phase as the first clock signal but having a different voltage level is applied to the gate terminal of the input transistor. The gate terminal of the input transistor is connected to the gate terminal of the pull-up transistor via a first capacitor so that when the pull-up transistor is turned off, a voltage lower than that of the source terminal is applied to the gate terminal of the pull-up transistor by a coupling phenomenon. do.

상기 풀업 트랜지스터의 소스 단자는 회로의 출력 단자와 동일하고, 상기 풀업 트랜지스터의 게이트 단자와 소스 단자 사이에 제2 커패시터가 연결되어, 부트스트래핑 효과에 의해 상기 풀업 트랜지스터의 게이트 단자에 인가되는 전압이 상승하여 상기 풀업 트랜지스터는 선형모드로 동작하는 것을 특징으로 한다.The source terminal of the pull-up transistor is the same as the output terminal of the circuit, the second capacitor is connected between the gate terminal and the source terminal of the pull-up transistor, the voltage applied to the gate terminal of the pull-up transistor by the bootstrapping effect increases The pull-up transistor is characterized in that the linear mode of operation.

상기 제1 풀다운 트랜지스터의 게이트 단자에는 상기 제2 클럭 신호가 인가되고, 상기 제2 풀다운 트랜지스터의 게이트 단자에는 상기 풀다운 제어부가 연결되는 것을 특징으로 한다.The second clock signal is applied to the gate terminal of the first pull-down transistor, and the pull-down control unit is connected to the gate terminal of the second pull-down transistor.

상기 풀다운 제어부는, 드레인 단자에 전원전압(VDD)이 인가되고, 게이트 단자에 상기 제2 클럭 신호와 반전된 전압파형을 갖는 제3 클럭 신호(CLKB)가 인가되는 제1 제어 트랜지스터; 및 게이트 단자에 상기 풀업 트랜지스터의 게이트 단자가 연결되고, 드레인 단자에 상기 제1 제어 트랜지스터의 소스 단자가 연결되며, 소스 단자에 상기 제1 접지전압이 인가되는 제2 제어 트랜지스터를 포함하는 것을 특징으로 한다.The pull-down control unit may include a first control transistor configured to receive a power supply voltage VDD from a drain terminal and a third clock signal CLKB having a voltage waveform inverted from the second clock signal to a gate terminal; And a second control transistor connected to a gate terminal of the pull-up transistor, a source terminal of the first control transistor to a drain terminal, and a first ground voltage applied to a source terminal. do.

상기 제2 풀다운 트랜지스터의 게이트 단자는 상기 제1 제어 트랜지스터의 소스 단자와 상기 제2 제어 트랜지스터의 드레인 단자에 연결되는 것을 특징으로 한다.The gate terminal of the second pull-down transistor is connected to the source terminal of the first control transistor and the drain terminal of the second control transistor.

상기 캐리 조절부는, 게이트 단자에 상기 제3 클럭 신호가 인가되고, 드레인 단자에 출력 노드가 연결되며, 소스 단자에 다음 단의 캐리 노드가 연결되는 제1 캐리 조절 트랜지스터; 및 게이트 단자에 상기 제2 클럭 신호가 인가되고, 드레인 단자에 다음 단의 캐리 노드가 연결되며, 소스 단자에 제2 접지전압(VSSL)이 인가되는 제2 캐리 조절 트랜지스터를 포함하는 것을 특징으로 한다.The carry control unit may include: a first carry control transistor configured to receive the third clock signal from a gate terminal, an output node connected to a drain terminal, and a next carry node connected to a source terminal; And a second carry control transistor to which the second clock signal is applied to a gate terminal, a next carry node is connected to a drain terminal, and a second ground voltage VSSL is applied to a source terminal. .

상기 제2 접지전압은 상기 제2 클럭 신호의 낮은 전압 레벨보다 높은 것을 특징으로 한다.The second ground voltage is higher than a low voltage level of the second clock signal.

상기 제1 클럭 신호의 낮은 전압 레벨은 상기 제1 접지전압과 동일하고, 상기 제2 클럭 신호와 상기 제3 클럭 신호의 낮은 전압 레벨은 서로 동일하되, 상기 제1 접지전압보다 낮은 것을 특징으로 한다.
The low voltage level of the first clock signal is the same as the first ground voltage, and the low voltage levels of the second clock signal and the third clock signal are equal to each other, but lower than the first ground voltage. .

본 발명은 산화물 박막 트랜지스터에서 일반적으로 나타나는 네거티브 문턱전압으로 인한 게이트 드라이버 회로에서의 동작 오류와 높은 소비전력 문제를 해결할 수 있다. The present invention can solve the operation error and high power consumption problems in the gate driver circuit due to the negative threshold voltage that is commonly seen in the oxide thin film transistor.

또한 본 발명은 외부 클럭에서 인가된 네거티브 전압이 직접적으로 전달되지 못하는 내부 트랜지스터(풀업 트랜지스터)의 게이트 단자에도 소스 전압 대비 네거티브 전압을 인가해줌으로써 게이트 드라이버의 동작 신뢰성을 극대화할 수 있다.
In addition, the present invention can maximize the operation reliability of the gate driver by applying a negative voltage to the source voltage of the gate terminal of the internal transistor (pull-up transistor) that can not directly transfer the negative voltage applied from the external clock.

도 1은 산화물 박막 트랜지스터의 일반적인 전달 특성을 나타낸 그래프.
도 2는 일반적인 게이트 드라이버의 블록다이어그램.
도 3은 일반적인 게이트 드라이버의 타이밍 다이어그램.
도 4는 종래 게이트 드라이버의 회로도.
도 5는 본 발명에 따른 게이트 드라이버의 블록다이어그램.
도 6은 본 발명에 따른 게이트 드라이버의 회로도.
도 7은 본 발명에 따른 게이트 드라이버에 인가되는 클럭신호의 타이밍 다이어그램.
도 8 내지 도 12는 본 발명에 따른 게이트 드라이버의 동작 과정을 나타낸 도면.
도 13은 문턱전압 변화에 따른 게이트 드라이버의 시뮬레이션 출력파형을 나타낸 도면.
도 14는 문턱전압 변화에 따른 게이트 드라이버의 소비전력을 비교한 도면.
도 15는 F 노드의 전압 시뮬레이션을 나타낸 도면.
도 16은 본 발명에 따른 게이트 드라이버의 실제 동작 결과를 나타낸 도면.1 is a graph showing general transfer characteristics of an oxide thin film transistor.
2 is a block diagram of a typical gate driver.
3 is a timing diagram of a typical gate driver.
4 is a circuit diagram of a conventional gate driver.
5 is a block diagram of a gate driver in accordance with the present invention.
6 is a circuit diagram of a gate driver according to the present invention.
7 is a timing diagram of a clock signal applied to a gate driver according to the present invention.
8 to 12 are views showing the operation of the gate driver according to the present invention.
FIG. 13 is a diagram illustrating a simulation output waveform of a gate driver according to a change in a threshold voltage. FIG.
14 is a view comparing power consumption of a gate driver according to a change in a threshold voltage.
15 shows a voltage simulation of an F node.
16 is a view showing the actual operation results of the gate driver according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 게이트 드라이버의 블록다이어그램을 나타내고, 도 6은 본 발명에 따른 게이트 드라이버의 회로 구성을 나타낸 것이다. 5 shows a block diagram of a gate driver according to the present invention, and FIG. 6 shows a circuit configuration of the gate driver according to the present invention.

본 발명에 따른 게이트 드라이버에는 로우레벨(Low Level)의 접지전압 2개(VSS: 0V, VSSL: -5V)와 외부 클럭 4개가 인가된다. Two low-level ground voltages (VSS: 0V, VSSL: -5V) and four external clocks are applied to the gate driver according to the present invention.

게이트 드라이버 회로의 동작은 앞서 설명한 기존 회로의 동작 원리와 유사하다. 도 5에서, 기본적으로 각 스테이지는 다음 단의 입력에 해당하는 출력전압을 생성하는데 본 회로는 캐리 신호(CR)를 이용하여 다음 스테이지에 생성된 출력전압을 전달하고 패널에 위치하는 스위치 픽셀에는 출력신호(OUT)를 전달하여 제어하도록 설계되었다.The operation of the gate driver circuit is similar to the operation principle of the conventional circuit described above. In FIG. 5, basically, each stage generates an output voltage corresponding to an input of the next stage. The circuit transmits an output voltage generated to the next stage by using a carry signal CR and outputs to a switch pixel located on the panel. It is designed to transmit and control the signal OUT.

2개의 로우레벨 전압에서 0V는 게이트 드라이버의 로우 출력으로 쓰이며, 캐리 신호 생성 단에서는 2개의 로우레벨 전압이 모두 다음 스테이지로 넘어가 로우 출력으로 쓰인다.For two low-level voltages, 0V is used as the low output of the gate driver, and in the carry signal generation stage, both low-level voltages are passed to the next stage and used as the low output.

회로의 동작을 위해서 인가되는 클럭은 앞서 설명했듯이 4개로 이루어진다. 이중 제1 클럭 신호(CLKo, CLKoB)는 도 7과 같이 전압범위가 0V ~ 20V이며 풀업 트랜지스터(M2)의 드레인 단자에 연결되므로 게이트 드라이버의 하이(High) 출력 전압을 담당한다. 제2 클럭 신호(CLK) 및 제3 클럭 신호(CLKB)는 전압범위가 -10V ~ 20V의 범위이며 입력 트랜지스터(M1)와 제1 풀다운 트랜지스터(M3) 그리고 트랜지스터(M5, M8)의 온/오프를 담당한다. 풀업 트랜지스터(M2)는 게이트 드라이버의 풀업부를 구성하고, 제1 풀다운 트랜지스터(M3)와 제2 풀다운 트랜지스터(M4)는 게이트 드라이버의 듀얼 풀다운부를 구성한다. 또한, 제1 제어 트랜지스터(M5)와 제2 제어 트랜지스터(M6)는 게이트 드라이버의 풀다운 제어부를 구성한다. 또한, 제1 캐리 조절 트랜지스터(M7)와 제2 캐리 조절 트랜지스터(M8)는 게이트 드라이버의 캐리 조절부를 구성한다.Four clocks are applied for the operation of the circuit as described above. Since the first clock signals CLKo and CLKoB have a voltage range of 0V to 20V and are connected to the drain terminal of the pull-up transistor M2 as shown in FIG. 7, the first clock signals CLKo and CLKoB are responsible for the high output voltage of the gate driver. The second clock signal CLK and the third clock signal CLKB have a voltage range of -10V to 20V, and turn on / off the input transistor M1, the first pull-down transistor M3, and the transistors M5 and M8. In charge of. The pull-up transistor M2 constitutes a pull-up part of the gate driver, and the first pull-down transistor M3 and the second pull-down transistor M4 constitute a dual pull-down part of the gate driver. In addition, the first control transistor M5 and the second control transistor M6 constitute a pull-down control unit of the gate driver. In addition, the first carry control transistor M7 and the second carry control transistor M8 constitute a carry control unit of the gate driver.

PD 노드가 하이 전압이 되면 출력이 VSS로 된다. 그리고 출력 노드에 연결된 또 다른 트랜지스터인 M3 트랜지스터가 M4 트랜지스터와 반대로 온/오프되면서 듀얼 풀다운 구조로 동작하게 된다.When the PD node goes high, the output goes to VSS. The M3 transistor, another transistor connected to the output node, is turned on and off as opposed to the M4 transistor to operate in a dual pull-down structure.

게이트 드라이버의 대략적인 동작은 디지털 회로에서 일반적으로 사용되는 시프트 레지스터와 동일하다. 각 스테이지는 다음 스테이지로 신호를 전달하며 회로의 목적에 따라 캐리 신호와 출력 신호를 따로 생성할 수 있다. 본 발명의 실시 예에서는 게이트 드라이버의 풀업 트랜지스터(M2)의 완전한 Off를 위해 제1 커패시터(Cin)의 커플링 효과를 이용하는데 커플링으로 인해 F 노드는 네거티브 전압으로 내려가게 되어 M2 트랜지스터의 문턱전압보다 낮은 전압이 인가되도록 만든다. 이때 이전 스테이지[N-1]에서 넘어온 전압이 -5V로 입력되는데 이는 M1 트랜지스터의 누설 전류 발생시에도 F 노드의 전압을 안정화시켜주는 역할을 한다. 따라서 캐리 신호의 로우 출력은 0V와 -5V를 갖는다.The approximate operation of the gate driver is the same as the shift register commonly used in digital circuits. Each stage carries a signal to the next stage and can generate a carry signal and an output signal separately depending on the purpose of the circuit. According to an exemplary embodiment of the present invention, the coupling effect of the first capacitor C in is used to completely turn off the pull-up transistor M2 of the gate driver. The coupling causes the F node to descend to a negative voltage and thus the threshold of the M2 transistor. Make voltage applied lower than voltage. At this time, the voltage from the previous stage [N-1] is input as -5V, which stabilizes the voltage of the F node even when leakage current of the M1 transistor occurs. Therefore, the low output of the carry signal has 0V and -5V.

회로의 실제적인 적용을 위하여 해상도는 VGA(640X480) 해상도에 맞추어 480개의 가로라인(게이트 출력 라인)에 순차적으로 신호를 전달하게 된다. 각 스테이지에 인가되는 CLKo 및 CLKoB는 14.4 kHz의 주파수를 가지며 전압 범위는 0V ~ 20V이다. CLK 및 CLKB의 전압범위는 -10V ~ 20V이고 마찬가지로 주파수는 14.4 kHz이다. 따라서 해당 클럭이 인가되는 트랜지스터의 문턱전압이 -5V라면 VGS에 -5V 로 인가해주는 효과가 있으므로 해당 클럭이 인가되는 트랜지스터를 완벽히 턴 오프할 수 있게 된다.For the practical application of the circuit, the resolution is sequentially transmitted to 480 horizontal lines (gate output lines) in accordance with VGA (640x480) resolution. CLKo and CLKoB applied to each stage have a frequency of 14.4 kHz and have a voltage range of 0V to 20V. CLK and CLKB have a voltage range of -10V to 20V with a frequency of 14.4 kHz. Therefore, if the threshold voltage of the transistor to which the clock is applied is -5V, it is effective to apply -5V to V GS. Thus , the transistor to which the clock is applied can be completely turned off.

본 발명에 따른 게이트 드라이버 회로의 상세한 동작 과정을 도 8 내지 도 12를 참조하여 설명한다. A detailed operation process of the gate driver circuit according to the present invention will be described with reference to FIGS. 8 to 12.

도 8에 도시된 회로 및 타이밍 다이어그램을 참고하면, (1)의 순간에 CLK이 -10V이고 입력 신호인 CR[N-1] 노드가 -5V이므로 M1 트랜지스터의 VGS는 -5V가 되어 M1 트랜지스터는 완전히 꺼진 상태가 된다. 이때 F 노드는 플로팅 상태이므로 Cin 커패시터 (0.5pF)에 의해 마이너스 전압으로 커플링된다. Cin 커패시터의 크기에 따라 커플링 정도가 결정되는데 커플링 현상에 의해 M1 트랜지스터의 문턱전압(VT)보다 좀 더 낮은 전압으로 F 노드가 바뀐다. 이때 기판 상에 형성된 M2 트랜지스터와 M1 트랜지스터의 거리가 가까우므로 좁은 간격의 균일성이 좋은 산화물 박막 트랜지스터의 특성상 M2 트랜지스터와 M1 트랜지스터는 비슷한 문턱전압을 가질 것으로 예상된다. F 노드가 M1 트랜지스터의 문턱전압보다 마이너스 값으로 떨어져서 M1 트랜지스터가 살짝 켜지게 되더라도 입력부인 CR[N-1] 노드가 -5V이므로 F 노드는 -5V로 유지된다. 따라서 F 노드는 풀업 트랜지스터인 M2 트랜지스터는 물론 M6 트랜지스터의 VGS를 마이너스 수준으로 유지하는 역할을 담당하게 된다. 본 발명은 듀얼 풀다운 구성을 위해 설계된 M6 트랜지스터를 턴 오프시키기 위해 외부 클럭을 사용할 수 없는 구조적 단점을 극복하고, 클럭이 바뀔 때마다 발생할 수 있는 누설전류의 가능성을 차단하여서 낮은 소비전력을 구현할 수 있다. M4, M5, M6 트랜지스터는 듀얼 풀다운 구조를 위해 설계된 트랜지스터로서 풀다운 트랜지스터인 M3 트랜지스터가 듀얼 풀다운으로 동작하도록 듀얼 풀다운 구성부를 구성한다.Referring to the circuit and timing diagram shown in FIG. 8, since at the moment (1), CLK is -10V and the CR [N-1] node as the input signal is -5V, the V GS of the M1 transistor becomes -5V so that the M1 transistor Is completely off. Since the F node is floating, it is coupled to the negative voltage by the C in capacitor (0.5pF). C in The coupling degree is determined according to the size of the capacitor. The coupling phenomenon changes the F node to a voltage lower than the threshold voltage (V T ) of the M1 transistor. At this time, since the distance between the M2 transistor and the M1 transistor formed on the substrate is close, it is expected that the M2 transistor and the M1 transistor have similar threshold voltages due to the characteristics of the oxide thin film transistor having good uniformity with a narrow gap. Even though the M node is turned on slightly because the F node drops to a negative value than the threshold voltage of the M1 transistor, the F node is maintained at -5 V because the CR [N-1] node as the input part is -5V. Therefore, the F node is responsible for maintaining the V GS of the M6 transistor as well as the M6 transistor, which is a pull-up transistor. The present invention overcomes the structural drawback of not using an external clock to turn off the M6 transistor designed for dual pull-down configurations and implements low power consumption by blocking the possibility of leakage current that can occur whenever the clock changes. . The M4, M5, and M6 transistors are designed for dual pulldown architectures, and configure the dual pulldown configuration so that the M3 transistor, the pulldown transistor, operates as dual pulldown.

한편, 캐리 노드인 CR[N] 노드는 CLKB에 의해 M7 트랜지스터가 켜져 있으므로 출력 노드(OUT)와 같은 전압을 갖게 된다. 이때 M8 트랜지스터는 CLK가 -10V이므로 완벽히 꺼져있기 때문에 CR[N] 노드가 0V 이하로 떨어지지 않는다.On the other hand, the CR [N] node, which is a carry node, has the same voltage as the output node OUT because the M7 transistor is turned on by CLKB. Since the M8 transistor is completely off because CLK is -10V, the CR [N] node does not drop below 0V.

도 9에서, (2)의 순간이 되면 CLK 신호가 하이(High)로 되어서 M1, M3 트랜지스터가 켜지는데 이 순간에 이전 단 캐리 신호인 CR[N-1] 노드가 하이(High)로 되면 F 노드에 하이 전압이 전달되고 M2 트랜지스터가 턴 온된다. 이때 M3 트랜지스터도 턴 온되고 M2 트랜지스터의 드레인 단자에 연결된 CLKo가 0V 이므로 출력 노드는 0V로 유지되게 된다. 이와 함께 F 노드가 하이(High)이므로 M6 트랜지스터도 켜지게 되어 PD 노드를 0V로 유지한다. M4 트랜지스터를 보면 게이트에 연결된 PD 노드가 0V이므로 VGS는 0V이다. 이때 트랜지스터의 문턱전압이 마이너스 전압이라면 트랜지스터가 미세하게 켜질 수 있지만 CLK에 의해 턴 온된 M3 트랜지스터와 함께 출력 노드가 0V로 유지된다.In FIG. 9, when the moment (2) is reached, the CLK signal becomes high and the transistors M1 and M3 are turned on. At this moment, when the CR [N-1] node, which is the previous stage carry signal, becomes high, F The high voltage is delivered to the node and the M2 transistor is turned on. At this time, the M3 transistor is also turned on and the output node is maintained at 0V because CLKo connected to the drain terminal of the M2 transistor is 0V. In addition, since the F node is high, the M6 transistor is also turned on, keeping the PD node at 0V. Looking at the M4 transistor, V GS is 0V because the PD node connected to the gate is 0V. At this time, if the threshold voltage of the transistor is a negative voltage, the transistor can be turned on finely, but the output node is kept at 0V along with the M3 transistor turned on by CLK.

같은 시간에 M7 트랜지스터는 CLKB가 -10V 이므로 턴 오프되고 M8 트랜지스터는 턴 온되므로 다음 단에 -5V 전압이 전달된다. 전달된 -5V 전압은 (2)의 순간과 같이 다음 단에 작용하게 된다.At the same time, the M7 transistor is turned off because the CLKB is -10V and the M8 transistor is turned on, so the -5V voltage is delivered to the next stage. The transferred -5V voltage acts on the next stage as in the moment (2).

도 10에서, (3)의 순간이 되면 CLK이 -10V로 되어 M1 트랜지스터가 꺼지게 되고 따라서 F 노드는 플로팅된다. 이때 M2 트랜지스터는 켜져있으므로 CLKo 신호가 출력 노드로 전달되어 OUT[N] 노드는 하이 전압으로 올라가게 된다. 같은 순간에 제2 커패시터(Cb)는 부트 스트래핑 효과로 인해 M2 트랜지스터에 인가되는 게이트 전압을 약 2배로 올려주게 되어 M2 트랜지스터는 완전한 선형 모드로 동작하게 된다. 따라서 M2 트랜지스터는 CLKo 전압을 손실 없이 OUT[N] 노드로 전달할 수 있다.In FIG. 10, at the moment of (3), CLK becomes -10V so that the M1 transistor is turned off, so that the F node is floated. Since the M2 transistor is on, the CLKo signal is sent to the output node, which raises the OUT [N] node to a high voltage. At the same time, the second capacitor C b raises the gate voltage applied to the M2 transistor by about twice due to the bootstrapping effect, so that the M2 transistor operates in a completely linear mode. Thus, the M2 transistor can deliver the CLKo voltage to the OUT [N] node without loss.

F 노드가 입력 전압의 두 배 정도로 플로팅되어 있으므로 M6 트랜지스터는 선형모드로 켜지게 된다. 이때 M5 트랜지스터도 켜져 있기 때문에 20V 전압이 PD 노드로 전달되지만 트랜지스터의 W/L이 매우 작기 때문에 PD 노드로 흐르는 전류의 양이 낮은 편이고 따라서 PD 노드는 거의 0V로 떨어지게 된다. 이때 M4 트랜지스터도 아주 미세하게 켜질 수 있지만 M2 트랜지스터의 사이즈가 3배 이상 크기 때문에 M4 트랜지스터로 인해 OUT[N] 노드의 전압이 떨어지는 정도는 아주 적은 편이다(최대 150mV). 또한 소비전력 면에서 봤을 때 전체 프레임 시간 동안(16.7ms) 하이 전압이 출력되는 시간(27.76us)이 매우 짧으므로 커런트 쓰루(current through)로 인한 영향은 미미하다고 볼 수 있다.The M6 transistor turns on in linear mode because the F-node is floating about twice the input voltage. At this time, since the M5 transistor is also turned on, a 20V voltage is transmitted to the PD node. However, since the transistor's W / L is very small, the amount of current flowing to the PD node is low, and thus the PD node drops to almost 0V. At this point, the M4 transistor can be turned on very finely, but because the M2 transistor is more than three times the size of the M4 transistor, the voltage at the OUT [N] node drops very little (up to 150mV). In terms of power consumption, the high current output time (27.76us) is very short for the entire frame time (16.7ms), so the effect of current through is minimal.

결과적으로 본 발명에 따른 게이트 드라이버는 (3)인 경우 하이 출력 전압을 다음 단에 잘 전달할 수 있다.As a result, in the case of (3), the gate driver according to the present invention can transfer the high output voltage well to the next stage.

도 11에서, (4)의 순간에는 이전 순간에 하이(High)로 출력된 OUT[N] 노드와 CR[N] 노드를 로우 레벨로 내려준다. 이때 CLK는 20V로서 M1 트랜지스터와 M8 트랜지스터를 켜주게 되어 F 노드는 0V로, CR[N] 노드는 -5V로 떨어지게 된다. 이와 동시에 M2 트랜지스터의 VGS가 0V이므로 산화물 트랜지스터의 공핍 영역 동작 특성상 M2 트랜지스터는 살짝 턴 온될 수 있으나 CLKo와 VSS가 0V이므로 소모되는 전력은 0이다. 또한 CLK에 의해서 M3 트랜지스터가 턴 온 되어있으므로 OUT[N] 노드는 0V로 유지된다. CR[N] 노드로 전달되는 -5V 전압은 전술한 바와 같이 다음 단의 F 노드를 네거티브 전압으로 유지하는 데 효과적이다.In FIG. 11, at the moment (4), the OUT [N] node and the CR [N] node output as high at the previous moment are lowered to the low level. At this time, CLK is 20V, which turns on the M1 and M8 transistors so that the F node drops to 0V and the CR [N] node drops to -5V. At the same time, since V GS of the M2 transistor is 0V, the M2 transistor can be turned on slightly due to the depletion region operation characteristic of the oxide transistor, but the power consumption is 0 because CLKo and VSS are 0V. In addition, because the M3 transistor is turned on by CLK, the OUT [N] node remains at 0V. The -5V voltage delivered to the CR [N] node is effective to keep the F node of the next stage as the negative voltage as described above.

도 12에서, (5)의 순간은 (2)의 순간에 입력 전압이 로우(Low)인 경우와 같다. 이전 단의 캐리 신호가 -5V이므로 F 노드는 M1 트랜지스터의 문턱전압만큼 내려가게 된다. 이 전압이 M6 트랜지스터를 완전히 턴 오프시킬 수 있기 때문에 PD 노드의 전압이 M6 트랜지스터로 새어나가지 않고 소비 전력 문제가 최소화될 수 있다. 또한 PD 노드의 하이 전압에 의해 M4 트랜지스터가 켜져 있으므로 OUT[N] 노드는 0V로 유지된다. CR[N] 노드도 M7 트랜지스터가 켜져 있으므로 다음 단 입력신호로 0V를 전달한다.In Fig. 12, the instant of (5) is the same as the case where the input voltage is Low at the instant of (2). Since the carry signal of the previous stage is -5V, the F node is lowered by the threshold voltage of the M1 transistor. Because this voltage can turn off the M6 transistor completely, the voltage at the PD node does not leak to the M6 transistor and power consumption problems can be minimized. The OUT [N] node remains at 0V because the M4 transistor is turned on by the high voltage of the PD node. The CR [N] node also delivers 0V as the next input signal since the M7 transistor is turned on.

시뮬레이션 결과인 도 13을 보면 문턱전압(VT)이 -5V ~ 6V일 경우에 출력 파형이 나오는 것을 확인할 수 있다. 이때 로우 레벨의 변동(fluctuation)은 최대 0.1V 정도이며, 문턱전압은 양 방향으로 시프트(positively shift)된 6V일 때이다. 결과적으로 본 발명에 따른 게이트 드라이버는 공핍 모드에서 동작하는 산화물 트랜지스터와 같은 소자를 사용하더라도 문턱 전압의 범위 -5V ~ +6V에서 제대로 동작한다.13, the simulation result shows that the output waveform appears when the threshold voltage V T is -5V to 6V. At this time, the fluctuation of the low level is about 0.1V at maximum, and the threshold voltage is 6V shifted in both directions. As a result, the gate driver according to the present invention operates properly in the threshold voltage range of -5V to + 6V even when using a device such as an oxide transistor operating in a depletion mode.

도 14는 종래 산화물 박막 트랜지스터 기반의 게이트 드라이버(Ref1, Ref2) 회로의 소비전력과 본 발명에 따른 게이트 드라이버의 소비전력을 비교한 그래프이다. 결과적으로 본 발명에 따른 게이트 드라이버는 문턱전압이 -5V일 때에도 종래 두 개의 게이트 드라이버보다 현저하게 우수한 소비전력을 보인다.14 is a graph comparing the power consumption of the gate driver (Ref1, Ref2) circuit of the conventional oxide thin film transistor based on the power consumption of the gate driver according to the present invention. As a result, the gate driver according to the present invention shows a significantly higher power consumption than the conventional two gate drivers even when the threshold voltage is -5V.

가장 큰 이유는 도 15와 같이 F 노드에 직접적으로 마이너스 전압을 인가하기 때문이다. F 노드는 앞에서 설명한 것처럼 2가지의 로우 레벨 전압을 가지는데 0V일 경우에는 CLKo가 0V이므로 M2 트랜지스터가 마이너스 문턱전압으로 인해 살짝 켜지더라도 0V를 유지하고, CLKo가 20V로 상승할 경우에는 F 노드가 마이너스 전압을 가지므로 M2 트랜지스터가 턴 오프되어 M2 트랜지스터의 드레인에 인가되는 20V가 출력되는 일이 없다. 따라서 출력은 하이(High)가 아닌 모든 순간에 안정적으로 0V를 유지한다.The biggest reason is that the negative voltage is directly applied to the F node as shown in FIG. 15. The F-node has two low-level voltages as described above. If 0V, CLKo is 0V, so it maintains 0V even though the M2 transistor is turned on slightly due to negative threshold voltage. Since the voltage has a negative voltage, the M2 transistor is not turned off and 20V applied to the drain of the M2 transistor is not output. As a result, the output remains stable at 0V at all moments other than high.

도 16은 시뮬레이션 결과에 따라 실제 산화물 박막 트랜지스터 공정 이후에 측정한 게이트 드라이버의 파형이다. 구동 주파수는 14.4kHz로서 VGA 해상도의 디스플레이를 구동할 수 있으며 결과 파형은 1, 2, 9, 10번째 출력 결과(0V~20V)를 나타낸다. 따라서 본 발명에 따른 게이트 드라이버는 실제 공핍 모드로 동작하는 산화물 박막 트랜지스터로 구성된 기판에서도 안정적으로 동작할 수 있고, 기존에 제시된 공핍 모드에서 동작하는 게이트 드라이버에 비해 소비전력 면에서도 아주 우수한 장점을 가진다.
16 is a waveform of a gate driver measured after the actual oxide thin film transistor process according to the simulation result. The drive frequency is 14.4kHz, which can drive a VGA resolution display, and the resulting waveform represents the 1st, 2nd, 9th, and 10th output results (0V to 20V). Therefore, the gate driver according to the present invention can operate stably even in a substrate composed of an oxide thin film transistor operating in an actual depletion mode, and has a very excellent advantage in terms of power consumption compared to a gate driver operating in a depletion mode.

Claims (9)

이전 단의 캐리 신호(CR)가 인가되는 입력 트랜지스터를 포함하는 입력부;
제1 클럭 신호(CLKo)가 인가되어 출력 신호를 생성하는 풀업 트랜지스터를 포함하는 풀업부;
교번적으로 온오프되어 출력 노드를 제1 접지전압(VSS)에 연결하는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터를 포함하는 듀얼 풀다운부;
상기 출력 노드가 풀업되는 경우, 상기 제1 풀다운 트랜지스터 및 상기 제2 풀다운 트랜지스터가 켜지지 않도록 제어하는 풀다운 제어부; 및
상기 출력 노드가 상기 제1 접지전압으로 유지되는 경우, 주기적으로 출력 캐리 전압을 더 낮게 만들어 다음 단의 출력을 안정화시키는 캐리 조절부;
를 포함하는 산화물 박막 트랜지스터 기반의 게이트 드라이버.
An input unit including an input transistor to which a carry signal CR of a previous stage is applied;
A pull-up unit including a pull-up transistor to which the first clock signal CLKo is applied to generate an output signal;
A dual pull-down unit including a first pull-down transistor and a second pull-down transistor that are alternately turned on and off to connect an output node to a first ground voltage VSS;
A pull-down controller which controls the first pull-down transistor and the second pull-down transistor not to be turned on when the output node is pulled up; And
A carry adjuster which stabilizes the output of the next stage by periodically lowering the output carry voltage when the output node is maintained at the first ground voltage;
Gate driver based oxide thin film transistor comprising a.
제1항에 있어서,
상기 입력 트랜지스터의 소스 단자는 상기 풀업 트랜지스터의 게이트 단자에 연결되고, 상기 입력 트랜지스터의 게이트 단자에는 상기 제1 클럭 신호와 위상은 동일하고 전압 레벨이 다른 제2 클럭 신호(CLK)가 인가되며, 상기 입력 트랜지스터의 게이트 단자는 제1 커패시터를 거쳐 상기 풀업 트랜지스터의 게이트 단자에 연결되어 상기 풀업 트랜지스터가 오프되는 경우 커플링 현상에 의해 상기 풀업 트랜지스터의 게이트 단자에 소스 단자보다 낮은 전압이 인가되는 것을 특징으로 하는 산화물 박막 트랜지스터 기반의 게이트 드라이버.
The method of claim 1,
The source terminal of the input transistor is connected to the gate terminal of the pull-up transistor, and the second clock signal CLK having the same phase as the first clock signal and having a different voltage level is applied to the gate terminal of the input transistor. The gate terminal of the input transistor is connected to the gate terminal of the pull-up transistor via a first capacitor so that when the pull-up transistor is turned off, a voltage lower than that of the source terminal is applied to the gate terminal of the pull-up transistor by a coupling phenomenon. Gate driver based oxide thin film transistor.
제2항에 있어서,
상기 풀업 트랜지스터의 소스 단자는 상기 출력 노드에 연결되고, 상기 풀업 트랜지스터의 게이트 단자와 소스 단자 사이에 제2 커패시터가 연결되어, 부트스트래핑 효과에 의해 상기 풀업 트랜지스터의 게이트 단자에 인가되는 전압이 상승하여 상기 풀업 트랜지스터가 선형모드로 동작하는 것을 특징으로 하는 산화물 박막 트랜지스터 기반의 게이트 드라이버.
3. The method of claim 2,
The source terminal of the pull-up transistor is connected to the output node, and a second capacitor is connected between the gate terminal and the source terminal of the pull-up transistor, and a voltage applied to the gate terminal of the pull-up transistor is increased by a bootstrapping effect. And the pull-up transistor operates in a linear mode.
제2항에 있어서,
상기 제1 풀다운 트랜지스터의 게이트 단자에는 상기 제2 클럭 신호가 인가되고,
상기 제2 풀다운 트랜지스터의 게이트 단자에는 상기 풀다운 제어부가 연결되는 것을 특징으로 하는 산화물 박막 트랜지스터 기반의 게이트 드라이버.
3. The method of claim 2,
The second clock signal is applied to a gate terminal of the first pull-down transistor,
And a pull-down controller is connected to a gate terminal of the second pull-down transistor.
제2항에 있어서, 상기 풀다운 제어부는,
드레인 단자에 전원전압(VDD)이 인가되고, 게이트 단자에 상기 제2 클럭 신호와 반전된 전압파형을 갖는 제3 클럭 신호(CLKB)가 인가되는 제1 제어 트랜지스터; 및
게이트 단자에 상기 풀업 트랜지스터의 게이트 단자가 연결되고, 드레인 단자에 상기 제1 제어 트랜지스터의 소스 단자가 연결되며, 소스 단자에 상기 제1 접지전압이 인가되는 제2 제어 트랜지스터;
를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 기반의 게이트 드라이버.
The method of claim 2, wherein the pull-down control unit,
A first control transistor to which a power supply voltage VDD is applied to a drain terminal, and a third clock signal CLKB having a voltage waveform inverted from the second clock signal is applied to a gate terminal; And
A second control transistor connected to a gate terminal of the pull-up transistor, a drain terminal connected to a source terminal of the first control transistor, and a first ground voltage applied to a source terminal;
Gate driver based oxide thin film transistor comprising a.
제5항에 있어서,
상기 제2 풀다운 트랜지스터의 게이트 단자는 상기 제1 제어 트랜지스터의 소스 단자와 상기 제2 제어 트랜지스터의 드레인 단자에 연결되는 것을 특징으로 하는 산화물 박막 트랜지스터 기반의 게이트 드라이버.
The method of claim 5,
And a gate terminal of the second pull-down transistor is connected to a source terminal of the first control transistor and a drain terminal of the second control transistor.
제5항에 있어서, 상기 캐리 조절부는,
게이트 단자에 상기 제3 클럭 신호가 인가되고, 드레인 단자에 출력 노드가 연결되며, 소스 단자에 다음 단의 캐리 노드가 연결되는 제1 캐리 조절 트랜지스터; 및
게이트 단자에 상기 제2 클럭 신호가 인가되고, 드레인 단자에 다음 단의 캐리 노드가 연결되며, 소스 단자에 제2 접지전압(VSSL)이 인가되는 제2 캐리 조절 트랜지스터;
를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 기반의 게이트 드라이버.
According to claim 5, The carry adjustment unit,
A first carry control transistor having a third clock signal applied to a gate terminal, an output node connected to a drain terminal, and a next carry node connected to a source terminal; And
A second carry control transistor to which the second clock signal is applied to a gate terminal, a next carry node is connected to a drain terminal, and a second ground voltage VSSL is applied to a source terminal;
Gate driver based oxide thin film transistor comprising a.
제7항에 있어서,
상기 제2 접지전압은 상기 제2 클럭 신호의 낮은 전압 레벨보다 높은 것을 특징으로 하는 산화물 박막 트랜지스터 기반의 게이트 드라이버.
The method of claim 7, wherein
And the second ground voltage is higher than a low voltage level of the second clock signal.
제7항에 있어서,
상기 제1 클럭 신호의 낮은 전압 레벨은 상기 제1 접지전압과 동일하고, 상기 제2 클럭 신호와 상기 제3 클럭 신호의 낮은 전압 레벨은 서로 동일하되, 상기 제2 접지전압보다 낮은 것을 특징으로 하는 산화물 박막 트랜지스터 기반의 게이트 드라이버.
The method of claim 7, wherein
The low voltage level of the first clock signal is the same as the first ground voltage, and the low voltage levels of the second clock signal and the third clock signal are the same, but lower than the second ground voltage. Gate driver based on oxide thin film transistor.
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