KR20130125249A - Flexible interated circuit and method of manufacturing the flexible interated circuit - Google Patents
Flexible interated circuit and method of manufacturing the flexible interated circuit Download PDFInfo
- Publication number
- KR20130125249A KR20130125249A KR1020120048840A KR20120048840A KR20130125249A KR 20130125249 A KR20130125249 A KR 20130125249A KR 1020120048840 A KR1020120048840 A KR 1020120048840A KR 20120048840 A KR20120048840 A KR 20120048840A KR 20130125249 A KR20130125249 A KR 20130125249A
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- substrate
- film layer
- integrated circuit
- lsn
- Prior art date
Links
- 230000009975 flexible effect Effects 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000010410 layer Substances 0.000 claims abstract description 137
- 239000000758 substrate Substances 0.000 claims abstract description 120
- 239000010409 thin film Substances 0.000 claims abstract description 113
- 238000005530 etching Methods 0.000 claims abstract description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 239000011241 protective layer Substances 0.000 claims abstract description 43
- 239000010408 film Substances 0.000 claims abstract description 26
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 239000011248 coating agent Substances 0.000 claims abstract description 12
- 238000000576 coating method Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 52
- 239000000853 adhesive Substances 0.000 claims description 35
- 230000001070 adhesive effect Effects 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 2
- 238000002791 soaking Methods 0.000 abstract description 3
- 230000008569 process Effects 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 2
- 239000004205 dimethyl polysiloxane Substances 0.000 description 2
- 235000013870 dimethyl polysiloxane Nutrition 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- CXQXSVUQTKDNFP-UHFFFAOYSA-N octamethyltrisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)O[Si](C)(C)C CXQXSVUQTKDNFP-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004987 plasma desorption mass spectroscopy Methods 0.000 description 2
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000010923 batch production Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
- H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
Abstract
Description
본 발명은 유연한 집적회로의 제조방법에 대한 것이다. 보다 상세하게는, LSN박막층을 코팅하고, 기판 상에 패터닝 등의 공정으로 회로부를 형성한 후, 비아홀 형성단계, 보호층 및 감광막을 코팅하는 공정을 통하여 소자부를 기판에서 훼손되지 않게 용이하게 분리시켜 유연한 집적회로를 제조하게 되는 방법에 관한 것이다. The present invention relates to a method for manufacturing a flexible integrated circuit. In more detail, after coating the LSN thin film layer, and forming a circuit portion on the substrate by a process such as patterning, the device portion is easily separated from the substrate through a process of forming a via hole, coating a protective layer and a photosensitive layer. The present invention relates to a method for manufacturing a flexible integrated circuit.
최근에 이르러 구부릴 수 있는 전자기기, 즉 휘어지는 디스플레이, 착용 가능한 컴퓨터, 인공전자피부, 지능형 인체 부착 센서, 휘어지는 태양전지 등이 시장에 등장하고 있으며 상용화에 대한 기대는 점점 더 커지고 있다. 이러한 기대에 부응하기 위해 유연한 전자소자와 기기와 관련된 제조 기술이 개발되고 있다. In recent years, bendable electronic devices such as curved displays, wearable computers, artificial electronic skins, intelligent body-attached sensors, and curved solar cells are emerging in the market, and expectations for commercialization are increasing. To meet these expectations, manufacturing technologies related to flexible electronic devices and devices are being developed.
대표적인 종래기술로 일리노이 주립대학의 J. A Rogers 그룹에서 건식전이인쇄법(dry transfer method)로 실리콘 기판 상에서 마이크로 패턴의 구조체를 제조한 후, 구조체를 PDMS 스탬프를 사용하여 실리콘 기판에서 뜯어낸 후 플렉서블 기판에 전사시키는 기술이다.(Appl. Phys. Lett. 84, 5398, 2004)As a representative prior art, a micro pattern structure is fabricated on a silicon substrate by the dry transfer method of the J. A Rogers Group of Illinois State University, and then the structure is removed from the silicon substrate using a PDMS stamp and then flexible. It is a technique for transferring to a substrate (Appl. Phys. Lett. 84, 5398, 2004).
이러한 기술은 마이크로 패턴 구조체를 실리콘과 PDMS와의 접착력에 의해 분리하므로 마이크로 패턴 구조체와 모재 실리콘 기판의 부착력 그리고 마이크로 패턴 구조체의 계면의 상태에 크게 좌우된다. 따라서 실질적으로 대면적으로 (50 mm * 50 mm 이상) 실리콘 마이크로 패턴을 다른 유연한 기판에 옮기기에는 어려우며 대량 생산에도 적합하지 않다. This technique separates the micropattern structure by adhesion between silicon and PDMS, and thus greatly depends on the adhesion of the micropattern structure and the base silicon substrate and the state of the interface of the micropattern structure. Therefore, it is difficult to transfer silicon micropatterns on a substantially large area (50 mm * 50 mm or more) to other flexible substrates and is not suitable for mass production.
이와는 다른 접근 방법으로 희생층을 이용하는 방법이 제시되었다. 플렉서블한 태양전지 또는 반도체 집적회로를 제작하기 위해 모재 기판 상에 금속(Ti, Ta, W, Mo, Zn, Ni 등)으로 이루어진 분리층 (또는 희생층)을 형성하고 분리층 위에 여러 가지 소자를 형성 종료한 후에 금속층을 레이저 또는 다른 열원을 이용하여 산화시켜 접착력을 약하게 만들어 소자층을 분리하는 방법(대한민국 공개특허 10-2005-0059259)이 제시되었다. 희생층으로 GaON, Ga-O 계열, Ga-N 계열을 사용하고 자외선 레이저 조사를 통해 희생층을 제거하는 방법도 제시되었다(대한민국 공개특허 10-2011-0124113). An alternative approach is to use a sacrificial layer. In order to fabricate a flexible solar cell or semiconductor integrated circuit, a separation layer (or sacrificial layer) made of metal (Ti, Ta, W, Mo, Zn, Ni, etc.) is formed on a base substrate, and various devices are formed on the separation layer. After the formation is completed, a method of separating the device layer by weakening the adhesive force by oxidizing the metal layer using a laser or another heat source (Korea Patent Publication No. 10-2005-0059259) has been proposed. A method of using a GaON, Ga-O series, and Ga-N series as a sacrificial layer and removing the sacrificial layer through ultraviolet laser irradiation has also been proposed (Korea Patent Publication 10-2011-0124113).
이런 방법은 희생층을 제거하기 위해 열처리(레이저 조사 또는 다른 열원)가 필요하므로 생산 속도가 떨어지고 희생층의 열처리 조건도 매우 정확해야 박리가 잘 이루어질 수 있다. Since this method requires heat treatment (laser irradiation or other heat source) to remove the sacrificial layer, the production rate must be low and the heat treatment conditions of the sacrificial layer must be very accurate so that peeling can be performed well.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 종래 플렉서블 반도체 직접회로 제조 방법이 가지는 문제점을 해결하기 위한 것으로 일괄 공정으로 플렉서블 반도체 직접회로를 제조할 수 있는 방법을 제공할 수 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and to solve the problems of the conventional flexible semiconductor integrated circuit manufacturing method can provide a method for manufacturing a flexible semiconductor integrated circuit in a batch process. have.
즉, LSN박막층을 코팅하고, 기판 상에 패터닝 등의 공정으로 회로부를 형성한 후, 비아홀 형성단계, 보호층 및 감광막을 코팅하는 공정을 통하여 소자부를 기판에서 훼손되지 않게 용이하게 분리시켜 유연한 집적회로를 제조할 수 있는 방법을 제공하게 된다. That is, after coating the LSN thin film layer, forming a circuit portion on the substrate by a process such as patterning, and then forming a via hole, coating the protective layer and the photoresist layer, the device portion is easily separated from the substrate so as not to be damaged, thereby a flexible integrated circuit. It will provide a method that can be prepared.
본 발명의 그 밖에 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 관련되어 이하의 상세한 설명과 바람직한 실시예로부터 더욱 명확해질 것이다. Other objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and preferred embodiments with reference to the accompanying drawings.
본 발명의 목적은, 유연한 집적회로의 제조방법에 있어서, 기판의 상부와 하부면에 증착시켜 LSN박막층을 형성하는 단계; 기판의 상부에 증착된 LSN박막층 상부로 다결정실리콘 박막층을 적어도 하나 증착시켜 단계; 다결정실리콘 박막층을 패터닝 및 식각하여 소자부를 형성하는 단계; 소자부의 경계에 다결정실리콘 박막층 및 기판의 상부에 증착된 LSN박막층을 식각하여 비아 홀을 형성하는 단계; 기판의 하부에 증착된 LSN박막층을 식각하는 단계; 상부로 보호층을 형성하는 단계; 기판 식각용액으로부터 소자부를 보호하기 위해 상부로 감광막을 코팅하는 단계; 기판을 기판식각용액에 담가 기판의 상부에 증착된 LSN박막층의 하부면이 드러날 때까지 기판을 식각하는 단계; 및 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 유연한 집적회로 제조방법으로서 달성되어 질 수 있다. SUMMARY OF THE INVENTION An object of the present invention is a method of manufacturing a flexible integrated circuit, comprising: forming an LSN thin film layer by depositing an upper surface and a lower surface of a substrate; Depositing at least one polysilicon thin film layer over the LSN thin film layer deposited on top of the substrate; Patterning and etching the polysilicon thin film layer to form an element portion; Forming via holes by etching the polysilicon thin film layer and the LSN thin film layer deposited on the substrate at the boundary of the device portion; Etching the LSN thin film layer deposited on the bottom of the substrate; Forming a protective layer thereon; Coating a photoresist film on top to protect the device portion from the substrate etching solution; Immersing the substrate in the substrate etching solution until the bottom surface of the LSN thin film layer deposited on the substrate is exposed; And it can be achieved as a flexible integrated circuit manufacturing method comprising the step of removing the photosensitive film.
LSN 박막층의 두께는 10nm ~ 500um인 것을 특징으로 할 수 있다. The thickness of the LSN thin film layer may be characterized in that 10nm ~ 500um.
소자부를 형성하는 단계는, 다결정실리콘 박막층에 붕소를 주입하는 단계; 다결정실리콘 박막층을 패터닝하는 단계; 상부로 BE 금속층을 증착하고, 식각하여 패터닝하는 단계; 및 상부로 산화보호층을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다. Forming the device portion, the step of injecting boron into the polysilicon thin film layer; Patterning the polysilicon thin film layer; Depositing, etching and patterning a BE metal layer thereon; And forming an oxide protective layer thereon.
기판의 하부에 증착된 LSN박막층을 식각하는 단계는, 기판의 하부면이 소자부 면적보다 커질 때까지 드러나도록 LSN박막층을 식각하는 것을 특징으로 할 수 있다. The etching of the LSN thin film layer deposited on the lower portion of the substrate may be characterized by etching the LSN thin film layer to be exposed until the lower surface of the substrate is larger than the device portion area.
보호층은 SU-8이고, 두께는 350 ~ 600㎛이고, 상부로 보호층을 형성하는 단계와 보호층에 비아홀을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다. The protective layer is SU-8, has a thickness of 350 to 600 μm, and may include forming a protective layer thereon and forming a via hole in the protective layer.
감광막은 기판식각용액에 대해 반응하지 않는 것을 특징으로 할 수 있다. The photosensitive film may be characterized in that it does not react to the substrate etching solution.
본 발명의 제2목적은 유연한 집적회로의 제조방법에 있어서, 기판의 상부와 하부면에 증착시켜 LSN박막층을 형성하는 단계; 상부와 하부로로 다결정실리콘 박막층을 증착시켜 단계; 상부 다결정실리콘 박막층의 상부로 직접회로부를 형성하는 단계; 직접회로부 둘레의 상부 다결정실리콘 박막층을 식각하여 비아홀을 형성하는 단계; 하부 다결정실리콘 박막층과 하부 LSN박막층을 식각하는 단계; 상부로 보호막을 코팅하는 단계; 상부로 기판식각액 보호용 감광막을 코팅하는 단계; 기판식각액으로 상부 LSN이 드러날 때까지 기판을 식각하는 단계; 감광막을 제거하고, 접착제를 부착하는 단계; 접착제 상부로 제2기판을 접착하는 단계; 상부에 제2기판이 접착된 집적회로부를 분리하는 단계; 집적회로부의 하부면을 제3기판에 전사시키는 단계; 및 접착제를 제거하는 단계를 포함하는 것을 특징으로 하는 유연한 집적회로 제조방법으로서 달성될 수 있다. According to a second aspect of the present invention, there is provided a method of manufacturing a flexible integrated circuit, comprising: forming an LSN thin film layer by depositing an upper surface and a lower surface of a substrate; Depositing a polysilicon thin film layer on top and bottom; Forming an integrated circuit portion on top of the upper polysilicon thin film layer; Etching the upper polysilicon thin film layer around the integrated circuit to form a via hole; Etching the lower polysilicon thin film layer and the lower LSN thin film layer; Coating a protective film on top; Coating a photoresist film for protecting a substrate etchant thereon; Etching the substrate with the substrate etchant until the upper LSN is revealed; Removing the photoresist film and attaching the adhesive; Bonding the second substrate onto the adhesive; Separating an integrated circuit unit to which a second substrate is adhered to an upper portion thereof; Transferring the lower surface of the integrated circuit portion to the third substrate; And it can be achieved as a flexible integrated circuit manufacturing method comprising the step of removing the adhesive.
접착제는 UV 접착제 또는 열감응 접착제인 것을 특징으로 할 수 있다. The adhesive may be characterized as being a UV adhesive or a thermosensitive adhesive.
하부 다결정실리콘 박막층과 하부 LSN박막층을 식각하는 단계는, 기판의 하부면이 집적회로부 면적보다 커질 때까지 드러나도록 하부 다결정실리콘 박막층 및 LSN박막층을 식각하는 것을 특징으로 할 수 있다. The etching of the lower polysilicon thin film layer and the lower LSN thin film layer may include etching the lower polysilicon thin film layer and the LSN thin film layer to be exposed until the lower surface of the substrate is larger than the integrated circuit area.
집적회로부는 게이트부, 소스부 및 드레인부를 포함하는 것을 특징으로 할 수 있다. The integrated circuit unit may include a gate unit, a source unit, and a drain unit.
보호층은 SU-8이고, 두께는 350 ~ 600㎛이고, 상부로 보호층을 형성하는 단계와 보호층에 비아홀을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다. The protective layer is SU-8, has a thickness of 350 to 600 μm, and may include forming a protective layer thereon and forming a via hole in the protective layer.
접착제를 제거하는 단계는 접착제가 UV 접착제로 구성된 경우, UV광을 인가하고, 접착제가 열감응 접착제로 구성된 경우, 열을 인가하게 되는 것을 특징으로 할 수 있다. Removing the adhesive may be characterized by applying UV light when the adhesive is composed of UV adhesive, and applying heat when the adhesive is composed of thermosensitive adhesive.
본 발명의 제3목적은 앞서 언급한 제조방법에 의해 제조된 것을 특징으로 하는 유연한 집적회로로서 달성될 수 있다. The third object of the present invention can be achieved as a flexible integrated circuit characterized in that it is manufactured by the aforementioned manufacturing method.
본 발명의 일실시예에 따르면 기판의 상부와 하부에 LSN박막층을 코팅하고, 기판 상 다결정실리콘 박막층과 금속층 등을 패터닝 공정을 통해 회로부를 형성한 후, 비아홀 형성단계, 보호층 및 감광막을 코팅하는 공정을 통하여 소자부를 기판에서 훼손되지 않게 용이하게 분리시켜 유연한 집적회로를 제조할 수 있는 효과를 갖는다. According to an embodiment of the present invention, after coating the LSN thin film layer on the upper and lower portions of the substrate, and forming a circuit portion through a patterning process of a polysilicon thin film layer and a metal layer on the substrate, a via hole forming step, a protective layer and a photoresist coating layer Through the process, the device is easily separated from the substrate without being damaged, thereby producing a flexible integrated circuit.
비록 본 발명이 상기에서 언급한 바람직한 실시예와 관련하여 설명되어 졌지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허 청구 범위에 속함은 자명하다.Although the present invention has been described in connection with the above-mentioned preferred embodiments, it will be appreciated by those skilled in the art that various other modifications and variations can be made without departing from the spirit and scope of the invention, All fall within the scope of the appended claims.
도 1은 본 발명의 제1실시예에 따른 기판의 상부, 하부에 LSN박막층이 형성된 상태의 단면도,
도 2a는 본 발명의 제1실시예에 따른 다결정 실리콘 박막이 형성된 상태의 단면도,
도 2b는 본 발명의 제1실시예에 따른 다결정 실리콘 박막에 붕소가 주입된 상태의 단면도,
도 2c는 본 발명의 제1실시예에 따른 다결정 실리콘 박막이 패터닝된 상태의 단면도,
도 2d는 본 발명의 제1실시예에 따른 BE 금속층이 증착된 상태의 단면도,
도 2e는 본 발명의 제1실시예에 따른 산화 보호층이 형성된 상태의 단면도,
도 3a는 본 발명의 제1실시예에 따른 비아홀이 형성된 상태의 단면도,
도 3b는 본 발명의 제1실시예에 따른 TE 금속층이 증착된 상태의 단면도,
도 4는 본 발명의 제1실시예에 따른 하부 LSN박막층이 식각된 상태의 단면도,
도 5는 본 발명의 제1실시예에 따른 보호층이 형성된 상태의 단면도,
도 6은 본 발명의 제1실시예에 따른 감광막이 코팅된 상태의 단면도,
도 7은 본 발명의 제1실시예에 따라 기판이 식각된 상태의 단면도,
도 8은 본 발명의 제1실시예에 따른 유연한 집적회로의 단면도,
도 9는 본 발명의 제2실시예에 따른 실리콘 기판의 상부와 하부에 LSN박막층이 형성된 상태의 단면도,
도 10은 본 발명의 제2실시예에 따른 상부와 하부에 다결정실리콘 박막층이 형성된 상태의 단면도,
도 11은 본 발명의 제2실시예에 따라 상부에 집적회로부를 형성한 상태의 단면도,
도 12는 본 발명의 제2실시예에 따라 상부 다결정실리콘 박막층에 비아홀이 형성된 상태의 단면도,
도 13은 본 발명의 제2실시예에 따라 하부 다결정실리콘 박막층과 하부 LSN박막층이 식각된 상태의 단면도,
도 14는 본 발명의 제2실시예에 따라 상부에 보호층이 형성된 상태의 단면도,
도 15는 본 발명의 제2실시예에 따라 상부에 감광막이 코팅된 상태의 단면도,
도 16은 본 발명의 제2실시예에 따라 기판이 식각된 상태의 단면도,
도 17은 본 발명의 제2실시예에 따라 감광막이 제거된 상태의 단면도,
도 18은 본 발명의 제2실시예에 따라 상부에 접착제가 부착된 상태의 단면도,
도 19는 본 발명의 제2실시예에 따라 상부로 제2기판이 접착된 상태의 단면도,
도 20은 본 발명의 제2실시예에 따라 하부 LSN박막층을 찢어 제2기판 하부에 부착된 집적회로부를 분리하는 상태의 단면도,
도 21은 본 발명의 제2실시예에 따라 제3기판 상부로 집적회로부를 전사시키는 상태의 단면도,
도 22는 본 발명의 제2실시예에 따라 UV 또는 열을 가하는 단계의 단면도,
도 23은 본 발명의 제2실시예에 따라 제2기판을 분리하는 상태의 단면도를 도시한 것이다. 1 is a cross-sectional view of the LSN thin film layer is formed on the top, bottom of the substrate according to the first embodiment of the present invention,
2A is a cross-sectional view of a state in which a polycrystalline silicon thin film is formed according to a first embodiment of the present invention;
2B is a cross-sectional view of a state in which boron is injected into the polycrystalline silicon thin film according to the first embodiment of the present invention;
2C is a cross-sectional view of the polycrystalline silicon thin film patterned state according to the first embodiment of the present invention;
2D is a cross-sectional view of a state in which a BE metal layer is deposited according to a first embodiment of the present invention;
2E is a cross-sectional view of a state in which an oxide protective layer is formed according to a first embodiment of the present invention;
3A is a cross-sectional view of a via hole formed state according to a first embodiment of the present invention;
3B is a cross-sectional view of a TE metal layer deposited in accordance with a first embodiment of the present invention;
4 is a cross-sectional view of the lower LSN thin film layer is etched in accordance with a first embodiment of the present invention;
5 is a cross-sectional view of a protective layer formed state according to a first embodiment of the present invention,
6 is a cross-sectional view of a state in which the photosensitive film is coated according to the first embodiment of the present invention;
7 is a cross-sectional view of the substrate is etched in accordance with a first embodiment of the present invention,
8 is a cross-sectional view of a flexible integrated circuit according to a first embodiment of the present invention;
9 is a cross-sectional view of an LSN thin film layer formed on an upper portion and a lower portion of a silicon substrate according to a second embodiment of the present invention;
10 is a cross-sectional view of a polysilicon thin film layer formed on an upper portion and a lower portion according to a second embodiment of the present invention;
11 is a cross-sectional view of an integrated circuit unit formed thereon according to a second embodiment of the present invention;
12 is a cross-sectional view of a via hole formed in an upper polysilicon thin film layer according to a second embodiment of the present invention;
13 is a cross-sectional view of the lower polysilicon thin film layer and the lower LSN thin film layer is etched in accordance with a second embodiment of the present invention,
14 is a cross-sectional view of a state in which a protective layer is formed in accordance with a second embodiment of the present invention;
15 is a cross-sectional view of a photoresist film coated on the top according to the second embodiment of the present invention;
16 is a cross-sectional view of a substrate being etched in accordance with a second embodiment of the present invention;
17 is a cross-sectional view of the photosensitive film is removed in accordance with a second embodiment of the present invention,
18 is a cross-sectional view of the adhesive attached to the top according to the second embodiment of the present invention;
19 is a cross-sectional view of a state in which a second substrate is bonded to the top according to a second embodiment of the present invention;
20 is a cross-sectional view of a state in which a lower LSN thin film layer is torn and an integrated circuit unit attached to a lower portion of a second substrate is removed according to a second embodiment of the present invention;
FIG. 21 is a cross-sectional view of a state in which an integrated circuit unit is transferred onto a third substrate according to a second embodiment of the present invention; FIG.
22 is a cross-sectional view of the step of applying UV or heat according to the second embodiment of the present invention,
FIG. 23 is a sectional view of a state in which a second substrate is separated according to the second embodiment of the present invention.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있는 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the detailed description of known functions and configurations incorporated herein will be omitted when it may unnecessarily obscure the subject matter of the present invention.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다. 명세서 전체에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고, 간접적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 포함한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
The same reference numerals are used for portions having similar functions and functions throughout the drawings. Throughout the specification, when a part is connected to another part, this includes not only the case where it is directly connected, but also the case where it is indirectly connected with another element in between. In addition, the inclusion of an element does not exclude other elements, but may include other elements, unless specifically stated otherwise.
이하에서는 본 발명의 제1실시예에 따른 유연한 집적회로(100) 제조방법에 대해 설명하도록 한다. 이하의 도 1 내지 도 8은 제1실시예에 따른 유연한 집적회로(100) 제조방법 공정 각부분의 단면도를 도시한 것이다. 먼저, 도 1은 본 발명의 제1실시예에 따른 기판(10)의 상부, 하부에 LSN박막층(12)이 형성된 상태의 단면도를 도시한 것이다. Hereinafter, a method of manufacturing the flexible integrated circuit 100 according to the first embodiment of the present invention will be described. 1 to 8 illustrate cross-sectional views of respective parts of a method of manufacturing a flexible integrated circuit 100 according to a first embodiment. First, FIG. 1 illustrates a cross-sectional view of the LSN
본 발명의 일실시예에서는 증착이 가능한 반도체 재료를 디바이스의 소재로 사용한 집적회로(100) 제조공정에 접합하다. 이러한 기판(10)의 재료는 실리콘이 바람직하나 증착이 가능한 반도체 재료는 모두 가능하며 실리콘의 재질로 본 발명의 권리범위를 제한해석해서는 아니될 것이다. In one embodiment of the present invention, a semiconductor material that can be deposited is bonded to a manufacturing process of the integrated circuit 100 using the material of the device. The material of the
이러한 실리콘 기판(10)의 상부와 하부에 증착되는 LSN(low stress nitride)는 구체적 실시예에서 두께가 200nm정도이지만 다른 두께 역시 가능하다. 이러한 LSN은 후에 사용될 기판식각용액(예를 들어, KOH)에 대하여 실리콘 기판(10)과의 선택비가 우수하며 고온(약 650℃)에서도 견디게 되는 특성이 있다. Low stress nitride (LSN) deposited on top and bottom of the
그리고, 증착된 상부 LSN 박막층(11)의 상부로 실리콘을 증착하여 다결정 실리콘 박막층(20)을 형성한다. 도 2a는 본 발명의 제1실시예에 따른 다결정 실리콘 박막이 형성된 상태의 단면도를 도시한 것이다. Then, silicon is deposited on the deposited upper LSN
그리고, 이러한 다결정 실리콘 층이 소자의 재료로 사용되게 된다. 형성된 다결정 실리콘 층을 이용하여 일반적인(conventional) CMOS공정을 통하여 박막 트랜지스터를 형성할 수도 있고 저항성 어레이를 형성할 수 있다. 이러한 소자부를 형성하는 방법은 어떠한 방법으로 한정하지 않고 본 발명의 기술적 사상을 포함하는 것이라면 구체적인 방법은 본 발명의 권리범위에 영향을 미쳐서는 아니될 것이다. This polycrystalline silicon layer is then used as the material of the device. The formed polycrystalline silicon layer may be used to form a thin film transistor through a conventional CMOS process and to form a resistive array. The method of forming the device unit is not limited to any method, and the specific method should not affect the scope of the present invention as long as it includes the technical idea of the present invention.
도 2b 내지 도 2e는 본 발명의 제1실시예에서 소자부를 형성하는 하나의 예를 제시하기 위해 도시된 것이고, 이러한 방법으로 본 발명의 권리범위가 한정되는 것은 아니다. 도 2b는 본 발명의 제1실시예에 따른 다결정 실리콘 박막에 붕소가 주입된 상태의 단면도를 도시한 것이다. 2B to 2E are shown to provide one example of forming an element part in the first embodiment of the present invention, and the scope of the present invention is not limited in this way. 2B is a cross-sectional view of a state in which boron is injected into a polycrystalline silicon thin film according to a first embodiment of the present invention.
그리고, 도 2c는 본 발명의 제1실시예에 따른 다결정 실리콘 박막이 패터닝된 상태의 단면도를 도시한 것이다. 도 2b 및 도 2c에 도시된 바와 같이, 붕소가 주입된 다결정 실리콘 박막층(20)은 소자부의 일구성에 해당하게 된다. 패터닝방법은 통상의 패터닝된 마스크를 이용한 포토그래피 공정, 건식 식각(etching) 등의 방법을 사용할 수 있다. 2C is a cross-sectional view of a patterned state of the polycrystalline silicon thin film according to the first embodiment of the present invention. As shown in Figure 2b and 2c, the boron-injected polycrystalline silicon
그리고, 도 2d는 발명의 제1실시예에 따른 BE 금속층(23)이 증착된 상태의 단면도를 도시한 것이다. 상부로 BE 금속층(23)을 증착하고, 통상의 패터닝된 마스크를 이용한 포토그래피 공정, 식각(etching) 등의 방법으로 금속층을 패터닝하게 된다. 그리고, 도 2e는 본 발명의 제1실시예에 따른 산화 보호층(24)이 형성된 상태의 단면도를 도시한 것이다. 2D illustrates a cross-sectional view of a state in which the
그리고, 도 3a는 본 발명의 제1실시예에 따른 비아홀(30)이 형성된 상태의 단면도를 도시한 것이다. 도 3a에 도시된 바와 같이, 후에 기판(10)에서 유연한 소자부만을 분리해 내기 위해서 소자부의 둘레를 식각하여 비아홀(30)을 형성하게 됨을 알 수 있다. 도 3a에 도시된 바와 같이, 본 발명의 제1실시예에서는 소자부의 둘레에서 산화보호층(24)과 상부 LSN 박막층(11)을 식각하여 비아홀(30)을 형성하게 됨을 알 수 있다. 3A illustrates a cross-sectional view of a via
그리고, 필요에 따라 상부에 TE 금속층(25)을 증착하고, 패터닝 공정을 수행하게 된다. 도 3b는 본 발명의 제1실시예에 따른 TE 금속층(25)이 증착된 상태의 단면도를 도시한 것이다. Then, the
다음으로, 도 4는 본 발명의 제1실시예에 따른 하부 LSN박막층(12)이 식각된 상태의 단면도를 도시한 것이다. 도 4에 도시된 바와 같이, 하부 LSN 박막층(12)을 식각하여 기판(10) 하부면이 드러나게 하는데, 이때 기판(10) 하부면이 드러나게 되는 면적이 상부에 구비된 소자부의 면적보다 크게 될 때까지 하부 LSN 박막층(12)을 식각하게 된다. Next, FIG. 4 illustrates a cross-sectional view of the lower LSN
그리고, 상부로 보호층(40)을 형성시키게 된다. 도 5는 본 발명의 제1실시예에 따른 보호층(40)이 형성된 상태의 단면도를 도시한 것이다. 이러한 보호층(40)은 구체적실시예에서는 SU-8을 사용하였고, 감광성 고분자로서 소자 위를 덮게 된다. 이러한 보호층(40)의 두께는 수백 나노미터에서 수백 마이크로미터 정도로 형성함이 바람직하다. 이러한 보호층(40)은 소자부를 보호할 뿐만 아니라 소자부를 후에 분리하는 과정에서 소자부가 휘어지지 않도록 기계적 강성을 제공하여 소자부가 원리의 위치를 유지하도록 도와주게 된다. 따라서 이러한 보호층(40)은 충분한 기계적 강도를 유지할 수 있을 정도의 두께로 형성함이 바람직하다. 또한, 상부로 보호층(40)을 코팅한 후에 패터닝 공정을 통해 하부에 형성된 비아홀(30)과 동일한 위치에 보호층(40)에도 비아홀(30)을 형성시키게 된다. Then, the
다음으로, 완성된 소자부가 유연성을 갖기 위해서는 소자부 하부에 구비된 기판(10)을 분리해 내야 하는데, 본 발명의 제1실시예에서는 소자부를 기판(10)으로부터 직접분리하는 것이 아니라 기판(10)을 식각하여 제거하게 된다. 따라서 기판식각용액으로부터 소자부를 보호하기 위하여 상부로 감광막(50)을 코팅하게 된다. 도 6은 본 발명의 제1실시예에 따른 감광막(50)이 코팅된 상태의 단면도를 도시한 것이다. 이러한, 감광막(50)은 기판식각용액에(예를 들어, KOH) 반응하지 않는 물질을 사용하게 된다. Next, in order for the completed device portion to have flexibility, it is necessary to separate the
다음으로 기판식각용액에 담가 기판(10)을 식각하게 된다. 도 7은 본 발명의 제1실시예에 따라 기판(10)이 식각된 상태의 단면도를 도시한 것이다. 도 7에 도시된 바와 같이, 상부에는 감광막(50)을 형성하고 있으므로 기판식각용액으로부터 소자부가 보호되며, 기판(10)의 하부면은 기판식각용액에 노출되어 있어 하부면부터 식각이 이러나게 된다. 즉, 상부 LSN 박막층(11)은 식각장벽층이 되게 된다. 또한, 이러한 식각공정은 상부 LSN 박막층(11)의 하부면이 노출될 때까지 진행되며 보다 구체적으로 노출되는 상부 LSN 박막층(11)의 하부면 면적이 소자부의 면적보다 커질 때까지 식각을 진행하게 된다. Next, the
마지막으로, 기판(10) 식각이 종료되면, 식각 보호층 역할을 했던 감광막(50)을 제거하여 유연한 집적회로(100)를 완성하게 된다. 최종적으로 남는 층은 수백 나노미터 두께의 LSN 박막층(11,12), 다결정 실시콘 박막층(20), SU-8로 구성된 보호층(40)이므로 유연하게 휘어질 수 있게 된다. 도 8은 본 발명의 제1실시예에 따른 유연한 집적회로(100)의 단면도를 도시한 것이다.
Finally, when the etching of the
이하에서는 본 발명의 제2실시예에 따른 유연한 집적회로(100) 제조방법에 대해 설명하도록 한다. 제1실시예와 같이, 실리콘 기판(10)의 상부와 하부에 LSN 박막층(11,12)을 형성하게 된다. 도 9는 본 발명의 제2실시예에 따른 실리콘 기판(10)의 상부와 하부에 LSN박막층(11,12)이 형성된 상태의 단면도를 도시한 것이다. 도 10은 본 발명의 제2실시예에 따른 상부와 하부에 다결정실리콘 박막층(21,22)이 형성된 상태의 단면도를 도시한 것이다. 도 10에 도시된 바와 같이, 상부와 하부에 다결정 실리콘 박막층(21,22)을 형성하게 됨을 알 수 있다. Hereinafter, a method of manufacturing the flexible integrated circuit 100 according to the second embodiment of the present invention will be described. As in the first embodiment, the LSN thin film layers 11 and 12 are formed on the upper and lower portions of the
그리고, 상부 다결정 실리콘 박막층(21)의 상부로 직접회로부(TFT)를 형성하게 된다. 이러한 직접회로부를 형성하는 공정은 일반적인(conventional) CMOS공정을 통하여 박막 트랜지스터를 형성할 수도 있고 저항성 어레이를 형성할 수 있다. 이러한 직접회로부를 형성하는 방법은 어떠한 방법으로 한정하지 않고 본 발명의 기술적 사상을 포함하는 것이라면 구체적인 방법은 본 발명의 권리범위에 영향을 미쳐서는 아니될 것이다. 도 11은 본 발명의 제2실시예에 따라 상부에 직접회로부를 형성한 상태의 단면도를 도시한 것이다. 도 11에 도시된 바와 같이, 구체적실시예에 따른 직접회로부는 소스(26)와 드레인(27) 및 게이트(28)를 구비하고 있음을 알 수 있다. The integrated circuit unit TFT is formed on the upper polycrystalline silicon
그리고, 직접회로부를 형성한 부에 직접회로부의 둘레로 비아홀(30)을 형성하게 된다. 도 12는 본 발명의 제2실시예에 따라 상부 다결정실리콘 박막층(21)에 비아홀(30)이 형성된 상태의 단면도를 도시한 것이다. 도 12에 도시된 바와 같이, 직접회로부의 주면으로 상부 다결정 실리콘 박막층(21)을 식각하여 비아홀(30)을 형성하게 됨을 알 수 있다. Then, the via
다음으로, 하부를 식각하여 기판(10)의 하부면이 드러날 때까지 하부 다결정 실리콘 박막층(22)과 하부 LSN 박막층(12)을 식각하게 된다. 도 13은 본 발명의 제2실시예에 따라 하부 다결정실리콘 박막층(22)과 하부 LSN박막층(12)이 식각된 상태의 단면도를 도시한 것이다. 도 13에 도시된 바와 같이, 식각공정에 의해 드러나게 되는 기판(10) 하부면의 면적이 상부에 형성된 직접회로부의 면적보다 커질 때까지 하부 다결정실리콘 박막층(22)과 하부 LSN박막층(12)이 식각하게 된다. Next, the lower polycrystalline silicon
그리고, 상부로 보호층(40)을 코팅하게 된다. 도 14는 본 발명의 제2실시예에 따라 상부에 보호층(40)이 형성된 상태의 단면도를 도시한 것이다. 이러한 보호층(40)은 구체적실시예에서는 SU-8을 사용하였고, 감광성 고분자로서 직접회로 위를 덮게 된다. 이러한 보호층(40)의 두께는 수백 나노미터에서 수백 마이크로미터 정도로 형성함이 바람직하다. 이러한 보호층(40)은 직접회로부를 보호할 뿐만 아니라 직접회로부를 후에 분리하는 과정에서 직접회로부가 휘어지지 않도록 기계적 강성을 제공하여 직접회로부가 원리의 위치를 유지하도록 도와주게 된다. 따라서 이러한 보호층(40)은 충분한 기계적 강도를 유지할 수 있을 정도의 두께로 형성함이 바람직하다. 또한, 상부로 보호층(40)을 코팅한 후에 패터닝 공정을 통해 하부에 형성된 비아홀(30)과 동일한 위치에 보호층(40)에도 비아홀(30)을 형성시키게 된다. Then, the
다음으로, 완성된 직접회로부가 유연성을 갖기 위해서는 직접회로부 하부에 구비된 기판(10)을 분리해 내야 하는데, 본 발명의 제2실시예에서는 직접회로부를 기판(10)으로부터 직접분리하는 것이 아니라 기판(10)을 식각하여 제거하게 된다. 따라서 기판식각용액으로부터 직접회로부를 보호하기 위하여 상부로 감광막(50)을 코팅하게 된다. 도 15는 본 발명의 제2실시예에 따른 감광막(50)이 코팅된 상태의 단면도를 도시한 것이다. 이러한, 감광막(50)은 기판식각용액에(예를 들어, KOH) 반응하지 않는 물질을 사용하게 된다. Next, in order for the completed integrated circuit unit to have flexibility, the
다음으로 기판식각용액에 담가 기판(10)을 식각하게 된다. 도 16은 본 발명의 제2실시예에 따라 기판(10)이 식각된 상태의 단면도를 도시한 것이다. 도 16에 도시된 바와 같이, 상부에는 감광막(50)을 형성하고 있으므로 기판식각용액으로부터 직접회로부가 보호되며, 기판(10)의 하부면은 기판식각용액에 노출되어 있어 하부면부터 식각이 이러나게 된다. 즉, 상부 LSN 박막층(11)은 식각장벽층이 되게 된다. 또한, 이러한 식각공정은 상부 LSN 박막층(11)의 하부면이 노출될 때까지 진행되며 보다 구체적으로 노출되는 상부 LSN 박막층(11)의 하부면 면적이 직접회로부의 면적보다 커질 때까지 식각을 진행하게 된다. Next, the
그리고, 식각공정이 완료된 후에 감광막(50)을 제거하게 된다. 도 17은 본 발명의 제2실시예에 따라 감광막(50)이 제거된 상태의 단면도를 도시한 것이다. 그리고, 상부로 접착제(60)를 부착하게 된다. 도 18은 본 발명의 제2실시예에 따라 상부에 접착제(60)가 부착된 상태의 단면도를 도시한 것이다. 이러한 접착제(60)는 구체적 실시예에서 UV광이 주시되면 접착력을 상실하게 되는 UV 접착제 또는 열을 인가하게 되면 접착력을 상실하게 되는 열감응 접착제를 사용하였다. After the etching process is completed, the
그리고, 이러한 접착제(60)의 상부로 또 다른 제2기판(70)을 접착시키게 된다. 도 19는 본 발명의 제2실시예에 따라 상부로 제2기판(70)이 접착된 상태의 단면도를 도시한 것이다. 제2기판(70)은 그 재질이 제한되지는 않으나 본 발명의 제2실시예에서는 플라스틱 기판을 사용하였다. Then, the
그리고, 기계적 박리에 의해 비아홀(30) 하부에 존재하는 상부 LSN박막층(11)을 찢어 제2기판(70)에 접착된 직접회로부를 분리하게 된다. 도 20은 본 발명의 제2실시예에 따라 상부 LSN박막층(11)을 찢어 제2기판(70) 하부에 부착된 직접회로부를 분리하는 상태의 단면도를 도시한 것이다. 그리고, 분리된 직접회로부를 또 다른 제3기판(80)에 전사시키게 된다. 이러한 제3기판(80)은 유연한 성질을 갖는것으로 구성됨이 바람직하다. 도 21은 본 발명의 제2실시예에 따라 제3기판(80) 상부로 직접회로부를 전사시키는 상태의 단면도를 도시한 것이다. 도 21에 도시된 바와 같이, 직접회로부의 하부가 제3기판(80)의 상부면으로 전사되게 된다. In addition, the upper LSN
그리고, 상부로 UV 광 또는 열을 인가하여 접착력을 상실시키게 한다. 도 22는 본 발명의 제2실시예에 따라 UV 또는 열을 가하는 단계의 단면도를 도시한 것이다. 따라서 접착제(60)의 접착력을 상실시켜 제2기판(70)을 직접회로부에서 분리, 제거시켜 유연한 집적회로(100)를 제조하게 된다. 도 23은 본 발명의 제2실시예에 따라 제2기판(70)을 분리하는 상태의 단면도를 도시한 것이다. Then, UV light or heat is applied to the top to cause the loss of adhesion. Figure 22 illustrates a cross-sectional view of the step of applying UV or heat according to the second embodiment of the present invention. Therefore, the adhesive force of the adhesive 60 is lost to separate and remove the
10:기판
11:상부 LSN 박막층
12:하부 LSN 박막층
20:다결정실리콘 박막층
21:상부 다결정실리콘 박막층
22:하부 다결정실리콘 박막층
23:BE 금속층
24:산화보호층
25:TE 금속층
26:소스
27:드레인
28:게이트
30:비아홀
40:보호층
50:감광막
60:접착제
70:제2기판
80:제3기판
100:유연한 집적회로10: substrate
11: upper LSN thin film layer
12: lower LSN thin film layer
20: polysilicon thin film layer
21: upper polysilicon thin film layer
22: lower polysilicon thin film layer
23: BE metal layer
24: oxidation protection layer
25: TE metal layer
26: source
27: Drain
It is a gate
30: Via Hole
40: protective layer
50: photosensitive film
60: adhesive
70: second substrate
80: third substrate
100: flexible integrated circuit
Claims (17)
기판의 상부면에 증착시켜 LSN박막층을 형성하는 단계;
상기 기판에 증착된 상기 LSN박막층 상부로 다결정실리콘 박막층을 적어도 하나 증착시키켜 단계;
상기 다결정실리콘 박막층을 패터닝 및 식각하여 소자부를 형성하는 단계;
상기 소자부의 경계에 상기 다결정실리콘 박막층 및 상기 기판에 증착된 상기 LSN박막층을 식각하여 비아 홀을 형성하는 단계;
상부로 소자 보호층을 형성하는 단계;
기판 식각용액으로부터 소자부를 보호하기 위해 상부로 감광막을 코팅하는 단계;
상기 기판을 기판식각용액에 담가 상기 기판의 상부에 증착된 LSN박막층의 하부면이 드러날 때까지 기판을 식각하는 단계; 및
상기 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 유연한 집적회로 제조방법.
In the method of manufacturing a flexible integrated circuit,
Depositing an upper surface of the substrate to form an LSN thin film layer;
Depositing at least one polysilicon thin film layer over the LSN thin film layer deposited on the substrate;
Patterning and etching the polysilicon thin film layer to form an element portion;
Forming a via hole by etching the polysilicon thin film layer and the LSN thin film layer deposited on the substrate at a boundary of the device portion;
Forming a device protection layer thereon;
Coating a photoresist film on top to protect the device portion from the substrate etching solution;
Immersing the substrate in a substrate etching solution and etching the substrate until the bottom surface of the LSN thin film layer deposited on the substrate is exposed; And
And removing the photosensitive film.
상기 LSN박막층을 형성하는 단계는
상기 기판의 상부면과 하부면에 LSN 박막층을 형성하는 단계이고,
상기 비아홀을 형성하는 단계와 상기 소자 보호층을 형성하는 단계 사이에
상기 기판의 하부에 형성된 LSN박막층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 1,
Forming the LSN thin film layer is
Forming an LSN thin film layer on an upper surface and a lower surface of the substrate,
Between forming the via hole and forming the device protection layer
And etching the LSN thin film layer formed on the lower portion of the substrate.
상기 LSN 박막층의 두께는 10nm ~ 500um인 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 1,
The thickness of the LSN thin film layer is a flexible integrated circuit manufacturing method, characterized in that 10nm ~ 500um.
상기 소자부를 형성하는 단계는,
상기 다결정실리콘 박막층에 붕소를 주입하는 단계;
상기 다결정실리콘 박막층을 패터닝하는 단계;
상부로 BE 금속층을 증착하고, 식각하여 패터닝하는 단계; 및
상부로 산화보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 1,
Forming the device portion,
Injecting boron into the polysilicon thin film layer;
Patterning the polysilicon thin film layer;
Depositing, etching and patterning a BE metal layer thereon; And
A method of manufacturing a flexible integrated circuit comprising the step of forming an oxide protective layer thereon.
상기 기판의 하부에 증착된 LSN박막층을 식각하는 단계는.
상기 기판의 하부면이 상기 소자부 면적보다 커질 때까지 드러나도록 상기 LSN박막층을 식각하는 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 2,
Etching the LSN thin film layer deposited on the lower portion of the substrate.
And etching the LSN thin film layer until the bottom surface of the substrate is larger than the device portion area.
상기 보호층은 SU-8이고,
두께는 350 ~ 600㎛이고,
상부로 상기 보호층을 형성하는 단계와 상기 보호층에 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 1,
The protective layer is SU-8,
Thickness is 350-600 μm,
Forming an upper portion of the protective layer and forming a via hole in the protective layer.
상기 감광막은 상기 기판식각용액에 대해 반응하지 않는 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 1,
And the photoresist does not react with the substrate etching solution.
A flexible integrated circuit manufactured by the manufacturing method of any one of claims 1 to 3.
A flexible integrated circuit manufactured by the method according to any one of claims 4 to 7.
기판의 상부면와 하부면에 증착시켜 LSN박막층을 형성하는 단계;
상부와 하부에 다결정실리콘 박막층을 증착시켜 단계;
상부 다결정실리콘 박막층의 상부로 직접회로부를 형성하는 단계;
상기 직접회로부 둘레로 상기 집접회로부가 형성된 상기 다결정실리콘 박막층을 식각하여 비아홀을 형성하는 단계;
상기 하부 다결정실리콘 박막층과 하부 LSN박막층을 식각하는 단계;
상부로 보호막을 코팅하는 단계;
상부로 기판식각액 보호용 감광막을 코팅하는 단계;
상기 기판식각액으로 상기 상부 LSN이 드러날 때까지 상기 기판을 식각하는 단계;
상기 감광막을 제거하고, 접착제를 부착하는 단계;
접착제 상부로 제2기판을 접착하는 단계;
상부에 제2기판이 접착된 상기 집적회로부를 분리하는 단계;
상기 집적회로부의 하부면을 제3기판에 전사시키는 단계; 및
상기 접착제를 제거하는 단계를 포함하는 것을 특징으로 하는 유연한 집적회로 제조방법.
In the method of manufacturing a flexible integrated circuit,
Depositing an upper surface and a lower surface of the substrate to form an LSN thin film layer;
Depositing a polysilicon thin film layer on top and bottom;
Forming an integrated circuit portion on top of the upper polysilicon thin film layer;
Etching the polysilicon thin film layer having the integrated circuit portion around the integrated circuit portion to form a via hole;
Etching the lower polysilicon thin film layer and the lower LSN thin film layer;
Coating a protective film on top;
Coating a photoresist film for protecting a substrate etchant thereon;
Etching the substrate with the substrate etchant until the upper LSN is revealed;
Removing the photosensitive film and attaching an adhesive;
Bonding the second substrate onto the adhesive;
Separating the integrated circuit unit to which a second substrate is adhered;
Transferring the lower surface of the integrated circuit portion to a third substrate; And
And removing the adhesive.
상기 접착제는 UV 접착제 또는 열감응 접착제인 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 10,
The adhesive is a flexible integrated circuit manufacturing method, characterized in that the UV adhesive or heat-sensitive adhesive.
상기 하부 다결정실리콘 박막층과 하부 LSN박막층을 식각하는 단계는,
상기 기판의 하부면이 상기 집적회로부 면적보다 커질 때까지 드러나도록 상기 하부 다결정실리콘 박막층 및 상기 LSN박막층을 식각하는 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 10,
Etching the lower polysilicon thin film layer and the lower LSN thin film layer,
And etching the lower polysilicon thin film layer and the LSN thin film layer so that the lower surface of the substrate is exposed until the lower surface of the substrate is larger than the integrated circuit portion area.
상기 집적회로부는 게이트부, 소스부 및 드레인부를 포함하는 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 10,
And the integrated circuit part comprises a gate part, a source part and a drain part.
상기 보호층은 SU-8이고,
두께는 350 ~ 600㎛이고,
상부로 상기 보호층을 형성하는 단계와 상기 보호층에 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 유연한 집적회로 제조방법.
The method of claim 10,
The protective layer is SU-8,
Thickness is 350-600 μm,
Forming an upper portion of the protective layer and forming a via hole in the protective layer.
상기 접착제를 제거하는 단계는
상기 접착제가 UV 접착제로 구성된 경우, UV광을 인가하고,
상기 접착제가 열감응 접착제로 구성된 경우, 열을 인가하게 되는 것을 특징으로 하는 유연한 집적회로 제조방법.
12. The method of claim 11,
Removing the adhesive is
When the adhesive is composed of UV adhesive, UV light is applied,
When the adhesive is composed of a heat-sensitive adhesive, a flexible integrated circuit manufacturing method, characterized in that for applying heat.
A flexible integrated circuit manufactured by the manufacturing method according to any one of claims 10 to 12.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120048840A KR101339291B1 (en) | 2012-05-08 | 2012-05-08 | Flexible interated circuit and method of manufacturing the flexible interated circuit |
| PCT/KR2012/011118 WO2013168875A1 (en) | 2012-05-08 | 2012-12-20 | Flexible integrated circuit and method for manufacturing flexible integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120048840A KR101339291B1 (en) | 2012-05-08 | 2012-05-08 | Flexible interated circuit and method of manufacturing the flexible interated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130125249A true KR20130125249A (en) | 2013-11-18 |
| KR101339291B1 KR101339291B1 (en) | 2013-12-09 |
Family
ID=49550882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120048840A KR101339291B1 (en) | 2012-05-08 | 2012-05-08 | Flexible interated circuit and method of manufacturing the flexible interated circuit |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101339291B1 (en) |
| WO (1) | WO2013168875A1 (en) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354695A (en) * | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| TW574753B (en) * | 2001-04-13 | 2004-02-01 | Sony Corp | Manufacturing method of thin film apparatus and semiconductor device |
| JP2004235295A (en) * | 2003-01-29 | 2004-08-19 | Toppan Printing Co Ltd | Soi substrate and method of manufacturing the same, mask blank using the same, transfer mask, and method of exposing the same |
| KR100474423B1 (en) * | 2003-02-07 | 2005-03-09 | 삼성전자주식회사 | bubble-ink jet print head and fabrication method therefor |
| KR100615226B1 (en) * | 2004-06-24 | 2006-08-25 | 삼성에스디아이 주식회사 | Method of manufacturing thin film transistor, method of manufacturing display device, display device manufactured by that method, method of manufacturing active matrix type electroluminescence device, and active matrix type electroluminescence device manufactured by that method |
| JP2007073667A (en) * | 2005-09-06 | 2007-03-22 | Citizen Watch Co Ltd | Manufacturing method of electro-mechanical transducer |
| KR20070100033A (en) * | 2006-04-06 | 2007-10-10 | 비오이 하이디스 테크놀로지 주식회사 | Method of manufacturing liquid crystal display device |
| KR101156191B1 (en) * | 2009-11-05 | 2012-06-18 | 웅진케미칼 주식회사 | Flexible display substrate using chemistry strengthening glass |
| KR20110070619A (en) * | 2009-12-18 | 2011-06-24 | 엘지디스플레이 주식회사 | Method of fabricating display device |
-
2012
- 2012-05-08 KR KR1020120048840A patent/KR101339291B1/en not_active IP Right Cessation
- 2012-12-20 WO PCT/KR2012/011118 patent/WO2013168875A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| KR101339291B1 (en) | 2013-12-09 |
| WO2013168875A1 (en) | 2013-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2712491B1 (en) | Flexible electronic structure | |
| US10629744B2 (en) | Electronic device and method for fabricating the same | |
| US8604485B2 (en) | Intermediate structure, method and substrate for fabricating flexible display device | |
| JP5933773B2 (en) | Highly extendable electronic components | |
| US7943440B2 (en) | Fabrication method of thin film device | |
| KR101009415B1 (en) | Method for manufacturing electronic apparatus comprising plastic substrate, electronic apparatus manufactured by that method, and apparatus to be used in that method | |
| US9153528B2 (en) | Chip package and method for forming the same | |
| US11069638B2 (en) | Method for fabricating the electronic component, and method for transposing a micro-element | |
| CN104934374A (en) | Electronic Die Singulation Method | |
| JP5140635B2 (en) | Thin film element manufacturing method | |
| JP2005252242A5 (en) | ||
| US20140077297A1 (en) | Thin film transistor and method of fabricating the same | |
| KR101339291B1 (en) | Flexible interated circuit and method of manufacturing the flexible interated circuit | |
| KR100997992B1 (en) | Fabrication method of thin film device | |
| CN112786515B (en) | Processing method of thin film device | |
| CN112786513B (en) | Processing method of thin film device and thin film device | |
| KR101043947B1 (en) | Method for transfer of nanowire | |
| CN110890380B (en) | Method for manufacturing flexible substrate | |
| TW202314404A (en) | Method of stripping photoresist | |
| JP2007180515A5 (en) | ||
| KR20170108689A (en) | Method for packaging flexible device and flexible device manufactured by the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20161107 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |