KR20130121270A - 칩 패키지 및 그 제조방법 - Google Patents

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KR20130121270A
KR20130121270A KR1020120044309A KR20120044309A KR20130121270A KR 20130121270 A KR20130121270 A KR 20130121270A KR 1020120044309 A KR1020120044309 A KR 1020120044309A KR 20120044309 A KR20120044309 A KR 20120044309A KR 20130121270 A KR20130121270 A KR 20130121270A
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황고은
백지흠
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엘지이노텍 주식회사
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Abstract

본 발명은 회로패턴, 상기 회로패턴이 형성되는 영역 내에 마련되는 칩 실장부, 및 상기 회로패턴의 일면에 형성되어, 측면이 상기 칩 실장부에 의해 노출되는 방열층을 포함하는 칩 패키지를 제공한다.

Description

칩 패키지 및 그 제조방법{CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 칩 패키지의 방열을 높이기 위한 방안에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.
이러한 칩 패키지에서 발생되는 열은 금속 PCB를 통해 방열된다. 금속 PCB는 알루미늄 금속 기판 상에 수지층, 동박층, 솔더 레지스트(Soler regist) 층이 적층된 구조를 갖는다. 수지층은 전류가 흐르는 동박층과 그 하부의 금속 기판층과의 전기적 절연, 동박층과 하부의 금속 기판 층 사이에 열전달 패스를 형성하는 역할을 한다. 칩 패키지로부터 발생된 열은 금속 PCB의 1차적으로 동박층을 통해 1차 전도되고 이렇게 전도된 열이 수지층을 통해 하부의 금속 기판에 전달된다.
칩 패키지들이 어레이 형태로 금속 PCB 상에 실장되면, 금속 PCB 만으로는 방열 효과가 낮기 때문에 금속 PCB의 저면에 별도의 히트싱크를 장착하여 방열시킬 수 있다.
또한, 종래의 칩 패키지는 절연층으로 폴리이미드(Poyimide)와 접착층(Adhesive) 등에서 반사되지 못하고 흡수되어 일부 광속 저하의 원인이 되기도 한다. 이런 이유로, 칩 패키지의 반사율 향상을 위해 원소재의 기존 색상 및 물성을 달리한 화이트 접착제, 화이트 폴리이미드 등으로 대체하는 방안이 논의되고 있으나, 방열과 반사율의 향상을 동시에 도모할 수는 없었다.
본 발명의 일실시예는 칩 실장부로 방열층의 측면이 노출되도록 형성함으로써, 상기 노출된 영역에서 방열과 반사율을 향상시킬 수 있는 칩 패키지 및 그 제조방법을 제공한다.
본 발명의 일실시예는 방열층을 금속물질로 구성함으로써, 방열층이 칩 실장부에 장착된 광원에 의해 발생된 빛을 흡수하지 않고 반사할 수 있는, 칩 패키지 및 그 제조방법을 제공한다.
본 발명의 일실시예는 방열층의 양면에 절연층을 형성함으로써, 상기 방열층을 금속물질로 형성하여도, 상기 절연층이 본래 절연기능을 수행할 수 있는, 칩 패키지 및 그 제조방법을 제공한다.
본 발명의 일실시예에 따른 칩 패키지는 회로패턴, 상기 회로패턴이 형성되는 영역 내에 마련되는 칩 실장부, 및 상기 회로패턴의 일면에 형성되어, 측면이 상기 칩 실장부에 의해 노출되는 방열층을 포함한다.
상기 방열층은 열 전도율이 높은 물질 또는 금속물질로 구성될 수 있다.
상기 방열층은 알루미늄, 구리, 은 및 금 중 어느 하나로 구성될 수 있다.
상기 칩 패키지는 상기 방열층의 하면에 절연층을 매개로 결합되는 금속기판을 더 포함할 수 있다.
상기 절연층은 상기 회로패턴과 상기 방열층 사이에 형성되는 제1 절연층, 및 상기 방열층과 상기 금속기판 사이에 형성되는 제2 절연층을 더 포함할 수 있다.
상기 제1 절연층 및 상기 제2 절연층은 PET, PC, PES, PI 및 PMMA 중 어느 하나로 구성될 수 있다.
상기 제1 절연층 및 상기 제2 절연층은 접착성 물질로 구성되어, 상기 회로기판과 상기 방열층 및 상기 방열층과 상기 금속기판을 접착할 수 있다.
상기 칩 패키지는 상기 회로패턴과 상기 제1 절연층 사이에 형성되어, 상기 회로기판과 상기 방열층을 접착하는 제1 접착층, 및 상기 제2 절연층과 상기 금속기판 사이에 형성되어, 상기 방열층과 상기 금속기판을 접착하는 제2 접착층을 더 포함할 수 있다.
본 발명의 일실시예에 따른 칩 패키지 제조방법은 회로패턴을 형성하고, 상기 회로패턴의 일면에 방열층을 형성하고, 상기 회로패턴 및 상기 방열층이 형성된 영역 내에 칩 실장부를 마련하여, 상기 방열층의 측면이 노출되도록 한다.
본 발명의 일실시예에 따르면, 절연층을 금속물질인 방열층으로 대체함으로써, 방열층에 의해 방열 및 반사율을 향상시킬 수 있다.
본 발명의 일실시예에 따르면, 금속물질로 방열층을 형성하더라도, 방열층 양면에 보호 레진(Protect Resin)을 처리함으로써, 본래 절연기능이 가능하도록 한다.
본 발명의 일실시예에 따르면, 인쇄패턴 하부층 전면에 방열층을 형성함으로써, 히트 싱크(Heat sink) 역할을 기대할 수 있다.
본 발명의 일실시예에 따르면, 방열층의 측면이 칩 실장부에 의해 노출됨으로써, 노출된 영역에서 빛의 흡수가 아닌 반사가 이루어져 반사율을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 칩 패키지 제조방법을 설명하기 위한 처리공정을 도시한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 칩 패키지 제조방법을 설명하기 위한 처리공정을 도시한 도면이다.
도 3은 본 발명의 일실시예에 따른 칩 패키지의 단면을 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 일실시예에 따른 칩 패키지 제조방법을 설명하기 위한 처리공정을 도시한 도면이다.
도 1을 참고하면, 칩 패키지 제조방법은 양면에 절연층(21, 22)이 형성된 방열층(10)을 준비한다(S110). 실시예로, 방열층(10)은 방열과 반사율을 높이기 위하여, 열 전도율이 높은 물질 또는 금속물질로 구성될 수 있다. 예컨대, 방열층(10)은 알루미늄, 구리, 은 및 금 중 어느 하나로 구성될 수 있다.
참고로, 종래에는 본 발명의 방열층(10)의 위치에 절연층으로 폴리이미드(Polyimide)를 사용하고, 절연층의 양면에 접착층(Adhesive)을 형성하였다. 이 경우, 칩 실장부에 장착된 광원에서 발생된 빛이 상기 절연층과 상기 접착층에 의해 반사하지 못하고 흡수되어, 일부 광속을 저하하는 요인으로 작용하였다.
따라서, 본 발명에서는 금속물질로 방열층(10)을 형성하고, 방열층(10)의 양면을 보호 레진(Protect Resin)으로 처리함으로써, 본래의 절연기능이 가능하면서, 방열층(10)에 의해 상기 광원에서 발생된 빛이 흡수되지 않고, 반사되도록 한다.
보호 레진으로 처리된 절연층(Dielectric layer, 21, 22)은 PET(polyethylene terephthalate), PC(polycarbonate), PES(polyether sulfone), PI(polyimide), PMMA(PolyMethly MethaAcrylate) 중 어느 하나로 구성될 수 있다. 방열층(10)을 기준으로 위쪽에 도포된 절연층을 제1 절연층(21)이라 하고, 아래쪽에 도포된 절연층을 제2 절연층(22)이라 한다.
상기 칩 패키지 제조방법은 제1 절연층(21) 상에 제1 접착층(31)을 도포한다(S120). 도면에서는 제1 절연층(21) 상에 제1 접착층(31)이 도포된 것으로 설명하고 있지만, 실시예에 따라, 제1 절연층(21)이 접착물질로 형성되는 경우, 제1 절연층(21)이 제1 접착층(31)의 기능을 하여, 'S120'을 생략할 수도 있다. 또한, 제1 접착층(Adhesive, 31)은 PSA(Pressure Sensitive Adhesive), DPSA(Detackified PS Adhesives) 및는 WAA(Water Activated Adhesives) 중 어느 하나로 구성될 수 있다.
상기 칩 패키지 제조방법은 방열층(10), 제1 접착층(31)을 펀칭하여 광원을 장착할 칩 실장부를 형성한다(S130). 이때, 상기 칩 실장부는 최종 제품의 중앙부 치수보다 크게 형성할 수 있다.
상기 칩 패키지 제조방법은 제1 접착층(31) 위에 금속층(40)을 라미네이트(Laminate)하고(S140), 제2 절연층(22) 하부에 제2 접착층(32)을 붙인다(S150). 실시예로, 금속층(40)은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 하나 이상의 금속으로 전해 또는 무전해 도금을 선택적으로 구성할 수 있다.
도면에서는 제2 절연층(32) 상에 제2 접착층(32)이 도포된 것으로 설명하고 있지만, 실시예에 따라, 제2 절연층(32)이 접착물질로 형성되는 경우, 제2 절연층(32)이 제2 접착층(32)의 기능을 하여, 'S150'을 생략할 수도 있다.
상기 칩 패키지 제조방법은 금속층(40)을 패터닝하여 회로패턴을 형성하고(S160), 형성된 회로패턴 위에 도금층(50)을 도포한다(S170). 상기 칩 패키지 제조방법은 여러 약품 처리를 통해 필요 영역에 회로를 형성하여 전기적 특성을 지닌 회로패턴을 형성한다. 이때, 상기 칩 패키지 제조방법은 인쇄를 먼저하고 도금을 하거나(후도금), 도금을 먼저하고, 인쇄를 하는 방식(선도금)을 선택하여 와이어 본딩(Wire bonding)이 가능하도록 한다.
상기 칩 패키지 제조방법은 도금층(50) 상부에 보호층(60)을 형성한다(S180). 이때, 상기 펀칭된 칩 실장부를 모두 덮도록 보호층(60)이 형성될 수 있다. 실시예로, 상기 칩 패키지 제조방법은 표면 처리 및 전기적 특성 방해를 막고 동시에 반사율을 증가시키도록 보호층(60)을 SR(Solder Resist), PSR(Photo Solder Resist) 중 어느 하나로 형성할 수 있다. 또한, 보호층(60)은 화이트 계열 잉크로 형성될 수 있다.
상기 칩 패키지 제조방법은 보호층(60)까지 형성한 후, 2차로 펀칭하여 칩 패키지 제조를 완성한다(S190). 상기 2차 펀칭은 툴 펀칭 방식, 드릴 방식 또는 레이저 방식 중 어느 하나일 수 있다. 여기서 중요한 부분은 1차 펀칭(S130)이 방열층(10)을 대상으로 상대적으로 넓게 펀칭(Punching)했다면, 이번 2차 펀칭(S190)에서는 그보다 좁도록 설계하여 최종적으로는 본제품의 중앙치수에 맞도록 하고, 동시에 방열층(10)의 측면이 노출되도록 한다.
금속기판(고반사 기판부)은 제2 접착층(32)을 통해 기판과 접착될 수 있다. 이후, 광원(LED Chip or 반도체 Chip)을 상기 기판의 하부 금속기판(고반사 기판부)과 바로 Paste(Silver, Epoxy, Phenol, Urethane 등)로 부착하여 패키지를 형성할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 칩 패키지 제조방법을 설명하기 위한 처리공정을 도시한 도면이다.
도 2를 참고하면, 칩 패키지 제조방법은 절연층(21, 22)이 붙여진 방열층(10)을 준비하고(S210), 제1 절연층(21) 상에 제1 접착층(31)을 도포하고(S220), 방열층(10)과 제1 접착층(31)을 1차 펀칭하여 칩이 실장될 칩 실장부를 형성한다(S230). 이때, 상기 칩 실장부는 최종 제품의 중앙부 치수보다 크게 형성된다. 상기 칩 패키지 제조방법은 제1 접착층(31) 위에 금속층(40)을 라미네이트하고(S240), 금속층(40)을 패터닝하여 회로패턴을 형성하고(S250), 제2 절연층(22) 하부에 제2 접착층(32)을 붙인다(S260).
도 2가 도 1과 다른점은 회로패턴 형성 후, 제2 절연층 하부에 제2 접착층을 붙이는 것이다. 이하, S270 내지 S290은 도 1의 S170 내지 S190과 동일하므로, 설명을 생략한다.
도 3은 본 발명의 일실시예에 따른 칩 패키지의 단면을 도시한 단면도이다.
도 3을 참고하면, 칩 패키지는 회로패턴(40), 회로패턴(40)이 형성되는 영역 내에 마련되는 칩 실장부, 및 회로패턴(40)의 일면에 형성되어, 측면이 상기 칩 실장부에 의해 노출되는 방열층(10)을 포함한다.
실시예로, 방열층(10)은 방열과 반사율을 높이기 위하여, 열 전도율이 높은 물질 또는 금속물질로 구성될 수 있다. 예컨대, 방열층(10)은 알루미늄, 구리, 은 및 금 중 어느 하나로 구성될 수 있다.
방열층(10)을 금속물질로 형성하는 대신에, 본래의 절연기능이 가능하도록 방열층(10)의 양면에 절연층(21, 22)을 형성할 수 있다. 이 경우, 방열층(10)은 상기 칩 실장부에 장착된 광원에서 발생된 빛이 흡수되지 않고, 반사되도록 한다.
보호 레진으로 처리된 절연층(21, 22)은 PET, PC, PES, PI 및 PMMA 중 어느 하나로 구성될 수 있다. 방열층(10)을 기준으로 위쪽에 도포된 절연층을 제1 절연층(21)이라 하고, 아래쪽에 도포된 절연층을 제2 절연층(22)이라 한다. 즉, 제1 절연층(21)은 회로패턴(40)과 방열층(10) 사이에 형성되고, 제2 절연층(22)은 방열층(10)과, 방열층(10)의 일면에 배치된 금속기판 사이에 형성될 수 있다.
제1 절연층(21)의 위로는, 제1 접착층(31)을 통해 금속층의 회로패턴(40)이 라미네이트된다. 회로패턴(40)은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 하나 이상의 금속으로 전해 또는 무전해 도금을 선택적으로 구성할 수 있다. 즉, 제1 접착층(31)은 회로패턴(40)과 제1 절연층(21) 사이에 형성되어, 회로기판(40)과 방열층(10)을 접착할 수 있다. 이때, 제1 절연층(21)이 접착물질로 형성되는 경우, 제1 절연층(21)이 제1 접착층(31)의 기능을 하여, 제1 접착층(31)을 도포하지 않고, 제1 절연층(21)에 의해 회로패턴(40)과 방열층(10)이 접착될 수도 있다.
제2 절연층(22)의 아래로는, 제2 접착층(32)을 통해 금속기판과 접착된다. 즉, 제2 접착층(32)은 제2 절연층(22)과 상기 금속기판 사이에 형성되어, 방열층(10)과 상기 금속기판을 접착할 수 있다. 이때, 제2 절연층(22)이 접착물질로 형성되는 경우, 제2 절연층(22)이 제2 접착층(30)의 기능을 하여, 제2 접착층(32)을 도포하지 않고, 제2 절연층(22)에 의해 방열층(10)과 상기 금속기판이 접착될 수도 있다.
제1, 제2 접착층(Adhesive, 31, 32)은 PSA, DPSA 및는 WAA 중 어느 하나로 구성될 수 있다.
회로패턴(40) 위에는 도금층(50)이 형성되고, 도금층(50) 상부에 보호층(60)이 형성될 수 있다. 이때, 상기 펀칭된 칩 실장부를 모두 덮도록 보호층(60)이 형성될 수 있다. 실시예로, 상기 칩 패키지 제조방법은 표면 처리 및 전기적 특성 방해를 막고 동시에 반사율을 증가시키도록 형성할 수 있다. 또한, 보호층(60)은 화이트 계열 잉크로 형성될 수 있다.
방열층(10), 회로패턴(40), 도금층(50) 및 보호층(60)이 형성된 기판에 칩 실장부를 형성하여, 방열층(10)의 측면이 상기 칩 실장부에 의해 노출되도록 한다. 이 경우, 방열층(10)이 상기 칩 실장부에 장착된 광원에 의해 발생된 빛을 흡수하지 않고 반사함으로써, 방열 및 반사율을 향상시킬 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 방열층
21, 22: 절연층
31, 32: 접착층
40: 금속층
50: 도금층
60: 보호층

Claims (13)

  1. 회로패턴;
    상기 회로패턴이 형성되는 영역 내에 마련되는 칩 실장부; 및
    상기 회로패턴의 일면에 형성되어, 측면이 상기 칩 실장부에 의해 노출되는 방열층
    을 포함하는 칩 패키지.
  2. 제1항에 있어서,
    상기 방열층은,
    열 전도율이 높은 물질 또는 금속물질로 구성되는, 칩 패키지.
  3. 제2항에 있어서,
    상기 방열층은,
    알루미늄, 구리, 은 및 금 중 어느 하나로 구성되는, 칩 패키지.
  4. 제1항에 있어서,
    상기 칩 패키지는,
    상기 방열층의 하면에 절연층을 매개로 결합되는 금속기판을 더 포함하는, 칩 패키지.
  5. 제4항에 있어서,
    상기 절연층은,
    상기 회로패턴과 상기 방열층 사이에 형성되는 제1 절연층; 및
    상기 방열층과 상기 금속기판 사이에 형성되는 제2 절연층
    을 포함하는, 칩 패키지.
  6. 제5항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은,
    PET(polyethylene terephthalate), PC(polycarbonate), PES(polyether sulfone), PI(polyimide) 및 PMMA(PolyMethly MethaAcrylate) 중 어느 하나로 구성되는, 칩 패키지.
  7. 제5항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은,
    접착성 물질로 구성되어, 상기 회로기판과 상기 방열층 및 상기 방열층과 상기 금속기판을 접착하는, 칩 패키지.
  8. 제5항에 있어서,
    상기 회로패턴과 상기 제1 절연층 사이에 형성되어, 상기 회로기판과 상기 방열층을 접착하는 제1 접착층; 및
    상기 제2 절연층과 상기 금속기판 사이에 형성되어, 상기 방열층과 상기 금속기판을 접착하는 제2 접착층
    을 더 포함하는, 칩 패키지.
  9. 회로패턴을 형성하고,
    상기 회로패턴의 일면에 방열층을 형성하고,
    상기 회로패턴 및 상기 방열층이 형성된 영역 내에 칩 실장부를 마련하여, 상기 방열층의 측면이 노출되도록 하는, 칩 패키지 제조방법.
  10. 제9항에 있어서,
    알루미늄, 구리, 은 및 금 중 어느 하나로 상기 방열층을 구성하는, 칩 패키지 제조방법.
  11. 제9항에 있어서,
    상기 방열층의 양면에 제1 절연층 및 제2 절연층을 형성하고,
    상기 방열층의 하면에 상기 제2 절연층을 매개로 금속기판을 결합하는
    것을 더 포함하는, 칩 패키지 제조방법.
  12. 제11항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층을 접착성 물질로 구성하여, 상기 회로기판과 상기 방열층 및 상기 방열층과 상기 방열층의 일면에 배치되는 금속기판을 접착하는, 칩 패키지 제조방법.
  13. 제11항에 있어서,
    상기 회로패턴과 상기 제1 절연층 사이에 제1 접착층을 형성하여, 상기 회로기판과 상기 방열층을 접착하고,
    상기 제2 절연층과 상기 금속기판 사이에 제2 접착층을 형성하여, 상기 방열층과 상기 금속기판을 접착하는
    것을 더 포함하는, 칩 패키지 제조방법.
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