KR20130120969A - Field effect transistor and method for forming the same - Google Patents

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김동원
정윤하
김대만
박수영
백록현
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삼성전자주식회사
포항공과대학교 산학협력단
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Abstract

Provided is a field effect transistor which includes a drain region, a source region, and a channel region. Provided are a gate electrode which surrounds a part of the channel region and a gate insulation layer which is located between the channel region and the gate electrode. The cross section of the channel region in contact with the source region is smaller than the cross section of the channel region in contact with the drain region.

Description

전계 효과 트랜지스터 및 그 제조 방법{FIELD EFFECT TRANSISTOR AND METHOD FOR FORMING THE SAME}Field effect transistor and its manufacturing method {FIELD EFFECT TRANSISTOR AND METHOD FOR FORMING THE SAME}

본 발명은 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 나노 사이즈의 채널 영역을 갖는 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다. The present invention relates to a field effect transistor and a method of manufacturing the same, and more particularly, to a field effect transistor having a nano-sized channel region and a method of manufacturing the same.

디지털 회로에 쓰이는 CMOS소자의 성능은 게이트 전압의 변화에 따라 채널 영역의 온/오프가 얼마나 잘 되는가에 따라 결정된다. 아날로그 회로의 경우 작은 게이트 전압의 변화로 큰 전류의 변화가 요구된다. 통상적인 구조의 2차원 트랜지스터의 크기가 축소됨에 따라 소스와 드레인 사이의 전기장이 매우 커지게 되어, 핫 캐리어 효과가 증폭되어 발생할 수 있는 소스와 드레인 주변의 공핍 영역이 서로 접촉되어 게이트에서 기판 방향으로 걸린 수직 전기장이 채널 영역의 온/오프를 제어하기 어려울 수 있다. 또한 소스와 드레인 주변의 공핍영역의 크기가 전체 채널의 공핍영역 크기에서 차지하는 비중이 증가될 수 있다. 게이트 전압으로 조절되는 공핍영역의 상대적인 증가는 채널길이의 감소 및 문턱전압의 변화로 이어진다. 따라서 이러한 통상적 구조의 소자들의 한계의 극복이 요구된다.The performance of CMOS devices used in digital circuits is determined by how well the channel region is turned on and off as the gate voltage changes. In the case of an analog circuit, a change in a small gate voltage requires a change in a large current. As the size of a two-dimensional transistor in a conventional structure is reduced, the electric field between the source and the drain becomes very large, and the depletion regions around the source and the drain, which may be caused by the amplification of the hot carrier effect, come into contact with each other and move from the gate to the substrate. A jammed vertical electric field can be difficult to control on / off of the channel region. In addition, the portion of the depletion region around the source and drain may increase in the size of the depletion region of the entire channel. The relative increase in the depletion region controlled by the gate voltage leads to a decrease in channel length and a change in threshold voltage. Therefore, it is necessary to overcome the limitations of the elements of this conventional structure.

본 발명의 실시예들이 이루고자 하는 일 기술적 과제는 1차원 구조의 나노 와이어로 구성된 채널을 갖는 트랜지스터에 수반되는 컨덕턴스 및 커패시턴스의 요동(fluctuation)을 완화하고, 핫 캐리어 효과 개선을 통한 트랜지스터의 안정된 동작 특성 및 다양한 작동성능의 향상을 제공하는 데 있다. One technical problem to be achieved by the embodiments of the present invention is to reduce the fluctuation of conductance and capacitance associated with a transistor having a channel composed of nanowires having a one-dimensional structure, and to provide stable operation characteristics of the transistor by improving hot carrier effects. And to improve various operational performances.

본 발명의 실시예들이 이루고자하는 다른 기술적 과제는 핫 캐리어 효과를 완화하고 드레인 전류를 최적화하는데 있다.Another technical problem to be achieved by the embodiments of the present invention is to mitigate the hot carrier effect and optimize the drain current.

상술된 기술적 과제들을 해결하기 위한 전계 효과 트랜지스터가 제공된다. 드레인 영역 및 소스 영역; 상기 드레인 영역과 상기 소스 영역을 연결하는 채널 영역; 상기 채널 영역의 적어도 일부를 둘러싸는 게이트 전극; 및 상기 채널 영역과 상기 게이트 전극 사이의 게이트 절연막을 포함하고, 상기 소스 영역과 접하는 상기 채널 영역의 단면적은 상기 드레인 영역과 접하는 상기 채널 영역의 단면적 보다 작을 수 있다.A field effect transistor is provided for solving the above technical problems. Drain and source regions; A channel region connecting the drain region and the source region; A gate electrode surrounding at least a portion of the channel region; And a gate insulating layer between the channel region and the gate electrode, wherein a cross-sectional area of the channel region in contact with the source region may be smaller than a cross-sectional area of the channel region in contact with the drain region.

상기 채널 영역의 단면적은 상기 드레인 영역으로부터 상기 소스 영역까지 연속적으로 줄어들 수 있다.The cross-sectional area of the channel region may be continuously reduced from the drain region to the source region.

상기 소스 영역과 접하는 상기 채널 영역의 직경은 상기 드레인 영역과 접하는 상기 채널 영역의 직경의 20% 내지 40%일 수 있다. The diameter of the channel region in contact with the source region may be 20% to 40% of the diameter of the channel region in contact with the drain region.

상기 소스 영역과 접하는 상기 채널 영역의 직경은 약 3nm ∼ 약 5 nm이고, 상기 드레인 영역과 접하는 상기 채널 영역의 직경은 약 12nm ∼ 20nm일 수 있다.The diameter of the channel region in contact with the source region may be about 3 nm to about 5 nm, and the diameter of the channel region in contact with the drain region may be about 12 nm to 20 nm.

상기 게이트 전극은 상기 채널 영역을 둘러싸고, 상기 채널 영역은 상기 게이트 전극을 관통할 수 있다. 상기 채널 영역의 단면은 원형 또는 타원형일 수 있다. The gate electrode may surround the channel region, and the channel region may pass through the gate electrode. The cross section of the channel region may be circular or elliptical.

상기 채널 영역 아래의 기판을 더 포함하고, 상기 드레인 영역과 상기 소스 영역은 상기 기판의 상면에 실질적으로 평행한 방향으로 이격될 수 있다.The substrate may further include a substrate under the channel region, and the drain region and the source region may be spaced apart in a direction substantially parallel to an upper surface of the substrate.

상기 게이트 전극은 상기 기판과 상기 채널 영역 사이로 연장될 수 있다.The gate electrode may extend between the substrate and the channel region.

상기 채널 영역 아래의 기판을 더 포함하고, 상기 드레인 영역과 상기 소스 영역은 상기 기판의 상면에 실질적으로 수직한 방향으로 이격될 수 있다.The substrate may further include a substrate under the channel region, and the drain region and the source region may be spaced apart in a direction substantially perpendicular to an upper surface of the substrate.

상기 소스 영역은 상기 기판의 상부에 제공될 수 있다. The source region may be provided on the substrate.

상기 채널 영역은 복수 개의 채널 영역들을 포함할 수 있다. The channel region may include a plurality of channel regions.

상술된 기술적 과제들을 해결하기 위한 전계 효과 트랜지스터의 제조 방법이 제공된다. 기판 상에 드레인 영역, 소스 영역, 및 채널 영역을 형성하는 단계; 상기 채널 영역 상에 게이트 절연막 및 게이트 전극을 차례로 형성하는 단계를 포함하고, 상기 채널 영역의 단면적은 상기 드레인 영역으로부터 상기 소스 영역까지 연속적으로 줄어들도록 형성될 수 있다.A method of manufacturing a field effect transistor is provided to solve the above technical problems. Forming a drain region, a source region, and a channel region on the substrate; And sequentially forming a gate insulating film and a gate electrode on the channel region, wherein the cross-sectional area of the channel region may be continuously reduced from the drain region to the source region.

상기 드레인 영역, 소스 영역, 및 채널 영역을 형성하는 단계는: 상기 기판 상에 희생층 및 활성층을 차례로 형성하는 단계; 상기 활성층 및 상기 희생층을 패터닝하여 리세스 영역을 형성하는 단계; 및 상기 리세스 영역에 의하여 노출된 상기 희생층의 일부를 제거하는 단계를 포함할 수 있다.The forming of the drain region, the source region, and the channel region may include: sequentially forming a sacrificial layer and an active layer on the substrate; Patterning the active layer and the sacrificial layer to form a recess region; And removing a portion of the sacrificial layer exposed by the recess region.

상기 패터닝된 활성층을 표면 가공하는 단계를 더 포함할 수 있다.The method may further include surface-processing the patterned active layer.

상기 드레인 영역, 소스 영역, 및 채널 영역을 형성하는 단계는: 상기 기판의 상부에 소스 영역을 형성하는 단계; 상기 기판 상에 상기 소스 영역을 노출하는 콘택홀을 포함하는 절연막을 형성하는 단계; 상기 콘택홀의 측벽 상에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 콘택홀 내에 채널 영역을 형성하는 단계; 및 상기 채널 영역 상에 드레인 영역을 형성하는 단계를 포함할 수 있다.The forming of the drain region, the source region, and the channel region includes: forming a source region on the substrate; Forming an insulating layer including a contact hole exposing the source region on the substrate; Forming a spacer on sidewalls of the contact hole; Forming a channel region in the contact hole in which the spacer is formed; And forming a drain region on the channel region.

본 발명의 실시예들에 따르면, 트랜지스터의 소스와 드레인을 연결하는 채널의 단면적을 조절하여 트랜스 컨덕턴스(gm), 드레인 컨덕턴스(gd) 및 퀀텀 커패시턴스(Cs)의 요동현상을 완화할 수 있으며, 또한 핫 캐리어 효과의 개선 등을 통한 소자 특성을 향상시켜 안정된 트랜지스터 특성을 확보할 수 있다. According to embodiments of the present invention, fluctuations in the transconductance (g m ), the drain conductance (g d ) and the quantum capacitance (Cs) can be reduced by adjusting the cross-sectional area of the channel connecting the source and the drain of the transistor. In addition, it is possible to secure stable transistor characteristics by improving device characteristics by improving the hot carrier effect.

도 1 및 도 2는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 사시도 및 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 8은 도 7의 I-I'선에 따른 단면도이다.
도 9 및 도 10은 다른 실시예에 따른 전계 효과 트랜지스터들 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 11 내지 도 15는 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 사시도이다.
도 17 및 도 18은 각각 본 발명의 비교례에 따른 트랜스컨덕턴스(gm)와 드레인 컨덕턴스(gd)의 요동현상을 나타내는 그래프들이다.
도 19 및 도 20은 각각 본 발명의 비교례에 따른 기존 전계 효과 트랜지스터의 퀀텀 커패시턴스(quantum capacitance, Cs)와 총 커패시턴스(total capacitance, Ct) 의 시뮬레이션 데이터를 나타내는 그래프들이다.
도 21 및 도 22는 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 퀀텀 커패시턴스(Cs)와 총 커패시턴스(Ct)의 시뮬레이션 데이터를 나타내는 그래프들이다.
도 23 및 도 24는 본 발명의 실시예들에 따른 전계 효과 트랜지스터와 비교례에 따른 단면적이 균일한 기존 전계 효과 트랜지스터의 채널 포텐셜 에너지 분포와 전계 분포를 나타내는 그래프들이다.
도 25는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.1 and 2 are a perspective view and a cross-sectional view of a field effect transistor according to an embodiment of the present invention.
3 to 7 are perspective views illustrating a method of manufacturing a field effect transistor according to an embodiment of the present invention.
8 is a cross-sectional view taken along line I-I 'of Fig.
9 and 10 are perspective views illustrating field effect transistors and a method of manufacturing the same according to another embodiment.
11 to 15 are cross-sectional views illustrating a method of manufacturing a field effect transistor according to still another embodiment of the present invention.
16 is a perspective view of a field effect transistor according to another embodiment of the present invention.
17 and 18 are graphs showing rocking phenomena of the transconductance g m and the drain conductance g d according to the comparative example of the present invention, respectively.
19 and 20 are graphs showing simulation data of quantum capacitance (Cs) and total capacitance (Ct) of a conventional field effect transistor according to a comparative example of the present invention, respectively.
21 and 22 are graphs showing simulation data of quantum capacitance Cs and total capacitance Ct of the field effect transistor according to the exemplary embodiments of the present invention.
23 and 24 are graphs illustrating channel potential energy distributions and electric field distributions of the field effect transistors according to the exemplary embodiments of the present invention and the existing field effect transistors having a uniform cross-sectional area according to the comparative example.
FIG. 25 is a schematic block diagram illustrating an example of a memory system including a semiconductor device formed according to example embodiments of the inventive concept.
26 is a schematic block diagram illustrating an example of a memory card including a semiconductor device formed according to example embodiments of the inventive concept.
27 is a schematic block diagram illustrating an example of an information processing system equipped with a semiconductor device formed according to embodiments of the inventive concept.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features, and advantages of the present invention will become more readily apparent from the following description of preferred embodiments with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면의 구성 요소들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.In the present specification, when it is mentioned that a film (or layer) is on another film (or layer) or substrate, it may be formed directly on another film (or layer) or substrate or a third film between them. In addition, the size and thickness of the components of the drawings are exaggerated for clarity. It should also be understood that although the terms first, second, third, etc. have been used in various embodiments herein to describe various regions, films (or layers), etc., It should not be. These terms are merely used to distinguish any given region or film (or layer) from another region or film (or layer). Thus, the membrane referred to as the first membrane in one embodiment may be referred to as the second membrane in another embodiment. Each embodiment described and exemplified herein also includes its complementary embodiment. The expression 'and / or' is used herein to include at least one of the components listed before and after. Portions denoted by like reference numerals denote like elements throughout the specification.

도 1 및 도 2는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 사시도 및 단면도이다. 1 and 2 are a perspective view and a cross-sectional view of a field effect transistor according to an embodiment of the present invention.

도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 전계 효과 트랜지스터가 제공된다. 상기 전계 효과 트랜지스터는 드레인 영역(DR), 소스 영역(SR), 및 상기 드레인 영역(DR)과 상기 소스 영역(SR)을 연결하는 채널 영역(CR)을 포함할 수 있다. 상기 채널 영역(CR)의 단면은 원형 또는 타원형일 수 있으나, 이에 한정되지 않는다.1 and 2, a field effect transistor according to an embodiment of the present invention is provided. The field effect transistor may include a drain region DR, a source region SR, and a channel region CR connecting the drain region DR and the source region SR. The cross section of the channel region CR may be circular or elliptical, but is not limited thereto.

상기 채널 영역(CR)은 직경이 수 나노 미터에서 수십 나노미터 사이의 나노 와이어 또는 나노 튜브일 수 있다. 일 예로, 상기 채널 영역(CR)은 Si, Ge, SiGe, GaAS, W, Co, Pt, ZnO, In2O3 중 하나를 포함하는 나노 와이어이거나, 탄소 나노 튜브(Carbon Nano Tube)일 수 있다. The channel region CR may be a nanowire or nanotube having a diameter of several nanometers to several tens of nanometers. For example, the channel region CR may be a nanowire including one of Si, Ge, SiGe, GaAS, W, Co, Pt, ZnO, and In 2 O 3 , or may be a carbon nano tube. .

상기 채널 영역(CR)의 적어도 일부를 둘러싸는 게이트 전극(GE)이 제공될 수 있다. 일 실시예에 있어서, 상기 게이트 전극(GE)은 상기 채널 영역(CR)의 외주면을 둘러싸고, 상기 채널 영역(CR)은 상기 게이트 전극(GE)을 관통할 수 있다. 상기 게이트 전극(GE)은 도핑된 실리콘 또는 금속 물질을 포함할 수 있다. A gate electrode GE surrounding at least a portion of the channel region CR may be provided. In example embodiments, the gate electrode GE may surround the outer circumferential surface of the channel region CR, and the channel region CR may pass through the gate electrode GE. The gate electrode GE may include doped silicon or a metal material.

상기 채널 영역(CR)과 상기 게이트 전극(GE) 사이에 게이트 절연막(GD)이 제공될 수 있다. 상기 게이트 절연막(GD)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘 산화물보다 유전상수가 큰 고유전물질을 포함할 수 있다. A gate insulating layer GD may be provided between the channel region CR and the gate electrode GE. The gate insulating layer GD may include silicon oxide, silicon nitride, silicon oxynitride, or a high dielectric material having a higher dielectric constant than silicon oxide.

상기 소스 영역(SR)과 접하는 상기 채널 영역(CR)의 단면적은 상기 드레인 영역(DR)과 접하는 상기 채널 영역(CR)의 단면적보다 작을 수 있다. 일 예로, 상기 소스 영역(SR)과 접하는 상기 채널 영역(CR)의 직경은 상기 드레인 영역(DR)과 접하는 상기 채널 영역(CR)의 직경의 약 20% 내지 약 40%일 수 있다. 상기 소스 영역(SR)과 접하는 상기 채널 영역(CR)의 제 2 직경(d2)은 상기 드레인 영역(DR)과 접하는 상기 채널 영역(CR)의 제 1 직경(d1)보다 작을 수 있다. 일 예로, 상기 제 2 직경(d2)은 약 3nm ∼ 약5nm일 수 있고, 상기 제 1 직경(d1)은 약 12nm ∼ 약20nm일 수 있다. 일 실시예에 있어서, 상기 채널 영역(CR)의 단면적은 상기 드레인 영역(DR)으로부터 상기 소스 영역(SR)까지 연속적으로 줄어들 수 있다. 상기 드레인 영역(DR)으로부터 상기 소스 영역(SR) 까지 단면적의 변화는 선형적으로 감소될 수 있으며, 상기 선형적 감소의 기울기는 일부 구간에서 변화될 수 있다. 다른 실시예에서, 상기 채널 영역(CR)은 상기 드레인 영역(DR)으로부터 상기 소스 영역(SR) 방향으로, 단면적이 증가되거나 일정한 적어도 하나의 영역을 포함할 수 있다.The cross-sectional area of the channel region CR in contact with the source region SR may be smaller than the cross-sectional area of the channel region CR in contact with the drain region DR. For example, the diameter of the channel region CR in contact with the source region SR may be about 20% to about 40% of the diameter of the channel region CR in contact with the drain region DR. The second diameter d2 of the channel region CR in contact with the source region SR may be smaller than the first diameter d1 of the channel region CR in contact with the drain region DR. For example, the second diameter d2 may be about 3 nm to about 5 nm, and the first diameter d1 may be about 12 nm to about 20 nm. In example embodiments, the cross-sectional area of the channel region CR may be continuously reduced from the drain region DR to the source region SR. The change in the cross-sectional area from the drain region DR to the source region SR may be linearly reduced, and the slope of the linear decrease may be changed in some intervals. In another embodiment, the channel region CR may include at least one region whose cross-sectional area is increased or constant from the drain region DR toward the source region SR.

도 3 내지 도 7은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다. 도 8은 도 7의 I-I'선에 따른 단면도이다. 본 실시예에 있어서, 전계 효과 트랜지스터는 드레인 영역과 소스 영역이 기판의 상면에 실질적으로 평행한 방향으로 이격되도록 형성될 수 있다.3 to 7 are perspective views illustrating a method of manufacturing a field effect transistor according to an embodiment of the present invention. 8 is a cross-sectional view taken along line I-I 'of Fig. In the present embodiment, the field effect transistor may be formed such that the drain region and the source region are spaced apart in a direction substantially parallel to the upper surface of the substrate.

도 3을 참조하여, 기판(100) 상에 희생층(110), 활성층(120), 및 마스크 패턴(130)이 차례로 형성된다. 일 실시예에서, 상기 기판(100)은 실리콘 또는 게르마늄 등의 반도체 기판이거나, 절연체상의 실리콘(Silicon On Insulator: SOI) 기판일 수 있다. 다른 실시예에서, 상기 기판(100)은 PET(Polyethylene terephthalate), PVP(Polyvinylpyrrolidone) 등을 포함하는 플라스틱 기판, 또는 유리 기판일 수 있다. 상기 희생층(110), 상기 활성층(120), 및 상기 마스크 패턴(130)의 형성은 화학 기상 증착(Chemical Vapor Deposition: CVD), 스퍼터링, 및/또는 원자층 증착(Atomic Layer Deposition: ALD) 등으로 형성될 수 있다.Referring to FIG. 3, the sacrificial layer 110, the active layer 120, and the mask pattern 130 are sequentially formed on the substrate 100. In an embodiment, the substrate 100 may be a semiconductor substrate such as silicon or germanium, or a silicon on insulator (SOI) substrate on an insulator. In another embodiment, the substrate 100 may be a plastic substrate including polyethylene terephthalate (PET), polyethylenepyrrolidone (PVP), or the like. The sacrificial layer 110, the active layer 120, and the mask pattern 130 may be formed by chemical vapor deposition (CVD), sputtering, and / or atomic layer deposition (ALD). It can be formed as.

일 실시예에 있어서, 상기 활성층(120)은 Si, Ge, SiGe, 또는 GaAs을 포함하는 반도체층일 수 있다. 상기 희생층(110)은 상기 활성층(120)과 식각 선택성을 갖는 물질로 선택될 수 있다. 일 예로, 상기 활성층(120)이 실리콘층인 경우, 상기 희생층은 실리콘-게르마늄층일 수 있다. In one embodiment, the active layer 120 may be a semiconductor layer including Si, Ge, SiGe, or GaAs. The sacrificial layer 110 may be selected as a material having an etching selectivity with respect to the active layer 120. For example, when the active layer 120 is a silicon layer, the sacrificial layer may be a silicon-germanium layer.

상기 마스크 패턴(130)은 포토레지스트층일 수 있다. 상기 마스크 패턴(130)은 일 단부가 제 1 폭(d1)을 갖고, 타 단부가 상기 제 1 폭(d1)보다 작은 제 2 폭(d2)을 갖는 라인형 패턴(131)을 포함할 수 있다. 일 실시예에서, 상기 라인형 패턴(131)의 폭은 상기 제 1 폭(d1)으로부터 상기 제 2 폭(d2)까지 연속적으로 감소될 수 있다. 다른 실시예에서, 상기 라인형 패턴(131)은 상기 제 1 폭(d1)이 상기 제 2 폭(d2)보다 큰 조건 하에서, 상기 제 1 폭(d1)에서 상기 제 2 폭(d2) 방향으로 상기 라인형 패턴(131)의 폭이 증가되거나 일정한 적어도 하나의 구간을 포함할 수 있다. 이하, 설명의 간소화를 위하여 상기 라인형 패턴(131)의 폭이 연속적으로 감소되는 것으로 기술되나, 이에 한정되지 않는다.The mask pattern 130 may be a photoresist layer. The mask pattern 130 may include a line pattern 131 having one end having a first width d1 and the other end having a second width d2 smaller than the first width d1. . In an embodiment, the width of the line-shaped pattern 131 may be continuously reduced from the first width d1 to the second width d2. In another embodiment, the line pattern 131 may extend in the direction from the first width d1 to the second width d2 under a condition in which the first width d1 is greater than the second width d2. The width of the line-shaped pattern 131 may be increased or include at least one section. Hereinafter, for simplicity, the width of the line-shaped pattern 131 is described as being continuously reduced, but is not limited thereto.

도 4를 참조하여, 상기 마스크 패턴(130)을 식각 마스크로 상기 활성층(120) 및 상기 희생층(110)이 패터닝될 수 있다. 상기 패터닝 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 상기 패터닝 공정에 의하여 상기 라인형 패턴(131)의 형상에 상응하는 라인형 활성 패턴(121) 및 라인형 희생 패턴(111)이 형성될 수 있다. 상기 패터닝 공정에 의하여 형성된 리세스 영역(RS)은 상기 라인형 활성 패턴(121) 및 상기 라인형 희생 패턴(111)의 측벽들을 노출할 수 있다. Referring to FIG. 4, the active layer 120 and the sacrificial layer 110 may be patterned using the mask pattern 130 as an etch mask. The patterning process may include a dry and / or wet etching process. The line active pattern 121 and the line sacrificial pattern 111 corresponding to the shape of the line pattern 131 may be formed by the patterning process. The recess region RS formed by the patterning process may expose sidewalls of the line type active pattern 121 and the line type sacrificial pattern 111.

도 5를 참조하여, 상기 라인형 희생 패턴(111)이 선택적으로 제거되어 상기 라인형 활성 패턴(121)의 하면이 노출될 수 있다. 상기 라인형 희생 패턴(111)의 제거는 상기 활성층(120) 및 상기 기판(100)의 식각을 최소화하면서 상기 라인형 희생 패턴(111)을 선택적으로 제거할 수 있는 식각액 또는 식각 가스로 수행될 수 있다. 일 예로, 상기 라인형 희생 패턴(111)이 실리콘-게르마늄을 포함하는 경우, 상기 라인형 희생 패턴(111)의 선택적 제거는 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)를 더 포함할 수 있다. 상기 라인형 희생 패턴(111)은 상기 희생층(110)의 다른 부분에 비하여 상대적으로 좁은 폭을 가지므로, 상기 라인형 희생 패턴(111)을 제외한 상기 희생층(110)의 다른 부분의 식각을 최소화하며 제거될 수 있다.Referring to FIG. 5, the linear sacrificial pattern 111 may be selectively removed to expose a bottom surface of the linear active pattern 121. The removal of the linear sacrificial pattern 111 may be performed using an etchant or an etching gas capable of selectively removing the linear sacrificial pattern 111 while minimizing etching of the active layer 120 and the substrate 100. have. For example, when the linear sacrificial pattern 111 includes silicon-germanium, selective removal of the linear sacrificial pattern 111 may be performed using an etchant including peracetic acid. The etchant may further include an aqueous hydrofluoric acid (HF) solution and deionized water. Since the linear sacrificial pattern 111 has a relatively narrow width than other portions of the sacrificial layer 110, etching of other portions of the sacrificial layer 110 except for the linear sacrificial pattern 111 may be performed. Minimized and can be eliminated.

도 6을 참조하여, 상기 마스크 패턴(130)이 제거된 후, 상기 라인형 활성 패턴(121)을 표면 가공하여 라운드된 표면을 갖는 채널 영역(CR)이 형성될 수 있다. 상기 채널 영역(CR)은 드레인 영역(DR)과 소스 영역(SR)을 연결할 수 있다. 일 예로, 상기 표면 가공은 상기 라인형 활성 패턴(121)의 표면을 HCl을 포함하는 가스에 노출시키는 공정 및 H2 분위기에서 어닐링하는 공정을 포함할 수 있다. 그에 따라, 상기 채널 영역(CR)은 원형 또는 타원형 단면을 갖도록 형성될 수 있다. 상술한 바와 같이, 상기 라인형 패턴(131)의 폭에 의하여 상기 채널 영역(CR)은 연속적으로 감소되는 단면적을 갖도록 형성될 수 있다. Referring to FIG. 6, after the mask pattern 130 is removed, a channel region CR having a rounded surface may be formed by surface-processing the linear active pattern 121. The channel region CR may connect the drain region DR and the source region SR. For example, the surface treatment may include exposing the surface of the line-type active pattern 121 to a gas containing HCl and annealing in an H 2 atmosphere. Accordingly, the channel region CR may be formed to have a circular or elliptical cross section. As described above, the channel region CR may be formed to have a cross-sectional area that is continuously reduced by the width of the line-shaped pattern 131.

도 7 및 도 8을 참조하여, 상기 채널 영역(CR)이 형성된 결과물 상에 차례로 게이트 절연막(GD) 및 게이트 전극(GE)이 형성될 수 있다. 상기 게이트 절연막(GD) 및 상기 게이트 전극(GE)은, 상기 채널 영역(CR)을 덮는 절연막 및 도전막을 차례로 형성한 후, 상기 절연막 및 상기 도전막을 패터닝하여 형성될 수 있다. 일 예로, 상기 게이트 절연막(GD)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘 산화물보다 유전상수가 큰 고유전물질로 형성될 수 있다. 상기 게이트 전극(GE)은 도핑된 실리콘 또는 금속 물질로 형성될 수 있다. 상기 게이트 절연막(GD) 및 상기 게이트 전극(GE)의 형성은 열산화 공정, CVD, 스퍼터링, 및/또는 ALD 등으로 형성될 수 있다. Referring to FIGS. 7 and 8, a gate insulating layer GD and a gate electrode GE may be sequentially formed on a resultant product on which the channel region CR is formed. The gate insulating layer GD and the gate electrode GE may be formed by sequentially forming an insulating layer covering the channel region CR and a conductive layer, and then patterning the insulating layer and the conductive layer. For example, the gate insulating layer GD may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a high dielectric material having a higher dielectric constant than silicon oxide. The gate electrode GE may be formed of doped silicon or a metal material. The gate insulating layer GD and the gate electrode GE may be formed by a thermal oxidation process, CVD, sputtering, and / or ALD.

본 발명의 일 실시예에 따르면, 소스 영역과 접하는 채널 영역의 단면적이 드레인 영역 접하는 채널 영역의 단면적보다 작은 수평 채널 영역을 제조할 수 있다. According to an embodiment of the present invention, a horizontal channel region whose cross-sectional area of the channel region in contact with the source region is smaller than the cross-sectional area of the channel region in contact with the drain region may be manufactured.

도 9 및 도 10은 다른 실시예에 따른 전계 효과 트랜지스터들 및 그 제조 방법을 설명하기 위한 사시도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다. 9 and 10 are perspective views illustrating field effect transistors and a method of manufacturing the same according to another embodiment. For simplicity, the description of the duplicated configuration will be omitted.

상기 채널 영역은 복수 개 제공될 수 있다. 도 9에 도시된 바와 같이, 상기 채널 영역은 드레인 영역(DR) 및 소스 영역(SR)을 연결하는 복수의 채널 영역들(CR1, CR2)을 포함할 수 있다. 제 1 채널 영역(CR1) 및 제 2 채널 영역(CR2)은 수평적으로 이격될 수 있다. 상기 채널 영역들(CR1, CR2)은 도 3을 참조하여 설명된 마스크 패턴(130)의 형상을 변형하여 형성될 수 있다. 도 10에 도시된 바와 같이, 상기 채널 영역은 수직적으로 이격된 복수의 채널 영역들(CR3, CR4)을 포함할 수 있다. 상기 채널 영역들(CR3, CR4)은 상기 기판(100) 상에 희생층들(110, 130) 및 활성층들(120, 140)을 교대로 반복하여 적층한 후, 도 3 내지 도 8을 참조하여 설명된 공정을 통하여 형성될 수 있다. 설명의 간소화를 위하여 상기 채널 영역들은 2개로 도시되었으나, 상기 채널 영역들의 개수는 이에 한정되지 않는다. A plurality of channel regions may be provided. As illustrated in FIG. 9, the channel region may include a plurality of channel regions CR1 and CR2 connecting the drain region DR and the source region SR. The first channel region CR1 and the second channel region CR2 may be horizontally spaced apart. The channel regions CR1 and CR2 may be formed by modifying the shape of the mask pattern 130 described with reference to FIG. 3. As illustrated in FIG. 10, the channel region may include a plurality of vertically spaced channel regions CR3 and CR4. The channel regions CR3 and CR4 alternately repeat the sacrificial layers 110 and 130 and the active layers 120 and 140 on the substrate 100 and then refer to FIGS. 3 to 8. It can be formed through the described process. For simplicity, the channel regions are illustrated as two, but the number of the channel regions is not limited thereto.

도 11 내지 도 15는 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 있어서, 전계 효과 트랜지스터는 드레인 영역과 소스 영역이 기판의 상면에 실질적으로 수직한 방향으로 이격되도록 형성될 수 있다.11 to 15 are cross-sectional views illustrating a method of manufacturing a field effect transistor according to still another embodiment of the present invention. In the present embodiment, the field effect transistor may be formed such that the drain region and the source region are spaced apart in a direction substantially perpendicular to the upper surface of the substrate.

도 11을 참조하여, 기판(200) 상에 제 1 절연막(201) 및 제 2 절연막(210)이 차례로 형성될 수 있다. 일 예로, 상기 제 1 절연막(201)은 실리콘질화막을 포함할 수 있고, 상기 제 2 절연막(210)은 실리콘산화막을 포함할 수 있다. 상기 기판(200)은 실리콘 또는 게르마늄 등의 반도체 기판일 수 있다. 상기 기판(200)의 상부에 소스 영역(SR)이 형성될 수 있다. 상기 소스 영역(SR)은 상기 기판(200)의 도전형과는 다른 도전형의 불순물 영역일 수 있다. 상기 소스 영역(SR)은 상기 제 1 절연막(201)의 형성 전 또는 이하 설명될 채널 홀의 형성 후에 불순물 주입 공정을 통하여 형성될 수 있다. Referring to FIG. 11, a first insulating film 201 and a second insulating film 210 may be sequentially formed on the substrate 200. For example, the first insulating film 201 may include a silicon nitride film, and the second insulating film 210 may include a silicon oxide film. The substrate 200 may be a semiconductor substrate such as silicon or germanium. The source region SR may be formed on the substrate 200. The source region SR may be an impurity region of a conductivity type different from that of the substrate 200. The source region SR may be formed through an impurity implantation process before formation of the first insulating layer 201 or after formation of a channel hole to be described below.

상기 절연막들(201, 210)을 관통하여 상기 소스 영역(SR)을 노출하는 채널 홀(CH)이 형성될 수 있다. 상기 채널 홀(CH)은 건식 또는 습식 식각 공정에 의하여 형성될 수 있다. 상기 채널 홀(CH)의 횡단면은 원형 또는 타원형일 수 있다. 상기 채널 홀(CH)은 상기 기판 상에 복수 개 형성될 수 있다. 상기 채널 홀(CH)의 측벽 상에 스페이서(215)가 형성될 수 있다. 일 예로, 상기 스페이서(215)는 실리콘산화막을 포함할 수 있다. 상기 스페이서(215)의 형성은 상기 제 2 절연막(210) 상에 스페이서 절연막을 형성한 후, 건식 식각 공정을 통하여 상기 채널 홀(CH)의 측벽에 스페이서 절연막을 잔류시키는 공정을 포함할 수 있다. 상기 스페이서(215)의 두께는 상기 채널 홀(CH)의 상부로부터 하부로 갈수록 두꺼울 수 있다. 따라서 상기 스페이서(215)가 형성된 상기 채널 홀(CH)의 직경은 상부로부터 하부로 갈수록 줄어들 수 있다.A channel hole CH may be formed to penetrate the insulating layers 201 and 210 to expose the source region SR. The channel hole CH may be formed by a dry or wet etching process. The cross section of the channel hole CH may be circular or elliptical. A plurality of channel holes CH may be formed on the substrate. Spacers 215 may be formed on sidewalls of the channel holes CH. For example, the spacer 215 may include a silicon oxide layer. The formation of the spacer 215 may include a process of forming a spacer insulating film on the second insulating film 210 and then leaving a spacer insulating film on the sidewall of the channel hole CH through a dry etching process. The thickness of the spacer 215 may be thicker from the top to the bottom of the channel hole CH. Therefore, the diameter of the channel hole CH in which the spacer 215 is formed may decrease from the top to the bottom.

도 12를 참조하여, 상기 채널 홀(CH)을 채우는 채널 영역(CR)이 형성될 수 있다. 상기 채널 영역(CR)은 상기 스페이서(215)가 형성된 상기 채널 홀(CH)의 형상에 따라 상부로부터 하부로 갈수록 단면적이 줄어들 수 있다. 일 예로, 상기 채널 영역(CR)은 Si, Ge, SiGe, 또는 GaAs를 포함할 수 있다. 상기 채널 영역(CR)은 상기 기판(200)으로부터 에피택시얼 성장(epitaxial growth) 공정 또는 증착 공정을 통하여 형성될 수 있다. 상기 채널 영역(CR)은 인-시츄(in-situ)로 상기 소스 영역(SR)과 다른 도전형으로 도핑되거나, 도핑되지 않을 수 있다. 상기 채널 영역(CR)이 형성된 후, 상기 채널 영역(CR)을 덮는 마스크 패턴(220)이 형성될 수 있다. 일 예로, 상기 마스크 패턴(220)은 포토 레지스트 및/또는 실리콘 질화막을 포함할 수 있다. Referring to FIG. 12, a channel region CR filling the channel hole CH may be formed. The cross-sectional area of the channel region CR may decrease from the top to the bottom according to the shape of the channel hole CH on which the spacer 215 is formed. For example, the channel region CR may include Si, Ge, SiGe, or GaAs. The channel region CR may be formed from the substrate 200 through an epitaxial growth process or a deposition process. The channel region CR may be doped in-situ with a conductivity different from that of the source region SR, or may not be doped. After the channel region CR is formed, a mask pattern 220 covering the channel region CR may be formed. For example, the mask pattern 220 may include a photoresist and / or a silicon nitride layer.

도 13을 참조하여, 상기 제 2 절연막(210) 및 상기 스페이서(215)가 선택적으로 식각될 수 있다. 일 예로, 상기 제 2 절연막(210) 및 상기 스페이서(215)가 실리콘 산화막이고, 상기 제 1 절연막(201)이 실리콘 질화막인 경우, 상기 선택적 식각 공정은 불산(HF)을 포함하는 식각액으로 수행될 수 있다. 상기 선택적 식각 공정 이후, 상기 기판(200) 상에 게이트 절연막(GD)이 형성될 수 있다. 상기 게이트 절연막(GD)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘 산화물보다 유전상수가 큰 고유전물질을 포함할 수 있다. 상기 게이트 절연막(GD)은 CVD, 열산화 공정, 스터링, 및/또는 ALD 등으로 형성될 수 있다. Referring to FIG. 13, the second insulating layer 210 and the spacer 215 may be selectively etched. For example, when the second insulating film 210 and the spacer 215 are silicon oxide films and the first insulating film 201 is a silicon nitride film, the selective etching process may be performed with an etchant including hydrofluoric acid (HF). Can be. After the selective etching process, a gate insulating layer GD may be formed on the substrate 200. The gate insulating layer GD may include silicon oxide, silicon nitride, silicon oxynitride, or a high dielectric material having a higher dielectric constant than silicon oxide. The gate insulating layer GD may be formed by CVD, thermal oxidation process, stirling, and / or ALD.

도 14를 참조하여, 상기 게이트 절연막(GD) 상에 게이트 전극(GE)이 형성될 수 있다. 상기 게이트 전극(GE)은 상기 게이트 절연막(GD) 상에 게이트 전극층을 형성한 후, 상기 마스크 패턴(220)을 식각 마스크로 건식 또는 습식 식각 공정을 수행하여 형성될 수 있다. 상기 제 1 절연막(201)은 상기 식각 공정의 식각 정지막으로 사용될 수 있다. 상기 게이트 전극(GE)의 형성 시, 상기 게이트 절연막(GD)의 일부도 함께 식각될 수 있다.Referring to FIG. 14, a gate electrode GE may be formed on the gate insulating layer GD. The gate electrode GE may be formed by forming a gate electrode layer on the gate insulating layer GD and performing a dry or wet etching process using the mask pattern 220 as an etching mask. The first insulating layer 201 may be used as an etch stop layer of the etching process. When the gate electrode GE is formed, a portion of the gate insulating layer GD may also be etched together.

도 15를 참조하여, 상기 제 1 절연막(201) 상에 층간 절연막(230)이 형성될 수 있다. 상기 층간 절연막(230)은 평탄화 공정을 통하여 상기 마스크 패턴(220)의 상면을 노출하도록 형성될 수 있다. 일 예로, 상기 층간 절연막(230)은 실리콘 산화막을 포함할 수 있다. 상기 층간 절연막(230)에 의하여 노출된 상기 마스크 패턴(220)을 선택적으로 제거하여 상기 채널 영역(CR)이 노출될 수 있다. 일 예로, 상기 마스크 패턴(220)이 실리콘 질화막을 포함하는 경우, 상기 마스크 패턴(220)의 제거는 인산(H3PO4)을 포함하는 식각액으로 수행될 수 있다. 상기 마스크 패턴(220)이 제거된 공간에 드레인 영역(DR)이 형성될 수 있다. 상기 드레인 영역(DR)은 상기 기판(200)과 동일한 물질로 형성될 수 있다. 상기 드레인 영역(DR)은 에피택시얼 성장 공정 또는 증착 공정을 통하여 형성될 수 있다. 상기 드레인 영역(DR)은 인-시츄로 상기 소스 영역(SR)과 동일한 도전형으로 도핑될 수 있다. Referring to FIG. 15, an interlayer insulating layer 230 may be formed on the first insulating layer 201. The interlayer insulating layer 230 may be formed to expose the top surface of the mask pattern 220 through a planarization process. For example, the interlayer insulating film 230 may include a silicon oxide film. The channel region CR may be exposed by selectively removing the mask pattern 220 exposed by the interlayer insulating layer 230. For example, when the mask pattern 220 includes a silicon nitride layer, the mask pattern 220 may be removed with an etchant including phosphoric acid (H 3 PO 4 ). The drain region DR may be formed in the space where the mask pattern 220 is removed. The drain region DR may be formed of the same material as the substrate 200. The drain region DR may be formed through an epitaxial growth process or a deposition process. The drain region DR may be doped in-situ with the same conductivity type as the source region SR.

본 실시예에 따르면, 소스 영역과 접하는 채널 영역의 단면적이 드레인 영역과 접하는 채널 영역의 단면적보다 작은 수직 채널 영역을 제조할 수 있다. According to this embodiment, it is possible to produce a vertical channel region whose cross-sectional area of the channel region in contact with the source region is smaller than the cross-sectional area of the channel region in contact with the drain region.

도 16은 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 사시도이다. 설명의 간소화를 위하여 동일한 구성에 대한 설명은 생략된다. 16 is a perspective view of a field effect transistor according to another embodiment of the present invention. For simplicity, the description of the same configuration is omitted.

도 16을 참조하면, 드레인 영역(DR)으로부터 소스 영역(SR)까지 단면적이 줄어드는 채널 영역(CR)이 제공될 수 있다. 일 예로, 상기 채널 영역(CR)의 단면은 타원형일 수 있다. 상기 채널 영역(CR)과 기판(300) 사이에 중간층(310)이 제공될 수 있다. 일 예로, 상기 중간층(310)은 실리콘 산화막 및/또는 실리콘 질화막일 수 있다. 상기 채널 영역(CR)의 일부를 둘러싸는 게이트 전극(GE)이 제공될 수 있다. 일 예로, 상기 채널 영역(CR)의 상면 및 측면은 상기 게이트 전극(GE)에 의하여 둘러싸일 수 있고, 상기 채널 영역(CR)의 하면은 상기 중간층(310)과 접할 수 있다. 일 예로, 상기 게이트 전극(GE)의 단면은 오메가(Ω) 형상일 수 있다. 상기 게이트 전극(GE)과 상기 채널 영역(CR) 사이에 게이트 절연막(GD)이 제공될 수 있다. 상기 채널 영역(CR)의 양측에 상기 채널 영역(CR)의 적어도 일부를 둘러싸는 소스 영역(SR) 및 드레인 영역(DR)이 제공될 수 있다. Referring to FIG. 16, a channel region CR having a reduced cross-sectional area from the drain region DR to the source region SR may be provided. For example, the cross section of the channel region CR may be elliptical. An intermediate layer 310 may be provided between the channel region CR and the substrate 300. For example, the intermediate layer 310 may be a silicon oxide layer and / or a silicon nitride layer. A gate electrode GE surrounding a portion of the channel region CR may be provided. For example, an upper surface and a side surface of the channel region CR may be surrounded by the gate electrode GE, and a lower surface of the channel region CR may contact the intermediate layer 310. For example, the cross section of the gate electrode GE may have an omega shape. A gate insulating layer GD may be provided between the gate electrode GE and the channel region CR. Source regions SR and drain regions DR surrounding at least a portion of the channel region CR may be provided at both sides of the channel region CR.

도 17 및 도 18은 각각 본 발명의 비교례에 따른 트랜스컨덕턴스(gm)와 드레인 컨덕턴스(gd)의 요동현상을 나타내는 그래프들이다. 본 발명의 비교례는 전계 효과 트랜지스터의 채널 영역의 직경이 7nm(dNW=7nm)로 균일한 트랜지스터이다. 트랜스컨덕턴스(transconductance, gm)는 드레인 전류(Id)를 게이트-소스 전압(Vgs)으로 미분한 수치이고, 드레인 컨덕턴스(drain conductance, gd)는 드레인 전류(Id)를 드레인-소스 전압(Vds)으로 미분한 수치이다. 도 17은 트랜스컨덕턴스 (gm)를 게이트-소스 전압(Vgs)의 함수로 측정하여 나타낸 그래프들이고 고정된 파라미터로서의 드레인-소스 전압(Vds)을 0.1V∼1.5V 사이에서 0.1V 스텝으로 증가시키며 측정되었다. 도 18은 드레인 컨덕턴스 (gd)를 드레인-소스 전압(Vds)의 함수로 측정하여 나타낸 그래프들이고 고정된 파라미터로서의 게이트-소스 전압(Vgs)을 0.1V∼2.0V 사이에서 0.1V 스텝으로 증가시키며 측정되었다. 도시된 바와 같이, 트랜스컨덕턴스(gm) 및 드레인컨덕턴스(gd) 데이터는 다수의 톱니 형태의 요동(fluctuation)을 나타낸다.17 and 18 are graphs showing rocking phenomena of the transconductance g m and the drain conductance g d according to the comparative example of the present invention, respectively. In the comparative example of the present invention, the channel region of the field effect transistor is a transistor having a uniform diameter of 7 nm (d NW = 7 nm). The transconductance (g m ) is the derivative of the drain current (Id) by the gate-source voltage (Vgs), and the drain conductance (g d ) is the drain current (Id) by the drain-source voltage (Vds). Differentiated by). FIG. 17 is a graph showing the transconductance (g m ) measured as a function of the gate-source voltage (Vgs) and increases the drain-source voltage (Vds) as a fixed parameter in 0.1V steps from 0.1V to 1.5V. Was measured. FIG. 18 is a graph showing the drain conductance g d measured as a function of the drain-source voltage Vds and increases the gate-source voltage Vgs as a fixed parameter in 0.1V steps from 0.1V to 2.0V. Was measured. As shown, the transconductance (g m ) and drain conductance (g d ) data represents a number of sawtooth fluctuations.

도 19 및 도 20은 각각 본 발명의 비교례에 따른 기존 전계 효과 트랜지스터의 퀀텀 커패시턴스(quantum capacitance, Cs)와 총 커패시턴스(total capacitance, Ct) 의 시뮬레이션 데이터를 나타내는 그래프들이다. 도 19 및 도 20의 그래프들은 각각 0.3m0, 0.4m0, 및 0.5m0의 유효 질량을 기준으로 산출되었다. 퀀텀 커패시턴스(Cs)는 표면 전하(surface charge, Qn)를 게이트 전압(Vg)으로 미분하여 산출된 값으로, 도 19에 도시된 바와 같이 다수의 톱니 형태의 요동을 나타낸다. 총 커패시턴스(Ct)는 다음과 같은 식에 의하여 산출될 수 있다. 19 and 20 are graphs showing simulation data of quantum capacitance (Cs) and total capacitance (Ct) of a conventional field effect transistor according to a comparative example of the present invention, respectively. 19 and the graph of Figure 20 were calculated based on the effective mass of each 0.3m 0, 0.4m 0, 0 and 0.5m. The quantum capacitance Cs is a value calculated by differentiating the surface charge Qn by the gate voltage Vg, and represents a plurality of tooth-shaped fluctuations as shown in FIG. 19. The total capacitance Ct can be calculated by the following equation.

Figure pat00001
Figure pat00001

퀀텀 커패시턴스(Cs)의 값에 의존하는 총 커패시턴스(Ct) 또한 다수의 톱니 형태의 요동을 나타내고 있으나 퀀텀 커패시턴스(Cs)에 비하여 요동 폭이 작다. The total capacitance Ct, which depends on the value of the quantum capacitance Cs, also exhibits a large number of tooth-shaped fluctuations, but the width of the fluctuation is smaller than that of the quantum capacitance Cs.

퀀텀 커패시턴스(Cs)의 요동은 전계 효과 트랜지스터의 채널 영역인 나노 와이어가 1차원적인 상태 밀도(Density Of State, DOS)를 갖기 때문이다. 즉, 1차원적인 상태 밀도를 갖는 나노 와이어는 양자화된(quantized) 서브-레벨들을 가지며, 그에 따라 퀀텀 커패시턴스(Cs)가 게이트 전압(Vg)의 변화에 띠라 요동될 수 있다. 퀀텀 커패시턴스(Cs)의 요동에 따라 총 커패시턴스(Ct), 트랜스컨덕턴스(gm) 및 드레인컨덕턴스(gd) 또한 요동될 수 있다. 이와 같은 트랜스컨덕턴스(gm) 및 드레인컨덕턴스(gd)의 요동은 트랜지스터 동작의 안정성을 저하시킬 수 있고, 트랜지스터로 구성된 회로의 안정성을 저하시킬 수 있다. The fluctuation of the quantum capacitance (Cs) is because the nanowires, which are channel regions of the field effect transistor, have a one-dimensional density of state (DOS). That is, a nanowire having a one-dimensional state density has quantized sub-levels, and thus the quantum capacitance Cs may fluctuate due to the change in the gate voltage Vg. According to the fluctuation of the quantum capacitance Cs, the total capacitance Ct, the transconductance g m and the drain conductance g d may also be fluctuated. Such fluctuations in the transconductance g m and the drain conductance g d can reduce the stability of the transistor operation and reduce the stability of the circuit composed of the transistor.

도 21 및 도 22는 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 퀀텀 커패시턴스(Cs)와 총 커패시턴스(Ct)의 시뮬레이션 데이터를 나타내는 그래프들이다. 본 데이터는 전계 효과 트랜지스터의 채널 영역인 나노 와이어의 직경이 드레인 영역과 접하는 부분은 12nm 이고 소스 영역과 접하는 부분은 3nm로, 드레인 영역으로부터 소스 영역까지 연속적으로 단면이 줄어드는 형상을 갖는 채널 영역을 기준으로 산출되었다.21 and 22 are graphs showing simulation data of quantum capacitance Cs and total capacitance Ct of the field effect transistor according to the exemplary embodiments of the present invention. This data is based on the channel region having the shape that the diameter of the nanowire, which is the channel region of the field effect transistor, is 12 nm in contact with the drain region and 3 nm is in contact with the source region, and the cross section is continuously reduced from the drain region to the source region. Was calculated.

본 발명의 실시예들에 따르면, 퀀텀 커패시턴스(Cs)와 총 커패시턴스(Ct)는 실질적으로 요동이 없는 수치를 나타내었다. 이는 채널 영역의 단면적이 드레인 영역으로부터 소스 영역까지 줄어듦으로써 양자화된 서브-에너지레벨이 연속적인 서브-에너지레벨로 전환되었음을 의미한다. 그에 따라 트랜지스터 동작의 안정성이 확보될 수 있다.According to the exemplary embodiments of the present invention, the quantum capacitance Cs and the total capacitance Ct are substantially free of fluctuations. This means that the cross-sectional area of the channel region is reduced from the drain region to the source region so that the quantized sub-energy level has been converted to a continuous sub-energy level. Accordingly, the stability of the transistor operation can be secured.

도 23 및 도 24는 본 발명의 실시예들에 따른 전계 효과 트랜지스터와 비교례에 따른 기존의 전계 효과 트랜지스터의 채널 포텐셜 에너지 분포와 전계 분포를 나타내는 그래프들이다. 도 23은 리니어 영역(linear region)(Vd<Vg-Vt)에서의 포텐셜 에너지 분포와 전계 분포를 나타내고, 도 24는 포화 영역(saturation region)(Vd≥Vg-Vt)에서의 포텐셜 에너지 분포와 전계 분포를 나타낸다. 노멀라이즈드 포지션(normalized position)이 0.0인 부분은 소스 영역에 접하는 부분이고, 1.0인 부분은 드레인 영역에 접하는 부분이다. 도 23 및 도 24에 도시된 바와 같이 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 경우, 비교례에 비하여 포텐셜 에너지가 소스에서 드레인 쪽으로 급격히 감소되어 전자의 탄도성 전달(ballistic transport) 효율이 증가되고 백 스캐터링(back scattering)이 감소될 수 있다. 이와 같은 효과에 의하여 트랜지스터의 드레인 전류(Id)가 증가되어 트랜지스터의 동작 속도가 개선될 수 있다. 또한, 도 24에 도시된 바와 같이, 드레인 영역과 접하는 부분(노멀라이즈드 포지션=1.0)의 전계가 감소되어 핫 캐리어 효과(hot carrier effect)가 완화될 수 있다. 23 and 24 are graphs showing channel potential energy distributions and field distributions of the field effect transistor according to the exemplary embodiments of the present invention and the conventional field effect transistor according to the comparative example. FIG. 23 shows the potential energy distribution and the electric field distribution in the linear region Vd <Vg-Vt, and FIG. 24 shows the potential energy distribution and the electric field in the saturation region Vd≥Vg-Vt. Indicates a distribution. A portion having a normalized position of 0.0 is a portion in contact with the source region, and a portion having 1.0 is a portion in contact with the drain region. As shown in FIGS. 23 and 24, in the field effect transistor according to the exemplary embodiments of the present invention, potential energy is drastically reduced from the source to the drain compared to the comparative example, thereby increasing the ballistic transport efficiency of electrons. And back scattering can be reduced. Due to such an effect, the drain current Id of the transistor is increased to improve the operating speed of the transistor. In addition, as shown in FIG. 24, the electric field of the portion in contact with the drain region (normalized position = 1.0) may be reduced, and thus the hot carrier effect may be alleviated.

전술한 실시예들의 구성들은 본 발명의 개념을 벗어나지 않는 범위 내에서 서로 교체되거나 결합될 수 있을 것이다.The configurations of the above-described embodiments may be interchanged or combined with each other without departing from the spirit of the invention.

도 25는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다. FIG. 25 is a schematic block diagram illustrating an example of a memory system including a semiconductor device formed according to example embodiments of the inventive concept.

도 25를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110) 및/또는 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.Referring to FIG. 25, an electronic system 1100 according to embodiments of the present invention may include a controller 1110, an input / output device 1120, an I / O, a memory device 1130, an interface 1140, and a bus. (1150, bus). The controller 1110, the input / output device 1120, the storage device 1130, and / or the interface 1140 may be coupled to each other via the bus 1150. The bus 1150 corresponds to a path through which data is moved. The controller 1110 and / or the memory device 1130 may include a semiconductor device according to embodiments of the present invention.

상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.The controller 1110 may include at least one of a microprocessor, a digital signal process, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1120 may include a keypad, a keyboard, a display device, and the like. The storage device 1130 may store data and / or instructions and the like. The interface 1140 may perform functions to transmit data to or receive data from the communication network. The interface 1140 may be in wired or wireless form. For example, the interface 1140 may include an antenna or a wired or wireless transceiver. Although not shown, the electronic system 1100 may further include a high-speed DRAM device and / or an SLAM device as an operation memory device for improving the operation of the controller 1110. [

상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.The electronic system 1100 may be a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player a digital music player, a memory card, or any electronic device capable of transmitting and / or receiving information in a wireless environment.

도 26은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다. 26 is a schematic block diagram illustrating an example of a memory card including a semiconductor device formed according to example embodiments of the inventive concept.

도 26을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.Referring to FIG. 26, the memory card 1200 includes a memory device 1210. The memory device 1210 may include at least one of the semiconductor devices disclosed in the above embodiments. In addition, the memory device 1210 may further include other types of semiconductor memory devices (eg, DRAM devices and / or SRAM devices). The memory card 1200 may include a memory controller 1220 that controls the exchange of data between the host and the storage device 1210. The memory device 1210 and / or the controller 1220 may include a semiconductor device according to embodiments of the present invention.

상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.The memory controller 1220 may include a processing unit 1222 that controls the overall operation of the memory card. In addition, the memory controller 1220 may include an SRAM 1221, which is used as an operation memory of the processing unit 1222. In addition, the memory controller 1220 may further include a host interface 1223 and a memory interface 1225. The host interface 1223 may include a data exchange protocol between the memory card 1200 and a host. The memory interface 1225 can connect the memory controller 1220 and the storage device 1210. Further, the memory controller 1220 may further include an error correction block 1224 (Ecc). The error correction block 1224 can detect and correct errors in data read from the storage device 1210. [ Although not shown, the memory card 1200 may further include a ROM device for storing code data for interfacing with a host. The memory card 1200 may be used as a portable data storage card. Alternatively, the memory card 1200 may be implemented as a solid state disk (SSD) capable of replacing a hard disk of a computer system.

도 27은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다. 27 is a schematic block diagram illustrating an example of an information processing system equipped with a semiconductor device formed according to embodiments of the inventive concept.

도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.Referring to FIG. 27, a flash memory system 1310 according to embodiments of the inventive concept is mounted in an information processing system such as a mobile device or a desktop computer. An information processing system 1300 according to embodiments of the inventive concept may include a modem 1320, a central processing unit 1330, and a RAM 1340 electrically connected to a flash memory system 1310 and a system bus 1360, respectively. ), A user interface 1350. The flash memory system 1310 will be configured substantially the same as the memory system described above. The flash memory system 1310 stores data processed by the central processing unit 1330 or externally input data. In this case, the above-described flash memory system 1310 may be configured as a semiconductor disk device (SSD), in which case the information processing system 1300 can stably store a large amount of data in the flash memory system 1310. As the reliability increases, the flash memory system 1310 can save resources required for error correction and provide a high-speed data exchange function to the information processing system 1300. Although not shown, the information processing system 1300 according to the embodiments of the inventive concept may further include an application chipset, a camera image processor (CIS), and an input / output device. It is self-evident to those who have acquired common knowledge in this field.

또한, 본 발명의 개념에 의한 실시예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.In addition, the memory device or the memory system according to the embodiments of the inventive concept may be mounted in various types of packages. For example, a flash memory device or a memory system according to embodiments of the inventive concept may be a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), or plastic leaded chip carrier (PLCC). , Plastic Dual In-Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package (WSP) may be packaged and mounted in the same manner.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 실시예들은 센서, 특히 나노 바이오 센서에 사용되는 트랜지스터의 일부로 활용될 수 있다. 이 경우, 채널 부피 대비 표면적이 큰 1차원 구조의 채널에서 컨덕턴스 요동 현상이 제거되어 센서의 기능 향상될 수 있다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative and non-restrictive in every respect. Embodiments of the present invention may be utilized as part of transistors used in sensors, particularly nano biosensors. In this case, conductance fluctuations are eliminated in the channel having a one-dimensional structure with a large surface area relative to the channel volume, thereby improving the function of the sensor.

Claims (10)

드레인 영역 및 소스 영역;
상기 드레인 영역과 상기 소스 영역을 연결하는 채널 영역;
상기 채널 영역의 적어도 일부를 둘러싸는 게이트 전극; 및
상기 채널 영역과 상기 게이트 전극 사이의 게이트 절연막을 포함하고,
상기 소스 영역과 접하는 상기 채널 영역의 단면적은 상기 드레인 영역과 접하는 상기 채널 영역의 단면적보다 작은 전계 효과 트랜지스터.Drain and source regions;
A channel region connecting the drain region and the source region;
A gate electrode surrounding at least a portion of the channel region; And
A gate insulating film between the channel region and the gate electrode;
The cross-sectional area of the channel region in contact with the source region is smaller than the cross-sectional area of the channel region in contact with the drain region. 제 1 항에 있어서,
상기 채널 영역의 단면적은 상기 드레인 영역으로부터 상기 소스 영역까지 연속적으로 줄어드는 전계 효과 트랜지스터.The method of claim 1,
And a cross-sectional area of the channel region decreases continuously from the drain region to the source region. 제 1 항에 있어서,
상기 소스 영역과 접하는 상기 채널 영역의 직경은 상기 드레인 영역과 접하는 상기 채널 영역의 직경의 20% 내지 40 %인 전계 효과 트랜지스터.The method of claim 1,
The diameter of the channel region in contact with the source region is 20% to 40% of the diameter of the channel region in contact with the drain region. 제 1 항에 있어서,
상기 소스 영역과 접하는 상기 채널 영역의 직경은 3nm ∼ 5nm이고, 상기 드레인 영역과 접하는 상기 채널 영역의 직경은 12nm ∼ 20nm인 전계 효과 트랜지스터.The method of claim 1,
The diameter of the channel region in contact with the source region is 3nm to 5nm, the diameter of the channel region in contact with the drain region is 12nm to 20nm. 제 1 항에 있어서,
상기 게이트 전극은 상기 채널 영역을 둘러싸고, 상기 채널 영역은 상기 게이트 전극을 관통하는 전계 효과 트랜지스터.The method of claim 1,
The gate electrode surrounds the channel region, and the channel region penetrates through the gate electrode. 제 1 항에 있어서,
상기 채널 영역 아래의 기판을 더 포함하고,
상기 드레인 영역과 상기 소스 영역은 상기 기판의 상면에 실질적으로 평행한 방향으로 이격된 전계 효과 트랜지스터.The method of claim 1,
Further comprising a substrate under the channel region,
And the drain region and the source region are spaced apart in a direction substantially parallel to an upper surface of the substrate. 제 6 항에 있어서,
상기 게이트 전극은 상기 기판과 상기 채널 영역 사이로 연장되는 전계 효과 트랜지스터.The method according to claim 6,
And the gate electrode extends between the substrate and the channel region. 제 1 항에 있어서,
상기 채널 영역 아래의 기판을 더 포함하고,
상기 드레인 영역과 상기 소스 영역은 상기 기판의 상면에 실질적으로 수직한 방향으로 이격된 전계 효과 트랜지스터.The method of claim 1,
Further comprising a substrate under the channel region,
And the drain region and the source region are spaced apart in a direction substantially perpendicular to an upper surface of the substrate. 기판 상에 드레인 영역, 소스 영역, 및 채널 영역을 형성하는 단계; 및
상기 채널 영역 상에 게이트 절연막 및 게이트 전극을 차례로 형성하는 단계를 포함하고,
상기 채널 영역의 단면적은 상기 드레인 영역으로부터 상기 소스 영역까지 연속적으로 줄어들도록 형성되는 전계 효과 트랜지스터의 제조 방법.Forming a drain region, a source region, and a channel region on the substrate; And
Sequentially forming a gate insulating film and a gate electrode on the channel region,
And a cross-sectional area of the channel region is formed to continuously decrease from the drain region to the source region. 제 9 항에 있어서,
상기 드레인 영역, 소스 영역, 및 채널 영역을 형성하는 단계는:
상기 기판 상에 희생층 및 활성층을 차례로 형성하는 단계;
상기 활성층 및 상기 희생층을 패터닝하여 리세스 영역을 형성하는 단계; 및
상기 리세스 영역에 의하여 노출된 상기 희생층의 일부를 제거하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법.The method of claim 9,
Forming the drain region, source region, and channel region may include:
Sequentially forming a sacrificial layer and an active layer on the substrate;
Patterning the active layer and the sacrificial layer to form a recess region; And
Removing a portion of the sacrificial layer exposed by the recess region.
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