KR20130113286A - Timing control unit and liquid crystal display device comprising the same - Google Patents

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Abstract

PURPOSE: A timing control unit and a liquid crystal display including the same are provided to reduce the number of layers of a printed circuit board and lower the manufacturing costs by including a level shifter in the timing control unit and thus removing separate pin assignment or wiring. CONSTITUTION: A timing control unit (140) includes a control signal generating part (142) which generates multiple first gate control signals (CONT1) and data control signals (CONT2) using horizontal synchronization signals (Hsync), vertical synchronizing signals (Vsync), main clock signals (DCLK), data enable signals (DE), etc. from external systems; a level shifter (144) which outputs a first gate voltage (VGH), a second gate voltage (VGL), a driving voltage (VDD), and multiple second gate control signals (CONT1'); and a data processing part (146). [Reference numerals] (142) Control signal generating part; (144) Level shifter; (146) Data processing part

Description

타이밍 제어부 및 이를 포함하는 액정표시장치{Timing control unit and liquid crystal display device comprising the same}TECHNICAL FIELD [0001] The present invention relates to a timing control unit and a liquid crystal display including the timing control unit,

본 발명은 타이밍 제어부 및 이를 포함하는 액정표시장치에 관한 것으로, 보다 상세하게는 인쇄회로기판의 층수 및 제조비용을 절감할 수 있는 타이밍 제어부 및 이를 포함하는 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing controller and a liquid crystal display including the same, and more particularly, to a timing controller and a liquid crystal display including the same, which can reduce the number of layers and manufacturing cost of a printed circuit board.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD : liquid crystal display), 플라즈마표시장치(PDP : plasma display panel), 유기발광소자 (OLED : organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.2. Description of the Related Art [0002] As an information-oriented society develops, demands for a display device for displaying an image have increased in various forms. Recently, a liquid crystal display (LCD), a plasma display panel (PDP) Various flat display devices such as an organic light emitting diode (OLED) have been utilized.

이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.Of these flat panel display devices, liquid crystal display devices are widely used today because they have advantages of miniaturization, weight reduction, thinness, and low power driving.

일반적으로 액정표시장치(Liquid Crystal Display; LCD)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 2. Description of the Related Art In general, a liquid crystal display (LCD) displays an image by controlling the light transmittance of a liquid crystal having dielectric anisotropy using an electric field.

이러한 액정표시장치는 타이밍 제어부(미도시)로부터 제어신호를 제공받아 게이트 신호를 생성하고, 생성된 게이트 신호를 게이트 라인(미도시)에 순차적으로 공급하여 게이트 라인에 연결되어 있는 박막트랜지스터를 턴 온시키는 게이트 구동부(미도시)와, 타이밍 제어부로부터 제어신호와 영상 데이터를 제공받아 데이터 라인(미도시)에 영상 데이터에 해당하는 데이터 전압을 인가하는 데이터 구동부(미도시)와, 게이트 구동부와 데이터 구동부를 제어하는 타이밍 제어부와, 각 구동부들의 동작전원을 공급하고, 액정패널에 인가되는 공통전압을 생성하여 공급하는 전압 생성부(미도시) 및 타이밍 제어부에서 출력되는 다수의 게이트 제어 신호들을 일정 전압레벨로 변환시켜 출력하는 레벨 쉬프터(미도시)를 포함한다. Such a liquid crystal display device receives a control signal from a timing controller (not shown) to generate a gate signal, sequentially supplies the generated gate signal to a gate line (not shown), and turns on the thin film transistor connected to the gate line A data driver (not shown) receiving a control signal and image data from the timing controller and applying a data voltage corresponding to the image data to a data line (not shown), a gate driver (not shown) A voltage generating unit (not shown) for supplying the operating power of each of the driving units and generating and supplying a common voltage to the liquid crystal panel, and a plurality of gate control signals outputted from the timing control unit, And outputs a level shifter (not shown).

여기서, 타이밍 제어부는 외부에서 제공되는 다수의 제어 신호들 예를 들면, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 메인 클록(DCLK) 및 데이터 인에이블 신호(DE) 등을 제공 받아 게이트 구동부에 입력되는 다수의 게이트 제어 신호를 생성하여 출력한다. 이렇게 타이밍 제어부에서 출력되는 다수의 게이트 제어 신호는 레벨 쉬프터를 통해 일정 전압레벨로 변환된 다음, 게이트 구동부로 입력된다. 타이밍 제어부에서 생성된 다수의 게이트 제어 신호는 예를 들면, 스타트 신호(VST), 제1 내지 제4 클럭신호(CLK1 내지 CLK4), 제1 및 제2 구동전압(VDD_O, VDD_E) 및 제1 및 제2 게이트 변조 신호(GPM1, GPM2)와 같은 신호일 수 있다. Here, the timing controller receives a plurality of control signals provided from outside, for example, a horizontal synchronizing signal Hsync, a vertical synchronizing signal Vsync, a main clock DCLK, and a data enable signal DE, And generates and outputs a plurality of gate control signals input to the driving unit. The plurality of gate control signals output from the timing controller are converted into a constant voltage level through the level shifter, and then input to the gate driver. The plurality of gate control signals generated in the timing control section may include, for example, a start signal VST, first to fourth clock signals CLK1 to CLK4, first and second driving voltages VDD_O and VDD_E, And may be the same signal as the second gate modulated signals GPM1 and GPM2.

또한, 타이밍 제어부에서 다수의 게이트 제어 신호를 레벨 쉬프터로 전송하기 위해 다수의 핀 할당이 필요하며, 레벨 쉬프터에서도 타이밍 제어부에서 전송되는 다수의 게이트 제어 신호를 입력 받기 위한 다수의 핀 할당이 필요하며, 다수의 게이트 제어 신호를 일정 전압 레벨로 변환시킨 다음 게이트 구동부로 출력하기 위한 다수의 핀 할당이 필요하게 된다.Also, a plurality of pin assignments are required to transmit a plurality of gate control signals to the level shifter in the timing controller, and a plurality of pins are required to receive a plurality of gate control signals transmitted from the timing controller in the level shifter, A plurality of pin assignments are required for converting a plurality of gate control signals to a constant voltage level and then outputting them to the gate driver.

이에 따라 타이밍 제어부와 레벨 쉬프터에 다수의 핀 할당이 필요하게 되고, 타이밍 제어부와 레벨 쉬프터 사이에 데이터를 전송하기 위한 다수의 배선이 필요하게 되었다. 따라서, 다수의 핀 할당으로 인해 타이밍 제어부와 레벨 쉬프터의 크기가 커지게 되고, 데이터 전송을 위한 다수의 배선으로 인해 인쇄회로기판의 크기가 증가하게 되어 인쇄회로기판의 층수와 제조비용이 증가하게 되는 문제점이 있다.Accordingly, a plurality of pins are required to be allocated to the timing control section and the level shifter, and a plurality of wirings for transferring data between the timing control section and the level shifter are required. Therefore, the size of the timing control unit and the level shifter are increased due to the multiple pin assignments, the size of the printed circuit board is increased due to a plurality of wires for data transmission, and the number of layers and manufacturing cost of the printed circuit board are increased There is a problem.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 레벨 쉬프터를 타이밍 제어부에 구비하여 타이밍 제어부와 레벨 쉬프터에 각각 다수의 핀 할당이 필요하지 않으며, 타이밍 제어부와 레벨 쉬프터 간에 데이터 전송을 위한 별도의 배선이 필요하지 않게 되어 인쇄회로기판의 층수를 줄일 수 있는 타이밍 제어부 및 이를 포함하는 액정표시장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and it is an object of the present invention to provide a level shifter in a timing control section so that a plurality of pins are not required for a timing control section and a level shifter, Thereby reducing the number of layers of the printed circuit board and a liquid crystal display device including the same.

또한, 본 발명은 레벨 쉬프터를 타이밍 제어부에 구비하여 인쇄회로기판의 층수를 줄임으로써 인쇄회로기판의 제조비용을 줄일 수 있는 타이밍 제어부 및 이를 포함하는 액정표시장치를 제공함에 있다.In addition, the present invention provides a timing control unit having a level shifter in a timing control unit to reduce the number of layers of a printed circuit board, thereby reducing the manufacturing cost of a printed circuit board, and a liquid crystal display device including the same.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and claims.

상기한 목적들을 달성하기 위하여, 본 발명의 일 실시예에 따른 타이밍 제어부는 외부로부터 다수의 제어 신호를 제공 받아 다수의 게이트 라인을 구동하기 위한 다수의 제1 게이트 제어 신호를 출력하는 제어신호 생성부 및 상기 제어신호 생성부로부터 출력되는 상기 다수의 제1 게이트 제어 신호를 일정 전압 레벨로 변환시켜 다수의 제2 게이트 제어 신호를 출력하는 레벨 쉬프터를 포함한다.In order to achieve the above objects, a timing control unit according to an embodiment of the present invention includes a control signal generating unit for receiving a plurality of control signals from the outside and outputting a plurality of first gate control signals for driving a plurality of gate lines, And a level shifter for converting the plurality of first gate control signals output from the control signal generator to a constant voltage level and outputting a plurality of second gate control signals.

상기 타이밍 제어부는 외부로부터 영상 데이터를 제공 받아 액정 패널의 구동에 적합하도록 상기 영상 데이터를 정렬하여 출력하는 데이터 처리부를 더 포함한다.The timing control unit may further include a data processing unit for receiving image data from outside and sorting and outputting the image data to be suitable for driving the liquid crystal panel.

상기 다수의 제2 게이트 제어 신호는 게이트 스타트 신호(VST), 제1 내지 제4 클럭 신호(CLK1 내지 CLK4) 및 제1 및 제2 게이트 구동전압(VDD_O, VDD_E)을 포함한다.The plurality of second gate control signals includes a gate start signal VST, first to fourth clock signals CLK1 to CLK4, and first and second gate driving voltages VDD_O and VDD_E.

상기 다수의 제2 게이트 제어 신호는 게이트 방전 신호를 더 포함한다.The plurality of second gate control signals further include a gate discharge signal.

상기 다수의 제2 게이트 제어 신호는 데이터 전송 배선을 통해 게이트 구동부로 제공된다.The plurality of second gate control signals are provided to the gate driver through the data transfer wiring.

또한, 본 발명의 일 실시예에 따른 액정표시장치는 영상을 표시하는 액정패널, 상기 액정패널의 양측 가장자리 영역에 각각 형성되며, 상기 액정패널에 형성된 게이트 라인을 구동하는 제1 및 제2 게이트 구동부, 상기 액정패널에 형성된 데이터 라인을 구동하는 데이터 구동부 및 외부로부터 다수의 제어 신호를 제공 받아 다수의 게이트 라인과 다수의 데이터 라인을 구동하기 위한 다수의 제1 게이트 제어 신호와 다수의 제1 데이터 제어 신호를 출력하는 제어신호 생성부 및 상기 제어신호 생성부로부터 출력되는 상기 다수의 제1 게이트 제어 신호를 일정 전압 레벨로 변환시켜 다수의 제2 게이트 제어 신호를 출력하는 레벨 쉬프터를 포함하는 타이밍 제어부를 포함한다.According to another aspect of the present invention, there is provided a liquid crystal display device comprising: a liquid crystal panel for displaying an image; first and second gate drivers for driving gate lines formed on both sides of the liquid crystal panel, A data driver for driving a data line formed on the liquid crystal panel, and a plurality of first gate control signals for driving a plurality of gate lines and a plurality of data lines by receiving a plurality of control signals from an external source, And a level shifter for converting the plurality of first gate control signals output from the control signal generator to a predetermined voltage level and outputting a plurality of second gate control signals, .

상기 타이밍 제어부는 외부로부터 영상 데이터를 제공 받아 액정 패널의 구동에 적합하도록 상기 영상 데이터를 정렬하여 출력하는 데이터 처리부를 더 포함한다.The timing control unit may further include a data processing unit for receiving image data from outside and sorting and outputting the image data to be suitable for driving the liquid crystal panel.

상기 다수의 제2 게이트 제어 신호는 게이트 스타트 신호(VST), 제1 내지 제4 클럭 신호(CLK1 내지 CLK4), 제1 및 제2 게이트 구동전압(VDD_O, VDD_E)을 포함한다.The plurality of second gate control signals includes a gate start signal VST, first to fourth clock signals CLK1 to CLK4, and first and second gate driving voltages VDD_O and VDD_E.

상기 다수의 제2 게이트 제어 신호는 게이트 방전 신호를 더 포함한다.The plurality of second gate control signals further include a gate discharge signal.

상기 다수의 제2 게이트 제어 신호는 데이터 전송 배선을 통해 게이트 구동부로 제공된다.The plurality of second gate control signals are provided to the gate driver through the data transfer wiring.

상술한 바와 같이, 본 발명에 따른 타이밍 제어부 및 이를 포함하는 액정표시장치는 레벨 쉬프터를 타이밍 제어부에 구비하여 타이밍 제어부와 레벨 쉬프터에 각각 다수의 핀 할당이 필요하지 않으며, 타이밍 제어부와 레벨 쉬프터 간에 데이터 전송을 위한 별도의 배선이 필요하지 않게 되어 인쇄회로기판의 층수를 줄일 수 있는 효과를 제공한다.As described above, the timing control unit and the liquid crystal display including the same according to the present invention include a level shifter in the timing control unit, so that it is not necessary to assign a plurality of pins to the timing control unit and the level shifter, There is no need for a separate wiring for transmission, and the number of layers of the printed circuit board can be reduced.

또한, 본 발명에 따른 타이밍 제어부 및 이를 포함하는 액정표시장치는 레벨 쉬프터를 타이밍 제어부에 구비하여 인쇄회로기판의 층수를 줄임으로써 인쇄회로기판의 제조비용을 줄일 수 있는 효과를 제공한다.In addition, the timing control unit and the liquid crystal display device including the same according to the present invention provide a level shifter in the timing control unit to reduce the number of printed circuit boards, thereby reducing the manufacturing cost of the printed circuit board.

도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 도면.
도 2는 본 발명의 일 실시예에 따른 타이밍 제어부를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 따른 레벨 쉬프터를 나타내는 도면.
도 4는 본 발명의 일 실싱예에 따른 레벨 쉬프터에서 출력되는 게이트 제어 신호들의 타이밍도.
도 5는 본 발명의 일 실싱예에 따른 타이밍 제어부에서 출력되는 데이터 신호의 타이밍도.
도 6은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타내는 도면.
도 7은 본 발명의 일 실시예에 따른 액정패널과 게이트 방전 회로의 연결관계를 나타내는 도면.1 is a view illustrating a liquid crystal display device according to an embodiment of the present invention.
2 is a block diagram illustrating a timing controller according to an embodiment of the present invention;
3 shows a level shifter according to an embodiment of the present invention.
4 is a timing diagram of gate control signals output from a level shifter according to one embodiment of the present invention;
5 is a timing chart of a data signal output from a timing control unit according to one embodiment of the present invention;
6 illustrates a printed circuit board according to one embodiment of the present invention.
7 is a view showing a connection relationship between a liquid crystal panel and a gate discharge circuit according to an embodiment of the present invention;

이하, 첨부한 도면을 참조하여 본 발명에 따른 타이밍 제어부 및 이를 포함하는 액정표시장치의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of a timing controller and a liquid crystal display including the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 도면이다.1 is a view illustrating a liquid crystal display device according to an embodiment of the present invention.

도 1을 참조하면, 액정패널(110)은 등가 회로로 볼 때 다수의 표시 신호 라인과 이에 연결되어 있으며, 매트릭스(matrix) 형태로 배열된 다수의 단위 화소(pixel)를 포함한다.Referring to FIG. 1, the liquid crystal panel 110 includes a plurality of display signal lines and a plurality of unit pixels arranged in a matrix.

여기서, 표시 신호 라인은 표시 영역(미도시)에 형성되며, 게이트 신호를 전달하는 다수의 게이트 라인(GL)과 데이터 신호를 전달하는 다수의 데이터 라인(DL)을 포함한다. 이때, 게이트 라인(GL)은 행방향으로 뻗어 있으며 서로가 거의 평행하고 데이터 라인(DL)은 열방향으로 뻗어 있으며 서로가 거의 평행하다.Here, the display signal line is formed in a display region (not shown) and includes a plurality of gate lines GL for transferring gate signals and a plurality of data lines DL for transferring data signals. At this time, the gate lines GL extend in the row direction, are substantially parallel to each other, the data lines DL extend in the column direction, and are substantially parallel to each other.

각 단위 화소는 표시 신호 라인에 연결된 스위칭 소자와 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 유지 커패시터(storage capacitor)(Cst)를 포함한다. Each unit pixel includes a switching element connected to a display signal line and a liquid crystal capacitor Clc and a storage capacitor Cst connected to the switching element.

스위칭 소자(TFT)는 어레이 기판에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 제공 단자는 각각 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 출력 단자는 액정 커패시터(Clc) 및 유지 커패시터(Cst)에 연결되어 있다.The control terminal and the providing terminal of the three-terminal device are connected to the gate line GL and the data line DL, respectively, and the output terminals thereof are connected to the liquid crystal capacitors Clc and Clc. And is connected to the storage capacitor Cst.

액정 커패시터(Clc)는 어레이 기판의 화소 전극과 컬러 필터 기판의 공통 전극을 두 단자로 하며, 두 전극 사이의 액정층은 유전체로서 기능한다. 화소 전극은 스위칭 소자(TFT)에 연결되며 공통 전극은 컬러 필터 기판의 전면에 형성되어 있고 공통 전압(Vcom)을 인가 받는다. 여기에서, 공통 전극이 어레이 기판에 구비되는 경우도 있으며 이때에는 두 전극이 모두 선형 또는 막대형으로 만들어진다.The liquid crystal capacitor Clc has two terminals, that is, the pixel electrode of the array substrate and the common electrode of the color filter substrate, and the liquid crystal layer between the two electrodes functions as a dielectric. The pixel electrode is connected to the switching element (TFT), and the common electrode is formed on the front surface of the color filter substrate and receives the common voltage Vcom. Here, a common electrode may be provided on the array substrate, and both electrodes may be linear or bar-shaped.

유지 커패시터(Cst)는 어레이 기판에 구비된 별개의 신호 라인(미도시)과 화소 전극이 중첩되어 이루어지며 이 별개의 신호 라인에는 공통 전압(Vcom) 등의 정해진 전압이 인가된다. 그러나, 유지 커패시터(Cst)는 화소 전극이 절연체를 매개로 바로 위의 전단 게이트 라인과 중첩되어 이루어질 수 있다.The storage capacitor Cst is formed by superimposing a separate signal line (not shown) and a pixel electrode provided on the array substrate, and a predetermined voltage such as the common voltage Vcom is applied to the separate signal lines. However, the storage capacitor Cst may be formed by superimposing the pixel electrode on the immediately preceding gate line via the insulator.

한편, 색 표시를 구현하기 위해서는 각 단위 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극에 대응하는 영역에 적색, 녹색, 또는 청색의 컬러 필터를 구비함으로써 가능하다. 여기에서, 컬러 필터는 컬러 필터 기판의 해당 영역에 형성할 수 있으며, 또한, 어레이 기판의 화소 전극 위 또는 아래에 형성할 수도 있다.On the other hand, in order to realize color display, each unit pixel must be able to display a color, which can be achieved by providing a red, green, or blue color filter in a region corresponding to the pixel electrode. Here, the color filter may be formed in the corresponding region of the color filter substrate, or may be formed on or below the pixel electrode of the array substrate.

액정패널(110)의 어레이 기판 및 컬러 필터 기판 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착된다.A polarizer (not shown) for polarizing light is attached to the outer surface of at least one of the array substrate and the color filter substrate of the liquid crystal panel 110.

제1 및 제2 게이트 구동부(120, 122)는 액정패널(110)의 양측에 각각 배치된다. 또한, 제1 및 제2 게이트 구동부(120, 122)는 각각의 게이트 라인(GL)에 연결되어 외부로부터 제공되는 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트 라인(GL)에 인가한다.The first and second gate drivers 120 and 122 are disposed on both sides of the liquid crystal panel 110, respectively. The first and second gate drivers 120 and 122 are connected to the respective gate lines GL to generate a gate signal composed of a combination of the gate-on voltage Von and the gate-off voltage Voff, To the line GL.

여기서, 제1 및 제2 게이트 구동부(120, 122)는 액정패널(110)의 비표시 영역(미도시) 상에 박막트랜지스터(박막트랜지스터) 공정시 함께 형성되어 제조 원가를 절감하고 전력 소모를 최소화하는 게이트 인 패널(Gate In Panel: GIP) 방식을 사용한다.Here, the first and second gate drivers 120 and 122 are formed together with a thin film transistor (thin film transistor) process on a non-display area (not shown) of the liquid crystal panel 110 to reduce manufacturing cost and minimize power consumption A gate in panel (GIP) method is used.

데이터 구동부(130)는 액정패널(110)의 데이터 라인(DL)에 연결되어 있으며, 외부로부터 제공된 다수의 감마 전압에 기초하여 다수의 계조 전압을 생성하고, 생성된 계조 전압을 선택하여 데이터 신호로서 단위 화소에 인가하며 통상 다수의 집적 회로로 이루어진다. 여기서, 데이터 구동부(130)는 액정패널(110) 상에 형성될 수 있고, 그렇지 않을 수도 있다.The data driver 130 is connected to a data line DL of the liquid crystal panel 110. The data driver 130 generates a plurality of gradation voltages based on a plurality of gamma voltages provided from the outside, And is usually composed of a plurality of integrated circuits. Here, the data driver 130 may be formed on the liquid crystal panel 110 or not.

타이밍 제어부(140)는 제1 및 제2 게이트 구동부(120, 122)의 동작을 제어하는 게이트 제어 신호(CONT1) 및 데이터 구동부(130)의 동작을 제어하는 다수의 데이터 제어 신호(CONT2)를 생성하여, 게이트 제어 신호(CONT1)를 제1 및 제2 게이트 구동부(120, 122)에 제공하고, 다수의 데이터 제어 신호(CONT2)를 데이터 구동부(130)에 각각 제공한다. The timing controller 140 generates a gate control signal CONT1 for controlling the operation of the first and second gate drivers 120 and 122 and a plurality of data control signals CONT2 for controlling the operation of the data driver 130 And provides a gate control signal CONT1 to the first and second gate drivers 120 and 122 and a plurality of data control signals CONT2 to the data driver 130, respectively.

전압 생성부(150)는 상기 구동부(120, 122, 130, 140)들을 동작시키기 위한 다수의 구동 전압을 생성한다. 예를 들어, 전압 생성부(150)는 레벨 쉬프터(미도시)의 입력 전압으로 사용되는 제1 내지 제2 게이트 전압(VGH, VGL) 및 구동 전압(VDD)을 생성할 수 있다.The voltage generating unit 150 generates a plurality of driving voltages for operating the driving units 120, 122, 130, and 140. For example, the voltage generator 150 may generate first and second gate voltages VGH and VGL and a driving voltage VDD, which are used as an input voltage of a level shifter (not shown).

이하에서 액정표시장치의 표시 동작에 대하여 좀더 상세하게 설명한다.Hereinafter, the display operation of the liquid crystal display will be described in more detail.

타이밍 제어부(140)는 외부의 그래픽 제어기(미도시)로부터 RGB 영상 데이터(R, G, B) 및 이의 표시를 제어하는 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 또한, 타이밍 제어부(140)는 제어 신호를 기초로 다수의 제1 게이트 제어 신호(CONT1) 및 다수의 다수의 데이터 제어 신호(CONT2) 등을 생성하고 영상 데이터(R, G, B)를 액정패널(110)의 동작 조건에 맞게 적절히 처리한 후, 다수의 제2 게이트 제어 신호(CONT1')를 제1 및 제2 게이트 구동부(120, 122)로 제공하고 다수의 다수의 데이터 제어 신호(CONT2)와 처리된 영상 데이터(DAT)를 데이터 구동부(130)로 제공한다.The timing controller 140 receives control signals, for example, a vertical synchronization signal Vsync and a horizontal synchronization signal Hsync, for controlling the display of RGB image data R, G, and B from an external graphic controller (not shown) A main clock MCLK, a data enable signal DE, and the like. The timing controller 140 generates a plurality of first gate control signals CONT1 and a plurality of data control signals CONT2 based on the control signals and supplies the image data R, The first and second gate drivers 120 and 122 and the plurality of data control signals CONT2 after the second gate control signal CONT1 ' And the processed image data DAT to the data driver 130.

데이터 구동부(130)는 타이밍 제어부(140)로부터 제공되는 다수의 데이터 제어 신호(CONT2)에 따라 한 행의 단위 화소에 대응하는 영상 데이터(DAT)를 차례로 제공받고, 계조 전압 중 각 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써, 영상 데이터(DAT)를 해당 데이터 전압으로 변환한다. The data driver 130 sequentially receives image data DAT corresponding to a unit pixel of one row in accordance with a plurality of data control signals CONT2 provided from the timing controller 140, ), Thereby converting the video data DAT into the corresponding data voltages.

제1 및 제2 게이트 구동부(120, 122)는 타이밍 제어부(140)로부터 제공되는 다수의 제2 게이트 제어 신호(CONT1')에 따라 게이트 온 전압(Von)을 게이트 라인(GL)에 인가하여 이 게이트 라인(GL)에 연결된 스위칭 소자(TFT)를 턴온시킨다.The first and second gate drivers 120 and 122 apply a gate-on voltage Von to the gate line GL according to a plurality of second gate control signals CONT1 'provided from the timing controller 140, And turns on a switching element (TFT) connected to the gate line GL.

하나의 게이트 라인(GL)에 게이트 온 전압이 인가되어 이에 연결된 한 행의 스위칭 소자(TFT)가 턴온되어 있는 동안, 데이터 구동부(130)는 각 데이터 전압을 해당 데이터 라인(DL)에 공급한다. 데이터 라인(DL)에 공급된 데이터 전압은 턴온된 스위칭 소자(박막트랜지스터)를 통해 해당 단위 화소에 인가된다.The data driver 130 supplies each data voltage to the corresponding data line DL while a gate-on voltage is applied to one gate line GL so that one row of the switching elements TFT connected thereto is turned on. The data voltage supplied to the data line DL is applied to the corresponding unit pixel through the turned-on switching element (thin film transistor).

액정 분자들은 화소 전극과 공통 전극이 생성하는 전기장의 변화에 따라 그 배열을 바꾸고 이에 따라 액정층을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 어레이 기판 및 컬러 필터 기판에 부착된 편광자(미도시)에 의하여 빛의 투과율 변화로 나타난다.The liquid crystal molecules change their arrangement according to the change of the electric field generated by the pixel electrode and the common electrode, and the polarization of the light passing through the liquid crystal layer changes accordingly. Such a change in polarization is caused by a change in light transmittance by a polarizer (not shown) attached to the array substrate and the color filter substrate.

이러한 방식으로, 한 프레임(frame) 동안 모든 게이트 라인(GL)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 단위 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 단위 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(130)에 인가되는 반전 신호의 상태가 제어된다(프레임 반전). 이때, 한 프레임 내에서도 반전 신호의 특성에 따라 한 데이터 라인을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(라인 반전), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(도트 반전).In this manner, the gate-on voltage Von is sequentially applied to all the gate lines GL during one frame to apply a data voltage to all the unit pixels. When one frame ends, the next frame starts and the state of the inverted signal applied to the data driver 130 is controlled so that the polarity of the data voltage applied to each unit pixel is opposite to the polarity of the previous frame (frame inversion). In this case, the polarity of the data voltage flowing through one data line may be changed (line inversion) or the polarity of the data voltage applied to one pixel line may be different (dot inversion) depending on the characteristics of the inversion signal even in one frame.

도 2는 본 발명의 일 실시예에 따른 타이밍 제어부를 나타내는 블록도이고, 도 3은 본 발명의 일 실시예에 따른 레벨 쉬프터를 나타내는 도면이고, 도 4는 본 발명의 일 실싱예에 따른 레벨 쉬프터에서 출력되는 게이트 제어 신호들의 타이밍도이고, 도 5는 본 발명의 일 실싱예에 따른 타이밍 제어부에서 출력되는 데이터 신호의 타이밍도이다.2 is a block diagram illustrating a timing controller according to an embodiment of the present invention. FIG. 3 is a diagram illustrating a level shifter according to an embodiment of the present invention. FIG. FIG. 5 is a timing diagram of a data signal output from the timing controller according to one embodiment of the present invention. Referring to FIG.

도 2 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 타이밍 제어부(140)는 내부에 제어신호 생성부(142)와 레벨 쉬프터(144) 및 데이터 처리부(146)를 포함한다.2 to 5, a timing controller 140 according to an exemplary embodiment of the present invention includes a control signal generator 142, a level shifter 144, and a data processor 146.

여기서, 제어 신호 생성부(142)는 외부 시스템으로부터 제공되는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 메인 클록(DCLK) 및 데이터 인에이블 신호(DE) 등을 이용하여 다수의 제1 게이트 제어 신호(CONT1)와 다수의 데이터 제어신호(CONT2)를 생성한다. Here, the control signal generator 142 generates a plurality of first (first) and second (second) clock signals using a horizontal synchronizing signal Hsync, a vertical synchronizing signal Vsync, a main clock DCLK, and a data enable signal DE, And generates a gate control signal CONT1 and a plurality of data control signals CONT2.

이때, 다수의 데이터 제어신호(CONT2)는 도면에 도시되지 않았으나, 소스 출력 인에이블 신호(SOE), 소스 쉬프트 클력 신호(SSC), 소스 스타트 펄스 라이트(SSPR), 소스 스타트 펄스 레프트(SSPL), 극성제어신호(POL)가 포함될 수 있다. 또한 이외에도 제어 신호 생성부(110)는 도면에 도시하지 않았으나, 전원관리신호(DPM) 및 인버터 레프트/라이트 신호(UDO)를 생성할 수 있다.At this time, the plurality of data control signals CONT2 are not shown in the drawing, but the source output enable signal SOE, the source shift clock signal SSC, the source start pulse light SSPR, the source start pulse signal SSPL, The polarity control signal POL may be included. In addition, the control signal generating unit 110 may generate the power management signal DPM and the inverter left / right signal UDO although not shown in the figure.

도 2 및 도 3을 참조하면, 레벨 쉬프터(144)는 외부로부터 제공되는 제1 게이트전압(VGH), 제2 게이트전압(VGL), 구동 전압(VDD)과 제어신호 생성부(142)로부터 출력되는 다수의 제1 게이트 제어 신호(CONT1)를 각각 입력 받아 일정 전압 레벨로 변환시켜 다수의 제2 게이트 제어 신호(CONT1')를 출력한다. 2 and 3, the level shifter 144 includes a first gate voltage VGH, a second gate voltage VGL and a driving voltage VDD provided from the outside and an output And outputs a plurality of second gate control signals CONT1 'by converting the first gate control signal CONT1 into a constant voltage level.

여기서, 레벨 쉬프터(144)는 타이밍 제어부(140)에서 출력되는 다수의 제1 게이트 제어 신호(CONT1)의 스윙 폭을 증대시켜 일정 전압 레벨 이상, 예를 들면, 10V 이상의 스윙 전압을 가지도록 출력한다. 이는 액정패널(110)에 형성된 박막트랜지스터를 구동하기 위해서는 10V 이상의 스윙 전압을 가지는 신호를 공급해야 하기 때문이다.The level shifter 144 increases the swing width of the plurality of first gate control signals CONT1 output from the timing controller 140 and outputs the increased swing voltage to a predetermined voltage level or more, . This is because a signal having a swing voltage of 10 V or more must be supplied to drive the thin film transistor formed on the liquid crystal panel 110.

도 4를 참조하면, 레벨 쉬프터(144)를 통해 출력되는 다수의 제2 게이트 제어 신호(CONT1')는 제1 및 제2 게이트 구동부(120, 122) 내부의 쉬프트 레지스터의 동작을 지시하는 게이트 스타트 신호(VST), 제1 및 제2 게이트 구동부(120, 122) 내부의 쉬프트 레지스터에 입력되며 서로 다른 위상을 갖는 제1 내지 제4 게이트 클럭신호(CLK1 내지 CLK4), 제1 및 제2 게이트 구동부(120, 122) 내부의 쉬프트 레지스터를 동작시키기 위한 제1 및 제2 게이트 구동전압(VDD_O, VDD_E)을 포함할 수 있다. Referring to FIG. 4, a plurality of second gate control signals CONT1 'output through the level shifter 144 are supplied to the gate drivers 140 and 142, which direct the operations of the shift registers in the first and second gate drivers 120 and 122, The first to fourth gate clock signals CLK1 to CLK4 having different phases and inputted to the shift register in the first and second gate drivers 120 and 122 and the first and second gate clock signals CLK1 to CLK4, And first and second gate driving voltages VDD_O and VDD_E for operating a shift register in the memory cells 120 and 122, respectively.

이때, 게이트 스타트 신호(VST)의 로우 레벨은 예를 들면, -5V이고, 하이 레벨은 20V일 수 있다. 제1 내지 제4 게이트 클럭신호(CLK1 내지 CLK4)는 순차적으로 서로 다른 위상을 갖으며, (?)의 주기를 갖는다. At this time, the low level of the gate start signal VST may be, for example, -5V, and the high level may be 20V. The first to fourth gate clock signals CLK1 to CLK4 sequentially have different phases and have a period of (?).

도 2 및 도 5를 참조하면, 데이터 처리부(146)는 외부 시스템으로부터 제공되는 R, G, B 데이터 및 리셋 신호(미도시) 등을 입력 받아 액정패널(110)의 구동에 알맞도록 R, G, B 데이터를 정렬하여 데이터 구동부(130)로 R', G', B'데이터를 공급한다. 이때, 데이터 처리부(144)는 영상 데이터의 극성을 반전시키는 데이터 극성 반전 신호(REV)를 생성할 수 있다. 2 and 5, the data processor 146 receives R, G, and B data and a reset signal (not shown) provided from an external system and receives R, G, and B data And B data, and supplies R ', G', and B 'data to the data driver 130. At this time, the data processing unit 144 can generate the data polarity reversal signal REV which inverts the polarity of the video data.

여기서, 타이밍 제어부(140)와 데이터 구동부(130) 사이의 인터페이스로 예를 들면, 전압 스윙 크기를 더욱 줄여 전류 소모량 및 정전기(EMI) 특성을 향상시킨 미니 엘브이디에스(mini-LVDS) 방식을 사용할 수 있다. 이때, 타이밍 제어부(140)의 데이터 처리부(146)를 통해 출력되는 영상 데이터는 로직 신호(logic signal)이며, 로직 신호의 하이 레벨은 예를 들면, 1.8~2.5V일 수 있으며, 로우 레벨은 접지전압(GND)일 수 있다.The interface between the timing controller 140 and the data driver 130 may be a mini-LVDS method in which the voltage swing size is further reduced to improve current consumption and electrostatic discharge (EMI) characteristics, for example. . The image data output through the data processing unit 146 of the timing controller 140 may be a logic signal and the high level of the logic signal may be, for example, 1.8 to 2.5 V, Voltage (GND).

도 6은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타내는 도면이다.6 is a view illustrating a printed circuit board according to an embodiment of the present invention.

도 6을 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판(200)은 액정패널(110)을 동작시키기 위한 다수의 부품들이 실장되어 있다. 특히 인쇄회로기판(200)에는 타이밍 제어부(140)와 전압 생성부(150) 및 제1 내지 제4 커넥터(210 내지 216)가 실장되어 있고, 제1 및 제2 게이트 신호 전송 배선(220, 222), 제1 내지 제3 데이터 전송 배선(230 내지 234) 및 제4 및 제5 데이터 전송 배선(240, 250)이 형성되어 있다. Referring to FIG. 6, a printed circuit board 200 according to an exemplary embodiment of the present invention includes a plurality of components for operating the liquid crystal panel 110. The timing controller 140, the voltage generator 150 and the first to fourth connectors 210 to 216 are mounted on the printed circuit board 200. The first and second gate signal transmission lines 220 and 222 ), First to third data transfer wirings 230 to 234, and fourth and fifth data transfer wirings 240 and 250 are formed.

타이밍 제어부(140)는 내부의 제어신호 생성부(142)로부터 다수의 제1 게이트 제어 신호(CONT1)를 출력하고, 레벨 쉬프터(144)는 다수의 제1 게이트 제어 신호(CONT1)와 전압 생성부(150)로부터 제1 내지 제2 전압(VGH, VGL) 및 구동 전압(VDD)를 제공 받아 일정 전압 레벨로 변환된 다수의 제2 게이트 제어 신호(CONT1')를 출력한다. The timing controller 140 outputs a plurality of first gate control signals CONT1 from an internal control signal generator 142. The level shifter 144 includes a plurality of first gate control signals CONT1, And receives a first to a second voltages VGH and VGL and a driving voltage VDD from the driving transistor 150 and outputs a plurality of second gate control signals CONT1 '

이렇게 타이밍 제어부(140) 내부의 레벨 쉬프터(144)로부터 출력되는 다수의 제2 게이트 제어 신호(CONT1')는 제1 및 제2 게이트 신호 전송 배선(220, 222)을 통해 제1 및 제3 커넥터(210, 214)로 각각 전달된다. 여기서, 제1 및 제3 커넥터(210, 214)는 액정패널(110)의 양측의 화면비표시영역(미도시)에 형성된 제1 및 제2 게이트 구동부(120, 122)와 각 각 연결되어 있다. The plurality of second gate control signals CONT1 'output from the level shifter 144 in the timing controller 140 are connected to the first and third gate signal transmission lines 220 and 222 through the first and second gate signal transmission lines 220 and 222, (210, 214), respectively. The first and third connectors 210 and 214 are connected to the first and second gate drivers 120 and 122 formed in the aspect ratio display region (not shown) on both sides of the liquid crystal panel 110, respectively.

따라서, 제1 및 제3 커넥터(210, 214)를 통해 타이밍 제어부(140)의 레벨 쉬프터(146)로부터 제공되는 다수의 제2 게이트 제어 신호(CONT1')는 제1 및 제2 게이트 구동부(120, 122)로 각각 전달되고, 이때에 제1 및 제2 게이트 구동부(120, 122)는 다수의 제2 게이트 제어 신호(CONT1')에 의해 동작하게 된다.Accordingly, the plurality of second gate control signals CONT1 'provided from the level shifter 146 of the timing controller 140 through the first and third connectors 210 and 214 are supplied to the first and second gate drivers 120 And 122, respectively. At this time, the first and second gate drivers 120 and 122 are operated by a plurality of second gate control signals CONT1 '.

그러면, 제1 및 제2 게이트 구동부(120, 122)는 다수의 제2 게이트 제어 신호(CONT1')에 의해 다수의 게이트 온 전압(Von)을 생성하여 순차적으로 다수의 게이트 라인(GL)에 인가한다.Then, the first and second gate drivers 120 and 122 generate a plurality of gate-on voltages Von by the plurality of second gate control signals CONT1 'and sequentially apply the gate-on voltages Von to the plurality of gate lines GL do.

종래 기술에서는 타이밍 제어부에서 생성된 다수의 게이트 제어 신호를 타이밍 제어부 외부에 위치하는 레벨 쉬프터로 전송하고, 레벨 쉬프터에서 다수의 게이트 제어 신호를 일정 전압 레벨로 변환시켜 출력하고, 전압 레벨이 변환된 다수의 게이트 제어 신호를 게이트 구동부로 전송하였다. 따라서, 타이밍 제어부 및 레벨 쉬프터는 다수의 게이트 제어 신호를 입력 받기 위한 다수의 입력 핀과, 전압 레벨이 변환된 다수의 게이트 제어 신호를 출력하기 위한 다수의 출력 핀 할당이 필요하며, 타이밍 제어부와 레벨 쉬프터 사이에 다수의 게이트 제어 신호를 전송하기 위한 다수의 데이터 배선이 필요하였다.In the prior art, a plurality of gate control signals generated by the timing control unit are transmitted to a level shifter located outside the timing control unit, a plurality of gate control signals are converted into a constant voltage level at the level shifter, To the gate driver. Accordingly, the timing controller and the level shifter require a plurality of input pins for receiving a plurality of gate control signals, and a plurality of output pin assignments for outputting a plurality of gate control signals having voltage levels converted. A plurality of data lines for transmitting a plurality of gate control signals between the shifters was required.

상기와 같은 문제점을 해결하기 위해 본 발명의 일 실시예에서는 레벨 쉬프터(144)를 타이밍 제어부(140) 내부에 구비하여 제어신호 생성부(142)에서 생성된 다수의 제1 게이트 제어 신호(CONT1)를 바로 레벨 쉬프터(144)로 전송하므로, 종래 기술에서와 같이, 타이밍 제어부의 외부에 배치된 레벨 쉬프터로 데이터 전송을 위한 다수의 핀 할당과 다수의 배선은 필요하지 않다.In an embodiment of the present invention, the level shifter 144 is provided in the timing controller 140 to generate a plurality of first gate control signals CONT1 generated by the control signal generator 142, Is directly transferred to the level shifter 144. Thus, as in the prior art, a plurality of pin assignments and a plurality of wirings are not required for data transmission to a level shifter disposed outside the timing control section.

또한, 본 발명의 일 실시예에서는 레벨 쉬프터(144)에서 출력되는 다수의 제2 게이트 제어 신호(CONT1')를 바로 제1 및 제2 게이트 구동부(120, 122)로 전송하므로, 종래 기술에서와 같이, 타이밍 제어부의 외부에 배치된 레벨 쉬프터에서 게이트 구동부로 다수의 게이트 제어 신호를 전송하기 위해 레벨 쉬프터에 다수의 핀 할당이 필요하지 않다. In the embodiment of the present invention, since the plurality of second gate control signals CONT1 'outputted from the level shifter 144 are directly transmitted to the first and second gate drivers 120 and 122, Similarly, in order to transfer a plurality of gate control signals from the level shifter disposed outside the timing control section to the gate driver, it is not necessary to assign a plurality of pins to the level shifter.

따라서, 본 발명의 일 실시예에서는 타이밍 제어부(140) 내부에 레벨 쉬프터(144)를 구비함으로써 타이밍 제어부의 외부에 배치된 레벨 쉬프터로 데이터 전송을 위한 다수의 핀 할당과 다수의 배선 및 레벨 쉬프터에 다수의 핀 할당이 필요치 않으므로, 예를 들면, 25핀 정도를 줄일 수 있다.Therefore, in the embodiment of the present invention, the level shifter 144 is provided in the timing controller 140, so that a plurality of pins for data transmission and a plurality of wires and a level shifter Since multiple pin assignments are not required, for example, 25 pins can be reduced.

아울러, 본 발명의 일 실시예에서는 타이밍 제어부와 레벨 쉬프터 사이에 다수의 게이트 제어 신호를 전송하기 위한 별도의 데이터 배선이 필요치 않아 인쇄회로기판의 층수 및 크기를 감소시킬 수 있으며, 이로 인해 인쇄회로기판의 제조비용을 절감할 수 있다.In addition, in an embodiment of the present invention, a separate data line for transmitting a plurality of gate control signals between the timing controller and the level shifter is not required, so that the number and the size of the printed circuit board can be reduced, It is possible to reduce the manufacturing cost of the apparatus.

도 7은 본 발명의 일 실시예에 따른 액정패널과 게이트 방전 회로의 연결관계를 나타내는 도면이다.7 is a diagram illustrating a connection relationship between a liquid crystal panel and a gate discharge circuit according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 일 실시예에 따른 제어신호 생성부(도 2의 142)는 게이트 방전 신호(DIS)를 출력할 수 있으며, 이때에 게이트 방전 신호(DIS)는 다수의 제1 게이트 제어 신호(CONT1)에 포함될 수 있다. 이에 따라 게이트 방전 신호(DIS)도 레벨 쉬프터(도 3의 144)를 통해 일정 전압 레벨로 변환된 후, 제1 및 제2 게이트 구동부(120, 122)로 전송된다. 이렇게 제1 및 제2 게이트 구동부(120, 122)로 전송된 게이트 방전 신호(DIS)는 게이트 방전 회로(160)에 각각 인가된다.Referring to FIG. 7, a control signal generator 142 (FIG. 2) according to an embodiment of the present invention may output a gate discharge signal DIS. At this time, the gate discharge signal DIS includes a plurality of first And may be included in the gate control signal CONT1. Accordingly, the gate discharge signal DIS is also converted to a constant voltage level through a level shifter 144 (FIG. 3), and then transmitted to the first and second gate drivers 120 and 122. The gate discharge signal DIS transmitted to the first and second gate drivers 120 and 122 is applied to the gate discharge circuit 160, respectively.

이때, 게이트 방전 회로(160)는 제1 게이트 구동부(120)와 다수의 게이트 라인(GL) 사이에 다수의 게이트 라인(GL)에 대응되도록 배치되어 있고, 제1 및 제2 게이트 구동부(120, 122)로부터 제공되는 게이트 방전 신호(DIS)에 의해 동작한다. The gate discharge circuit 160 is disposed between the first gate driver 120 and the plurality of gate lines GL to correspond to the plurality of gate lines GL and the first and second gate drivers 120, And the gate discharge signal DIS provided from the gate driver 122.

여기서, 게이트 방전 신호(DIS)는 전원-오프시에 액정패널(110)에 형성된 박막트랜지스터의 게이트 전극을 접지전압(GND) 전위로 만들어서 드레인과 소스 사이의 전류를 크게 하는 신호로서, 박막트랜지스터가 완전히 턴 온되기 위한 게이트 온 신호(Von)가 인가될 때보다 드레인과 소스 사이의 전류의 크기가 작다. Here, the gate discharge signal DIS is a signal for increasing the current between the drain and the source by making the gate electrode of the thin film transistor formed on the liquid crystal panel 110 at the ground voltage (GND) The magnitude of the current between the drain and the source is smaller than when the gate-on signal Von for fully turning on is applied.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Accordingly, the invention is not to be determined by the embodiments described, but should be determined by equivalents to the claims and the appended claims.

110: 액정패널 120, 122: 제1 및 제2 게이트 구동부
130: 데이터 구동부 140: 타이밍 제어부
142: 제어신호 생성부 144: 레벨 쉬프터
146; 데이터 처리부 150: 전압 생성부
160: 게이트 방전 회로110: liquid crystal panel 120, 122: first and second gate driver
130: Data driver 140: Timing controller
142: control signal generator 144: level shifter
146; Data processing unit 150:
160: Gate discharge circuit

Claims (10)

외부로부터 다수의 제어 신호를 제공 받아 다수의 게이트 라인을 구동하기 위한 다수의 제1 게이트 제어 신호를 출력하는 제어신호 생성부; 및
상기 제어신호 생성부로부터 출력되는 상기 다수의 제1 게이트 제어 신호를 일정 전압 레벨로 변환시켜 다수의 제2 게이트 제어 신호를 출력하는 레벨 쉬프터를 포함하는 것을 특징으로 하는 타이밍 제어부. A control signal generator for receiving a plurality of control signals from the outside and outputting a plurality of first gate control signals for driving the plurality of gate lines; And
And a level shifter for converting the plurality of first gate control signals output from the control signal generator to a constant voltage level and outputting a plurality of second gate control signals. 제1항에 있어서,
상기 타이밍 제어부는 외부로부터 영상 데이터를 제공 받아 액정 패널의 구동에 적합하도록 상기 영상 데이터를 정렬하여 출력하는 데이터 처리부를 더 포함하는 것을 특징으로 하는 타이밍 제어부.The method according to claim 1,
Wherein the timing controller further includes a data processor for receiving image data from outside and sorting and outputting the image data to be suitable for driving the liquid crystal panel. 제1항에 있어서,
상기 다수의 제2 게이트 제어 신호는 게이트 스타트 신호(VST), 제1 내지 제4 클럭 신호(CLK1 내지 CLK4), 제1 및 제2 게이트 구동전압(VDD_O, VDD_E)을 포함하는 것을 특징으로 하는 타이밍 제어부.The method according to claim 1,
Wherein the plurality of second gate control signals include a gate start signal VST, first through fourth clock signals CLK1 through CLK4, and first and second gate driving voltages VDD_O and VDD_E. Control section. 제1항에 있어서,
상기 다수의 제2 게이트 제어 신호는 게이트 방전 신호를 더 포함하는 것을 특징으로 하는 타이밍 제어부.The method according to claim 1,
Wherein the plurality of second gate control signals further comprise a gate discharge signal. 제1항에 있어서,
상기 다수의 제2 게이트 제어 신호는 데이터 전송 배선을 통해 게이트 구동부로 제공되는 것을 특징으로 하는 타이밍 제어부.The method according to claim 1,
Wherein the plurality of second gate control signals are provided to a gate driver through a data transmission line. 영상을 표시하는 액정패널;
상기 액정패널의 양측 가장자리 영역에 각각 형성되며, 상기 액정패널에 형성된 게이트 라인을 구동하는 제1 및 제2 게이트 구동부;
상기 액정패널에 형성된 데이터 라인을 구동하는 데이터 구동부; 및
외부로부터 다수의 제어 신호를 제공 받아 다수의 게이트 라인과 다수의 데이터 라인을 구동하기 위한 다수의 제1 게이트 제어 신호와 다수의 제1 데이터 제어 신호를 출력하는 제어신호 생성부 및 상기 제어신호 생성부로부터 출력되는 상기 다수의 제1 게이트 제어 신호를 일정 전압 레벨로 변환시켜 다수의 제2 게이트 제어 신호를 출력하는 레벨 쉬프터를 포함하는 타이밍 제어부를 포함하는 것을 특징으로 하는 액정표시장치.A liquid crystal panel for displaying an image;
First and second gate drivers formed on both side edge regions of the liquid crystal panel to drive gate lines formed on the liquid crystal panel;
A data driver driving a data line formed in the liquid crystal panel; And
A control signal generator for receiving a plurality of control signals from the outside to output a plurality of first gate control signals and a plurality of first data control signals for driving a plurality of gate lines and a plurality of data lines, And a level shifter for converting the plurality of first gate control signals output from the plurality of first gate control signals to a predetermined voltage level and outputting a plurality of second gate control signals. 제6항에 있어서,
상기 타이밍 제어부는 외부로부터 영상 데이터를 제공 받아 액정 패널의 구동에 적합하도록 상기 영상 데이터를 정렬하여 출력하는 데이터 처리부를 더 포함하는 것을 특징으로 하는 액정표시장치.The method according to claim 6,
Wherein the timing control unit further comprises a data processing unit for receiving image data from outside and sorting and outputting the image data to be suitable for driving the liquid crystal panel. 제6항에 있어서,
상기 다수의 제2 게이트 제어 신호는 게이트 스타트 신호(VST), 제1 내지 제4 클럭 신호(CLK1 내지 CLK4), 제1 및 제2 게이트 구동전압(VDD_O, VDD_E)을 포함하는 것을 특징으로 하는 액정표시장치.The method according to claim 6,
Wherein the plurality of second gate control signals include a gate start signal VST, first through fourth clock signals CLK1 through CLK4, and first and second gate driving voltages VDD_O and VDD_E. Display device. 제6항에 있어서,
상기 다수의 제2 게이트 제어 신호는 게이트 방전 신호를 더 포함하는 것을 특징으로 하는 액정표시장치.The method according to claim 6,
Wherein the plurality of second gate control signals further comprise a gate discharge signal. 제6항에 있어서,
상기 다수의 제2 게이트 제어 신호는 데이터 전송 배선을 통해 게이트 구동부로 제공되는 것을 특징으로 하는 액정표시장치.The method according to claim 6,
Wherein the plurality of second gate control signals are provided to a gate driver through a data transmission line.
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* Cited by examiner, † Cited by third party
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KR101706651B1 (en) 2016-08-29 2017-02-16 주식회사 보미온 slim type head-mount display device for watching virtual reality movie

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040061487A (en) * 2002-12-31 2004-07-07 엘지.필립스 엘시디 주식회사 flat panel display device and driving circuit for the same
KR20080035146A (en) * 2006-10-18 2008-04-23 삼성전자주식회사 Liquid crystal display

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040061487A (en) * 2002-12-31 2004-07-07 엘지.필립스 엘시디 주식회사 flat panel display device and driving circuit for the same
KR20080035146A (en) * 2006-10-18 2008-04-23 삼성전자주식회사 Liquid crystal display

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140011109A (en) * 2012-07-17 2014-01-28 삼성디스플레이 주식회사 Gate driver and display device comprising the same
KR101706651B1 (en) 2016-08-29 2017-02-16 주식회사 보미온 slim type head-mount display device for watching virtual reality movie

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