KR20130104242A - Memory apparatus having sense amplifier and driving method thereof - Google Patents

Memory apparatus having sense amplifier and driving method thereof Download PDF

Info

Publication number
KR20130104242A
KR20130104242A KR1020120025597A KR20120025597A KR20130104242A KR 20130104242 A KR20130104242 A KR 20130104242A KR 1020120025597 A KR1020120025597 A KR 1020120025597A KR 20120025597 A KR20120025597 A KR 20120025597A KR 20130104242 A KR20130104242 A KR 20130104242A
Authority
KR
South Korea
Prior art keywords
read
bit line
write
cell
sense amplifier
Prior art date
Application number
KR1020120025597A
Other languages
Korean (ko)
Other versions
KR101319529B1 (en
Inventor
김필종
손선익
Original Assignee
코아솔 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코아솔 주식회사 filed Critical 코아솔 주식회사
Priority to KR1020120025597A priority Critical patent/KR101319529B1/en
Publication of KR20130104242A publication Critical patent/KR20130104242A/en
Application granted granted Critical
Publication of KR101319529B1 publication Critical patent/KR101319529B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

PURPOSE: A memory device including a sense amplifier and a driving method thereof improve the operation stability of the memory device by reducing leakage current of remaining unselected cells. CONSTITUTION: Multiple storage cells are combined with a pair of a read bit line and a write bit line. A latch circuit (200) performs an amplification operation according to an amplification path formed by sensing data transmitted from the pair of the read bit line and the write bit line when a drive enable signal is activated. A main precharge circuit (300) is combined with the pair of the read bit line and the write bit line and performs a precharge operation of the read bit line or the write bit line. A switching circuit (400) selectively combines the read bit line and the latch circuit by a switching operation and blocks the latch circuit from the read bit line when a block enable signal is activated after the drive enable signal is activated. [Reference numerals] (AA) Node A

Description

감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법{MEMORY APPARATUS HAVING SENSE AMPLIFIER AND DRIVING METHOD THEREOF}MEMORY APPARATUS HAVING SENSE AMPLIFIER AND DRIVING METHOD THEREOF

본 발명은 메모리 장치 및 그의 구동 방법에 관한 것으로, 특히 게인 셀 구조를 가지고, 감지 증폭기를 포함하는 랜덤 액세스 메모리(random access memory, RAM) 장치 및 그의 구동 방법에 관한 것이다.
The present invention relates to a memory device and a driving method thereof, and more particularly to a random access memory (RAM) device having a gain cell structure, including a sense amplifier, and a driving method thereof.

셀은 데이터를 저장하는 기본 단위로서, 셀 영역은 메모리 장치의 전체 면적에서 약 50% 이상을 차지한다. 또한, 셀은 전체 메모리 장치의 동작에 매우 중요한 영향을 미치므로, 메모리 장치의 면적과 특성을 잘 고려하여 설계하여야 한다.The cell is a basic unit for storing data, and the cell area occupies about 50% or more of the total area of the memory device. In addition, since the cell has a very important influence on the operation of the entire memory device, the cell should be designed considering the area and characteristics of the memory device.

도 1은 종래 대표적인 임베디드 메모리를 나타낸 회로도이다.1 is a circuit diagram illustrating a typical representative embedded memory.

도 1의 (a)는 6T 에스램(6-transistor static random access memory, 6T SRAM)을 나타내고 있으며, (b)는 1T1C(1-transistor, 1-capacitor) 구조의 1T 디램(1-transistor dynamic random access memory, 1T DRAM)을 나타내고 있다.FIG. 1A illustrates 6T SRAM (6-transistor static random access memory), and (B) 1T 1C (1-transistor dynamic random) having a 1T1C (1-transistor, 1-capacitor) structure. access memory, 1T DRAM).

SoC(System on Chip)에 사용되는 에스램의 경우 디램보다 셀 면적이 크다는 단점에도 불구하고, 씨모스(CMOS) 로직과 정합(Compatible)이 자유롭고, 고속 동작과 가격이 싸다는 장점으로 인해 많이 사용되고 있다.Despite the shortcomings of SRAM used for SoC (System on Chip), the cell area is larger than DRAM, but it is widely used due to the advantages of freely matching CMOS logic, high speed operation and low price. have.

그러나, 6T 에스램은 트랜지스터 6개로 셀이 구성되기 때문에 사이즈가 커서 고용량의 임베디드 메모리에는 적합하지 않은 단점이 있다. 또한, 1T1C 구조의 셀을 가지는 1T 디램의 경우, 셀 면적이 작아서 고집적화는 가능하지만 별도로 커패시터를 만드는 공정이 필요하여, 제작비용이 증가하고 공정이 복잡하다는 단점을 가지고 있다.However, the 6T SRAM has a disadvantage in that it is not suitable for a high-capacity embedded memory because the cell is composed of six transistors. In addition, a 1T DRAM having a cell having a 1T1C structure has a small cell area, which enables high integration, but requires a process of making a capacitor separately, which increases manufacturing cost and complexity.

따라서, 고용량의 임베디드 메모리를 위해 씨모스 로직과 정합이 자유롭고, 커패시터를 만들기 위한 추가 공정이 필요치 않은 기술이 요구된다.As a result, there is a need for technologies that are free to match CMOS logic for high-capacity embedded memories and that do not require additional processing to make capacitors.

그래서, 최근에는 SoC에 주로 사용되는 임베디드 에스램과 디램을 대체하기 위한 게인 셀 메모리에 대한 관심이 고조되고 있다.Therefore, interest in gain cell memory for replacing embedded SRAM and DRAM, which is mainly used in SoCs, has recently been increasing.

게인 셀 메모리는 씨모스 로직과 정합이 자유롭고, 2~3개의 트랜지스터로 셀이 구성되어 있어서 고집적화에 유리하며, 커패시터를 만들기 위한 추가 공정이 필요치 않아서 제조 가격도 비싸지 않다는 장점을 가지고 있다.Gain cell memory has the advantage that it is free to match CMOS logic, the cell is composed of two or three transistors, which is advantageous for high integration, and the manufacturing cost is not expensive because no additional process is required to make a capacitor.

도 2는 종래 대표적인 게인 셀 메모리의 종류를 나타내고 있다.2 illustrates a type of conventional gain cell memory.

도 2의 (a)는 2T(2-transistor) 구성을 가진 게인 셀을 나타낸 것으로서, 이러한 게인 셀은 읽기 트랜지스터(M1) 및 쓰기 트랜지스터(M2)를 포함한다.FIG. 2A shows a gain cell having a 2T (2-transistor) configuration, which includes a read transistor M1 and a write transistor M2.

(b)는 3T(3-transistor) 구성을 가진 게인 셀을 나타낸 것이다. 이러한 게인 셀은 게인 트랜지스터(M3)의 게이트단에 전하를 저장하며, 게인 트랜지스터(M3)에 대한 읽기/쓰기 동작을 돕기 위하여 읽기 트랜지스터(M1) 및 쓰기 트랜지스터(M2)를 포함한다. 쓰기 동작 시에는 쓰기 트랜지스터(M2)가 턴-온 되고, 읽기 동작 시에는 읽기 트랜지스터(M1) 및 게인 트랜지스터(M3)가 턴-온 된다.(b) shows a gain cell having a 3T (3-transistor) configuration. The gain cell stores charge in the gate terminal of the gain transistor M3 and includes a read transistor M1 and a write transistor M2 to assist with a read / write operation of the gain transistor M3. The write transistor M2 is turned on during the write operation, and the read transistor M1 and the gain transistor M3 are turned on during the read operation.

게인 셀 메모리 상에는, (a), (b)와 같은 셀들이 행(row)과 열(column)을 갖는 매트릭스 형태로 구성되며, 주로 열 방향의 셀 어레이와 대응하여 감지 증폭기(10)가 배치된다. 감지 증폭기(10)는 읽기 비트라인(RBL) 및 쓰기 비트라인(WBL)에 실리게 되는 입출력 데이터를 감지 및 증폭하여 출력하는 역할을 하는 회로이다.On the gain cell memory, cells such as (a) and (b) are configured in a matrix form with rows and columns, and the sense amplifier 10 is disposed to correspond mainly to the cell array in the column direction. . The sense amplifier 10 is a circuit that senses, amplifies, and outputs input / output data carried on the read bit line RBL and the write bit line WBL.

그런데, 종래의 게인 셀 메모리는 감지 증폭기(10)의 구동 시, 전류 소모량이 많고, 동일한 감지 증폭기(10)를 사용하는 열 방향의 셀 어레이 중 선택되지 않은 나머지 셀들에서 누설전류가 발생하여 메모리 장치의 동작 안정성을 저하시키게 되는 문제점이 있다.
However, the conventional gain cell memory has a large current consumption when driving the sense amplifier 10, and a leakage current occurs in the remaining cells which are not selected among the cell arrays in the column direction using the same sense amplifier 10. There is a problem that reduces the operational stability of.

한국등록특허 제10-1093070호Korean Patent Registration No. 10-1093070

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 그 목적은 감지 증폭기의 구동 시, 불필요한 전류 소모를 최소화하고, 선택되지 않은 나머지 셀들의 누설전류를 줄이며, 이에 따라 동작 안정성을 향상시킬 수 있는 감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법을 제공하고자 하는 것이다.The present invention has been proposed to solve the problems of the prior art as described above, the object of which is to minimize the unnecessary current consumption when driving the sense amplifier, and to reduce the leakage current of the remaining unselected cells, thereby operating stability It is an object of the present invention to provide a memory device and a driving method thereof including a sense amplifier capable of improving the performance of the present invention.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are not intended to limit the invention to the precise form disclosed. There will be.

본 발명에 따른 메모리 장치는, 게인 셀 구조의 랜덤 액세스 메모리(random access memory, RAM) 장치로서, 셀 영역 내에 배열되어, 한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합하는 복수의 저장 셀; 및 상기 한 쌍의 읽기 비트라인 및 쓰기 비트라인으로부터 전달되는 데이터를 감지 및 증폭하고, 읽기 비트라인과 선택적으로 결합하도록 구성되며, 저장 셀의 데이터를 읽어들이는 읽기 동작 시, 상기 저장 셀의 데이터가 출력되어 읽기 비트라인을 통해 전달되고 나면, 구동 인에이블 신호에 의해 구동을 시작한 다음, 읽기 비트라인과의 접속을 차단하여 접속 차단 상태에서 데이터의 감지 및 증폭 동작을 수행하는 감지 증폭기를 포함한다.A memory device according to the present invention includes a random access memory (RAM) device having a gain cell structure, comprising: a plurality of storage cells arranged in a cell area and coupled to a pair of read bit lines and write bit lines; And sense and amplify data transferred from the pair of read bit lines and write bit lines, and selectively combine the read bit lines with data of the storage cells during a read operation of reading data of the storage cells. After the output is transmitted through the read bit line, starting the drive by the drive enable signal, and then disconnects the read bit line and includes a sense amplifier for performing data sensing and amplification operation in the disconnected state. .

상기 감지 증폭기는, 구동 인에이블 신호가 활성화되면, 한 쌍의 읽기 비트라인 및 쓰기 비트라인으로부터 전달되는 데이터를 감지하여 형성되는 증폭 경로에 따라 증폭 동작을 수행하는 래치 회로; 한 쌍의 읽기 비트라인 및 쓰기 비트라인에 결합하여, 읽기 비트라인 또는 쓰기 비트라인의 프리차지 동작을 수행하는 메인 프리차지 회로; 및 스위칭 동작에 의해 읽기 비트라인과 래치 회로를 선택적으로 결합하되, 구동 인에이블 신호의 활성화 이후 차단 인에이블 신호가 활성화되면, 래치 회로를 읽기 비트라인으로부터 차단시키는 스위칭 회로를 포함할 수 있다.The sense amplifier may include: a latch circuit configured to perform an amplification operation according to an amplification path formed by sensing data transmitted from a pair of read bit lines and write bit lines when a driving enable signal is activated; A main precharge circuit coupled to a pair of read bit lines and write bit lines to perform precharge operations of the read bit lines or the write bit lines; And a switching circuit for selectively coupling the read bit line and the latch circuit by a switching operation, and disconnecting the latch circuit from the read bit line when the blocking enable signal is activated after the activation of the driving enable signal.

상기 스위칭 회로는, 셀 영역으로부터 연장 형성된 읽기 비트라인 상에 위치하며, PMOS 트랜지스터와 NMOS 트랜지스터 한 쌍으로 이루어져 읽기 비트라인을 통해 전달되는 데이터를 전달 또는 차단시키는 트랜스미션 게이트; 및 트랜스미션 게이트가 차단되는 구간 동안, 읽기 비트라인의 프리차지 동작을 수행하는 서브 프리차지 회로를 포함할 수 있다.The switching circuit may include a transmission gate positioned on a read bit line extending from the cell region and configured to have a pair of PMOS transistors and NMOS transistors to transfer or block data transferred through the read bit line; And a sub precharge circuit for performing a precharge operation of the read bit line during the period in which the transmission gate is blocked.

상기 스위칭 회로는, 셀 영역으로부터 연장 형성된 쓰기 비트라인 상에 위치하며, 게이트단이 전원단으로 결합된 NMOS 트랜지스터와, 게이트단이 접지로 결합된 PMOS 트랜지스터 한 쌍으로 이루어져, 쓰기 비트라인과의 접속 상태를 유지하는 다른 트랜스미션 게이트를 더 포함할 수 있다.The switching circuit is located on a write bit line extending from the cell region, and has a pair of NMOS transistors whose gate ends are coupled to a power supply terminal, and a pair of PMOS transistors whose gate ends are coupled to ground. It may further include other transmission gates to maintain state.

상기 서브 프리차지 회로는, 드레인단이 읽기 비트라인에 결합하고, 소스단은 전원단으로 결합하며, 게이트단에 턴-온 및 턴-오프를 제어하기 위한 제어 신호가 인가되는 PMOS 트랜지스터로 구성될 수 있다.The sub precharge circuit may include a PMOS transistor having a drain terminal coupled to a read bit line, a source terminal coupled to a power supply terminal, and a control signal applied to a gate stage to control turn-on and turn-off. Can be.

상기 서브 프리차지 회로는, 드레인단이 읽기 비트라인에 결합하고, 소스단은 접지로 결합하며, 게이트단에 턴-온 및 턴-오프를 제어하기 위한 제어 신호가 인가되는 NMOS 트랜지스터로 구성될 수 있다.The sub precharge circuit may include an NMOS transistor having a drain terminal coupled to a read bit line, a source terminal coupled to ground, and a control signal applied to a gate stage to control turn-on and turn-off. have.

상기 저장 셀은, 읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여, 읽기 구간과 쓰기 구간이 포함된 액티브 구간을 가지도록 구동되어 모든 명령에 대해 읽기 동작을 실행할 수 있다. 여기서, 상기 감지 증폭기는, 저장 셀의 액티브 구간 중, 저장 셀의 데이터를 읽어들이기 위한 일부 읽기 구간을 제외하고, 나머지 읽기 구간 및 이어지는 쓰기 구간 동안, 스위칭 회로를 턴-오프하여 읽기 비트라인과의 접속을 차단시키도록 동작할 수 있다.The storage cell is driven to have an active section including a read section and a write section for three commands of read, refresh, and write to execute a read operation for all commands. have. Here, the sense amplifier may turn off the switching circuit to the read bit line during the remaining read period and the subsequent write period except for a partial read period for reading data of the storage cell among the active periods of the storage cell. And to block the connection.

상기 메모리 장치는, 상기 저장 셀의 읽기 동작 시 쓰기 비트라인에 접속하여 쓰기 비트라인을 통해 기준 전압을 출력함으로써, 감지 증폭기가 읽기 비트라인과 쓰기 비트라인 간의 전압 차를 기초로 저장 셀에 저장된 데이터의 값을 감지할 수 있도록 하는 더미 셀을 더 포함할 수 있다.The memory device is connected to a write bit line and outputs a reference voltage through a write bit line during a read operation of the storage cell, so that the sense amplifier stores data stored in the storage cell based on the voltage difference between the read bit line and the write bit line. It may further include a dummy cell to detect the value of.

상기 더미 셀은, 읽기 트랜지스터와, 소스단 혹은 드레인단의 하나가 전원 또는 접지에 결합되어 턴-온 시 기준 전압을 제공하는 쓰기 트랜지스터를 포함하는 셀 트랜지스터 그룹; 및 셀 트랜지스터 그룹과 쓰기 비트라인 사이에 결합하며, 저장 셀의 읽기 동작 시 턴-온 되어 쓰기 트랜지스터를 통해 전달되는 기준 전압을 쓰기 비트라인으로 출력하고, 상기 저장 셀의 쓰기 동작 시 턴-오프 되어 쓰기 비트라인으로부터 차단되는 선택 트랜지스터를 포함할 수 있다.The dummy cell may include a cell transistor group including a read transistor and a write transistor coupled to one of a source terminal and a drain terminal to a power supply or a ground to provide a reference voltage at turn-on; And coupled between a group of cell transistors and a write bit line, outputting a reference voltage transmitted through the write transistor by being turned on during the read operation of the storage cell to the write bit line, and being turned off during the write operation of the storage cell. It may include a selection transistor that is blocked from the write bit line.

한편, 본 발명에 따른 메모리 장치의 구동 방법은, 한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합하는 복수의 저장 셀 및 감지 증폭기를 포함하는, 게인 셀 구조의 랜덤 액세스 메모리(random access memory, RAM) 장치의 구동 방법에 있어서, 상기 감지 증폭기의 구동 여부를 제어하는 구동 인에이블 신호와, 상기 감지 증폭기와 읽기 비트라인 간의 차단 여부를 제어하는 차단 인에이블 신호를 비활성화하는 단계; 상기 감지 증폭기와 읽기 비트라인이 접속된 상태에서, 상기 저장 셀에 저장된 데이터가 출력되어 읽기 비트라인을 통해 상기 감지 증폭기로 전달되는 단계; 구동 인에이블 신호를 활성화하여 상기 감지 증폭기의 구동을 시작하는 단계; 차단 인에이블 신호를 활성화하여 상기 감지 증폭기와 읽기 비트라인 간의 접속을 차단하는 단계; 및 상기 감지 증폭기와 읽기 비트라인이 차단된 상태에서, 상기 감지 증폭기를 통해 상기 저장 셀로부터 전달된 데이터의 감지 및 증폭을 수행하는 단계를 포함한다.On the other hand, the method of driving a memory device according to the present invention, a random access memory (RAM) of a gain cell structure, including a plurality of storage cells and sense amplifiers coupled to a pair of read bit lines and write bit lines A method of driving a device, the method comprising: deactivating a drive enable signal for controlling whether the sense amplifier is driven and a block enable signal for controlling whether the sense amplifier and a read bit line are blocked; Outputting data stored in the storage cell to the sense amplifier through a read bit line while the sense amplifier and the read bit line are connected to each other; Activating a drive enable signal to start driving the sense amplifier; Activating a block enable signal to disconnect the connection between the sense amplifier and read bitline; And sensing and amplifying data transferred from the storage cell through the sense amplifier while the sense amplifier and the read bit line are blocked.

상기 방법에서, 읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여, 모든 명령의 액티브 구간은 읽기 구간과 쓰기 구간을 포함하도록 구동되며, 읽기 구간의 일부 및 이어지는 쓰기 구간 동안 상기 감지 증폭기와 읽기 비트라인 간의 접속이 차단되도록 동작할 수 있다.
In the above method, for the three commands of read, refresh, and write, the active section of all the commands is driven to include a read section and a write section, and the part of the read section and the subsequent write section. While the connection between the sense amplifier and the read bitline is interrupted.

본 발명에 따르면, 메모리 장치에 포함된 감지 증폭기의 구동 시, 전류 소모량을 줄이고, 선택되지 않은 나머지 셀들의 누설전류를 줄일 수 있으며, 이에 따라 메모리 장치의 동작 안정성을 향상시킬 수 있다.
According to the present invention, when driving the sense amplifier included in the memory device, it is possible to reduce the current consumption and reduce the leakage current of the remaining unselected cells, thereby improving the operational stability of the memory device.

도 1은 종래 대표적인 임베디드 메모리를 나타낸 회로도이다.
도 2는 종래 대표적인 게인 셀 메모리를 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 및 감지 증폭기의 구조를 확대하여 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 감지 증폭기의 회로도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 쓰기 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 읽기/복원 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.1 is a circuit diagram illustrating a typical representative embedded memory.
2 is a circuit diagram illustrating a typical representative gain cell memory.
3 is a schematic structural diagram of a memory device according to an embodiment of the present invention.
4 is an enlarged circuit diagram of a structure of a memory cell and a sense amplifier according to an exemplary embodiment of the present invention.
5 is a circuit diagram of a sense amplifier according to an embodiment of the present invention.
6 and 7 are timing diagrams for describing an active period according to a write command in a method of driving a memory device according to an embodiment of the present invention.
FIG. 8 is a timing diagram illustrating an active period according to a read / restore command in a method of driving a memory device according to an embodiment of the present invention.

이하에서는 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 따른, 감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법에 대해서 상세하게 설명한다.Hereinafter, a memory device including a sense amplifier and a driving method thereof according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성도이고, 도 4는 본 발명의 일 실시예에 따른 메모리 셀 및 감지 증폭기의 구조를 확대하여 나타낸 회로도이다.3 is a schematic structural diagram of a memory device according to an embodiment of the present invention, and FIG. 4 is an enlarged circuit diagram of a structure of a memory cell and a sense amplifier according to an embodiment of the present invention.

여기서, 일 실시예는 메모리 셀들이 매트릭스 형태로 배열된, 2T 디램의 구조를 가지는 경우를 예시한 것으로서, 도 3 및 도 4는 2T 디램의 하나의 뱅크(one bank) 안에 있는 셀 어레이 구조를 나타내고 있다.Here, one embodiment illustrates a case in which memory cells have a structure of 2T DRAMs, which are arranged in a matrix form, and FIGS. 3 and 4 illustrate a cell array structure in one bank of 2T DRAMs. have.

일 실시예는 2T 디램 구조에 관한 것이므로, 각 셀은 2-트랜지스터(2T) 배열 형태를 채용한다. 물론, 실시예에 따라, 이와 달리 3-트랜지스터(3T) 배열 형태의 셀 구조를 채용할 수도 있다.Since one embodiment relates to a 2T DRAM structure, each cell employs a two-transistor (2T) array. Of course, according to the exemplary embodiment, a cell structure having a three-transistor (3T) array type may be adopted.

도 3을 먼저 참조하면, 일 실시예에 따른 메모리 장치의 뱅크 안에는 각각의 복수의 저장 셀을 포함하는 저장 셀 어레이(Normal Cell Array)들과, 복수의 더미 셀을 포함하는 더미 셀 어레이(Dummy Cell Array)가 포함되며, 뱅크의 양단에는 2개의 감지 증폭기 어레이(BLSA Array)가 각각 배치된다.Referring first to FIG. 3, in a bank of a memory device according to an embodiment, a normal cell array including a plurality of storage cells and a dummy cell array including a plurality of dummy cells Array), and two sense amplifier arrays (BLSA Array) are disposed at both ends of the bank.

복수 개의 읽기 워드라인(RWL: Read WordLine) 및 복수 개의 쓰기 워드라인(WWL: Write WordLine)이 X 방향으로 배열되며, 한 쌍의 읽기 워드라인 및 쓰기 워드라인(예컨대, RWL0과 WWL0)이 하나의 행을 이룬다.A plurality of read word lines (RWL) and a plurality of write word lines (WWL) are arranged in the X direction, and a pair of read word lines and write word lines (for example, RWL0 and WWL0) are one To form a row.

또한, 복수 개의 읽기 비트라인(RBL: Read BitLine) 및 쓰기 비트라인(WBL: Write BitLine)이 Y 방향으로 배열되어, 한 쌍의 상보적인 읽기 비트라인 및 쓰기 비트라인(예컨대, RBL0과 WBL0)이 하나의 열을 이루고, 이에 대응하는 감지 증폭기(BLSA: BitLine Sense Amplifier)들이 워드라인 방향, 즉, X 방향으로 배열된다.In addition, a plurality of read bit lines (RBL: Read BitLine) and write bit lines (WBL: Write BitLine) are arranged in the Y direction so that a pair of complementary read bit lines and write bit lines (for example, RBL0 and WBL0) BitLine Sense Amplifiers (BLSA) corresponding to one column are arranged in the word line direction, that is, the X direction.

더미 셀 어레이(Dummy Cell Array)와 관련해서는, 쌍을 이루는 더미 읽기 워드라인(DRWL: Dummy Read WordLine)과 더미 쓰기 워드라인(DWWL: Dummy Write WordLine, DWWL)이 X 방향으로 배열되어, Y 방향으로 배치된 복수 개의 읽기 비트라인 및 쓰기 비트라인과 교차된다. 또한, 워드라인 방향으로 더미 셀들을 구동하기 위한 더미 셀 제어라인(DRWLb)이 배열된다.With regard to the dummy cell array, a pair of dummy read wordlines (DRWLs) and dummy write wordlines (DWWLs) are arranged in the X direction, and thus in the Y direction. The read bit lines and the write bit lines intersect with each other. In addition, a dummy cell control line DRWLb for driving dummy cells in a word line direction is arranged.

도 3에서는, 하나의 뱅크 안에 있는 2개의 감지 증폭기 어레이(BLSA Array)에서, 16개의 감지 증폭기(BLSA0 내지 BLSA15)가 배열된 경우를 도시하고 있으나, 실제, 감지 증폭기(BLSA)의 개수가 가변되거나, 더 많은 수의 감지 증폭기(BLSA)가 배열될 수도 있다.In FIG. 3, 16 sense amplifiers BLSA0 to BLSA15 are arranged in two sense amplifier arrays (BLSA Arrays) in one bank. However, the number of sense amplifiers BLSA may vary. However, a larger number of sense amplifiers BLSA may be arranged.

또한, 도 3은 2개의 감지 증폭기 어레이(BLSA Array)가 뱅크 양단에 각각 배열된 경우를 예시하고 있으나, 실시예에 따라 감지 증폭기 어레이(BLSA Array)가 뱅크 일단에 배열될 수도 있다.3 illustrates a case in which two sense amplifier arrays (BLSA Arrays) are arranged at both ends of the bank, however, in some embodiments, a sense amplifier array (BLSA Array) may be arranged at one end of the bank.

또한, 하나의 뱅크 안에 16개의 읽기 워드라인 및 쓰기 워드라인과 16개의 읽기 비트라인 및 쓰기 비트라인이 배열된 것처럼 도시되어 있으나, 실제, 워드라인 및 비트라인의 수가 가변되거나, 더 많은 수의 워드라인과 비트라인이 배열될 수도 있다.Also, although 16 read word lines and write word lines and 16 read bit lines and write bit lines are arranged in one bank, in practice, the number of word lines and bit lines is variable, or a larger number of words are shown. Lines and bit lines may be arranged.

도 4를 참조로, 메모리 장치의 저장 셀, 더미 셀과 감지 증폭기의 구조를 상세히 설명하면 다음과 같다.Referring to FIG. 4, the structures of the storage cell, dummy cell and sense amplifier of the memory device will be described in detail as follows.

셀 영역의 한 열에는, 한 쌍의 읽기 비트라인 및 쓰기 비트라인에 결합하는 복수의 저장 셀들이 열 방향, 즉, Y 방향으로 배열된다. 셀 영역의 끝단에는 해당 열에 대응하는 감지 증폭기(BLSA)가 배치되어 셀 영역으로부터 연장 형성된 읽기 비트라인 및 쓰기 비트라인과 결합한다.In one column of the cell region, a plurality of storage cells coupled to a pair of read bit lines and write bit lines are arranged in the column direction, that is, the Y direction. A sense amplifier BLSA corresponding to the corresponding column is disposed at the end of the cell region, and is coupled to the read bit line and the write bit line extending from the cell region.

일례로서, 첫 번째 열에서, 감지 증폭기(BLSA0)로부터 제일 먼 곳에 위치하고 있는 셀(예컨대, Cell_0)은, 읽기 비트라인 RBL0과 쓰기 비트라인 WBL0으로 결합되어 있고, 읽기 비트라인 RBL0 및 쓰기 비트라인 WBL0에 결합하는 상측의 셀 어레이를 지나 중간에 위치하는 더미 셀(Dummy Cell)을 통과한 후, 하측의 셀 어레이(예컨대, Cell_15)를 거쳐 감지 증폭기(BLSA0)와 결합된다.As an example, in the first column, the cell located furthest from the sense amplifier BLSA0 (e.g., Cell_0) is coupled to the read bitline RBL0 and the write bitline WBL0, and the read bitline RBL0 and the write bitline WBL0. After passing through the upper cell array coupled to the dummy cell (Dummy Cell) located in the middle, and coupled to the sense amplifier (BLSA0) through the lower cell array (for example, Cell_15).

이와 같이, 각 감지 증폭기(BLSA)는 상보적인 한 쌍의 읽기 비트라인 및 쓰기 비트라인과 결합하여 그로부터 전달되는 데이터를 감지 및 증폭하는 역할을 한다.As such, each sense amplifier BLSA serves to sense and amplify the data transferred therefrom in combination with a complementary pair of read and write bitlines.

또한, 감지 증폭기(BLSA)는 읽기 비트라인과 선택적으로 결합할 수 있도록 구성된다. 감지 증폭기(BLSA)의 구성 및 동작에 대해서는 도 5에서 보다 상세히 설명한다.In addition, the sense amplifier BLSA is configured to be selectively coupled with the read bit line. The configuration and operation of the sense amplifier BLSA will be described in more detail with reference to FIG. 5.

더미 셀(Dummy Cell)은 감지 증폭기(BLSA)가 읽기 비트라인을 통해 저장 셀의 데이터를 읽어들이는 읽기 동작 시, 쓰기 비트라인에 접속하여 쓰기 비트라인을 통해 기준 전압을 출력함으로써, 감지 증폭기(BLSA)가 읽기 비트라인과 쓰기 비트라인 간의 전압 차를 기초로 저장 셀에 저장된 데이터의 값을 정확히 감지할 수 있도록 한다.The dummy cell is connected to the write bit line and outputs a reference voltage through the write bit line during a read operation in which the sense amplifier BLSA reads data of the storage cell through the read bit line. BLSA) accurately detects the value of data stored in the storage cell based on the voltage difference between the read bit line and the write bit line.

특정 저장 셀(Cell_0)이 선택 구동되는 경우를 예시하여 저장 셀(Cell_0)과 더미 셀(Dummy Cell)의 구조 및 동작을 설명하면 다음과 같다. 여기서 언급하는 더미 셀(Dummy Cell)은 선택된 저장 셀(Cell_0)과 같은 열에 배치되어 저장 셀(Cell_0)이 가지는 한 쌍의 읽기 비트라인 RBL0 및 쓰기 비트라인 WBL0을 공유하는 더미 셀을 의미한다.An example of a case in which a specific storage cell Cell_0 is selectively driven will be described with reference to the structure and operation of the storage cell Cell_0 and a dummy cell. The dummy cell referred to herein refers to a dummy cell disposed in the same column as the selected storage cell Cell_0 and sharing a pair of read bitline RBL0 and write bitline WBL0 of the storage cell Cell_0.

셀 구조를 살펴보면, 저장 셀(Cell_0)은 읽기 동작을 위한 읽기 워드라인 RWL0과 쓰기 동작을 위한 쓰기 워드라인 WWL0을 가지며, 그와 교차 배열되는 읽기 비트라인 RBL0과 쓰기 비트라인 WBL0을 가진다. 저장 셀(Cell_0)의 읽기 비트라인 RBL0과 쓰기 비트라인 WBL0은 감지 증폭기(BLSA0)에 결합된다. 읽기 워드라인 RWL0은 저장 셀(Cell_0)의 읽기 구간 동안 활성화되고, 쓰기 워드라인 WWL0은 저장 셀(Cell_0)의 쓰기 구간 동안 활성화된다.Referring to the cell structure, the storage cell Cell_0 has a read word line RWL0 for a read operation and a write word line WWL0 for a write operation, and has a read bit line RBL0 and a write bit line WBL0 intersected with the read word line RWL0. The read bit line RBL0 and the write bit line WBL0 of the storage cell Cell_0 are coupled to the sense amplifier BLSA0. The read word line RWL0 is activated during the read period of the storage cell Cell_0, and the write wordline WWL0 is activated during the write period of the storage cell Cell_0.

이러한 저장 셀(Cell_0)은 게인 셀을 구현하기 위하여, 읽기 트랜지스터(110)와 쓰기 트랜지스터(120)로 구성된 셀 트랜지스터 그룹(110, 120)을 포함한다.The storage cell Cell_0 includes cell transistor groups 110 and 120 including a read transistor 110 and a write transistor 120 to implement a gain cell.

더미 셀(Dummy Cell)은 저장 셀(Cell_0)의 셀 트랜지스터 그룹(110, 120)에 대응하는 셀 트랜지스터 그룹(140, 150)에, 읽기/쓰기 동작의 선택을 위한 선택 트랜지스터(130)를 추가한 구조로 형성할 수 있다.In the dummy cell, the selection transistor 130 for selecting a read / write operation is added to the cell transistor groups 140 and 150 corresponding to the cell transistor groups 110 and 120 of the storage cell Cell_0. It can be formed into a structure.

이러한 더미 셀(Dummy Cell)은 읽기 비트라인 RBL0 및 쓰기 비트라인 WBL0과 교차되는 방향으로 배열된 한 쌍의 더미 읽기 워드라인 DRWL과 더미 쓰기 워드라인 DWWL에 결합한다. 또한, 더미 셀(Dummy Cell)의 구동을 제어하기 위한 더미 셀 제어라인 DRWLb가 워드라인 방향으로 배치되어, 이 DRWLb가 더미 셀(Dummy Cell) 내 선택 트랜지스터(130)의 게이트단에 결합된다. DRWLb의 신호가 활성화됨에 따라, 더미 셀(Dummy Cell)이 구동되어 더미 셀(Dummy Cell)의 읽기 동작이 선택된다.The dummy cell is coupled to a pair of dummy read wordline DRWL and dummy write wordline DWWL arranged in a direction crossing the read bitline RBL0 and the write bitline WBL0. In addition, a dummy cell control line DRWLb for controlling driving of a dummy cell is disposed in the word line direction, and the DRWLb is coupled to a gate terminal of the selection transistor 130 in the dummy cell. As the signal of the DRWLb is activated, a dummy cell is driven to select a read operation of the dummy cell.

더미 셀(Dummy Cell)의 셀 트랜지스터 그룹(140, 150)은 기본적으로 저장 셀(Cell_0)의 셀 트랜지스터 그룹(110, 120)과 동일한 구조로서, 읽기 트랜지스터(140)와 쓰기 트랜지스터(150)를 포함하는 형태로 배치될 수 있다.The cell transistor groups 140 and 150 of the dummy cell basically have the same structure as the cell transistor groups 110 and 120 of the storage cell Cell_0 and include a read transistor 140 and a write transistor 150. It may be arranged in the form.

읽기 트랜지스터(140)는 더미 읽기 워드라인 DRWL에 결합하며, 선택 트랜지스터(130)가 턴-온 되는 읽기 구간(read cycle) 동안 함께 턴-온 되어, 읽기 구간 동안 쓰기 비트라인 WBL0로 기준 전압이 출력될 수 있도록 한다. 쓰기 트랜지스터(150)는 더미 쓰기 워드라인 DWWL에 결합하여 쓰기 구간(write cycle) 동안 턴-온 구동된다. 쓰기 구간 동안, 선택 트랜지터(130)는 턴-오프 되어 더미 셀(Dummy Cell)을 쓰기 비트라인 WBL0로부터 차단시킨다.The read transistor 140 is coupled to the dummy read wordline DRWL and turned on together during a read cycle in which the select transistor 130 is turned on, so that the reference voltage is output to the write bit line WBL0 during the read period. To be possible. The write transistor 150 is turned on during the write cycle in combination with the dummy write word line DWWL. During the write period, the select transistor 130 is turned off to block the dummy cell from the write bit line WBL0.

이때, 더미 셀(Dummy Cell)의 셀 트랜지스터 그룹(140, 150) 중에서 쓰기 트랜지스터(150)의 소스단 혹은 드레인단의 하나가 전원단(VDD) 또는 접지(GND)에 결합될 수 있다.At this time, one of the source terminal or the drain terminal of the write transistor 150 among the cell transistor groups 140 and 150 of the dummy cell may be coupled to the power supply terminal V DD or the ground GND.

즉, 더미 셀(Dummy Cell)은 항상 하이 또는 로우 데이터를 저장하고 있는 셀로 동작하여, 읽기 구간 동안은 쓰기 비트라인 WBL0로 해당 데이터에 따른 기준 전압을 제공하고, 쓰기 구간 동안은 쓰기 비트라인 WBL0로부터 차단되어 기 저장된 데이터를 유지하도록, 구동된다. 더미 셀(Dummy Cell)의 읽기 동작은 DRWL 및 DRWLb의 신호에 의해 제어된다.That is, the dummy cell operates as a cell that always stores high or low data, and provides a reference voltage according to the corresponding data to the write bit line WBL0 during the read period, and from the write bit line WBL0 during the write period. It is driven so as to keep the data that has been stored previously. The read operation of the dummy cell is controlled by the signals of DRWL and DRWLb.

더미 셀(Dummy Cell)과 저장 셀(Cell_0)은 동일한 읽기 구간 및 쓰기 구간을 가지도록 동작한다. 따라서, 더미 읽기 워드라인 DRWL과 읽기 워드라인 RWL0는 함께 활성화되고, 마찬가지로 더미 쓰기 워드라인 DWWL 및 쓰기 워드라인 WWL0도 함께 활성화된다.The dummy cell and the storage cell Cell_0 operate to have the same read period and write period. Accordingly, the dummy read wordline DRWL and the read wordline RWL0 are activated together, and the dummy write wordline DWWL and the write wordline WWL0 are also activated together.

읽기 동작을 위한 읽기 구간 동안, 저장 셀(Cell_0)은 읽기 비트라인 RBL0로 데이터를 출력하고, 더미 셀(Dummy Cell)은 쓰기 비트라인 WBL0로 기준 전압을 출력한다. 쓰기 동작을 위한 쓰기 구간 동안, 저장 셀(Cell_0)은 쓰기 비트라인 WBL0의 데이터를 읽어들여 저장하고, 더미 셀(Dummy Cell)은 쓰기 비트라인 WBL0과 차단되어 전원단(VDD)의 데이터를 다시 저장한다.During the read period for the read operation, the storage cell Cell_0 outputs data to the read bit line RBL0, and the dummy cell outputs a reference voltage to the write bitline WBL0. During the write period for the write operation, the storage cell Cell_0 reads and stores the data of the write bit line WBL0, and the dummy cell is cut off from the write bit line WBL0 to rewrite the data of the power supply terminal V DD . Save it.

일 실시예에서, 더미 셀(Dummy Cell) 및 저장 셀(Cell_0)이 도 4와 같이 NMOS 트랜지스터들로 구성된 경우, NMOS 타입 쓰기 트랜지스터(150)의 드레인단은 전원단(VDD)으로 결합하여 더미 셀(Dummy Cell)이 하이 데이터를 유지하도록 동작시킬 수 있다. 소스단은 읽기 트랜지스터(140)의 게이트단으로 결합된다.In an embodiment, when the dummy cell and the storage cell Cell_0 are configured with NMOS transistors as shown in FIG. 4, the drain terminal of the NMOS type write transistor 150 is coupled to the power supply terminal V DD . The cell may be operated to maintain high data. The source terminal is coupled to the gate terminal of the read transistor 140.

이러한 구조의 더미 셀(Dummy Cell)은 쓰기 구간 동안 활성화되는 더미 쓰기 워드라인 DWWL에 의해 쓰기 트랜지스터(150)를 턴-온 시켜 전원단(VDD)에 접속함으로써 기 저장된 하이 데이터가 유지될 수 있도록 한다.The dummy cell of this structure is connected to the power supply terminal V DD by turning on the write transistor 150 by the dummy write word line DWWL activated during the write period so that the stored high data can be maintained. do.

선택 트랜지스터(130) 및 읽기 트랜지스터(140)가 턴-온 되는 읽기 구간 동안에는 저장된 하이 데이터에 의해 쓰기 비트라인 WBL0에 기준 전압을 출력하게 된다.During the read period in which the selection transistor 130 and the read transistor 140 are turned on, the reference voltage is output to the write bit line WBL0 by the stored high data.

만약, 더미 셀(Dummy Cell) 및 저장 셀(Cell_0)이 PMOS 트랜지스터들로 구성된 경우라면, PMOS 타입 쓰기 트랜지스터의 드레인단을 접지(GND)에 결합하여 더미 셀(Dummy Cell)이 로우 데이터를 유지하도록 동작시킬 수 있다.If the dummy cell and the storage cell Cell_0 are composed of PMOS transistors, the drain terminal of the PMOS type write transistor is coupled to ground GND so that the dummy cell maintains low data. It can be operated.

선택 트랜지스터(130)는 셀 트랜지스터 그룹(140, 150) 내 읽기 트랜지스터(140)와, 쓰기 비트라인 WBL0 사이에 결합하며, 저장 셀(Cell_0)의 읽기 동작 시에는 턴-온 되어 쓰기 비트라인 WBL0에 전기적으로 접속하여 쓰기 트랜지스터(150)를 통해 기준 전압을 쓰기 비트라인 WBL0로 출력한다. 저장 셀(Cell_0)의 쓰기 동작 시에는, 선택 트랜지스터(130)가 턴-오프 되어 쓰기 비트라인 WBL0로부터 전기적으로 차단된다.The select transistor 130 is coupled between the read transistor 140 in the cell transistor groups 140 and 150 and the write bit line WBL0, and is turned on during the read operation of the storage cell Cell_0 to write bit line WBL0. Electrically connected, the reference voltage is output to the write bit line WBL0 through the write transistor 150. In the write operation of the storage cell Cell_0, the selection transistor 130 is turned off and electrically disconnected from the write bit line WBL0.

여기서, 더미 셀(Dummy Cell)의 읽기 트랜지스터(140)는 저장 셀(Cell_0)의 읽기 트랜지스터(110)와 서로 다른 전류 특성을 가지도록 설계될 수 있다. 이는 동일한 읽기 구간 동안 동일 전압이 인가되더라도, 더미 셀(Dummy Cell)의 읽기 트랜지스터(140)와 저장 셀(Cell_0)의 읽기 트랜지스터(110)에 흐르는 전류량을 다르게 조절하기 위한 것이다.Here, the read transistor 140 of the dummy cell may be designed to have a different current characteristic from that of the read transistor 110 of the storage cell Cell_0. This is to adjust the amount of current flowing through the read transistor 140 of the dummy cell and the read transistor 110 of the storage cell Cell_0 even when the same voltage is applied during the same read period.

이러한 트랜지스터 구성의 차이에 의해, 동일 전압 값(예컨대, VDD)에 대하여 더미 셀(Dummy Cell) 및 저장 셀(Cell_0)의 읽기 트랜지스터(140, 110)에 흐르는 전류량이 달라지게 된다. 그러므로, 읽기 구간 동안, 더미 셀(Dummy Cell)로부터 쓰기 비트라인 WBL0로 인가되는 전압과, 선택된 저장 셀(Cell_0)로부터 읽기 비트라인 RBL0로 인가되는 전압은 서로 다르게 나타난다. 이에 따라, 읽기 구간에서, 더미 셀(Dummy Cell)이 제공하는 전압을 저장 셀(Cell_0)의 데이터가 하이인지 로우인지 여부를 정확히 판단하기 위한 기준으로서 사용할 수 있다.Due to such a difference in transistor configuration, the amount of current flowing through the read cells 140 and 110 of the dummy cell and the storage cell Cell_0 with respect to the same voltage value (for example, V DD ) is changed. Therefore, during the read period, the voltage applied from the dummy cell to the write bit line WBL0 and the voltage applied from the selected storage cell Cell_0 to the read bit line RBL0 are different from each other. Accordingly, in the read period, the voltage provided by the dummy cell may be used as a reference for accurately determining whether the data of the storage cell Cell_0 is high or low.

이와 같이, 더미 셀(Dummy Cell)은, 저장 셀의 읽기 동작 시, 내부의 선택 트랜지스터(130)를 턴-온 하여 쓰기 비트라인의 전압을 기준으로서 제공한다. 그리고, 쓰기 비트라인을 통해 저장 셀에 데이터를 복원하거나 기록하는 저장 셀의 쓰기 동작 시에는, 내부의 선택 트랜지스터(130)를 턴-오프 하여 쓰기 비트라인과의 커플링을 차단함으로써 기 저장된 데이터를 유지할 수 있다.As described above, during the read operation of the storage cell, the dummy cell turns on the internal selection transistor 130 and provides the voltage of the write bit line as a reference. During the write operation of the storage cell which restores or writes data to the storage cell through the write bit line, the internal selection transistor 130 is turned off to block the coupling with the write bit line. I can keep it.

도 5는 본 발명의 일 실시예에 따른 감지 증폭기의 회로도이다.5 is a circuit diagram of a sense amplifier according to an embodiment of the present invention.

일 실시예에 따른 메모리 장치의 동작원리를 살펴보면, 세 가지 종류의 외부 명령, 즉, 읽기(read) 명령과 복원(refresh) 명령, 그리고 쓰기(write) 명령이 존재한다. 여기에서, 복원 명령은 외부 명령이 될 수도 있지만, 외부 명령 없이 내부에서 자체적으로 수행될 수도 있다. 이러한 세 가지 명령이 있는 경우, 각 명령의 액티브 구간에서 다음 순서에 따라 내부 동작이 수행된다.Referring to the operation principle of a memory device according to an embodiment, there are three types of external commands, that is, a read command, a refresh command, and a write command. Here, the restore command may be an external command, but may be executed internally without an external command. If there are three such commands, the internal operation is performed in the following order in the active period of each command.

먼저, 메모리 장치는 셀에 저장된 데이터를 읽어들이고, 읽어들인 데이터를 감지 증폭기(BLSA)를 통해 감지 및 증폭한다. 외부 명령이 읽기 명령이면, 다음으로, 읽어들인 데이터를 메모리 장치 밖으로 내보냄과 동시에 셀에 데이터를 복원한다. 여기에서, 외부 명령 또는 내부적으로 발생된 명령이 복원 명령이면, 감지 증폭기(BLSA)를 통해 감지 및 증폭된 데이터를 메모리 장치 밖으로 내보내지 않고, 셀에 데이터를 복원하는 동작만을 수행한다.First, the memory device reads data stored in a cell and senses and amplifies the read data through a sense amplifier BLSA. If the external command is a read command, next, the read data is sent out of the memory device and the data is restored to the cell. Here, if the external command or the command generated internally is a restore command, only the data restoring data is performed without sending out the data sensed and amplified through the sense amplifier BLSA out of the memory device.

또한, 외부 명령이 쓰기 명령인 경우에는, 읽어들인 데이터를 감지 증폭기(BLSA)에서 감지 및 증폭하여 셀에 데이터를 복원할 시점에, 복원할 데이터를 메모리 장치의 밖에서 입력된 외부 데이터로 대체하여 셀에 기록하는 동작이 이루어지게 된다.In addition, when the external command is a write command, at the time of restoring data to the cell by detecting and amplifying the read data by the sense amplifier BLSA, the data to be restored is replaced with external data input from the outside of the memory device. The recording operation is performed.

이와 같이, 일 실시예의 메모리 장치는, 읽기, 복원, 쓰기의 3가지 명령에 대하여, 각 명령의 액티브 구간 동안, 셀에 저장된 데이터를 읽어들이는 읽기 동작과 셀에 데이터를 다시 기록하는 복원 동작을 연속하여 진행하거나(읽기 명령 및 복원 명령의 경우), 셀에 저장된 데이터를 읽어들이는 읽기 동작과 외부 데이터를 셀에 기록하는 쓰기 동작을 연속하여 진행한다(쓰기 명령의 경우). 이에 따라, 각 명령의 액티브 구간은 읽기 동작을 수행하기 위한 읽기 구간과, 쓰기 동작을 수행하기 위한 쓰기 구간을 연속적으로 포함하게 된다.As described above, the memory device according to an exemplary embodiment performs a read operation for reading data stored in a cell and a restore operation for rewriting data in the cell, for the three commands of read, restore, and write during the active period of each command. It proceeds continuously (in the case of the read command and the restore command) or successively proceeds the read operation of reading the data stored in the cell and the write operation of writing the external data in the cell (in the case of the write command). Accordingly, the active section of each command includes a read section for performing a read operation and a write section for performing a write operation.

전술한 메모리 장치의 동작원리에 따라, 각 저장 셀은, 읽기, 복원, 쓰기의 3가지 명령에 대하여, 읽기 구간과, 그에 이어지는 쓰기 구간이 포함된 액티브 구간을 가지도록 구동되어 모든 명령에 대해 읽기 동작을 실행하게 된다.According to the operation principle of the above-described memory device, each storage cell is driven to have an active section including a read section followed by a write section for three commands of read, restore, and write to read all the commands. Will execute the action.

감지 증폭기(BLSA)는 기본적으로 결합된 한 쌍의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL로부터 전달되는 데이터를 감지 및 증폭한다. 더불어, 감지 증폭기(BLSA)는 스위칭 동작을 통해 읽기 비트라인 RBL과 선택적으로 결합하도록 구성된다.The sense amplifier BLSA basically senses and amplifies the data transferred from the pair of read bitline RBL and write bitline WBL coupled. In addition, the sense amplifier BLSA is configured to selectively couple with the read bitline RBL through a switching operation.

저장 셀의 데이터를 읽어들이기 위한 읽기 동작 시, 액티브 구간이 시작되면, 저장 셀은 저장 중인 데이터를 읽기 비트라인 RBL로 출력하여 해당 데이터를 읽기 비트라인 RBL을 통해 감지 증폭기(BLSA)에 전달한다. 저장 셀의 데이터가 출력되어 읽기 비트라인 RBL을 통해 전달됨에 따라, 감지 증폭기(BLSA)는 저장 셀의 데이터를 읽어들이게 된다.During the read operation for reading data of the storage cell, when the active period starts, the storage cell outputs the data being stored to the read bitline RBL and transfers the corresponding data to the sense amplifier BLSA through the read bitline RBL. As the data of the storage cell is output and transferred through the read bit line RBL, the sense amplifier BLSA reads the data of the storage cell.

저장 셀의 데이터를 읽어들이고 나면, 감지 증폭기(BLSA)가 구동 인에이블 신호에 의해 구동을 시작하되, 구동 시작 직후 읽기 비트라인 RBL과의 접속을 차단하여 접속 차단 상태에서 데이터의 감지 및 증폭 동작을 수행하게 된다.After reading the data from the storage cell, the sense amplifier (BLSA) starts to drive by the drive enable signal, but immediately after starting the drive, the connection to the read bit line RBL is blocked to detect and amplify the data in the disconnected state. Will perform.

구체적으로, 셀 영역으로부터 감지 증폭기(BLSA)의 영역까지 연장 형성된 읽기 비트라인 RBL을 통해, 저장 셀로부터 읽기 비트라인 RBL로 출력된 데이터가 감지 증폭기(BLSA)에 전달될 때까지의 일부 읽기 구간 동안에는 감지 증폭기(BLSA)와 읽기 비트라인 RBL 간의 전기적 접속이 유지된다. 데이터를 읽어들인 다음의 나머지 읽기 구간 및 이어지는 쓰기 구간 동안에는 감지 증폭기(BLSA)와 읽기 비트라인 RBL 간의 전기적 접속이 차단된다. 이에 따라, 셀 영역의 읽기 비트라인 RBL과의 접속 차단 상태에서 감지 증폭기(BLSA)의 실질적인 구동 동작, 즉, 데이터의 감지 및 증폭이 이루어지게 된다.Specifically, the read bit line RBL extends from the cell region to the region of the sense amplifier BLSA, and during some read periods until data output from the storage cell to the read bit line RBL is transferred to the sense amplifier BLSA. An electrical connection is maintained between the sense amplifier BLSA and the read bitline RBL. The electrical connection between the sense amplifier (BLSA) and the read bitline RBL is interrupted during the next read period and subsequent write periods of reading the data. Accordingly, the driving operation of the sense amplifier BLSA, that is, the sensing and amplification of data, is performed in the disconnection state of the read bit line RBL in the cell region.

종래의 감지 증폭기는 셀 영역의 읽기 비트라인과 항상 접속되어 있으므로, 감지 증폭기의 구동 시 셀 영역으로부터의 누설전류로 인해 데이터의 정확한 감지 및 증폭이 어렵고, 불필요한 전류 소모가 발생하게 된다.Since the conventional sense amplifier is always connected to the read bit line of the cell region, the leakage current from the cell region during driving of the sense amplifier makes it difficult to accurately sense and amplify the data and cause unnecessary current consumption.

반면, 본 발명에서는, 감지 증폭기(BLSA)의 구동 직후 셀 영역 내 읽기 비트라인 RBL과의 접속을 차단하여 읽기 비트라인 RBL과의 접속에 의해 유발되는 불필요한 전류 소모나 누설전류의 발생을 방지함으로써, 감지 증폭기(BLSA)의 데이터 감지 및 증폭 성능을 향상시키고, 이에 따라 메모리 장치의 전체적인 동작 안정성을 향상시킬 수 있다.On the other hand, in the present invention, by preventing the connection of the read bit line RBL in the cell region immediately after driving the sense amplifier BLSA to prevent unnecessary current consumption or leakage current caused by the connection of the read bit line RBL, The data sensing and amplification performance of the sense amplifier BLSA may be improved, and thus the overall operating stability of the memory device may be improved.

읽기, 복원, 쓰기 명령의 액티브 구간은 모두 읽기 동작을 위한 처음의 읽기 구간과 이어지는 쓰기 구간을 포함한다. 그러므로, 읽기 동작 시 감지 증폭기(BLSA)가 스위칭 동작에 의해 읽기 비트라인 RBL과의 접속 및 차단을 제어하는 구성은, 읽기, 복원, 쓰기의 모든 명령에 대해 적용될 수 있다.The active sections of the read, restore, and write commands all include the first read section and the subsequent write section for the read operation. Therefore, the configuration in which the sense amplifier BLSA controls the connection and disconnection of the read bit line RBL by the switching operation in the read operation may be applied to all commands of read, restore, and write.

이를 위하여, 감지 증폭기(BLSA)는 도 5에 도시된 것처럼, 증폭기 구동부(100), 래치 회로(200), 메인 프리차지 회로(300), 및 스위칭 회로(400)를 포함한다. 스위칭 회로(400)에는 제1 트랜스미션 게이트(420), 제2 트랜스미션 게이트(430) 및 서브 프리차지 회로(410)가 포함된다.To this end, the sense amplifier BLSA includes an amplifier driver 100, a latch circuit 200, a main precharge circuit 300, and a switching circuit 400, as shown in FIG. 5. The switching circuit 400 includes a first transmission gate 420, a second transmission gate 430, and a sub precharge circuit 410.

증폭기 구동부(100)는 하나의 열을 이루는 한 쌍의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL을 통해 감지 증폭기(BLSA)와 결합된 복수의 저장 셀 중에서, 임의의 저장 셀에 대한 읽기 동작이 수행될 때, 읽기 비트라인 RBL을 통해 해당 저장 셀에 저장된 데이터를 읽어들인 다음, 감지 증폭기(BLSA)를 구동한다.The amplifier driver 100 may perform a read operation on an arbitrary storage cell among a plurality of storage cells coupled with the sense amplifier BLSA through a pair of read bit lines RBL and write bit lines WBL forming one column. When the data stored in the corresponding storage cell is read through the read bit line RBL, the sense amplifier BLSA is driven.

이어서, 증폭기 구동부(100)는 감지 증폭기(BLSA)와 읽기 비트라인 RBL 간의 접속이 차단되도록 한 후에, 읽어들인 데이터의 증폭 동작을 수행하도록, 계속하여 감지 증폭기(BLSA)를 구동한다.Subsequently, after the connection between the sense amplifier BLSA and the read bit line RBL is cut off, the amplifier driver 100 continuously drives the sense amplifier BLSA to perform an amplification operation of the read data.

감지 증폭기(BLSA)의 구동 제어는 RDEN, PCG, YSEL, RPCG, RBLEN, RBLENb 등의 제어 신호를 통해 이루어질 수 있다. The driving control of the sense amplifier BLSA may be performed through control signals such as RDEN, PCG, YSEL, RPCG, RBLEN, and RBLENb.

RDEN은 감지 증폭기(BLSA), 특히 데이터의 감지 및 증폭 동작을 수행하는 래치 회로(200)의 활성화/비활성화 여부를 선택하기 위한 구동 인에이블 신호이다. RBLEN 및 RBLENb는 감지 증폭기(BLSA), 특히 스위칭 회로(400)와 읽기 비트라인 RBL 간의 접속/차단 여부를 선택하기 위한 차단 인에이블 신호로서, 서로 반전되는 로직값(하이, 로우)을 가진다.The RDEN is a drive enable signal for selecting whether to activate / deactivate the sense amplifier BLSA, particularly the latch circuit 200 that performs data sensing and amplification operations. RBLEN and RBLENb are blocking enable signals for selecting whether to connect or disconnect the sense amplifier BLSA, in particular, the switching circuit 400 and the read bit line RBL, and have logic values (high and low) inverted from each other.

PCG는 메인 프리차지 회로(300)의 활성화/비활성화 여부를 선택하기 위한 제어 신호이다. RPCG는 서브 프리차지 회로(410)의 활성화/비활성화 여부를 선택하기 위한 제어 신호이다. YSEL은 열(column) 선택 신호로서, YSEL이 활성화되면 해당 열의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL이 선택 구동되어, 선택된 읽기 비트라인 RBL 및 쓰기 비트라인 WBL을 통해 데이터 입출력이 이루어진다.The PCG is a control signal for selecting whether to activate or deactivate the main precharge circuit 300. The RPCG is a control signal for selecting whether to activate or deactivate the sub precharge circuit 410. The YSEL is a column selection signal. When YSEL is activated, the read bit line RBL and the write bit line WBL of the corresponding column are selectively driven to perform data input / output through the selected read bit line RBL and the write bit line WBL.

각 제어 신호의 인가 및 그에 따른 감지 증폭기(BLSA)의 구동은 도 6 내지 도 8 부분에서 보다 상세히 설명한다.Application of each control signal and thus driving of the sense amplifier BLSA will be described in more detail with reference to FIGS. 6 to 8.

읽기 비트라인 RBL 및 쓰기 비트라인 WBL은 복수의 저장 셀이 배열되어 있는 셀 영역으로부터, 도 5에 도시된 것처럼, 제1 트랜스미션 게이트(420)와 제2 트랜스미션 게이트(430)를 통하여 래치 회로(200)가 위치한 부분까지 연장 형성된다(노드 B, 노드 C).The read bit line RBL and the write bit line WBL are each connected to the latch circuit 200 through the first transmission gate 420 and the second transmission gate 430, as shown in FIG. 5, from a cell region in which a plurality of storage cells are arranged. ) Extends to the position where () is located (Node B, Node C).

셀 영역과 인접한 감지 증폭기(BLSA)의 일부 영역에는, 읽기 비트라인 RBL을 프리차지(precharge)할 수 있는 서브 프리차지 회로(410)가 구성된다.In some regions of the sense amplifier BLSA adjacent to the cell region, a sub precharge circuit 410 capable of precharging the read bit line RBL is configured.

구체적으로, 서브 프리차지 회로(410)는 제1 트랜스미션 게이트(420)의 전단에 배치되어, 명령(읽기, 쓰기, 복원 중의 하나)에 따른 액티브 구간 중 읽기 비트라인 RBL 상의 제1 트랜스미션 게이트(420)가 차단되는 구간 동안, 읽기 비트라인 RBL의 프리차지 동작을 수행하게 된다.In detail, the sub precharge circuit 410 is disposed in front of the first transmission gate 420 so that the first transmission gate 420 on the read bit line RBL of the active period according to the command (one of read, write, and restore) is disposed. ), The precharge operation of the read bit line RBL is performed.

도 5의 일 실시예에서, 서브 프리차지 회로(410)는 읽기 비트라인 RBL을 VDD 값으로 프리차지할 수 있는 PMOS 트랜지스터(411)로 이루어진다. PMOS 트랜지스터(411)에서 드레인단은 읽기 비트라인 RBL에 결합하고, 소스단은 전원단(VDD)으로 결합된다. 그 게이트단에는 턴-온 및 턴-오프를 제어하기 위한 제어 신호 RPCG가 인가된다.In one embodiment of FIG. 5, the sub precharge circuit 410 is comprised of a PMOS transistor 411 capable of precharging the read bit line RBL to a V DD value. In the PMOS transistor 411, the drain terminal is coupled to the read bit line RBL, and the source terminal is coupled to the power supply terminal V DD . At the gate end thereof, a control signal RPCG for controlling turn-on and turn-off is applied.

다른 실시예에서, 서브 프리차지 회로(410)는 읽기 비트라인 RBL을 GND 값으로 프리차지할 수 있는 NMOS 트랜지스터로 이루어질 수 있다. 이러한 경우, NMOS 트랜지스터의 드레인단과 소스단은 읽기 비트라인 RBL 및 접지(GND)에 각각 결합한다. 그 게이트단에는 턴-온 및 턴-오프를 제어하기 위한 제어 신호 RPCG가 인가된다.In another embodiment, the sub precharge circuit 410 may be an NMOS transistor capable of precharging the read bit line RBL to a GND value. In this case, the drain terminal and the source terminal of the NMOS transistor are coupled to the read bit line RBL and ground (GND), respectively. At the gate end thereof, a control signal RPCG for controlling turn-on and turn-off is applied.

마찬가지로, 래치 회로(200)와 인접한 감지 증폭기(BLSA)의 일부 영역에는, 읽기 비트라인 RBL 또는 쓰기 비트라인 WBL을 프리차지할 수 있는 메인 프리차지 회로(300)가 구성된다. 메인 프리차지 회로(300)는 한 쌍의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL에 결합하여, 액티브 구간 전의 프리차지 구간 동안, 읽기 비트라인 RBL 또는 쓰기 비트라인 WBL의 프리차지 동작을 수행한다. 도 5의 일 실시예에 따른 메인 프리차지 회로(300)는, 읽기 비트라인 RBL 또는 쓰기 비트라인 WBL을 VDD 값으로 프리차지할 수 있는 PMOS 트랜지스터들(310, 320)로 구성된다.Similarly, in some regions of the sense amplifier BLSA adjacent to the latch circuit 200, a main precharge circuit 300 capable of precharging the read bit line RBL or the write bit line WBL is configured. The main precharge circuit 300 is coupled to a pair of read bitline RBL and write bitline WBL to perform a precharge operation of the read bitline RBL or the write bitline WBL during the precharge period before the active period. The main precharge circuit 300 according to the exemplary embodiment of FIG. 5 is composed of PMOS transistors 310 and 320 capable of precharging the read bit line RBL or the write bit line WBL to a V DD value.

또한, 일 실시예에서, 감지 증폭기(BLSA)의 읽기 비트라인 RBL과 쓰기 비트라인 WBL은 래치 회로(200) 양단의 NMOS 트랜지스터(250, 260)를 통하여 읽기 글로벌 비트라인(RGBL: Read Global BitLine) 및 쓰기 글로벌 비트라인(WGBL: Write Global BitLine)에 일대일로 대응된다.In addition, in one embodiment, the read bit line RBL and the write bit line WBL of the sense amplifier BLSA are read global bitline (RGBL) through the NMOS transistors 250 and 260 across the latch circuit 200. And Write Global BitLine (WGBL).

일 실시예에서, 래치 회로(200)는 서로 대칭되는 2개의 PMOS 트랜지스터(210, 220)와, 서로 대칭되는 2개의 NMOS 트랜지스터(230, 240)로 구성된, 크로스 커플 래치(cross coupled latch) 형태의 회로 구조를 가진다. 크로스 커플 래치 회로는 게이트단으로 인가되는 구동 인에이블 신호 RDEN에 의해 래치 회로(200)를 구동시키는 역할을 하는 NMOS 트랜지스터(270)의 드레인단과 결합되어 있다. 이 NMOS 트랜지스터(270)는 전류 소스의 역할을 하는 것으로, 일 실시예에 따르면, 그 소스단이 접지(GND)에 결합된다. NMOS 트랜지스터(270)의 게이트단에서 구동 인에이블 신호 RDEN이 프리차지 값인 GND에서 액티브 값인 VDD로 천이(transition)하여 활성화될 때 감지 증폭기(BLSA)가 구동되면서 래치 회로(200)가 동작을 시작하게 된다.In one embodiment, the latch circuit 200 is in the form of a cross coupled latch, consisting of two PMOS transistors 210 and 220 symmetrical to each other and two NMOS transistors 230 and 240 symmetrical to each other. Has a circuit structure. The cross couple latch circuit is coupled to the drain end of the NMOS transistor 270 which serves to drive the latch circuit 200 by the drive enable signal RDEN applied to the gate end. The NMOS transistor 270 serves as a current source, and according to one embodiment, its source terminal is coupled to ground (GND). When the drive enable signal RDEN is transitioned from the precharge value GND to the active value V DD at the gate terminal of the NMOS transistor 270 and activated, the sense amplifier BLSA is driven and the latch circuit 200 starts to operate. Done.

구동이 시작되면, 래치 회로(200)는 결합된 한 쌍의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL로부터 전달되는 데이터를 감지하여 형성되는 증폭 경로를 따라 증폭 동작을 수행한다.When the driving is started, the latch circuit 200 performs an amplification operation along an amplification path formed by sensing data transferred from the paired read bit line RBL and the write bit line WBL.

스위칭 회로(400)는 셀 영역과 래치 회로(200)의 사이에 위치하여, 스위칭 동작에 의해 래치 회로(200)와 읽기 비트라인 RBL을 선택적으로 결합시키되, 감지 증폭기(BLSA)의 구동이 시작된 직후 바로 차단 동작을 수행함으로써, 감지 증폭기(BLSA)가 읽기 비트라인 RBL로부터 전기적으로 차단된 상태에서 데이터의 감지 및 증폭 동작을 수행할 수 있도록 한다.The switching circuit 400 is positioned between the cell region and the latch circuit 200 to selectively couple the latch circuit 200 and the read bit line RBL by a switching operation, but immediately after driving of the sense amplifier BLSA starts. By immediately performing the blocking operation, the sense amplifier BLSA may perform data sensing and amplifying operation while being electrically disconnected from the read bit line RBL.

일 실시예에서, 스위칭 회로(400)는 구동 인에이블 신호 RDEN이 활성화되어 감지 증폭기(BLSA)의 래치 회로(200)가 구동된 직후, 활성화된 차단 인에이블 신호 RBLEN 및 RBLENb에 의해 차단 동작을 수행하여 래치 회로(200)를 읽기 비트라인 RBL로부터 차단시키게 된다.In one embodiment, the switching circuit 400 performs the blocking operation by the activated blocking enable signals RBLEN and RBLENb immediately after the driving enable signal RDEN is activated and the latch circuit 200 of the sense amplifier BLSA is driven. Thus, the latch circuit 200 is disconnected from the read bit line RBL.

스위칭 회로(400)의 제1 트랜스미션 게이트(420)는 셀 영역으로부터 연장 형성된 읽기 비트라인 RBL 상에 위치하고, 병렬 접속된 PMOS 트랜지스터(421)와 NMOS 트랜지스터(422) 한 쌍으로 이루어진다. 이러한 제1 트랜스미션 게이트(420)는 반전 관계인 RBLEN 및 RBLENb의 신호에 따라 PMOS 트랜지스터(421) 및 NMOS 트랜지스터(422)의 온/오프를 제어하여, 읽기 비트라인 RBL을 통해 전달되는 데이터를 전달 또는 차단시키게 된다.The first transmission gate 420 of the switching circuit 400 is disposed on the read bit line RBL extending from the cell region and includes a pair of PMOS transistors 421 and NMOS transistors 422 connected in parallel. The first transmission gate 420 controls the on / off of the PMOS transistor 421 and the NMOS transistor 422 according to the signals of the inverted RBLEN and RBLENb to transfer or block data transferred through the read bit line RBL. Let's go.

제1 트랜스미션 게이트(420)의 PMOS 트랜지스터(421) 및 NMOS 트랜지스터(422)가 턴-온 되면 읽기 비트라인 RBL이 셀 영역으로부터 래치 회로(200)가 있는 노드 B까지 도통되고, 턴-오프 되면 셀 영역으로부터 연장 형성된 읽기 비트라인 RBL이 래치 회로(200)에 도달하기 전에 끊어지게 된다.When the PMOS transistor 421 and the NMOS transistor 422 of the first transmission gate 420 are turned on, the read bit line RBL conducts from the cell region to the node B where the latch circuit 200 is located, and when turned off, the cell The read bit line RBL formed extending from the region is cut off before reaching the latch circuit 200.

서브 프리차지 회로(410)는 전술한 바와 같이, 읽기 비트라인 RBL의 프리차지 동작을 수행한다.As described above, the sub precharge circuit 410 performs a precharge operation of the read bit line RBL.

저장 셀에 저장된 데이터를 읽어들이기 위하여, 액티브 구간(초기의 읽기 구간)이 시작되면, 저장 셀로부터 읽기 비트라인 RBL로 데이터가 출력되어 감지 증폭기(BLSA)가 읽기 비트라인 RBL을 통해 해당 데이터를 읽어들이게 된다. 이때, 스위칭 회로(400) 내 제1 트랜스미션 게이트(420)는 턴-온 되어 읽기 비트라인 RBL을 도통시키고 있는 상태이다.In order to read the data stored in the storage cell, when the active period (initial read period) starts, data is output from the storage cell to the read bitline RBL so that the sense amplifier BLSA reads the data through the read bitline RBL. It will be. At this time, the first transmission gate 420 in the switching circuit 400 is turned on to conduct the read bit line RBL.

저장 셀의 데이터가 읽기 비트라인 RBL에 실려 감지 증폭기(BLSA) 내 래치 회로(200) 부분까지 전달되고 나면, 증폭기 구동부(100)는 구동 인에이블 신호 RDEN을 활성화하여 래치 회로(200)를 구동시킴으로써 감지 증폭기(BLSA)의 구동을 시작한다. 감지 증폭기(BLSA)의 구동 직후에, 증폭기 구동부(100)는 차단 인에이블 신호 RBLEN 및 RBLENb를 활성화함으로써, 스위칭 회로(400)를 동작시켜 읽기 비트라인 RBL 상의 제1 트랜스미션 게이트(420)를 차단시킨다.After the data of the storage cell is loaded on the read bit line RBL to the part of the latch circuit 200 in the sense amplifier BLSA, the amplifier driver 100 activates the drive enable signal RDEN to drive the latch circuit 200. The driving of the sense amplifier BLSA starts. Immediately after driving of the sense amplifier BLSA, the amplifier driver 100 activates the blocking enable signals RBLEN and RBLENb to operate the switching circuit 400 to block the first transmission gate 420 on the read bit line RBL. .

서브 프리차지 회로(410)는 제1 트랜스미션 게이트(420)가 차단되는 구간 동안, 읽기 비트라인 RBL의 프리차지 동작을 수행하게 된다.The sub precharge circuit 410 performs the precharge operation of the read bit line RBL during the period in which the first transmission gate 420 is blocked.

또한, 실시예에 따라 제1 트랜스미션 게이트(420)와 대칭되는 제2 트랜스미션 게이트(430)가 추가 구성될 수 있다.In addition, according to an embodiment, a second transmission gate 430 symmetric with the first transmission gate 420 may be further configured.

제2 트랜스미션 게이트(430)는 셀 영역으로부터 연장 형성된 쓰기 비트라인 WBL 상에 위치하며, 제1 트랜스미션 게이트(420)와 마찬가지로, 병렬 접속된 PMOS 트랜지스터(431) 및 NMOS 트랜지스터(432) 한 쌍으로 이루어진다. 여기서, NMOS 트랜지스터(432)의 게이트단은 전원단(VDD)으로 결합되고, PMOS 트랜지스터(431)의 게이트단은 접지(GND)로 결합된다.The second transmission gate 430 is positioned on the write bit line WBL extending from the cell region and, like the first transmission gate 420, includes a pair of PMOS transistors 431 and NMOS transistors 432 connected in parallel. . Here, the gate terminal of the NMOS transistor 432 is coupled to the power supply terminal V DD , and the gate terminal of the PMOS transistor 431 is coupled to ground GND.

이에 따라, 제2 트랜스미션 게이트(430)의 PMOS 트랜지스터(431)와 NMOS 트랜지스터(432)는 항상 턴-온 되어 쓰기 비트라인 WBL과의 전기적 접속 상태를 유지함으로써, 쓰기 비트라인 WBL이 항상 셀 영역으로부터 래치 회로(200)가 있는 노드 C 부분까지 도통될 수 있도록 한다.Accordingly, the PMOS transistor 431 and the NMOS transistor 432 of the second transmission gate 430 are always turned on to maintain an electrical connection with the write bit line WBL so that the write bit line WBL is always out of the cell region. It can be conducted to the node C portion where the latch circuit 200 is located.

읽기 비트라인 RBL과 쓰기 비트라인 WBL 상에 서로 대칭되는 제1, 제2 트랜스미션 게이트(420, 430)를 구성하면, 두 비트라인 사이에 커패시턴스, 레지스턴스 값에 대한 대칭성을 유지할 수 있고, 이에 따라 감지 증폭기(BLSA)의 동작 마진(margin)을 개선할 수 있다.By configuring the first and second transmission gates 420 and 430 that are symmetrical with each other on the read bitline RBL and the write bitline WBL, the symmetry of capacitance and resistance values can be maintained between the two bitlines, thereby sensing The operating margin of the amplifier BLSA may be improved.

이와 같이, 읽기 동작 시, 저장 셀의 액티브 구간(구체적으로, 초기 읽기 구간)이 시작되어 저장 셀에 저장된 데이터가 읽기 비트라인 RBL을 통해 감지 증폭기(BLSA)로 전달되고 나면, 감지 증폭기(BLSA)가 RDEN에 의해 구동을 시작하고, 감지 증폭기(BLSA)의 구동 직후 바로 감지 증폭기(BLSA)와 읽기 비트라인 RBL 간의 전기적 접속이 차단된다.As described above, in the read operation, after the active period (specifically, the initial read period) of the storage cell is started and the data stored in the storage cell is transferred to the sense amplifier BLSA through the read bit line RBL, the sense amplifier BLSA. Starts driving by RDEN, and the electrical connection between the sense amplifier BLSA and the read bit line RBL is cut off immediately after the sense amplifier BLSA is driven.

일 실시예에서, 감지 증폭기(BLSA)는 저장 셀의 액티브 구간 중, 읽기 비트라인 RBL을 통해 저장 셀의 데이터를 수신하기 위한 읽기 구간의 초기 일부를 제외하고, 나머지 읽기 구간 및 이어지는 쓰기 구간 동안, 스위칭 회로(200)를 턴-오프하여 읽기 비트라인 RBL과의 전기적 접속을 차단시킬 수 있다.In one embodiment, the sense amplifier (BLSA) of the active period of the storage cell, except for the initial portion of the read period for receiving the data of the storage cell through the read bitline RBL, during the remaining read period and subsequent write period, The switching circuit 200 may be turned off to cut off the electrical connection with the read bit line RBL.

이러한 구조는 감지 증폭기(BLSA) 구동 시, 전류 소모량을 줄이고, 선택되지 않은 셀들의 누설전류를 줄여 메모리 장치의 동작 안정성을 개선할 수 있다.Such a structure may reduce current consumption and reduce leakage current of unselected cells when driving a sense amplifier (BLSA), thereby improving operational stability of the memory device.

한편, 저장 셀로부터 하이 데이터를 읽어들이는 경우(Read "high")를 가정하여, 래치 회로(200)의 데이터 감지, 증폭 동작과 스위칭 회로(400)의 스위칭 동작을 예시적으로 설명하면 다음과 같다. 여기서, 전원단(VDD)은 1.2V, 접지(GND)는 0V로 가정한다.On the other hand, assuming that high data is read from the storage cell (Read "high"), the data sensing, amplifying operation of the latch circuit 200 and the switching operation of the switching circuit 400 will be described as follows. same. Here, it is assumed that the power supply terminal V DD is 1.2V and the ground GND is 0V.

읽기 동작이 시작될 때, 스위칭 회로(400)의 제1 트랜스미션 게이트(420)는 턴-온 된 상태로서, 읽기 비트라인 RBL이 셀 영역으로부터 래치 회로(200)가 있는 노드 B 부분까지 도통된다.When the read operation starts, the first transmission gate 420 of the switching circuit 400 is turned on, and the read bit line RBL is conducted from the cell region to the node B portion where the latch circuit 200 is located.

여기서, 읽기 구간으로 진입하여 저장 셀의 데이터가 읽기 비트라인 RBL에 실리는 동안에는, 감지 증폭기(BLSA)의 구동을 제어하는 구동 인에이블 신호 RDEN이 비활성화 상태를 유지한다.Here, while entering the read period and the data of the storage cell is loaded on the read bit line RBL, the drive enable signal RDEN that controls the driving of the sense amplifier BLSA is maintained in an inactive state.

저장 셀에 하이 데이터가 저장되어 있으므로, 읽기 동작 시, 저장 셀로부터 읽기 비트라인 RBL로 하이 데이터가 실리면서 노드 B에 일정 전압(예컨대, 1.0V 정도)이 걸린다. 또한, 제2 트랜스미션 게이트(430)는 항상 턴-온 된 상태이므로, 쓰기 비트라인 WBL에 더미 셀이 제공하는 기준 전압이 실리면서 노드 C에 해당 전압(예컨대, 1.1V 정도)이 걸린다.Since high data is stored in the storage cell, a high voltage is loaded from the storage cell to the read bit line RBL during the read operation, and a constant voltage (eg, about 1.0 V) is applied to the node B. In addition, since the second transmission gate 430 is always turned on, the reference voltage provided by the dummy cell is loaded on the write bit line WBL, and the corresponding voltage (for example, about 1.1V) is applied to the node C.

읽기 구간 동안 턴-온 되는, 더미 셀의 읽기 트랜지스터(140)와 저장 셀의 읽기 트랜지스터(110)는 전류 특성이 다르므로, 2개의 셀이 모두 전원단(VDD)으로 접속됨에도 서로 다른 값의 전압이 노드 B 및 노드 C에 인가된다.Since the read transistor 140 of the dummy cell and the read transistor 110 of the storage cell, which are turned on during the read period, have different current characteristics, even though the two cells are connected to the power supply terminal V DD , the different values may be different. Voltage is applied to node B and node C.

일 실시예에서, 저장 셀에 저장된 하이 데이터가 읽기 비트라인 RBL로 전달되는 경우, 읽기 비트라인 RBL의 전압이 1.0V로 쓰기 비트라인 WBL의 전압 1.1V보다 ΔVbl(0.1V) 만큼 낮아지며, 감지 증폭기(BLSA)는 이러한 전압 차를 감지하여 저장 셀에 하이 데이터가 저장되어 있음을 감지하게 된다.In one embodiment, when the high data stored in the storage cell is transferred to the read bit line RBL, the voltage of the read bit line RBL is 1.0V, which is ΔV bl (0.1V) lower than the voltage 1.1V of the write bitline WBL, and is sensed. The amplifier BLSA senses such a voltage difference to detect that high data is stored in the storage cell.

노드 B의 전압 1.0V는 우측 PMOS 트랜지스터(220)와 NMOS 트랜지스터(240)의 게이트단으로 인가되고, 노드 C의 전압 1.1V는 좌측 PMOS 트랜지스터(210)와 NMOS 트랜지스터(230)의 게이트단으로 인가된다.A voltage of 1.0V at node B is applied to the gate terminals of the right PMOS transistor 220 and the NMOS transistor 240, and a voltage of 1.1V at node C is applied to the gate terminals of the left PMOS transistor 210 and the NMOS transistor 230. do.

이후, 감지 증폭기(BLSA)의 구동을 위하여, 구동 인에이블 신호 RDEN이 활성화되어 하단의 NMOS 트랜지스터(270)가 턴-온 된다. 그 직후에, 차단 인에이블 신호 RBLEN 및 RBLENb의 신호에 의해 읽기 비트라인 RBL 상의 PMOS 트랜지스터(421) 및 NMOS 트랜지스터(422)는 턴-오프 되어, 감지 증폭기(BLSA) 내부의 읽기 비트라인 RBL 부분을 셀 영역의 읽기 비트라인 RBL 부분으로부터 차단시킨다.Thereafter, in order to drive the sense amplifier BLSA, the driving enable signal RDEN is activated to turn on the lower NMOS transistor 270. Immediately thereafter, the PMOS transistor 421 and the NMOS transistor 422 on the read bitline RBL are turned off by the signals of the block enable signals RBLEN and RBLENb to turn off the read bitline RBL portion inside the sense amplifier BLSA. It blocks from the read bit line RBL portion of the cell area.

RDEN의 신호에 의해 제어되는 NMOS 트랜지스터(270)가 턴-온 됨에 따라, 좌측 NMOS 트랜지스터(230)와 우측 PMOS 트랜지스터(220)가 턴-온 된다. 구체적으로, 전류 소스인 NMOS 트랜지스터(270)가 턴-온 되면서, 서로 마주보는 2개의 NMOS 트랜지스터(230, 240) 중에서 게이트-소스 간 전압(Vgs)이 더 큰 좌측 NMOS 트랜지스터(230)가 턴-온 되고, 이에 따라 서로 마주보는 2개의 PMOS 트랜지스터(210, 220) 중에서 게이트-소스 간 전압(Vgs)이 더 커지는 우측 PMOS 트랜지스터(220)가 턴-온 된다.As the NMOS transistor 270 controlled by the signal of RDEN is turned on, the left NMOS transistor 230 and the right PMOS transistor 220 are turned on. Specifically, as the current source NMOS transistor 270 is turned on, the left NMOS transistor 230 having the larger gate-source voltage Vgs among the two NMOS transistors 230 and 240 facing each other is turned on. The right PMOS transistor 220, which has a larger gate-source voltage Vgs, is turned on among the two PMOS transistors 210 and 220 facing each other.

결국, 접지(GND)에서 좌측 NMOS 트랜지스터(230), 읽기 비트라인 RBL로 이어지는 경로가 형성되고, 전원단(VDD)에서 우측 PMOS 트랜지스터(220), 쓰기 비트라인 WBL로 이어지는 경로가 형성되어 전류가 흐르게 된다. 이에 따라, 노드 B가 접지(GND)로 결합되어 노드 B의 전압이 1.0V에서 0V로 떨어지면서 노드 B의 전압이 0V가 되고, 노드 C가 전원단(VDD)으로 결합되어 쓰기 비트라인 WBL의 전압이 1.1V에서 1.2V로 상승한다. 결국, 쓰기 비트라인 WBL과 읽기 비트라인 RBL 간의 전압 차가 0.1V(1.1V - 1.0V)에서 1.2V(1.2V - 0V)로 증폭되므로, 감지 증폭기(BLSA)는 하이 데이터의 정확한 감지 및 증폭 출력을 이룰 수 있게 된다.As a result, a path from ground GND to the left NMOS transistor 230 and the read bit line RBL is formed, and from the power supply terminal V DD to the right PMOS transistor 220 and the write bit line WBL, a current is formed. Will flow. Accordingly, node B is coupled to ground (GND) so that the voltage of node B drops from 1.0V to 0V and node B becomes 0V, and node C is coupled to power supply (V DD ) to write bitline WBL The voltage of rises from 1.1V to 1.2V. As a result, the voltage difference between the write bitline WBL and the read bitline RBL is amplified from 0.1V (1.1V-1.0V) to 1.2V (1.2V-0V), so the sense amplifier (BLSA) can accurately detect and amplify high data. Can be achieved.

래치 회로(200)를 통해 증폭된 신호는, 이후 YSEL이 활성화되어, 감지 증폭기(BLSA) 내 읽기 비트라인 RBL 및 쓰기 비트라인 WBL의 양단에 결합된 2개의 NMOS 트랜지스터(250, 260)가 턴-온 되면서, 글로벌 읽기 비트라인 RGBL 및 글로벌 쓰기 비트라인 WGBL으로 출력된다. YSEL은 읽기 명령 또는 쓰기 명령의 경우 활성화되고, 복원 명령의 경우 비활성화된다.The signal amplified through the latch circuit 200 is then YSEL activated so that two NMOS transistors 250 and 260 coupled across the read bitline RBL and the write bitline WBL in the sense amplifier BLSA are turned on. On, it is output to the global read bitline RGBL and global write bitline WGBL. YSEL is active for read or write commands and is disabled for restore commands.

도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 쓰기 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.6 and 7 are timing diagrams for describing an active period according to a write command in a method of driving a memory device according to an embodiment of the present invention.

전술한 바와 같이, 메모리 장치의 동작에는 읽기, 쓰기, 복원의 3가지 명령이 존재한다. 모든 명령에서, 셀의 데이터를 읽어들이는 읽기 동작이 먼저 수행되고, 읽어들인 내부 데이터는 감지 증폭기(BLSA)를 통해 감지 및 증폭된다.As described above, three operations exist in the operation of the memory device: read, write, and restore. In all commands, a read operation for reading data of a cell is performed first, and the read internal data is sensed and amplified by the sense amplifier BLSA.

읽기 명령의 경우, 읽어들인 데이터를 이후 메모리 장치 밖으로 내보냄과 동시에 셀에 해당 데이터를 다시 쓴다(rewrite). 복원 명령의 경우에는, 감지 증폭기(BLSA)를 통해 감지, 증폭된 데이터를 메모리 장치 밖으로 내보내지 않고, 셀에 데이터를 다시 쓰는 동작만을 수행하게 된다.In the case of the read command, the read data is subsequently written out of the memory device and the data is rewritten to the cell. In the case of the restore command, only the data rewritten to the cell is performed without sending the sensed and amplified data out of the memory device through the sense amplifier BLSA.

이와 비교하여, 쓰기 명령의 경우에는, 셀에서 읽어들인 내부 데이터를 감지 증폭기(BLSA)에서 감지, 증폭하여 셀에 다시 쓸 때, 내부 데이터를 메모리 장치 밖에서 입력된 외부 데이터로 대체하게 된다.In contrast, in the case of the write command, when the internal data read from the cell is sensed and amplified by the sense amplifier BLSA and written back to the cell, the internal data is replaced with external data input from the memory device.

그러므로, 하나의 액티브 구간 내에 셀로부터의 데이터 읽기, 감지 증폭기(BLSA)에서의 데이터 감지 및 증폭, 셀에 데이터 쓰기 또는 다시 쓰기 동작이 순차적으로 이루어지게 된다.Therefore, reading data from the cell, sensing and amplifying the data in the sense amplifier BLSA, and writing or writing data to the cell are sequentially performed within one active period.

도 6은 외부 쓰기 명령의 타이밍도를 예시한 것이다. 편의상, 선택된 저장 셀(Cell_0)에 하이 데이터가 저장되어 있으며(Read "High"), 기록할 외부 데이터가 로우 데이터(Write "Low")인 경우를 가정한다.6 illustrates a timing diagram of an external write command. For convenience, it is assumed that high data is stored in the selected storage cell Cell_0 (Read "High") and the external data to be written is low data (Write "Low").

이와 비교하여, 도 7은 외부 명령이 쓰기 명령이고, 선택된 저장 셀(Cell_0)에 로우 데이터가 저장되어 있으며(Read "Low"), 기록할 외부 데이터가 하이 데이터(Write "High")인 경우를 가정한 것이다.In contrast, FIG. 7 illustrates a case where an external command is a write command, low data is stored in the selected storage cell Cell_0 (Read "Low"), and external data to be written is high data (Write "High"). It is assumed.

도 6 및 도 7은 모두 외부 쓰기 명령에 관한 것으로서, 그 액티브 구간(T20)은 읽기 동작을 위한 읽기 구간과, 쓰기 동작을 위한 쓰기 구간을 공통적으로 포함한다. 그러므로, 제어 신호의 역할을 하는 RWL0, WWL0, PCG, RPCG, RBLEN, RBLENb, RDEN의 값은 모두 동일하게 인가되고, 읽기 비트라인 RBL0 및 쓰기 비트라인 WBL0의 신호만 다르게 생성되는 결과를 보인다.6 and 7 all relate to an external write command, and the active period T20 includes a read period for a read operation and a write period for a write operation in common. Therefore, the values of RWL0, WWL0, PCG, RPCG, RBLEN, RBLENb, and RDEN serving as control signals are all equally applied, and only the signals of the read bitline RBL0 and the write bitline WBL0 are generated differently.

쓰기 명령이 있는 경우, 메모리 장치는 프리차지 상태에서 액티브 상태로 천이하며, 액티브 구간(T20) 동안에 셀로부터 데이터를 읽어들이고, 외부로부터 입력된 데이터를 셀에 기록하는 동작을 연속하여 실행한다.When there is a write command, the memory device transitions from the precharge state to the active state, reads data from the cell during the active period T20, and continuously writes data input from the outside into the cell.

도 6을 도 4와 함께 참조하면, 임의의 저장 셀(Cell_0)이 선택되어 읽기 워드라인 RWL0이 프리차지 상태인 VDD 값에서 GND 값으로 움직이면, 프리차지 구간(T10)에서 액티브 구간(T20)으로 전환되면서 저장 셀(Cell_0)의 데이터를 읽어들이는 읽기 동작이 시작된다. 이때, 도시되지는 않았으나, 더미 읽기 워드라인 DRWL도 읽기 워드라인 RWL0와 함께 활성화되어, 더미 셀(Dummy Cell)과 저장 셀(Cell_0)이 동일한 읽기 구간을 가진다.Referring to FIG. 6 together with FIG. 4, when an arbitrary storage cell Cell_0 is selected and the read word line RWL0 moves from a pre-charged V DD value to a GND value, the active section T20 in the precharge section T10. In operation, a read operation of reading data of the storage cell Cell_0 is started. At this time, although not shown, the dummy read word line DRWL is also activated along with the read word line RWL0 so that the dummy cell and the storage cell Cell_0 have the same read period.

먼저 프리차지 구간(T10)에서는, 감지 증폭기(BLSA0)의 구동 여부를 제어하는 구동 인에이블 신호 RDEN이 GND로 비활성화되어 있다. 감지 증폭기(BLSA0)와 읽기 비트라인 RBL0 간의 차단 여부를 제어하는 차단 인에이블 신호 RBLEN 및 RBLENb의 값도, VDD와 GND로 비활성화되어 감지 증폭기(BLSA0)와 읽기 비트라인 RBL0 간의 접속을 유지한다.First, in the precharge period T10, the drive enable signal RDEN that controls whether the sense amplifier BLSA0 is driven is deactivated to GND. The blocking enable signals RBLEN and RBLENb, which control whether the sense amplifier BLSA0 and the read bit line RBL0 are blocked, are also deactivated by V DD and GND to maintain a connection between the sense amplifier BLSA0 and the read bit line RBL0.

이후, 선택된 저장 셀(Cell_0)의 읽기 동작을 위한, 액티브 구간(T20)으로의 진입이 이루어진다.Thereafter, an entry into the active period T20 is performed for a read operation of the selected storage cell Cell_0.

액티브 구간(T20)의 읽기 구간에서, 선택된 저장 셀(Cell_0)의 읽기 워드라인 RWL0은 프리차지 값 VDD에서 액티브 값인 GND로 천이하게 되고, 쓰기 워드라인 WWL0은 프리차지 값인 GND 상태를 유지한다.In the read period of the active period T20, the read word line RWL0 of the selected storage cell Cell_0 transitions from the precharge value V DD to the active value GND, and the write word line WWL0 maintains the precharge value GND.

트랜스미션 게이트(420)가 턴-온 되어 감지 증폭기(BLSA)와 읽기 비트라인 RBL0이 접속된 상태이므로, 읽기 구간이 진행되면, 저장 셀에 저장된 데이터가 읽기 비트라인 RBL0을 통해 감지 증폭기(BLSA)로 전달된다.Since the transmission gate 420 is turned on and the sense amplifier BLSA and the read bit line RBL0 are connected, when the read period is performed, data stored in the storage cell is transferred to the sense amplifier BLSA through the read bit line RBL0. Delivered.

트랜스미션 게이트(420)는 액티브 구간 전의 프리차지 구간에 항상 턴-온 되어 있으며, 감지 증폭기(BLSA)를 구동시키기 위한 구동 인에이블 신호 RDEN이 활성화되면, 그 직후에 바로 턴-오프 된다. 트랜스미션 게이트(420)의 턴-오프는 차단 인에이블 신호 RBLEN 및 RBLENb에 의해 이루어진다.The transmission gate 420 is always turned on in the precharge section before the active section, and is immediately turned off immediately after the drive enable signal RDEN for driving the sense amplifier BLSA is activated. Turn-off of the transmission gate 420 is accomplished by the block enable signals RBLEN and RBLENb.

감지 증폭기(BLSA0)는 턴-온 된 트랜스미션 게이트(420)를 통하여 읽기 비트라인 RBL0와 접속된 상태에서 읽기 비트라인 RBL0를 통해 저장 셀(Cell_0)에 저장된 데이터를 내부로 읽어들인다.The sense amplifier BLSA0 reads data stored in the storage cell Cell_0 through the read bitline RBL0 while connected to the read bitline RBL0 through the turned-on transmission gate 420.

이때, 쓰기 비트라인 WBL0은 읽기 동작 시, 읽기 비트라인 RBL0과의 전압 차에 따라 셀에 저장된 데이터가 하이인지 또는 로우인지 여부를 판단할 수 있는 기준 역할을 한다. 이를 위해, 읽기 동작 시에는 쓰기 비트라인 WBL0이 더미 셀(Dummy Cell)과 결합하여 기준 전압을 제공하고, 쓰기 동작 시에는 쓰기 비트라인 WBL0이 저장 셀(Cell_0)과 결합하여 데이터를 읽어들이도록 셀 영역의 회로를 구성한다.At this time, the write bit line WBL0 serves as a reference to determine whether the data stored in the cell is high or low according to the voltage difference from the read bit line RBL0 during the read operation. To this end, during a read operation, the write bit line WBL0 is combined with a dummy cell to provide a reference voltage, and during the write operation, the write bit line WBL0 is combined with a storage cell Cell_0 to read data. Configure the circuit of the area.

읽기 구간이 시작되면, 저장 셀(Cell_0)의 하이 데이터가 읽기 비트라인 RBL0에 실리게 된다. 또한, 더미 셀(Dummy Cell)의 선택 트랜지스터(130)가 턴-온 되어 쓰기 비트라인 WBL0에 접속하면서, 읽기 비트라인 RBL0와의 비교를 위한 기준 전압이 쓰기 비트라인 WBL0을 통해 제공된다.When the read period starts, the high data of the storage cell Cell_0 is loaded on the read bit line RBL0. In addition, while the select transistor 130 of the dummy cell is turned on and connected to the write bit line WBL0, a reference voltage for comparison with the read bit line RBL0 is provided through the write bit line WBL0.

일 실시예의 선택된 저장 셀(Cell_0)에서, 데이터 저장 장소인 노드 A의 데이터가 하이이면, 읽기 트랜지스터(110)가 턴-온 되면서 읽기 비트라인 RBL0의 전압 값을, 프리차지 값인 VDD에서 ΔVbl의 두 배인 2ΔVbl만큼 끌어내리게 된다. 이때, 읽기 비트라인 RBL0은 기준 역할을 하는 쓰기 비트라인 WBL0보다 ΔVbl 만큼 낮은 전압 값을 갖게 된다. 즉, 저장 셀(Cell_0)의 데이터가 하이인 경우, 도 6에 도시된 것처럼, 읽기 비트라인 RBL0의 전압은 쓰기 비트라인 WBL0의 전압보다 ΔVbl 만큼 작은 값으로 감지된다.In the selected storage cell Cell_0 of the exemplary embodiment, when the data of the node A, which is the data storage location, is high, the read transistor 110 is turned on and the voltage value of the read bit line RBL0 is changed from the precharge value V DD to ΔV bl. It is pulled down by 2ΔV bl which is twice of. At this time, the read bit line RBL0 has a voltage value lower by ΔV bl than the write bit line WBL0 serving as a reference. That is, when the data of the storage cell Cell_0 is high, as illustrated in FIG. 6, the voltage of the read bit line RBL0 is sensed to be smaller by ΔV bl than the voltage of the write bit line WBL0.

반면, 저장 셀(Cell_0) 내 노드 A의 데이터가 로우인 경우에는, 도 7에 도시된 것처럼, 읽기 비트라인 RBL0의 전압이 쓰기 비트라인 WBL0의 전압보다 ΔVbl 만큼 큰 값으로 감지된다. 이러한 경우, 저장 셀(Cell_0) 내 읽기 트랜지스터(110)는 턴-오프 되어 읽기 비트라인 RBL0이 프리차지 상태인 VDD 값을 유지할 수 있도록 한다. 읽기 비트라인 RBL0이 프리차지 값인 VDD 값을 유지함에 따라, 읽기 비트라인 RBL0은 기준 역할을 하는 쓰기 비트라인 WBL0보다 ΔVbl 만큼 큰 값을 갖게 된다.On the other hand, when the data of the node A in the storage cell Cell_0 is low, as illustrated in FIG. 7, the voltage of the read bit line RBL0 is sensed as ΔV bl greater than the voltage of the write bit line WBL0. In this case, the read transistor 110 in the storage cell Cell_0 is turned off to maintain the V DD value in which the read bit line RBL0 is precharged. As the read bit line RBL0 maintains the V DD value which is a precharge value, the read bit line RBL0 has a value larger by ΔV bl than the write bit line WBL0 serving as a reference.

이때, PCG는 프리차지 값인 GND에서 액티브 값인 VDD로 천이되어 있는 상태이며, RPCG는 프리차지 상태인 VDD 값을 유지한다.At this time, the PCG is transitioned from the precharge value GND to the active value V DD , and the RPCG maintains the precharge state V DD .

읽기 비트라인 RBL0과 쓰기 비트라인 WBL0이 ΔVbl 만큼 차이가 나도록 충분히 감지되면, 구동 인에이블 신호 RDEN이 프리차지 값인 GND에서 액티브 값인 VDD로 레벨 천이하여 활성화함으로써, 감지 증폭기(BLSA0), 특히, 래치 회로(200)가 구동을 시작하게 된다.When the read bit line RBL0 and the write bit line WBL0 are sufficiently sensed to differ by ΔV bl , the drive enable signal RDEN is level shifted from the precharge value GND to the active value V DD to activate the sense amplifier BLSA0, in particular, The latch circuit 200 starts driving.

감지 증폭기(BLSA0)가 구동되면, 구동 직후 증폭기 구동부(100)가 RBLEN을 GND 값으로 천이하고, RBLENb을 VDD 값으로 천이하여, 반전 관계의 두 가지 차단 인에이블 신호를 활성화함으로써, 읽기 비트라인 RBL0 상의 트랜스미션 게이트(420)를 차단시킨다. 이러한 스위칭 동작은 액티브 구간(T20)의 남은 구간 동안 감지 증폭기(BLSA0)와 읽기 비트라인 RBL0 간의 전기적 접속을 차단하여, 감지 증폭기(BLSA0)이 접속 차단 상태에서 데이터의 감지 및 증폭을 수행하도록 하기 위한 것이다. 이에 따라, 감지 증폭기(BLSA0) 영역의 읽기 비트라인 RBL0 부분과 셀 영역의 읽기 비트라인 RBL0 부분 사이의 결합이 끊어지게 된다.When the sense amplifier BLSA0 is driven, the amplifier driver 100 immediately shifts the RBLEN to the GND value and the RBLENb to the V DD value to activate the two blocking enable signals of the inverted relationship, thereby enabling the read bitline to be read. Shut off the transmission gate 420 on RBL0. This switching operation cuts off the electrical connection between the sense amplifier BLSA0 and the read bit line RBL0 for the remaining period of the active period T20 so that the sense amplifier BLSA0 can sense and amplify data in the disconnected state. will be. Accordingly, the coupling between the read bit line RBL0 portion of the sense amplifier BLSA0 region and the read bit line RBL0 portion of the cell region is broken.

이후, 셀 영역의 읽기 비트라인 RBL0과 감지 증폭기(BLSA0) 간의 전기적 접속이 차단된 상태에서 감지 증폭기(BLSA0)의 데이터 증폭 동작이 이루어진다.Thereafter, the data amplification operation of the sense amplifier BLSA0 is performed while the electrical connection between the read bit line RBL0 and the sense amplifier BLSA0 in the cell region is cut off.

감지 증폭기(BLSA0)의 증폭이 충분히 수행되고 나면, YSEL이 프리차지 값인 GND에서 액티브 값인 VDD로 천이하고, 그에 따라 읽기 글로벌 비트라인 RGBL0과 쓰기 글로벌 비트라인 WGBL0에 결합된 NMOS 트랜지스터(250, 260)가 턴-온 되면서 데이터가 출력된다.After sufficient amplification of the sense amplifier BLSA0 is performed, YSEL transitions from the precharge value GND to the active value V DD , thus NMOS transistors 250, 260 coupled to the read global bitline RGBL0 and the write global bitline WGBL0. ) Is turned on to output data.

이와 같은 읽기 동작이 끝나면, 연속하여 복원 또는 쓰기 동작을 수행할 수 있다. 복원 동작은 외부 데이터의 입력 없이 셀에서 읽어들인 데이터를 동일한 셀에 다시 쓰는 동작이다.After the read operation is completed, the restore or write operation may be performed continuously. The restoration operation is an operation of rewriting data read from a cell into the same cell without input of external data.

도 6의 쓰기 구간과 도 4를 참조로, 외부 데이터의 입력이 있는 쓰기 동작에 대하여 계속하여 설명하면 다음과 같다.Referring to the writing section of FIG. 6 and FIG. 4, a write operation with input of external data will be described as follows.

전술한 바와 같이, 감지 증폭기(BLSA0)의 증폭 동작 이후 YSEL이 프리차지 상태인 GND에서 액티브 상태인 VDD로 천이하게 되고, 외부로부터 쓰기 동작을 위한 로우 데이터가 입력된다. 입력된 로우 데이터는 쓰기 비트라인 WBL0에 실려 저장 셀(Cell_0)로 전달된다.As described above, after the amplification operation of the sense amplifier BLSA0, the YSEL transitions from the precharge state GND to the active state V DD , and low data for a write operation is input from the outside. The input row data is transferred to the storage cell Cell_0 on the write bit line WBL0.

이때, 읽기 동작을 위한 읽기 워드라인 RWL0은 액티브 상태인 GND에서 프리차지 상태인 VDD로 천이되고, 쓰기 동작을 위한 쓰기 워드라인 WWL0은 프리차지 상태인 GND에서 액티브 상태인 VDD(또는 VPP)로 천이된다. VPP는 VDD 보다 문턱전압 Vth 만큼 높은 값이다.At this time, the read word line RWL0 for the read operation is transitioned from the active GND to the precharge state V DD , and the write word line WWL0 for the write operation is the active V DD (or V PP) from the precharge state GND. Transitions to). V PP is higher than the threshold voltage V th by V DD .

이러한 과정을 거쳐서 쓰기 동작을 위해 외부로부터 입력된 로우 데이터가 쓰기 비트라인 WBL0에 실려 선택된 저장 셀(Cell_0)까지 전달된다. 쓰기 비트라인 WBL0에 실린 로우 데이터는 저장 셀(Cell_0)의 노드 A에 입력되어 쓰기 동작이 완료된다.Through this process, the raw data input from the outside for the write operation is transferred to the selected storage cell Cell_0 by being loaded on the write bit line WBL0. The row data loaded on the write bit line WBL0 is input to the node A of the storage cell Cell_0 to complete the write operation.

쓰기 구간에서는, 쓰기 동작을 위한 쓰기 워드라인 WWL0이 VDD(또는 VPP) 값으로 되어 있으므로, 선택된 저장 셀(Cell_0)의 쓰기 트랜지스터(120)가 턴-온 되어 쓰기 비트라인 WBL0을 통해 해당 셀(Cell_0)에 데이터를 기록하게 된다.In the write period, since the write word line WWL0 for the write operation is set to V DD (or V PP ), the write transistor 120 of the selected storage cell Cell_0 is turned on and the corresponding cell through the write bit line WBL0. Data is written to Cell_0.

이때, 도시되지는 않았으나, 선택되지 않은 셀(Cell_15)의 읽기 워드라인 RWL15와 쓰기 워드라인 WWL15는 각각 프리차지 상태인 VDD 값과 GND 값을 유지한다.Although not shown, the read word line RWL15 and the write word line WWL15 of the unselected cell Cell_15 maintain the precharge state V DD and GND.

또한, 도시되지는 않았으나, 더미 쓰기 워드라인 DWWL도 쓰기 워드라인 WWL0와 함께 활성화되어 더미 셀(Dummy Cell)과 저장 셀(Cell_0)이 동일한 쓰기 구간을 가진다.Although not shown, the dummy write word line DWWL is also activated along with the write word line WWL0 such that the dummy cell and the storage cell Cell_0 have the same write interval.

이러한 과정을 거쳐, 읽기 동작이 수행되는 읽기 구간과 쓰기 동작이 수행되는 쓰기 구간으로 이루어진 1 주기의 액티브 구간(T20)이 끝나게 된다.Through this process, the active period T20 of one cycle including a read period in which a read operation is performed and a write period in which a write operation is performed is completed.

도 8은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 읽기 또는 복원 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.8 is a timing diagram illustrating an active period according to a read or restore command in a method of driving a memory device according to an embodiment of the present invention.

읽기 또는 복원 명령이 있는 경우, 메모리 장치는 프리차지 상태에서 액티브 상태로 천이하여 액티브 구간(T20) 동안, 셀로부터 데이터를 읽어들이고, 읽어들인 데이터를 감지 증폭기(BLSA0)에서 감지 및 증폭하여 셀에 복원한다.When there is a read or restore command, the memory device transitions from the precharge state to the active state, reads data from the cell during the active period T20, senses and amplifies the read data in the sense amplifier BLSA0, Restore

편의상 도 8에서는, 선택된 저장 셀 (Cell_0)에 하이 데이터가 저장되어 있는 경우를 가정한다. 이러한 경우, 메모리 장치는 읽기 구간 동안 해당 셀(Cell_0)에서 하이 데이터를 읽어들이고, 쓰기 구간 동안 해당 셀(Cell_0)에 하이 데이터를 다시 저장하게 된다.For convenience, it is assumed that high data is stored in the selected storage cell Cell_0. In this case, the memory device reads high data from the corresponding cell Cell_0 during the read period and stores the high data again in the corresponding cell Cell_0 during the write period.

메모리 장치는 읽기 구간 동안, 더미 읽기 워드라인 DRWL 및 더미 셀 제어라인 DRWLb를 활성화하여 더미 셀(Dummy Cell)의 읽기 트랜지스터(140) 및 선택 트랜지스터(130)를 턴-온 시킨다. 그리고, 더미 셀(Dummy Cell)로부터 제공된 쓰기 비트라인 WBL0의 기준 전압과, 선택된 저장 셀(Cell_0)로부터 제공되는 읽기 비트라인 RBL0의 출력 전압을 비교하여, 저장 셀(Cell_0)의 데이터가 하이인지 로우인지 여부를 정확히 알 수 있다.The memory device turns on the read transistor 140 and the select transistor 130 of the dummy cell by activating the dummy read word line DRWL and the dummy cell control line DRWLb during the read period. The reference voltage of the write bit line WBL0 provided from the dummy cell and the output voltage of the read bit line RBL0 provided from the selected storage cell Cell_0 are compared to determine whether the data of the storage cell Cell_0 is high or low. You can know exactly whether or not.

감지 증폭기(BLSA0)는 트랜스미션 게이트(420)를 통해 읽기 비트라인 RBL0에 접속된 상태이므로, 읽기 워드라인 RWL0이 활성화되어 저장 셀(Cell_0)이 읽기 구간으로 진입하면, 저장 셀(Cell_0)의 데이터가 읽기 비트라인 RBL을 통해 감지 증폭기(BLSA0)로 전달된다.Since the sense amplifier BLSA0 is connected to the read bit line RBL0 through the transmission gate 420, when the read word line RWL0 is activated and the storage cell Cell_0 enters the read period, the data of the storage cell Cell_0 is stored. The read bitline RBL is passed to the sense amplifier BLSA0.

저장 셀(Cell_0)에 저장된 데이터가 감지 증폭기(BLSA)에 전달되고 나면, 구동 인에이블 신호 RDEN이 VDD로 활성화되어 감지 증폭기(BLSA)가 구동을 시작하며, 구동 시작 직후 차단 인에이블 신호 RBLEN 및 RBLENb에 의해 감지 증폭기(BLSA)와 읽기 비트라인 RBL0 간의 전기적 접속이 차단된다.After the data stored in the storage cell Cell_0 is transferred to the sense amplifier BLSA, the drive enable signal RDEN is activated to V DD so that the sense amplifier BLSA starts to drive, and immediately after the start of the drive, the enable signal RBLEN and RBLENb disconnects the electrical connection between the sense amplifier BLSA and the read bitline RBL0.

이어지는 쓰기 구간 동안에는 쓰기 워드라인 WWL0이 활성화되며, 이 구간 동안에도 감지 증폭기(BLSA)와 읽기 비트라인 RBL0 간의 접속 차단 상태가 유지된다.The write word line WWL0 is activated during the subsequent write period, and the disconnection state between the sense amplifier BLSA and the read bit line RBL0 is maintained during this period.

이와 같이, 감지 증폭기(BLSA)는 저장 셀의 액티브 구간(T20) 중, 저장 셀에서 읽기 비트라인으로 출력된 데이터를 읽어들이기 위한 일부 읽기 구간을 제외한 나머지 읽기 구간, 및 이어지는 쓰기 구간 동안, 셀 영역으로부터 연장 형성된 읽기 비트라인과의 접속 차단 상태를 유지한다. 감지 증폭기(BLSA)와 읽기 비트라인 간의 접속이 차단된 상태에서, 감지 증폭기(BLSA)를 통해 저장 셀로부터 전달된 데이터의 감지 및 증폭이 이루어진다.As described above, the sense amplifier BLSA includes a cell region during the remaining read period except for the partial read period for reading data output from the storage cell to the read bit line among the active period T20 of the storage cell, and the subsequent write period. Maintains a disconnection state from the read bit line extending from the read bit line. In a state in which the connection between the sense amplifier BLSA and the read bit line is cut off, the data transmitted from the storage cell through the sense amplifier BLSA is sensed and amplified.

이에 따라, 액티브 구간(T20) 중에서 데이터를 읽어들이기 위한 처음의 일부 읽기 구간을 제외한 나머지 구간에는, 감지 증폭기(BLSA)와 읽기 비트라인 간의 접속을 차단하여 불필요한 전류 소모나 전류 누설을 막을 수 있다.
Accordingly, the connection between the sense amplifier BLSA and the read bit line may be blocked in the remaining sections except for the first partial read section for reading data in the active section T20 to prevent unnecessary current consumption or current leakage.

본 발명에 따른 감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법의 구성은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
The configuration of the memory device including the sense amplifier and the driving method thereof according to the present invention is not limited to the above-described embodiments and can be modified in various ways within the scope of the technical idea of the present invention.

Cell_0, Cell_15: 저장 셀, Dummy Cell: 더미 셀,
RBL: 읽기 비트라인, WBL: 쓰기 비트라인,
RWL: 읽기 워드라인, WWL: 쓰기 워드라인,
BLSA: 감지 증폭기, 100: 증폭기 구동부,
200: 래치 회로, 300: 메인 프리차지 회로,
400: 스위칭 회로, 410: 서브 프리차지 회로,
420, 430: 트랜스미션 게이트Cell_0, Cell_15: storage cell, Dummy Cell: dummy cell,
RBL: read bitline, WBL: write bitline,
RWL: read wordline, WWL: write wordline,
BLSA: sense amplifier, 100: amplifier drive,
200: latch circuit, 300: main precharge circuit,
400: switching circuit, 410: sub precharge circuit,
420, 430: transmission gate

Claims (11)

게인 셀 구조의 랜덤 액세스 메모리(random access memory, RAM) 장치로서,
셀 영역 내에 배열되어, 한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합하는 복수의 저장 셀; 및
상기 한 쌍의 읽기 비트라인 및 쓰기 비트라인으로부터 전달되는 데이터를 감지 및 증폭하되, 읽기 비트라인과 선택적으로 결합하도록 구성되며, 저장 셀의 데이터를 읽어들이는 읽기 동작 시, 상기 저장 셀의 데이터가 출력되어 읽기 비트라인을 통해 전달되고 나면, 구동 인에이블 신호에 의해 구동을 시작한 다음, 읽기 비트라인과의 접속을 차단하여 접속 차단 상태에서 데이터의 감지 및 증폭 동작을 수행하는 감지 증폭기를 포함하는 메모리 장치.
A random access memory (RAM) device having a gain cell structure,
A plurality of storage cells arranged in the cell region and coupled to a pair of read and write bitlines; And
And detecting and amplifying data transmitted from the pair of read bit lines and write bit lines, and selectively combining the read bit lines with the read bit lines. In a read operation of reading data of a storage cell, data of the storage cell is stored. Once the output is transmitted through the read bit line, the memory device includes a sense amplifier that starts driving by the drive enable signal and then disconnects the read bit line to sense and amplify the data in the disconnected state. Device.
제1항에 있어서, 상기 감지 증폭기는,
구동 인에이블 신호가 활성화되면, 한 쌍의 읽기 비트라인 및 쓰기 비트라인으로부터 전달되는 데이터를 감지하여 형성되는 증폭 경로에 따라 증폭 동작을 수행하는 래치 회로;
한 쌍의 읽기 비트라인 및 쓰기 비트라인에 결합하여, 읽기 비트라인 또는 쓰기 비트라인의 프리차지 동작을 수행하는 메인 프리차지 회로; 및
스위칭 동작에 의해 읽기 비트라인과 래치 회로를 선택적으로 결합하되, 구동 인에이블 신호의 활성화 이후 차단 인에이블 신호가 활성화되면, 래치 회로를 읽기 비트라인으로부터 차단시키는 스위칭 회로를 포함하는 메모리 장치.
The method of claim 1, wherein the sense amplifier,
A latch circuit for performing an amplification operation according to an amplification path formed by sensing data transferred from a pair of read bit lines and write bit lines when the driving enable signal is activated;
A main precharge circuit coupled to a pair of read bit lines and write bit lines to perform precharge operations of the read bit lines or the write bit lines; And
And a switching circuit for selectively coupling the read bit line and the latch circuit by a switching operation, and disconnecting the latch circuit from the read bit line when the blocking enable signal is activated after the activation of the drive enable signal.
제2항에 있어서, 상기 스위칭 회로는,
셀 영역으로부터 연장 형성된 읽기 비트라인 상에 위치하며, PMOS 트랜지스터와 NMOS 트랜지스터 한 쌍으로 이루어져 읽기 비트라인을 통해 전달되는 데이터를 전달 또는 차단시키는 트랜스미션 게이트; 및
트랜스미션 게이트가 차단되는 구간 동안, 읽기 비트라인의 프리차지 동작을 수행하는 서브 프리차지 회로를 포함하는 메모리 장치.
The method of claim 2, wherein the switching circuit,
A transmission gate positioned on a read bit line extending from the cell region and configured to have a pair of PMOS transistors and NMOS transistors to transfer or block data transferred through the read bit line; And
And a sub precharge circuit for performing a precharge operation of the read bit line during a period in which the transmission gate is blocked.
제3항에 있어서,
셀 영역으로부터 연장 형성된 쓰기 비트라인 상에 위치하며, 게이트단이 전원단으로 결합된 NMOS 트랜지스터와, 게이트단이 접지로 결합된 PMOS 트랜지스터 한 쌍으로 이루어져, 쓰기 비트라인과의 접속 상태를 유지하는 다른 트랜스미션 게이트를 더 포함하는 메모리 장치.
The method of claim 3,
Located on a write bit line extending from the cell region, the gate terminal is composed of a pair of NMOS transistors coupled to a power supply terminal, and the gate terminal is coupled to ground, thereby maintaining a connection state with the write bit line. The memory device further comprises a transmission gate.
제3항에 있어서, 상기 서브 프리차지 회로는,
드레인단이 읽기 비트라인에 결합하고, 소스단은 전원단으로 결합하며, 게이트단에 턴-온 및 턴-오프를 제어하기 위한 제어 신호가 인가되는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
The method of claim 3, wherein the sub precharge circuit,
And a drain terminal coupled to a read bit line, a source terminal coupled to a power supply terminal, and a PMOS transistor to which a control signal for controlling turn-on and turn-off is applied to the gate terminal.
제3항에 있어서, 상기 서브 프리차지 회로는,
드레인단이 읽기 비트라인에 결합하고, 소스단은 접지로 결합하며, 게이트단에 턴-온 및 턴-오프를 제어하기 위한 제어 신호가 인가되는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
The method of claim 3, wherein the sub precharge circuit,
And a drain terminal coupled to a read bit line, a source terminal coupled to ground, and an NMOS transistor to which a control signal for controlling turn-on and turn-off is applied to the gate stage.
제2항에 있어서,
상기 저장 셀은, 읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여, 읽기 구간과 쓰기 구간이 포함된 액티브 구간을 가지도록 구동되어 모든 명령에 대해 읽기 동작을 실행하며,
상기 감지 증폭기는, 저장 셀의 액티브 구간 중, 저장 셀의 데이터를 읽어들이기 위한 일부 읽기 구간을 제외하고, 나머지 읽기 구간 및 이어지는 쓰기 구간 동안, 스위칭 회로를 턴-오프하여 읽기 비트라인과의 접속을 차단시키는 것을 특징으로 하는 메모리 장치.
The method of claim 2,
The storage cell is driven to have an active section including a read section and a write section for three commands of read, refresh, and write to execute a read operation for all commands. ,
The sense amplifier may turn off the switching circuit to connect to the read bit line during the remaining read period and subsequent write periods except for a partial read period for reading data of the storage cell among the active periods of the storage cell. Blocking the memory device.
제1항에 있어서,
상기 저장 셀의 읽기 동작 시 쓰기 비트라인에 접속하여 쓰기 비트라인을 통해 기준 전압을 출력함으로써, 감지 증폭기가 읽기 비트라인과 쓰기 비트라인 간의 전압 차를 기초로 저장 셀에 저장된 데이터의 값을 감지할 수 있도록 하는 더미 셀을 더 포함하는 메모리 장치.
The method of claim 1,
During the read operation of the storage cell, the sense amplifier is connected to the write bit line and outputs a reference voltage through the write bit line so that the sense amplifier detects the value of the data stored in the storage cell based on the voltage difference between the read bit line and the write bit line. The memory device further comprises a dummy cell.
제8항에 있어서, 상기 더미 셀은,
읽기 트랜지스터와, 소스단 혹은 드레인단의 하나가 전원 또는 접지에 결합되어 턴-온 시 기준 전압을 제공하는 쓰기 트랜지스터를 포함하는 셀 트랜지스터 그룹; 및
셀 트랜지스터 그룹과 쓰기 비트라인 사이에 결합하며, 저장 셀의 읽기 동작 시 턴-온 되어 쓰기 트랜지스터를 통해 전달되는 기준 전압을 쓰기 비트라인으로 출력하고, 상기 저장 셀의 쓰기 동작 시 턴-오프 되어 쓰기 비트라인으로부터 차단되는 선택 트랜지스터를 포함하는 메모리 장치.
The method of claim 8, wherein the dummy cell,
A cell transistor group including a read transistor and a write transistor coupled to one of a source terminal and a drain terminal to a power supply or a ground to provide a reference voltage at turn-on; And
Coupled between a group of cell transistors and a write bit line, the reference voltage is turned on during a read operation of a storage cell and outputs a reference voltage transferred through the write transistor to the write bit line, and is turned off during a write operation of the storage cell. And a select transistor that is isolated from the bit line.
한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합하는 복수의 저장 셀 및 감지 증폭기를 포함하는, 게인 셀 구조의 랜덤 액세스 메모리(random access memory, RAM) 장치의 구동 방법에 있어서,
상기 감지 증폭기의 구동 여부를 제어하는 구동 인에이블 신호와, 상기 감지 증폭기와 읽기 비트라인 간의 차단 여부를 제어하는 차단 인에이블 신호를 비활성화하는 단계;
상기 감지 증폭기와 읽기 비트라인이 접속된 상태에서, 상기 저장 셀에 저장된 데이터가 출력되어 읽기 비트라인을 통해 상기 감지 증폭기로 전달되는 단계;
구동 인에이블 신호를 활성화하여 상기 감지 증폭기의 구동을 시작하는 단계;
차단 인에이블 신호를 활성화하여 상기 감지 증폭기와 읽기 비트라인 간의 접속을 차단하는 단계; 및
상기 감지 증폭기와 읽기 비트라인이 차단된 상태에서, 상기 감지 증폭기를 통해 상기 저장 셀로부터 전달된 데이터의 감지 및 증폭을 수행하는 단계를 포함하는 메모리 장치의 구동 방법.
A method of driving a random access memory (RAM) device having a gain cell structure, comprising a plurality of storage cells and a sense amplifier coupled to a pair of read bit lines and write bit lines,
Deactivating a driving enable signal for controlling whether the sense amplifier is driven and a blocking enable signal for controlling whether the sense amplifier and the read bit line are blocked;
Outputting data stored in the storage cell to the sense amplifier through a read bit line while the sense amplifier and the read bit line are connected to each other;
Activating a drive enable signal to start driving the sense amplifier;
Activating a block enable signal to disconnect the connection between the sense amplifier and read bitline; And
And sensing and amplifying data transferred from the storage cell through the sense amplifier while the sense amplifier and the read bit line are blocked.
제10항에 있어서,
읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여,
모든 명령의 액티브 구간은 읽기 구간과 쓰기 구간을 포함하도록 구동되며, 읽기 구간의 일부 및 이어지는 쓰기 구간 동안 상기 감지 증폭기와 읽기 비트라인 간의 접속이 차단되는 것을 특징으로 하는 메모리 장치의 구동 방법.The method of claim 10,
For three commands: read, refresh and write,
The active period of every command is driven to include a read period and a write period, and the connection between the sense amplifier and the read bit line is cut off during a portion of the read period and a subsequent write period.
KR1020120025597A 2012-03-13 2012-03-13 Memory apparatus having sense amplifier and driving method thereof KR101319529B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120025597A KR101319529B1 (en) 2012-03-13 2012-03-13 Memory apparatus having sense amplifier and driving method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120025597A KR101319529B1 (en) 2012-03-13 2012-03-13 Memory apparatus having sense amplifier and driving method thereof

Publications (2)

Publication Number Publication Date
KR20130104242A true KR20130104242A (en) 2013-09-25
KR101319529B1 KR101319529B1 (en) 2013-10-21

Family

ID=49453114

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120025597A KR101319529B1 (en) 2012-03-13 2012-03-13 Memory apparatus having sense amplifier and driving method thereof

Country Status (1)

Country Link
KR (1) KR101319529B1 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596853B1 (en) * 1999-12-30 2006-07-04 주식회사 하이닉스반도체 Bit line sense amplifier
KR100484255B1 (en) * 2002-10-31 2005-04-22 주식회사 하이닉스반도체 Semiconductor memory device for reducing noise in operation of sense amplifier
US6990025B2 (en) * 2003-08-29 2006-01-24 International Business Machines Corporation Multi-port memory architecture

Also Published As

Publication number Publication date
KR101319529B1 (en) 2013-10-21

Similar Documents

Publication Publication Date Title
KR100709533B1 (en) Dram for storing data in pairs of cells
CN1983445B (en) Memory devices including floating body transistor capacitorless memory cells and related methods
US7656732B2 (en) Semiconductor storage device
KR100197757B1 (en) Dynamic semiconductor memory device
JP7441288B2 (en) Sensing method of ferroelectric random access memory
US20030193824A1 (en) Semiconductor memory device
US20080084773A1 (en) Methods and systems for accessing memory
KR100613317B1 (en) System and method for early write to memory by holding bitline at fixed potential
JP2007220282A (en) Semiconductor memory device, and method for writing and reading its data
WO2024007521A1 (en) Memory and access method therefor, and electronic device
JP5127435B2 (en) Semiconductor memory device
US6078513A (en) NMOS dynamic content-addressable-memory CAM cell with self-booting pass transistors and local row and column select
US7376027B1 (en) DRAM concurrent writing and sensing scheme
JP3984090B2 (en) Ferroelectric memory device
KR100649351B1 (en) Semiconductor device for low voltage
US6292417B1 (en) Memory device with reduced bit line pre-charge voltage
JP2003051189A (en) System and method for early write to memory by injecting small voltage signal
US7443751B2 (en) Programmable sense amplifier multiplexer circuit with dynamic latching mode
US6940743B2 (en) Semiconductor memory devices for outputting bit cell data without separate reference voltage generator and related methods of outputting bit cell data
US6954389B2 (en) Dynamic semiconductor storage device and method of reading and writing operations thereof
US20140268974A1 (en) Apparatuses and methods for improving retention performance of hierarchical digit lines
US7609571B2 (en) Semiconductor memory device having a control unit receiving a sensing block selection address signal and related method
KR101319529B1 (en) Memory apparatus having sense amplifier and driving method thereof
KR100419993B1 (en) Uni-transistor random access memory device and control method thereof
KR101362726B1 (en) Memory apparatus and driving method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161208

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171226

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181008

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191111

Year of fee payment: 7