KR20130077034A

KR20130077034A - Stacked semiconductor package and method of manufacturing the same

Info

Publication number: KR20130077034A
Application number: KR1020110145521A
Authority: KR
Inventors: 박병진
Original assignee: 주식회사 네패스
Priority date: 2011-12-29
Filing date: 2011-12-29
Publication date: 2013-07-09
Also published as: KR101346485B1

Abstract

PURPOSE: A semiconductor package and fabricating method thereof are provided to reduce processing time by reducing the depth of a through electrode. CONSTITUTION: A first through electrode (120) passes through a substrate. A first semiconductor chip (160) is located in a recess region. The first semiconductor chip is electrically connected to the first through electrode. A redistribution pattern layer (140) is located on the second surface of the substrate. The redistribution pattern layer is electrically connected to redistribute the first through electrode.

Description

Stacked semiconductor package and method of manufacturing the same

본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 관통 전극을 포함하는 기판 상에 반도체 칩이 실장된 반도체 패키지 및 그 제조 방법에 관한 것이다.The technical idea of the present invention relates to a semiconductor package, and more particularly, to a semiconductor package in which a semiconductor chip is mounted on a substrate including a through electrode, and a method of manufacturing the same.

최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다. 한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 적층하여 구성된 반도체 패키지를 도입하고 있다.In recent semiconductor devices, as the chip size is reduced and the number of input / output terminals is increased due to miniaturization of process technology and diversification of functions, the pitch of electrode pads is getting smaller and more various functions are being fused, A system-level packaging technology is being developed. System-level packaging technology is also being transformed into a three-dimensional stacking technique that can maintain a short signal distance to minimize signal-to-noise and minimize signal-to-noise. On the other hand, in order to control the rise in product prices, along with such technical improvement demands, in order to reduce productivity and manufacturing costs, a semiconductor package including a plurality of semiconductor chips is introduced.

기존의 2차원 패키지의 경우 집적화(intergration), 고성능화, 다기능화 및 소형화에 한계를 보이고 있다. 이를 극복하기 위한 기술 중 하나로 대두되고 있는 3차원 패키지이며, 3차원 패키지 구현을 위해서 반도체공정을 활용한 실리콘 관통 홀 기판을 활용한 집적화 기술은 실장공간을 최소화 하고 전기적 연결길이를 최소화 시킬 수 있는 반도체 패키지 기술이며, 이에 대한 개발이 관련업계에서 활발히 개발 되어지고 있다. 이러한 기술로서, 한국특허공개번호 제2011-0028746호 등이 있다. 실리콘 관통 홀 기판의 경우 관통 홀에 도전성 금속을 채워서 기판의 상부화상부와 하부를 전기적으로 연결을 시켜주게 되는데, 이종재료의 사용으로 인해 발생하는 기판의 휨이나 스트레스로 인해 공정성 및 신뢰성에 좋지 않은 영향을 주게 되며 박형화에 한계가 있다.Conventional two-dimensional packages have shown limitations in integration, high performance, multifunction, and miniaturization. It is a 3D package that has emerged as one of the technologies to overcome this problem, and the integration technology using the silicon through hole substrate using the semiconductor process to realize the 3D package is a semiconductor that can minimize the mounting space and minimize the electrical connection length. It is a package technology, and its development is being actively developed in related industries. As such a technique, there is Korea Patent Publication No. 2011-0028746. In the case of a silicon through hole substrate, a conductive metal is filled in the through hole to electrically connect the upper image portion and the lower portion of the substrate, which is not good for fairness and reliability due to warpage or stress caused by the use of different materials. There is a limit to thinning.

한국특허공개번호 제2011-0028746호Korean Patent Publication No. 2011-0028746

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 기판의 리세스 영역 내에 실장되고 관통 전극을 통하여 전기적으로 연결되는 반도체 칩을 포함하는 반도체 패키지를 제공하는 것이다.An object of the present invention is to provide a semiconductor package including a semiconductor chip mounted in a recessed region of a substrate and electrically connected through a through electrode.

또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 반도체 패키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the semiconductor package.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 서로 반대인 제1 면과 제2 면을 포함하고, 상기 제1 면에 리세스 영역과 돌출 영역을 가지는 기판; 상기 리세스 영역에서 상기 기판을 관통하는 제1 관통 전극; 상기 리세스 영역 내에 위치하고, 상기 제1 관통 전극에 전기적으로 연결된 제 1 반도체 칩; 및 상기 기판의 상기 제2 면 상에 위치하고 상기 제1 관통 전극을 재배선하도록 전기적으로 연결된 재배선 패턴층;을 포함한다.According to an aspect of the present invention, there is provided a semiconductor package including: a substrate including first and second surfaces that are opposite to each other, and having a recessed area and a protruding area on the first surface; A first through electrode penetrating the substrate in the recess region; A first semiconductor chip positioned in the recess region and electrically connected to the first through electrode; And a redistribution pattern layer disposed on the second surface of the substrate and electrically connected to redistribute the first through electrode.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 서로 반대인 제3 면과 제4 면을 포함하고, 상기 제4 면에 리세스 영역과 돌출 영역을 가지는 기판; 상기 리세스 영역에서 상기 기판을 관통하는 제1 관통 전극; 상기 리세스 영역 내에 위치하고, 상기 제1 관통 전극에 전기적으로 연결된 제 1 반도체 칩; 및 상기 리세스 영역에서 상기 기판을 관통하고 상기 제1 관통 전극의 외각에 위치한 제2 관통 전극; 및 상기 제2 관통 전극과 전기적으로 연결되고, 상기 리세스 영역으로부터 상기 돌출 영역 상으로 연장된 배선 연장부;를 포함한다.According to an aspect of the present invention, there is provided a semiconductor package including: a substrate including a third surface and a fourth surface opposite to each other, and having a recessed area and a protrusion area on the fourth surface; A first through electrode penetrating the substrate in the recess region; A first semiconductor chip positioned in the recess region and electrically connected to the first through electrode; And a second through electrode penetrating the substrate in the recessed area and positioned outside the first through electrode. And a wire extension part electrically connected to the second through electrode and extending from the recess area to the protrusion area.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 리세스 영역을 가지는 제1 면과 제1 면에 반대인 제2 면을 포함하는 기판을 준비하는 단계; 상기 리세스 영역 내에 개구부를 형성하는 단계; 상기 개구부들 내에 도전물을 충전하여 관통 전극을 형성하는 단계; 상기 기판의 상기 제2 면으로 상기 관통 전극을 노출하는 단계; 상기 리세스 영역 내에 상기 제1 반도체 칩을 실장하는 단계; 상기 리세스 영역을 밀봉 부재로 충전하여 상기 제1 반도체 칩을 밀봉하는 단계; 및 상기 기판의 상기 제2 면에 상기 관통 전극과 전기적으로 연결된 재배선 패턴층을 형성하는 단계;를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor package, including: preparing a substrate including a first surface having a recessed region and a second surface opposite to the first surface; Forming an opening in the recess region; Filling a conductive material in the openings to form a through electrode; Exposing the through electrode to the second surface of the substrate; Mounting the first semiconductor chip in the recess region; Filling the recess region with a sealing member to seal the first semiconductor chip; And forming a redistribution pattern layer electrically connected to the through electrode on the second surface of the substrate.

본 발명의 반도체 패키지는 반도체 칩들이 실장되는 상대적으로 얇은 리세스 영역과 상기 리세스 영역 주위에 상대적으로 두꺼운 돌출 영역을 가지는 기판을 이용함으로써, 기존의 박형화된 실리콘 기판에 비하여 휨(warpage)의 문제점이 감소되며, 이에 따라 공정성 및 신뢰성이 향상된다. 또한, 기판이 박형화된 후에, 기판의 취급(handling) 및 배선공정을 위한 캐리어(carrier)의 탈부착 없이 공정이 가능하여 공정단계 감소 및 비용절감 효과가 있다.The semiconductor package of the present invention uses a substrate having a relatively thin recessed region in which the semiconductor chips are mounted and a relatively thick projected region around the recessed region, thereby resulting in a problem of warpage compared to a conventional thinned silicon substrate. This is reduced, thereby improving fairness and reliability. In addition, after the substrate is thinned, the process can be performed without attaching or detaching a carrier for handling and wiring the substrate, thereby reducing process steps and reducing costs.

반도체 칩들이 리세스 영역 내에 실장되므로, 패키지의 두께를 감소시킬 수 있고, 얇아진 기판을 이용할 수 있으므로, 패키지 적층(Package On Package) 시 열팽창계수(CTE)차이로 인한 기계적 신뢰성을 향상시키고, 기판의 휨 발생으로 인한 기계적 신뢰성을 향상시킬 수 있다.Since the semiconductor chips are mounted in the recess region, the thickness of the package can be reduced and a thinner substrate can be used, thereby improving the mechanical reliability due to the difference in coefficient of thermal expansion (CTE) during package stacking and improving the substrate reliability. Mechanical reliability due to warpage can be improved.

또한, 리세스 영역 내에 관통 전극을 형성하므로, 상기 관통 전극의 깊이를 감소시킬 수 있어 공정시간을 단축시킬 수 있고, 소자 내의 전기적 신호의 이동거리를 단축시킬 수 있으므로, 빠른 신호전달 속도를 구현할 수 있다.In addition, since the through electrode is formed in the recessed region, the depth of the through electrode can be reduced, thereby reducing the process time and shortening the moving distance of the electrical signal in the device, thereby achieving a high signal transmission speed. have.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도이다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 17 내지 도 26은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 27 내지 도 29은 본 발명의 다른 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 30 내지 도 35는 본 발명의 일 실시예에 따른 도 3의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2 to 4 are cross-sectional views illustrating semiconductor packages according to an embodiment of the present invention.
5 is a cross-sectional view illustrating semiconductor packages according to an embodiment of the present invention.
6 to 8 are cross-sectional views illustrating semiconductor packages according to an embodiment of the present invention.
9 through 16 are cross-sectional views illustrating semiconductor packages according to example embodiments.
17 to 26 are cross-sectional views illustrating a method of manufacturing the semiconductor package of FIG. 1 according to an embodiment of the present invention, according to process steps.
27 to 29 are cross-sectional views illustrating a manufacturing method of manufacturing the semiconductor package of FIG. 1 according to another embodiment of the inventive concept according to process steps.
30 to 35 are cross-sectional views illustrating a method of manufacturing the semiconductor package of FIG. 3 according to an embodiment of the present invention according to process steps.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. The scope of technical thought is not limited to the following examples. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the scope of the invention to those skilled in the art. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. The same reference numerals denote the same elements at all times. Further, various elements and regions in the drawings are schematically drawn. Therefore, the technical idea of the present invention is not limited by the relative size or the distance drawn in the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 도시하는 단면도이다.1 is a cross-sectional view showing a semiconductor package 1 according to an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지(1)는 리세스 영역(111)과 제1 관통 전극(120)을 포함하는 기판(110), 재배선 패턴층(140), 제1 반도체 칩(160), 및 외측 연결 부재(190)을 포함한다.Referring to FIG. 1, the semiconductor package 1 may include a substrate 110 including a recess region 111 and a first through electrode 120, a redistribution pattern layer 140, a first semiconductor chip 160, And an outer connection member 190.

기판(110)은 서로 반대인 제1 면(113)과 제2 면(114)을 포함할 수 있다. 기판(110)은 제1 면(113)에 리세스 영역(111)과 리세스 영역(111) 외의 영역에 형성된 돌출 영역(112)을 포함할 수 있다. 돌출 영역(112)은 리세스 영역(111)을 중심으로 외각에 위치할 수 있고, 본 발명에 기술적 사상은 이에 한정되는 것은 아니다. 돌출 영역(112)에서의 기판(110)의 두께는 리세스 영역(111)에서의 기판(110)의 두께에 비하여 클 수 있다. 이에 따라, 돌출 영역(112)은 기판(110)이 휘어지는 것을 방지할 수 있다. 리세스 영역(111)의 측면은 제1 면(113)에 대하여 슬로프를 가지거나 또는 수직일 수 있다. 기판(110)은 절연물을 포함할 수 있고, 예를 들어 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 폴리머(polymer), 또는 실리콘(silicon)을 포함할 수 있다.The substrate 110 may include first and second surfaces 113 and 114 that are opposite to each other. The substrate 110 may include a recess region 111 and a protruding region 112 formed in a region other than the recess region 111 on the first surface 113. The protruding region 112 may be located at an outer corner with respect to the recess region 111, and the technical spirit of the present disclosure is not limited thereto. The thickness of the substrate 110 in the protruding region 112 may be larger than the thickness of the substrate 110 in the recess region 111. Accordingly, the protruding region 112 may prevent the substrate 110 from bending. Side surfaces of the recess regions 111 may have a slope or perpendicular to the first surface 113. The substrate 110 may include an insulator and may include, for example, glass, ceramic, plastic, polymer, or silicon.

기판(100)의 리세스 영역(111) 내에는 기판(110)을 관통하는 제1 관통 전극(120)이 위치할 수 있다. 여기에서 제1 관통 전극(120)은 TSV(through silicon via) 또는 도전형 포스트를 의미할 수 있다. 제1 관통 전극(120)은 기판(110)의 리세스 영역(111)에서 노출되고, 기판(110)의 제2 면(114)에서 노출될 수 있다. 제1 관통 전극(120)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 제1 관통 전극(120)의 외측에는 내부 층(121)이 위치할 수 있고, 내부 층(121)은 확산 방지층(122), 절연층(123), 및 씨드층(124)을 포함할 수 있다. 확산 방지층(122)은 제1 관통 전극(120)의 도전물이 기판(110)으로 확산되는 것을 방지하는 기능을 수행할 수 있다. 절연층(123)은 제1 관통 전극(120)을 기판(110)으로부터 절연하는 기능을 수행할 수 있다. 확산 방지층(122)과 절연층(123)의 배치는 서로 바뀔 수 있다. 씨드층(124)은 제1 관통 전극(120)의 형성을 위한 씨드의 기능을 수행할 수 있다. 씨드층(124)의 물질은 관통 전극(120)을 형성하는 도전물과 동일하거나 또는 다를 수 있다.The first through electrode 120 penetrating the substrate 110 may be located in the recess region 111 of the substrate 100. The first through electrode 120 may refer to through silicon via (TSV) or a conductive post. The first through electrode 120 may be exposed in the recess region 111 of the substrate 110 and may be exposed in the second surface 114 of the substrate 110. The first through electrode 120 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. An inner layer 121 may be positioned outside the first through electrode 120, and the inner layer 121 may include a diffusion barrier layer 122, an insulating layer 123, and a seed layer 124. . The diffusion barrier layer 122 may function to prevent the conductive material of the first through electrode 120 from diffusing to the substrate 110. The insulating layer 123 may function to insulate the first through electrode 120 from the substrate 110. Arrangement of the diffusion barrier layer 122 and the insulating layer 123 may be interchanged. The seed layer 124 may function as a seed for forming the first through electrode 120. The material of the seed layer 124 may be the same as or different from the conductive material forming the through electrode 120.

선택적으로(optionally), 랜드 패드(130)는 제1 관통 전극(120)의 상측에 위치할 수 있다. 랜드 패드(130)는 제1 관통 전극(120)과 전기적으로 연결될 수 있다. 랜드 패드(130)는 리세스 영역(111) 내에 위치할 수 있다. 랜드 패드(130)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 랜드 패드(130)는 제1 관통 전극(120)과 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 랜드 패드(130)의 폭은 제1 관통 전극(120)의 폭에 비하여 클 수 있고, 이에 따라 랜드 패드(130) 상에 실장되는 제1 반도체 칩(160)과의 전기적 접촉을 신뢰성있고 낮은 저항을 가지도록 구현할 수 있다.Optionally, the land pad 130 may be positioned above the first through electrode 120. The land pad 130 may be electrically connected to the first through electrode 120. The land pad 130 may be located in the recess region 111. Land pad 130 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The land pad 130 may include the same material as the first through electrode 120 or may include another material. The width of the land pad 130 may be larger than the width of the first through electrode 120, thereby providing reliable and low resistance to electrical contact with the first semiconductor chip 160 mounted on the land pad 130. It can be implemented to have

제1 반도체 칩(160)은 기판(110)의 리세스 영역(111) 내에 위치할 수 있다. 제1 반도체 칩(160)은 리세스 영역(111) 내에 매립될 수 있다. 제1 반도체 칩(160)은 랜드 패드(130) 상에 또는 제1 관통 전극(120) 상에 위치할 수 있다. 제1 반도체 칩(160)은 제1 연결 부재(162)를 통하여 제1 관통 전극(120)과 전기적으로 연결될 수 있다. 제1 연결 부재(162)는 범프, 패드, 또는 솔더볼일 수 있다. 제1 반도체 칩(160)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 제1 반도체 칩(160)은 하나의 제1 반도체 칩(160)을 포함하거나 또는 복수의 제1 반도체 칩(160)들을 포함할 수 있다. 복수의 제1 반도체 칩(160)들은 동종 제품들이거나 또는 이종 제품들일 수 있고, 예를 들어 제1 반도체 칩(160)의 일부는 로직칩이고 다른 일부는 메모리 칩일 수 있다. 이에 따라, 반도체 패키지(1)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다. 대안적으로, 제1 반도체 칩(160) 상에 다른 제1 반도체 칩(160)이 적층되는 경우도 본 발명의 기술적 사상에 포함된다.The first semiconductor chip 160 may be located in the recess region 111 of the substrate 110. The first semiconductor chip 160 may be buried in the recess region 111. The first semiconductor chip 160 may be positioned on the land pad 130 or on the first through electrode 120. The first semiconductor chip 160 may be electrically connected to the first through electrode 120 through the first connection member 162. The first connection member 162 may be bumps, pads, or solder balls. The first semiconductor chip 160 may be a memory chip or a logic chip. Such memory chips may include, for example, DRAMs, SRAMs, flashes, PRAMs, ReRAMs, EF RAMs, or MRAMs. have. Such a logic chip may be a controller that controls memory chips. The first semiconductor chip 160 may include one first semiconductor chip 160 or may include a plurality of first semiconductor chips 160. The plurality of first semiconductor chips 160 may be homogeneous products or heterogeneous products. For example, some of the first semiconductor chips 160 may be logic chips and others may be memory chips. Accordingly, the semiconductor package 1 may be a system on chip (SOC) or a system in package (SIP). Alternatively, a case where another first semiconductor chip 160 is stacked on the first semiconductor chip 160 is also included in the technical idea of the present invention.

밀봉 부재(170)는 기판(110)의 리세스 영역(111)을 충전할 수 있고, 이에 따라 제1 반도체 칩(160)은 밀봉 부재(170)에 의하여 밀봉될 수 있다. 밀봉 부재(170)는 제1 반도체 칩(160)을 완전히 덮을 수 있다. 밀봉 부재(170)는 제1 반도체 칩(160)과 제1 연결 부재(162) 사이의 공간을 충전할 수 있다. 밀봉 부재(170)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 대안적으로, 제1 반도체 칩(160)의 최상측이 밀봉 부재(170)로부터 노출되는 경우도 본 발명의 기술적 사상에 포함된다.The sealing member 170 may fill the recess region 111 of the substrate 110, and thus the first semiconductor chip 160 may be sealed by the sealing member 170. The sealing member 170 may completely cover the first semiconductor chip 160. The sealing member 170 may fill a space between the first semiconductor chip 160 and the first connection member 162. The sealing member 170 may include an insulator and may include, for example, an epoxy mold compound (EMC). Alternatively, the case where the uppermost side of the first semiconductor chip 160 is exposed from the sealing member 170 is also included in the technical idea of the present invention.

재배선 패턴층(140)은 기판(110)의 제2 면(114)에 위치할 수 있다. 재배선 패턴층(140)은 제1 관통 전극(120)과 전기적으로 연결되어 제1 관통 전극(120)을 재배선할 수 있고, 이에 따라 제1 반도체 칩(160)을 재배선할 수 있다. 재배선 패턴층(140)은 도전물로 형성된 재배선 패턴을 포함할 수 있고, 예를 들어 상기 도전물은 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 도 1 등에 도시된 실시예에서는 상기 재배선 패턴을 재배선 패턴층(140) 내의 실선으로 도시하고 있으며, 설계에 따라 다양한 형태의 패턴이 가능하다. 또한, 재배선 패턴층(140)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 기판(110)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다. 재배선 패턴층(140)에 의하여 제1 반도체 칩(160)의 입출력 단자를 미세화할 수 있고, 또한, 상기 입출력 단자의 갯수를 증가시킬 수 있다. The redistribution pattern layer 140 may be located on the second surface 114 of the substrate 110. The redistribution pattern layer 140 may be electrically connected to the first through electrode 120 to redistribute the first through electrode 120, thereby redistributing the first semiconductor chip 160. The redistribution pattern layer 140 may include a redistribution pattern formed of a conductive material. For example, the conductive material may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. . 1 and the like, the redistribution pattern is shown by a solid line in the redistribution pattern layer 140, and various types of patterns are possible according to design. In addition, the redistribution pattern layer 140 may be formed of a prefabricated substrate, and the case where the redistribution pattern layer 140 is bonded to the substrate 110 by pressing, bonding, or reflowing is also included in the technical idea of the present invention. By the redistribution pattern layer 140, the input / output terminals of the first semiconductor chip 160 may be miniaturized, and the number of the input / output terminals may be increased.

외측 연결 부재(190)는 재배선 패턴층(140)의 하측에 위치한다. 외측 연결 부재(190)는 재배선 패턴층(140)과 전기적으로 연결될 수 있고, 이에 따라 제1 반도체 칩(160)을 외부와 전기적으로 연결할 수 있다. 외측 연결 부재(190)는, 예를 들어 솔더볼일 수 있다.The outer connection member 190 is located under the redistribution pattern layer 140. The outer connection member 190 may be electrically connected to the redistribution pattern layer 140, and thus the first semiconductor chip 160 may be electrically connected to the outside. The outer connection member 190 may be, for example, a solder ball.

도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 패키지들(2, 3, 4)을 도시하는 단면도이다. 본 실시예들에 따른 반도체 패키지들(2, 3, 4)은 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.2 to 4 are cross-sectional views showing semiconductor packages 2, 3, and 4 according to an embodiment of the present invention. The semiconductor packages 2, 3, and 4 according to the present embodiments are modified from some configurations of the semiconductor package of the above-described embodiment, and thus, redundant descriptions thereof will be omitted.

도 2를 참조하면, 반도체 패키지(2)는, 도 1에 도시된 반도체 패키지(1)와 비교하면, 재배선 패턴층(140)의 하측에 위치한 제2 반도체 칩(180)을 더 포함한다. 제2 반도체 칩(180)은 제2 연결 부재(182)를 통하여 재배선 패턴층(140)과 전기적으로 연결될 수 있고, 재배선 패턴층(140)에 의하여 재배선될 수 있다. 제2 연결 부재(182)는 범프, 패드 또는 솔더볼일 수 있다. 또한, 제2 반도체 칩(180)은 재배선 패턴층(140)을 통하여 외측 연결 부재(190)와 전기적으로 연결되거나 및/또는 재배선 패턴층(140)과 제1 관통 전극(120)을 통하여 제1 반도체 칩(160)과 전기적으로 연결될 수 있다. 재배선 패턴층(140)으로부터 제2 반도체 칩(180)의 높이는 외측 연결 부재(190)의 높이에 비하여 작을 수 있다. 따라서, 재배선 패턴층(140)으로부터 제2 반도체 칩(180)의 높이는 외측 연결 부재(190)의 높이에 비하여 작을 수 있다. 따라서, 반도체 패키지(1)가 다른 기판에 실장되거나 또는 다른 패키지에 적층되어도, 제2 반도체 칩(180)이 상기 다른 기판 또는 다른 패키지에 접촉하지 않을 수 있다. 이러한 경우들의 예들이 도 9 내지 도 16에 도시되어 있다.Referring to FIG. 2, the semiconductor package 2 further includes a second semiconductor chip 180 positioned below the redistribution pattern layer 140 as compared to the semiconductor package 1 illustrated in FIG. 1. The second semiconductor chip 180 may be electrically connected to the redistribution pattern layer 140 through the second connection member 182, and may be redistributed by the redistribution pattern layer 140. The second connection member 182 may be bumps, pads, or solder balls. In addition, the second semiconductor chip 180 may be electrically connected to the outer connection member 190 through the redistribution pattern layer 140 and / or through the redistribution pattern layer 140 and the first through electrode 120. It may be electrically connected to the first semiconductor chip 160. The height of the second semiconductor chip 180 from the redistribution pattern layer 140 may be smaller than the height of the outer connection member 190. Therefore, the height of the second semiconductor chip 180 from the redistribution pattern layer 140 may be smaller than the height of the outer connection member 190. Therefore, even if the semiconductor package 1 is mounted on another substrate or stacked on another package, the second semiconductor chip 180 may not contact the other substrate or the other package. Examples of such cases are shown in FIGS. 9-16.

제2 반도체 칩(180)은 메모리 칩이거나 또는 로직 칩일 수 있다. 제2 반도체 칩(180)은 하나의 제2 반도체 칩(180)을 포함하거나 또는 복수의 제2 반도체 칩(180)들을 포함할 수 있다. 복수의 제2 반도체 칩(180)들은 동종 제품들이거나 또는 이종 제품들일 수 있고, 예를 들어 제2 반도체 칩(180)의 일부는 로직칩이고 다른 일부는 메모리 칩일 수 있다. 제1 반도체 칩(160)과 제2 반도체 칩(180)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 이에 따라, 반도체 패키지(1)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다.The second semiconductor chip 180 may be a memory chip or a logic chip. The second semiconductor chip 180 may include one second semiconductor chip 180 or may include a plurality of second semiconductor chips 180. The plurality of second semiconductor chips 180 may be homogeneous or heterogeneous products. For example, some of the second semiconductor chips 180 may be logic chips and others may be memory chips. The first semiconductor chip 160 and the second semiconductor chip 180 may be homogeneous products or heterogeneous products. Accordingly, the semiconductor package 1 may be a system on chip (SOC) or a system in package (SIP).

도 3을 참조하면, 반도체 패키지(3)는, 도 1에 도시된 반도체 패키지(1)와 비교하면, 기판(110)의 리세스 영역(111)의 최외각에 위치한 제2 관통 전극(129) 및 제2 관통 전극(129)으로부터 기판(110)의 돌출 영역(112)으로 연장된 배선 연장부(150)를 더 포함한다. 제2 관통 전극(129)은 제1 관통 전극(120)의 형상, 구성, 및 재질과 동일할 수 있다. 배선 연장부(150)는 제2 관통 전극(129)과 전기적으로 연결될 수 있다. 배선 연장부(150)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 배선 연장부(150)는 랜드 패드(130)와 동일할 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 배선 연장부(150)에는 다른 반도체 패키지가 전기적으로 연결되도록 실장될 수 있다.Referring to FIG. 3, the semiconductor package 3 has a second through electrode 129 positioned at the outermost portion of the recess region 111 of the substrate 110 as compared with the semiconductor package 1 shown in FIG. 1. And a wire extension part 150 extending from the second through electrode 129 to the protruding region 112 of the substrate 110. The second through electrode 129 may have the same shape, configuration, and material as the first through electrode 120. The wire extension 150 may be electrically connected to the second through electrode 129. The wire extension 150 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The wire extension 150 may include the same material as the land pad 130 or may include another material. The wiring extension part 150 may be mounted to electrically connect another semiconductor package.

도 4를 참조하면, 반도체 패키지(4)는, 도 3에 도시된 반도체 패키지(3)와 비교하면, 재배선 패턴층(140)의 하측에 위치한 제2 반도체 칩(180)을 더 포함한다. 제2 반도체 칩(180)은 제2 연결 부재(182)를 통하여 재배선 패턴층(140)과 전기적으로 연결될 수 있고, 재배선 패턴층(140)에 의하여 재배선될 수 있다. 또한, 제2 반도체 칩(180)은 재배선 패턴층(140)을 통하여 외측 연결 부재(190)와 전기적으로 연결되거나 및/또는 재배선 패턴층(140)과 제1 관통 전극(120)을 통하여 제1 반도체 칩(160)과 전기적으로 연결될 수 있다. Referring to FIG. 4, the semiconductor package 4 further includes a second semiconductor chip 180 positioned below the redistribution pattern layer 140 as compared with the semiconductor package 3 illustrated in FIG. 3. The second semiconductor chip 180 may be electrically connected to the redistribution pattern layer 140 through the second connection member 182, and may be redistributed by the redistribution pattern layer 140. In addition, the second semiconductor chip 180 may be electrically connected to the outer connection member 190 through the redistribution pattern layer 140 and / or through the redistribution pattern layer 140 and the first through electrode 120. It may be electrically connected to the first semiconductor chip 160.

재배선 패턴층(140)으로부터 제2 반도체 칩(180)의 높이는 외측 연결 부재(190)의 높이에 비하여 작을 수 있다. 따라서, 반도체 패키지(1)가 다른 기판에 실장되거나 또는 다른 패키지에 적층되어도, 제2 반도체 칩(180)이 상기 다른 기판 또는 다른 패키지에 접촉하지 않을 수 있다. 이러한 경우들의 예들이 도 9 내지 도 16에 도시되어 있다.The height of the second semiconductor chip 180 from the redistribution pattern layer 140 may be smaller than the height of the outer connection member 190. Therefore, even if the semiconductor package 1 is mounted on another substrate or stacked on another package, the second semiconductor chip 180 may not contact the other substrate or the other package. Examples of such cases are shown in FIGS. 9-16.

도 5는 본 발명의 일 실시예에 따른 반도체 패키지(5)를 도시하는 단면도이다.5 is a cross-sectional view illustrating a semiconductor package 5 according to an embodiment of the present invention.

도 5를 참조하면, 반도체 패키지(5)는 리세스 영역(111a)과 제1 관통 전극(120a)을 포함하는 기판(110a), 제1 반도체 칩(160a), 및 외측 연결 부재(190a)을 포함한다. 반도체 패키지(5)는 배선 연장부(150a)를 더 포함한다.Referring to FIG. 5, the semiconductor package 5 may include a substrate 110a including a recess region 111a and a first through electrode 120a, a first semiconductor chip 160a, and an outer connection member 190a. Include. The semiconductor package 5 further includes a wiring extension 150a.

기판(110a)은 서로 반대인 제3 면(113a)과 제4 면(114a)을 포함할 수 있다. 기판(110)은 제4 면(114a)에 리세스 영역(111a)과 리세스 영역(111a) 외의 영역에 형성된 돌출 영역(112a)을 포함할 수 있다. 돌출 영역(112a)은 리세스 영역(111a)을 중심으로 외각에 위치할 수 있고, 본 발명에 기술적 사상은 이에 한정되는 것은 아니다. 돌출 영역(112a)에서의 기판(110a)의 두께는 리세스 영역(111a)에서의 기판(110a)의 두께에 비하여 클 수 있다. 이에 따라, 돌출 영역(112a)은 기판(110a)이 휘어지는 것을 방지할 수 있다. 리세스 영역(111a)의 측면은 제4 면(114a)에 대하여 슬로프를 가지거나 또는 수직일 수 있다. 기판(110a)은 절연물을 포함할 수 있고, 예를 들어 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 폴리머(polymer), 또는 실리콘(silicon)을 포함할 수 있다.The substrate 110a may include a third surface 113a and a fourth surface 114a opposite to each other. The substrate 110 may include a recess region 111a and a protruding region 112a formed in a region other than the recess region 111a on the fourth surface 114a. The protruding region 112a may be located at an outer corner with respect to the recess region 111a, and the technical spirit of the present disclosure is not limited thereto. The thickness of the substrate 110a in the protruding region 112a may be larger than the thickness of the substrate 110a in the recess region 111a. Accordingly, the protruding region 112a can prevent the substrate 110a from bending. Side surfaces of the recess regions 111a may have a slope or perpendicular to the fourth surface 114a. The substrate 110a may include an insulator and may include, for example, glass, ceramic, plastic, polymer, or silicon.

기판(100a)의 리세스 영역(111a) 내에는 기판(110a)을 관통하는 제1 관통 전극(120a)을 포함할 수 있다. 여기에서 제1 관통 전극(120a)은 TSV(through silicon via) 또는 도전형 포스트를 의미할 수 있다. 제1 관통 전극(120a)은 기판(110a)의 리세스 영역(111a)에서 노출되고, 기판(110a)의 제3 면(113a)에서 노출될 수 있다. 제1 관통 전극(120a)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 제1 관통 전극(120a)은 도 1에 도시된 제1 관통 전극(120)에 상응할 수 있다. 예를 들어, 제1 관통 전극(120a)의 외측에는 확산 방지층, 절연층, 및 씨드층 등을 포함하는 내부 층(121a)이 위치할 수 있다. 내부 층(121a)은 도 1에 도시된 내부 층(121)에 상응할 수 있다.The recessed region 111a of the substrate 100a may include a first through electrode 120a penetrating through the substrate 110a. Here, the first through electrode 120a may mean a through silicon via (TSV) or a conductive post. The first through electrode 120a may be exposed in the recess region 111a of the substrate 110a, and may be exposed in the third surface 113a of the substrate 110a. The first through electrode 120a may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The first through electrode 120a may correspond to the first through electrode 120 illustrated in FIG. 1. For example, an inner layer 121a including a diffusion barrier layer, an insulation layer, a seed layer, and the like may be positioned outside the first through electrode 120a. The inner layer 121a may correspond to the inner layer 121 shown in FIG. 1.

선택적으로(optionally), 제1 관통 전극(120a)의 하측에는 랜드 패드(130a)가 위치할 수 있고, 랜드 패드(130a)는 제1 관통 전극(120a)과 전기적으로 연결될 수 있다. 랜드 패드(130a)는 리세스 영역(111a) 내에 위치할 수 있다. 랜드 패드(130a)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 랜드 패드(130a)는 제1 관통 전극(120a)과 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 랜드 패드(130a)의 폭은 제1 관통 전극(120a)의 폭에 비하여 클 수 있고, 이에 따라 랜드 패드(130a) 상에 실장되는 제1 반도체 칩(160a)과의 전기적 접촉을 신뢰성있고 낮은 저항을 가지도록 구현할 수 있다.Optionally, a land pad 130a may be positioned below the first through electrode 120a, and the land pad 130a may be electrically connected to the first through electrode 120a. The land pad 130a may be located in the recess region 111a. Land pad 130a may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The land pad 130a may include the same material as the first through electrode 120a or may include another material. The width of the land pad 130a may be larger than the width of the first through electrode 120a, thereby providing reliable and low resistance to electrical contact with the first semiconductor chip 160a mounted on the land pad 130a. It can be implemented to have

기판(110a)의 리세스 영역(111a) 내에 제1 반도체 칩(160a)이 위치할 수 있다. 제1 반도체 칩(160a)은 리세스 영역(111a) 내에 매립될 수 있다. 제1 반도체 칩(160a)은 랜드 패드(130a) 상에 또는 제1 관통 전극(120a) 상에 위치할 수 있다. 제1 반도체 칩(160a)은 제1 연결 부재(162a)를 통하여 제1 관통 전극(120a)과 전기적으로 연결될 수 있다. 제1 반도체 칩(160a)은 하나의 제1 반도체 칩(160a)을 포함하거나 또는 복수의 제1 반도체 칩(160a)들을 포함할 수 있다. 제1 반도체 칩(160a)은 도 1에 도시된 제1 반도체 칩(160)에 상응할 수 있다.The first semiconductor chip 160a may be located in the recess region 111a of the substrate 110a. The first semiconductor chip 160a may be buried in the recess region 111a. The first semiconductor chip 160a may be positioned on the land pad 130a or on the first through electrode 120a. The first semiconductor chip 160a may be electrically connected to the first through electrode 120a through the first connection member 162a. The first semiconductor chip 160a may include one first semiconductor chip 160a or may include a plurality of first semiconductor chips 160a. The first semiconductor chip 160a may correspond to the first semiconductor chip 160 illustrated in FIG. 1.

밀봉 부재(170a)는 기판(110a)의 리세스 영역(111a)을 충전할 수 있고, 이에 따라 제1 반도체 칩(160a)은 밀봉 부재(170a)에 의하여 밀봉될 수 있다. 밀봉 부재(170a)는 제1 반도체 칩(160a)을 완전히 덮을 수 있다. 밀봉 부재(170a)는 제1 반도체 칩(160a)과 제1 연결 부재(162a) 사이의 공간을 충전할 수 있다. 밀봉 부재(170a)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 대안적으로, 제1 반도체 칩(160a)의 최상측이 밀봉 부재(170a)로부터 노출되는 경우도 본 발명의 기술적 사상에 포함된다.The sealing member 170a may fill the recess region 111a of the substrate 110a, and thus the first semiconductor chip 160a may be sealed by the sealing member 170a. The sealing member 170a may completely cover the first semiconductor chip 160a. The sealing member 170a may fill a space between the first semiconductor chip 160a and the first connection member 162a. The sealing member 170a may include an insulator and may include, for example, an epoxy mold compound (EMC). Alternatively, the case where the uppermost side of the first semiconductor chip 160a is exposed from the sealing member 170a is also included in the technical idea of the present invention.

배선 연장부(150a)는 기판(110a)의 리세스 영역(111a)의 최외각에 위치한 제2 관통 전극(129a)으로부터 기판(110a)의 돌출 영역(112a)으로 연장된 배선 연장부(150a)를 더 포함한다. 제2 관통 전극(129a)은 제1 관통 전극(120a)의 형상, 구성, 및 재질과 동일할 수 있다. 배선 연장부(150a)는 제2 관통 전극(129a)과 전기적으로 연결될 수 있다. 배선 연장부(150a)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 배선 연장부(150a)는 랜드 패드(130a)와 동일할 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. The wire extension part 150a extends from the second through electrode 129a positioned at the outermost part of the recess area 111a of the substrate 110a to the protruding area 112a of the substrate 110a. It further includes. The second through electrode 129a may have the same shape, configuration, and material of the first through electrode 120a. The wire extension part 150a may be electrically connected to the second through electrode 129a. The wire extension 150a may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The wire extension 150a may include the same material as the land pad 130a or may include another material.

외측 연결 부재(190a)는 배선 연장부(150a)의 하측에 위치한다. 외측 연결 부재(190a)는 배선 연장부(150a)와 전기적으로 연결될 수 있고, 이에 따라 제1 반도체 칩(160a)을 외부와 전기적으로 연결할 수 있다. 외측 연결 부재(190a)는, 예를 들어 솔더볼일 수 있다.The outer connection member 190a is positioned below the wire extension part 150a. The outer connection member 190a may be electrically connected to the wire extension 150a, and thus the first semiconductor chip 160a may be electrically connected to the outside. The outer connection member 190a may be, for example, a solder ball.

도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들(6, 7, 8)을 도시하는 단면도이다. 본 실시예들에 따른 반도체 패키지들(6, 7, 8)은 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.6 through 8 are cross-sectional views illustrating semiconductor packages 6, 7 and 8 according to an embodiment of the present invention. The semiconductor packages 6, 7 and 8 according to the present embodiments are modified from some configurations in the semiconductor package of the above-described embodiment, and thus duplicated descriptions thereof will be omitted.

도 6을 참조하면, 반도체 패키지(6)는, 도 5에 도시된 반도체 패키지(5)와 비교하면, 기판(110a)의 제3 면(113a) 상에 위치한 제2 반도체 칩(180a)을 더 포함한다. 제2 반도체 칩(180a)은 제2 연결 부재(182a)를 통하여 제1 관통 전극(120a) 및/또는 제2 관통 전극(129a)과 전기적으로 연결될 수 있다. 제2 반도체 칩(180a)은 제1 관통 전극(120a)의 직접적으로 상측에 중첩하여 위치할 수 있다. 제2 반도체 칩(180a)은 제2 관통 전극(129a) 및 배선 연장부(150a)를 통하여 외측 연결 부재(190a)와 전기적으로 연결되거나 및/또는 제1 관통 전극(120a)을 통하여 제1 반도체 칩(160a)과 전기적으로 연결될 수 있다. 기판(110a)의 제3 면(113a)으로부터 제2 반도체 칩(180a)의 높이는 외측 연결 부재(190a)의 높이에 비하여 작을 수 있다. 제2 반도체 칩(180a)은 메모리 칩이거나 또는 로직 칩일 수 있다. 제2 반도체 칩(180a)은 하나의 제2 반도체 칩(180a)을 포함하거나 또는 복수의 제2 반도체 칩(180a)들을 포함할 수 있다. 제2 반도체 칩(180a)은 도 2의 제2 반도체 칩(180)에 상응할 수 있다.Referring to FIG. 6, the semiconductor package 6 further includes a second semiconductor chip 180a positioned on the third surface 113a of the substrate 110a as compared to the semiconductor package 5 illustrated in FIG. 5. Include. The second semiconductor chip 180a may be electrically connected to the first through electrode 120a and / or the second through electrode 129a through the second connection member 182a. The second semiconductor chip 180a may be positioned to directly overlap the first through electrode 120a. The second semiconductor chip 180a is electrically connected to the outer connection member 190a through the second through electrode 129a and the wire extension 150a and / or through the first through electrode 120a. It may be electrically connected to the chip 160a. The height of the second semiconductor chip 180a from the third surface 113a of the substrate 110a may be smaller than the height of the outer connection member 190a. The second semiconductor chip 180a may be a memory chip or a logic chip. The second semiconductor chip 180a may include one second semiconductor chip 180a or may include a plurality of second semiconductor chips 180a. The second semiconductor chip 180a may correspond to the second semiconductor chip 180 of FIG. 2.

도 7을 참조하면, 반도체 패키지(7)는, 도 5에 도시된 반도체 패키지(5)와 비교하면, 기판(110a)의 제3 면(113a) 상에 위치한 재배선 패턴층(140a)을 더 포함한다. 재배선 패턴층(140a)은 제1 관통 전극(120a)과 전기적으로 연결되어 제1 관통 전극(120a)을 재배선할 수 있고, 이에 따라 제1 반도체 칩(160a)을 재배선할 수 있다. 재배선 패턴층(140a)은 도 1에 도시된 재배선 패턴층(140)에 상응할 수 있다. 재배선 패턴층(140a)은 제2 관통 전극(129a) 및 배선 연장부(150a)를 통하여 외측 연결 부재(190a)와 전기적으로 연결될 수 있고, 이에 따라 외부와 전기적으로 연결될 수 있다. 재배선 패턴층(140a)에는 다른 반도체 패키지가 전기적으로 연결되도록 실장될 수 있다.Referring to FIG. 7, the semiconductor package 7 further includes a redistribution pattern layer 140a positioned on the third surface 113a of the substrate 110a as compared with the semiconductor package 5 illustrated in FIG. 5. Include. The redistribution pattern layer 140a may be electrically connected to the first through electrode 120a to redistribute the first through electrode 120a, and thus to redistribute the first semiconductor chip 160a. The redistribution pattern layer 140a may correspond to the redistribution pattern layer 140 illustrated in FIG. 1. The redistribution pattern layer 140a may be electrically connected to the outer connection member 190a through the second through electrode 129a and the wire extension 150a, and thus may be electrically connected to the outside. Another semiconductor package may be mounted on the redistribution pattern layer 140a so as to be electrically connected to each other.

도 8을 참조하면, 반도체 패키지(8)는, 도 7에 도시된 반도체 패키지(7)와 비교하면, 재배선 패턴층(140a)의 상측에 위치한 제2 반도체 칩(180a)을 더 포함한다. 제2 반도체 칩(180a)은 제2 연결 부재(182a)를 통하여 재배선 패턴층(140a)과 전기적으로 연결될 수 있고, 재배선 패턴층(140a)에 의하여 재배선될 수 있다. 또한, 제2 반도체 칩(180a)은 재배선 패턴층(140a), 제2 관통 전극(129a), 및 배선 연장부(150a)를 통하여 외측 연결 부재(190a)와 전기적으로 연결되거나 및/또는 재배선 패턴층(140a)과 제1 관통 전극(120a)을 통하여 제1 반도체 칩(160a)과 전기적으로 연결될 수 있다. 반도체 패키지(1)가 다른 기판에 실장되거나 또는 다른 패키지에 적층되어도, 제2 반도체 칩(180a)이 상기 다른 기판 또는 다른 패키지에 접촉하지 않을 수 있다. 이러한 경우들의 예들이 도 9 내지 도 16에 도시되어 있다.Referring to FIG. 8, the semiconductor package 8 further includes a second semiconductor chip 180a positioned above the redistribution pattern layer 140a as compared with the semiconductor package 7 illustrated in FIG. 7. The second semiconductor chip 180a may be electrically connected to the redistribution pattern layer 140a through the second connection member 182a and may be redistributed by the redistribution pattern layer 140a. In addition, the second semiconductor chip 180a may be electrically connected to and / or cultivated through the redistribution pattern layer 140a, the second through electrode 129a, and the wire extension part 150a. The first semiconductor chip 160a may be electrically connected through the line pattern layer 140a and the first through electrode 120a. Even if the semiconductor package 1 is mounted on another substrate or stacked on another package, the second semiconductor chip 180a may not contact the other substrate or the other package. Examples of such cases are shown in FIGS. 9-16.

도 9 내지 도 16는 본 발명의 일 실시예에 따른 반도체 패키지들(9, 10, 11, 12, 13, 14, 15, 16)을 도시하는 단면도들이다. 반도체 패키지들(9, 10, 11, 12, 13, 14, 15, 16)은 상술한 반도체 패키지(1, 2, 3, 4, 5, 6, 7, 8)들이 적층된 경우들을 각각 포함한다.9 through 16 are cross-sectional views illustrating semiconductor packages 9, 10, 11, 12, 13, 14, 15, and 16 according to an embodiment of the present invention. The semiconductor packages 9, 10, 11, 12, 13, 14, 15, and 16 include cases in which the above-described semiconductor packages 1, 2, 3, 4, 5, 6, 7, 8 are stacked. .

도 9를 참조하면, 반도체 패키지(9)는 반도체 패키지(3) 상에 전기적으로 연결되도록 적층된 반도체 패키지(1)를 가지는 적층체를 포함한다. 반도체 패키지(1)를 대체하여 반도체 패키지(2)를 포함하거나 및/또는 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.Referring to FIG. 9, the semiconductor package 9 includes a laminate having a semiconductor package 1 stacked to be electrically connected on the semiconductor package 3. Cases in which the semiconductor package 1 is included instead of the semiconductor package 2 and / or the semiconductor package 3 is included in the semiconductor package 4 are included in the technical idea of the present invention.

도 10을 참조하면, 반도체 패키지(10)는 반도체 패키지(3) 상에 전기적으로 연결되도록 적층된 반도체 패키지(3)를 가지는 적층체를 포함한다. 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.Referring to FIG. 10, the semiconductor package 10 includes a laminate having semiconductor packages 3 stacked to be electrically connected on the semiconductor package 3. The case of including the semiconductor package 4 in place of the semiconductor package 3 is also included in the technical idea of the present invention.

도 11을 참조하면, 반도체 패키지(11)는 반도체 패키지(3) 상에 전기적으로 연결되도록 적층된 반도체 패키지(5)를 가지는 적층체를 포함한다. 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하거나 및/또는 반도체 패키지(5)를 대체하여 반도체 패키지(6)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.Referring to FIG. 11, the semiconductor package 11 includes a laminate having semiconductor packages 5 stacked to be electrically connected on the semiconductor package 3. Cases in which the semiconductor package 3 is replaced by the semiconductor package 4 and / or the semiconductor package 5 is replaced by the semiconductor package 6 are included in the technical idea of the present invention.

도 12를 참조하면, 반도체 패키지(12)는 반도체 패키지(3) 상에 전기적으로 연결되도록 적층된 반도체 패키지(7)를 가지는 적층체를 포함한다. 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하거나 및/또는 반도체 패키지(7)를 대체하여 반도체 패키지(6)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.Referring to FIG. 12, the semiconductor package 12 includes a laminate having semiconductor packages 7 stacked to be electrically connected on the semiconductor package 3. Cases in which the semiconductor package 3 is replaced by the semiconductor package 4 and / or the semiconductor package 7 is replaced by the semiconductor package 6 are included in the technical idea of the present invention.

도 13을 참조하면, 반도체 패키지(13)는 반도체 패키지(7) 상에 전기적으로 연결되도록 적층된 반도체 패키지(1)를 가지는 적층체를 포함한다. 반도체 패키지(1)를 대체하여 반도체 패키지(2)를 포함하거나 및/또는 반도체 패키지(7)를 대체하여 반도체 패키지(8)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.Referring to FIG. 13, the semiconductor package 13 includes a laminate having a semiconductor package 1 stacked to be electrically connected on the semiconductor package 7. Cases in which the semiconductor package 1 is included in place of the semiconductor package 2 and / or the semiconductor package 7 is included in the semiconductor package 8 are included in the technical spirit of the present invention.

도 14를 참조하면, 반도체 패키지(14)는 반도체 패키지(7) 상에 전기적으로 연결되도록 적층된 반도체 패키지(3)를 가지는 적층체를 포함한다. 반도체 패키지(3)를 대체하여 반도체 패키지(4)를 포함하거나 및/또는 반도체 패키지(7)를 대체하여 반도체 패키지(8)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.Referring to FIG. 14, the semiconductor package 14 includes a laminate having semiconductor packages 3 stacked to be electrically connected on the semiconductor package 7. Cases in which the semiconductor package 3 is replaced by the semiconductor package 4 and / or the semiconductor package 7 is replaced by the semiconductor package 8 are included in the technical idea of the present invention.

도 15를 참조하면, 반도체 패키지(15)는 반도체 패키지(7) 상에 전기적으로 연결되도록 적층된 반도체 패키지(5)를 가지는 적층체를 포함한다. 반도체 패키지(5)를 대체하여 반도체 패키지(6)를 포함하거나 및/또는 반도체 패키지(7)를 대체하여 반도체 패키지(8)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.Referring to FIG. 15, the semiconductor package 15 includes a laminate having semiconductor packages 5 stacked to be electrically connected on the semiconductor package 7. Cases in which the semiconductor package 5 is replaced by the semiconductor package 6 and / or the semiconductor package 7 is replaced by the semiconductor package 8 are included in the technical idea of the present invention.

도 16을 참조하면, 반도체 패키지(16)는 반도체 패키지(7) 상에 전기적으로 연결되도록 적층된 반도체 패키지(7)를 가지는 적층체를 포함한다. 반도체 패키지(7)를 대체하여 반도체 패키지(8)를 포함하는 경우들도 본 발명의 기술적 사상에 포함된다.Referring to FIG. 16, the semiconductor package 16 includes a laminate having semiconductor packages 7 stacked to be electrically connected on the semiconductor package 7. Cases in which the semiconductor package 8 is included in place of the semiconductor package 7 are also included in the technical idea of the present invention.

도 17 내지 도 26은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.17 to 26 are cross-sectional views illustrating a manufacturing method of manufacturing the semiconductor package 1 of FIG. 1 according to an embodiment of the present invention according to the process steps.

도 17을 참조하면, 리세스 영역(111)을 가지는 제1 면(113)과 제1 면(113)에 반대인 제2 면(114)을 포함하는 기판(110)을 준비한다. 기판(110)의 리세스 영역(111)은 기판(110)을 식각하거나 또는 연마하거나 또는 레이저 가공하여 형성할 수 있다. 또는, 평평한 평판 상에 복수의 세그먼트들(segments)을 리세스 영역(111)이 형성될 영역을 제외한 영역에 부착하여 리세스 영역(111)을 형성할 수 있다. 리세스 영역(111)을 형성함에 따라 기판(110)에 돌출 영역(112)이 형성된다. 예를 들어, 돌출 영역(112)은 리세스 영역(111)을 중심으로 외각에 위치할 수 있고, 본 발명에 기술적 사상은 이에 한정되는 것은 아니다.Referring to FIG. 17, a substrate 110 including a first surface 113 having a recessed region 111 and a second surface 114 opposite to the first surface 113 is prepared. The recess region 111 of the substrate 110 may be formed by etching, polishing, or laser processing the substrate 110. Alternatively, the recess region 111 may be formed by attaching a plurality of segments to a region other than the region where the recess region 111 is to be formed on a flat plate. As the recess region 111 is formed, the protrusion region 112 is formed on the substrate 110. For example, the protruding region 112 may be located at an outer corner with respect to the recess region 111, and the technical spirit of the present disclosure is not limited thereto.

도 18을 참조하면, 리세스 영역(111) 내에 복수의 개구부들(118)을 형성한다. 개구부들(118)은 식각 방법 또는 레이저 가공 방법 등에 의하여 형성할 수 있다. 개구부들(118)에 의하여 돌출부(119)가 형성된다. 개구부들(118)은 기판(110)을 관통하지 않도록 형성되는 것이 바람직하다.Referring to FIG. 18, a plurality of openings 118 are formed in the recess region 111. The openings 118 may be formed by an etching method or a laser processing method. The protrusion 119 is formed by the openings 118. The openings 118 are preferably formed so as not to penetrate the substrate 110.

도 19를 참조하면, 개구부들(118) 내에 내부 층(121)을 형성한다. 내부 층(121)은 확산 방지층(122), 절연층(123), 및 씨드층(124)을 포함할 수 있다. Referring to FIG. 19, an inner layer 121 is formed in the openings 118. The inner layer 121 may include a diffusion barrier layer 122, an insulating layer 123, and a seed layer 124.

도 20을 참조하면, 기판(110)의 상측에 개구부들(118)을 노출하는 마스크 패턴(132)을 형성한다. 마스크 패턴(132)은 개구부들(118)을 노출하도록, 기판(110)의 돌출 영역(112) 및 돌출부(119) 상에 위치한다. 또한, 마스크 패턴(132)은 개구부들(118)에 인접한 돌출부(119)의 일부 표면을 노출할 수 있다. 마스크 패턴(132)은 포토레지스트 패턴 또는 하드 마스크 패턴일 수 있다.Referring to FIG. 20, a mask pattern 132 exposing the openings 118 is formed on the substrate 110. The mask pattern 132 is positioned on the protruding region 112 and the protruding portion 119 of the substrate 110 to expose the openings 118. In addition, the mask pattern 132 may expose a portion of the surface of the protrusion 119 adjacent to the openings 118. The mask pattern 132 may be a photoresist pattern or a hard mask pattern.

도 21을 참조하면, 기판(110) 및 마스크 패턴(132) 상에 도전물을 이용하여 도전층(134)을 형성한다. 도전층(134)은 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다. 도전층(134)은 마스크 패턴(132) 상에 위치할 수 있다. 또한, 개구부들(118) 내에는 상기 도전물이 충전될 수 있고, 이에 따라 관통 전극(120)을 형성한다. 관통 전극(120)의 상측에는 상기 도전물을 포함하는 랜드 패드(130)가 형성될 수 있다. 랜드 패드(130)는 관통 전극(120)에 비하여 평면적으로 확장된 면적을 가질 수 있다.Referring to FIG. 21, the conductive layer 134 is formed on the substrate 110 and the mask pattern 132 by using a conductive material. The conductive layer 134 may be formed using a method such as vapor deposition, electrolytic plating or electroless plating. The conductive layer 134 may be located on the mask pattern 132. In addition, the conductive material may be filled in the openings 118, thereby forming the through electrode 120. A land pad 130 including the conductive material may be formed on the through electrode 120. The land pad 130 may have an area that is extended in a plane compared to the through electrode 120.

도 22를 참조하면, 마스크 패턴(132)을 제거하고, 리세스 영역(111)에서의 기판(110)의 표면을 노출한다. 이에 따라, 마스크 패턴(132) 상에 형성된 도전층(134)이 제거될 수 있다. 마스크 패턴(132)은 식각 또는 애싱(ashing)에 의하여 제거될 수 있고, 이는 리프트 오프(life-off) 공정으로 지칭될 수 있다.Referring to FIG. 22, the mask pattern 132 is removed, and the surface of the substrate 110 in the recess region 111 is exposed. Accordingly, the conductive layer 134 formed on the mask pattern 132 may be removed. The mask pattern 132 may be removed by etching or ashing, which may be referred to as a life-off process.

도 23을 참조하면, 기판(110)의 제2 면(114)의 일부를 제거하여, 기판(110)의 제2 면(114)으로 관통 전극(120)을 노출한다. 상기 제거 공정은 식각, 에치백, 연마, 또는 화학적 기계적 연마(CMP) 등의 방법을 이용하여 수행될 수 있다.Referring to FIG. 23, a portion of the second surface 114 of the substrate 110 is removed to expose the through electrode 120 to the second surface 114 of the substrate 110. The removal process may be performed using a method such as etching, etching back, polishing, or chemical mechanical polishing (CMP).

도 24를 참조하면, 리세스 영역(111) 내에 제1 반도체 칩(160)을 실장한다. 랜드 패드(130)는 제1 반도체 칩(160)의 제1 연결 부재(162)와 전기적으로 연결될 수 있다. 이에 따라, 제1 반도체 칩(160)은 제1 연결 부재(162) 및 랜드 패드(130)를 통하여 관통 전극(120)과 전기적으로 연결될 수 있다. 제1 반도체 칩(160)의 최상면은 기판(110)의 돌출 영역(112)의 최상면에 비하여 낮을 수 있다. 대안적으로, 제1 반도체 칩(160)의 최상면은 기판(110)의 돌출 영역(112)의 최상면과 동일 평면일 수 있다.Referring to FIG. 24, the first semiconductor chip 160 is mounted in the recess region 111. The land pad 130 may be electrically connected to the first connection member 162 of the first semiconductor chip 160. Accordingly, the first semiconductor chip 160 may be electrically connected to the through electrode 120 through the first connection member 162 and the land pad 130. The top surface of the first semiconductor chip 160 may be lower than the top surface of the protruding region 112 of the substrate 110. Alternatively, the top surface of the first semiconductor chip 160 may be coplanar with the top surface of the protruding region 112 of the substrate 110.

도 25를 참조하면, 리세스 영역(111)을 밀봉 부재(170)로 충전하여 제1 반도체 칩(160)을 밀봉한다. 밀봉 부재(170)의 최상면과 배선 연장부(150)의 최상면은 동일 평면일 수 있다. 제1 반도체 칩(160)은 밀봉 부재(170)에 의하여 완전히 덮일 수 있다. 대안적으로, 제1 반도체 칩(160)의 최상면이 밀봉 부재(170)의 최상면의 동일 평면일 수 있고, 이에 따라 제1 반도체 칩(160)의 최상면은 밀봉 부재(170)로부터 노출될 수 있다.Referring to FIG. 25, the recess region 111 is filled with the sealing member 170 to seal the first semiconductor chip 160. The top surface of the sealing member 170 and the top surface of the wire extension 150 may be coplanar. The first semiconductor chip 160 may be completely covered by the sealing member 170. Alternatively, the top surface of the first semiconductor chip 160 may be coplanar with the top surface of the sealing member 170, and thus the top surface of the first semiconductor chip 160 may be exposed from the sealing member 170. .

대안적으로, 도 23에 도시된 공정을 수행하기 전에, 도 24와 도 25에 도시된 공정들을 먼저 수행하는 것도 가능하다. 즉, 리세스 영역(111) 내에 제1 반도체 칩(160)을 실장하고, 리세스 영역(111)을 밀봉 부재(170)로 충전한 후에, 기판(110)의 제2 면(114)의 일부를 제거하여, 관통 전극(120)을 기판(110)의 제2 면(114)으로 노출시킬 수 있다.Alternatively, before performing the process shown in FIG. 23, it is also possible to perform the processes shown in FIGS. 24 and 25 first. That is, after mounting the first semiconductor chip 160 in the recess region 111 and filling the recess region 111 with the sealing member 170, a part of the second surface 114 of the substrate 110 is used. 3, the through electrode 120 may be exposed to the second surface 114 of the substrate 110.

도 26을 참조하면, 기판(110)의 제2 면(114)에 재배선 패턴층(140)을 형성한다. 재배선 패턴층(140)은 제1 관통 전극(120)과 전기적으로 연결된다. Referring to FIG. 26, the redistribution pattern layer 140 is formed on the second surface 114 of the substrate 110. The redistribution pattern layer 140 is electrically connected to the first through electrode 120.

이어서, 재배선 패턴층(140) 상에 솔더볼과 같은 외측 연결 부재(190)를 부착하여, 도 1의 반도체 패키지(1)를 완성한다. 외측 연결 부재(190)는 재배선 패턴층(140)과 전기적으로 연결된다.Subsequently, an outer connection member 190 such as a solder ball is attached on the redistribution pattern layer 140 to complete the semiconductor package 1 of FIG. 1. The outer connection member 190 is electrically connected to the redistribution pattern layer 140.

도 27 내지 도 29은 본 발명의 다른 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다. 상술한 도 17 내지 도 19에 도시된 공정들을 수행한 후에, 도 26에 도시된 공정이 후속될 수 있다.27 to 29 are cross-sectional views illustrating a manufacturing method of manufacturing the semiconductor package of FIG. 1 according to another embodiment of the inventive concept according to process steps. After performing the processes illustrated in FIGS. 17 to 19 described above, the process illustrated in FIG. 26 may be followed.

도 27을 참조하면, 기판(110)의 제3 면(113) 상에 도전물을 이용하여 도전층(134)을 형성한다. 도전층(134)은 증착, 전해 도금 또는 무전해 도금 등의 방식을 이용하여 형성할 수 있다. 도전층(134)은 기판(110)의 제3 면(113)을 전체적으로 덮을 수 있다. 예를 들어, 도전층(134)은 개구부들(118)을 충전할 수 있고, 이에 따라 관통 전극(120)을 형성할 수 있다. 또한, 도전층(134)은 기판(110)의 돌출 영역(112)을 덮을 수 있다.Referring to FIG. 27, a conductive layer 134 is formed on the third surface 113 of the substrate 110 by using a conductive material. The conductive layer 134 may be formed using a method such as vapor deposition, electrolytic plating or electroless plating. The conductive layer 134 may entirely cover the third surface 113 of the substrate 110. For example, the conductive layer 134 may fill the openings 118, thereby forming the through electrode 120. In addition, the conductive layer 134 may cover the protruding region 112 of the substrate 110.

도 28을 참조하면, 식각 에치백, 연마, 또는 화학적 기계적 연마(CMP) 등의 방법을 이용하여 도전층(134)의 일부를 제거한다. 구체적으로, 기판(110)의 돌출 영역(112) 상에 형성된 도전층(134)을 제거할 수 있다. 도전층(134)은 리세스 영역(111) 내에서 그 수준이 낮아질 수 있다. 예를 들어, 돌출부(119) 상에 위치하는 도전층(134)의 높이는 후속의 공정에서 형성되는 랜드 패드(130, 도 22 참조)의 높이와 동일하거나 약간 클 수 있다.Referring to FIG. 28, a portion of the conductive layer 134 is removed using a method such as etching etch back, polishing, or chemical mechanical polishing (CMP). In detail, the conductive layer 134 formed on the protruding region 112 of the substrate 110 may be removed. The level of the conductive layer 134 may be lowered in the recess region 111. For example, the height of the conductive layer 134 positioned on the protrusion 119 may be equal to or slightly larger than the height of the land pad 130 (see FIG. 22) formed in a subsequent process.

도 29를 참조하면, 관통 전극(120) 상에 마스크 패턴(132)을 형성한다. 돌출부(119)의 일부는 마스크 패턴(132)으로부터 노출되거나 또는 마스크 패턴(132)에 의하여 덮일 수 있다. 마스크 패턴(132)의 폭은 관통 전극(120)의 폭 보다 클 수 있고, 후속의 공정에 의하여 형성되는 랜드 패드(130, 도 22 참조)의 폭과 동일할 수 있다. 이어서, 마스크 패턴(132)을 이용하여, 도전층(134)의 일부를 제거하여, 랜드 패드(130, 도 22 참조)를 형성하고, 마스크 패턴(132)을 제거하여 도 22에 도시된 구조물을 형성한다. 이어서, 도 23 내지 도 26에 도시된 공정을 수행하여 반도체 패키지(1)를 완성한다.Referring to FIG. 29, a mask pattern 132 is formed on the through electrode 120. A portion of the protrusion 119 may be exposed from or covered by the mask pattern 132. The width of the mask pattern 132 may be larger than the width of the through electrode 120, and may be the same as the width of the land pad 130 (see FIG. 22) formed by a subsequent process. Subsequently, a portion of the conductive layer 134 is removed using the mask pattern 132 to form land pads 130 (see FIG. 22), and the mask pattern 132 is removed to form the structure illustrated in FIG. 22. Form. Subsequently, the process illustrated in FIGS. 23 to 26 is performed to complete the semiconductor package 1.

도 30 내지 도 35는 본 발명의 일 실시예에 따른 도 3의 반도체 패키지(3)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다. 상술한 도 17 내지 도 19에 도시된 공정들을 수행하고 이어서 도 27에 도시된 공정을 수행한 후에, 도 30에 도시된 공정이 후속될 수 있다.30 to 35 are cross-sectional views illustrating a manufacturing method of manufacturing the semiconductor package 3 of FIG. 3 according to an embodiment of the present invention according to the process steps. After performing the processes illustrated in FIGS. 17 to 19 and then performing the processes illustrated in FIG. 27, the process illustrated in FIG. 30 may be followed.

도 30을 참조하면, 식각 에치백, 연마, 또는 화학적 기계적 연마(CMP) 등의 방법을 이용하여 도전층(134)의 일부를 제거한다. 도전층(134)은 기판(110)의 제1 면(113) 상에서 전체적으로 그 수준이 낮아질 수 있다. 도전층(134)은 리세스 영역(111) 및 돌출 영역(112) 모두를 덮도록 형성될 수 있다. 또한, 돌출부(119) 상에 위치하는 도전층(134)의 높이는 후속의 공정에서 형성되는 랜드 패드(130, 도 30 참조)의 높이와 동일하거나 약간 클 수 있다.Referring to FIG. 30, a portion of the conductive layer 134 is removed using a method such as etching etch back, polishing, or chemical mechanical polishing (CMP). The conductive layer 134 may be lowered as a whole on the first surface 113 of the substrate 110. The conductive layer 134 may be formed to cover both the recess region 111 and the protrusion region 112. In addition, the height of the conductive layer 134 positioned on the protrusion 119 may be equal to or slightly larger than the height of the land pad 130 (see FIG. 30) formed in a subsequent process.

도 31을 참조하면, 도전층(134)를 식각 등의 방법을 이용하여 일부 영역을 제거하여, 제1 관통 전극(120) 상에 위치한 랜드 패드(130) 및 제2 관통 전극(129) 상에 위치하고 기판(110)의 제3 면(113)으로 연장된 배선 연장부(150)를 형성한다. Referring to FIG. 31, a portion of the conductive layer 134 is removed by etching or the like, so that the land pad 130 and the second through electrode 129 disposed on the first through electrode 120 are removed. And a wire extension part 150 extending to the third surface 113 of the substrate 110.

도 32를 참조하면, 리세스 영역(111) 내에 제1 반도체 칩(160)을 실장한다. 랜드 패드(130)는 제1 반도체 칩(160)의 제1 연결 부재(162)와 전기적으로 연결될 수 있다.Referring to FIG. 32, the first semiconductor chip 160 is mounted in the recess region 111. The land pad 130 may be electrically connected to the first connection member 162 of the first semiconductor chip 160.

도 33을 참조하면, 리세스 영역(111)을 밀봉 부재(170)로 충전한다. 제1 반도체 칩(160)은 밀봉 부재(170)에 의하여 완전히 덮일 수 있다. 밀봉 부재(170)의 최상면과 배선 연장부(150)의 최상면은 동일 평면일 수 있다. 제1 반도체 칩(160)은 밀봉 부재(170)에 의하여 완전히 덮일 수 있다. 대안적으로, 제1 반도체 칩(160)의 최상면이 밀봉 부재(170)의 최상면의 동일 평면일 수 있고, 이에 따라 제1 반도체 칩(160)의 최상면은 밀봉 부재(170)로부터 노출될 수 있다.Referring to FIG. 33, the recess region 111 is filled with the sealing member 170. The first semiconductor chip 160 may be completely covered by the sealing member 170. The top surface of the sealing member 170 and the top surface of the wire extension 150 may be coplanar. The first semiconductor chip 160 may be completely covered by the sealing member 170. Alternatively, the top surface of the first semiconductor chip 160 may be coplanar with the top surface of the sealing member 170, and thus the top surface of the first semiconductor chip 160 may be exposed from the sealing member 170. .

도 34를 참조하면, 기판(110)의 제2 면(114)의 일부를 제거하여, 기판(110)의 제2 면(114)으로 관통 전극(120)을 노출한다. 상기 제거 공정은 식각, 에치백, 연마, 또는 화학적 기계적 연마(CMP) 등의 방법을 이용하여 수행될 수 있다.Referring to FIG. 34, a portion of the second surface 114 of the substrate 110 is removed to expose the through electrode 120 to the second surface 114 of the substrate 110. The removal process may be performed using a method such as etching, etching back, polishing, or chemical mechanical polishing (CMP).

대안적으로, 도 32 및 도 33에 도시된 공정들을 수행하기 전에, 도 34에 도시된 공정들을 먼저 수행하는 것도 가능하다. 즉, 기판(110)의 제2 면(114)의 일부를 제거하여 관통 전극(120)을 기판(110)의 제2 면(114)으로 노출시킨 후에, 리세스 영역(111) 내에 제1 반도체 칩(160)을 실장하고, 리세스 영역(111)을 밀봉 부재(170)로 충전할 수 있다.Alternatively, it is also possible to perform the processes shown in FIG. 34 first before performing the processes shown in FIGS. 32 and 33. That is, after removing a portion of the second surface 114 of the substrate 110 to expose the through electrode 120 to the second surface 114 of the substrate 110, the first semiconductor in the recess region 111. The chip 160 may be mounted, and the recess region 111 may be filled with the sealing member 170.

도 35를 참조하면, 기판(110)의 제2 면(114)에 재배선 패턴층(140)을 형성한다. 재배선 패턴층(140)은 제1 관통 전극(120) 및 제2 관통 전극(129)과 전기적으로 연결된다. Referring to FIG. 35, the redistribution pattern layer 140 is formed on the second surface 114 of the substrate 110. The redistribution pattern layer 140 is electrically connected to the first through electrode 120 and the second through electrode 129.

재배선 패턴층(140) 상에 솔더볼과 같은 외측 연결 부재(190)를 부착하여, 도 3의 반도체 패키지(3)를 완성한다. 외측 연결 부재(190)는 재배선 패턴층(140)과 전기적으로 연결된다.An external connection member 190 such as a solder ball is attached on the redistribution pattern layer 140 to complete the semiconductor package 3 of FIG. 3. The outer connection member 190 is electrically connected to the redistribution pattern layer 140.

대안적으로, 도 35의 재배선 패턴층(140) 상에 외측 연결 부재(190)를 부착하여, 도 7의 반도체 패키지(7)를 완성할 수 있다. 또한, 도 34의 배선 연장부(150) 상에 외측 연결 부재(190)를 부착하여, 도 5의 반도체 패키지(5)를 완성할 수 있다.Alternatively, the outer connection member 190 may be attached on the redistribution pattern layer 140 of FIG. 35 to complete the semiconductor package 7 of FIG. 7. In addition, the semiconductor package 5 of FIG. 5 may be completed by attaching the outer connection member 190 on the wire extension part 150 of FIG. 34.

이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.

1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16: 반도체 패키지,
100: 기판, 111: 리세스 영역, 112: 돌출 영역, 113: 제1 면, 113a: 제3 면,
114: 제2 면, 114a: 제4 면, 118: 개구부, 119: 돌출부,
120: 제1 관통 전극, 121: 내부 층, 122: 확산 방지층, 123: 절연층, 124: 씨드층,
129: 제2 관통 전극, 130: 랜드 패드, 132: 마스크 패턴, 134: 도전층,
140: 재배선 패턴층, 150: 배선 연장부, 160: 제1 반도체 칩, 162: 제1 연결 부재,
170: 밀봉 부재, 180: 제2 반도체 칩, 182: 제2 연결 부재, 190: 외측 연결 부재,1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16: semiconductor package,
100: substrate, 111: recessed region, 112: protruding region, 113: first surface, 113a: third surface,
114: second side, 114a: fourth side, 118: opening, 119: protrusion,
120: first through electrode, 121: inner layer, 122: diffusion barrier layer, 123: insulating layer, 124: seed layer,
129: second through electrode, 130: land pad, 132: mask pattern, 134: conductive layer,
140: redistribution pattern layer, 150: wiring extension, 160: first semiconductor chip, 162: first connection member,
170: sealing member, 180: second semiconductor chip, 182: second connecting member, 190: outer connecting member,

Claims

A substrate having a first surface and a second surface opposite to each other, the substrate having a recessed area and a protruding area on the first surface;
A first through electrode penetrating the substrate in the recess region;
A first semiconductor chip positioned in the recess region and electrically connected to the first through electrode; And
A redistribution pattern layer on the second side of the substrate and electrically connected to redistribute the first through electrode;
&Lt; / RTI >

The method of claim 1,
A second semiconductor chip positioned opposite to the substrate based on the redistribution pattern layer and electrically connected to the redistribution pattern layer;
The semiconductor package further comprises.

The method of claim 1,
A land pad positioned between the first through electrode and the first semiconductor chip;
The semiconductor package further comprises.

The method of claim 1,
A second through electrode penetrating the substrate in the recess region and positioned outside the first through electrode;
The semiconductor package further comprises.

3. The method of claim 2,
A wire extension part electrically connected to the second through electrode and extending from the recess area to the protrusion area;
The semiconductor package further comprises.

The method of claim 1,
A sealing member filling the recess region;
The semiconductor package further comprises.

The method of claim 1,
An outer connection member electrically connected to the redistribution pattern layer;
The semiconductor package further comprises.

A substrate having a third surface and a fourth surface opposite to each other, the substrate having a recessed area and a protruding area on the fourth surface;
A first through electrode penetrating the substrate in the recess region;
A first semiconductor chip positioned in the recess region and electrically connected to the first through electrode; And
A second through electrode penetrating the substrate in the recess region and positioned outside the first through electrode; And
A wire extension part electrically connected to the second through electrode and extending from the recess area to the protrusion area;
&Lt; / RTI >

The method of claim 8,
A second semiconductor chip on the third surface of the substrate and electrically connected to the first through electrode;
The semiconductor package further comprises.

The method of claim 8,
A redistribution pattern layer on the third side of the substrate and electrically connected to redistribute the first through electrode;
The semiconductor package further comprises.

Preparing a substrate comprising a first side having a recessed region and a second side opposite to the first side;
Forming an opening in the recess region;
Filling a conductive material in the openings to form a through electrode;
Exposing the through electrode to the second surface of the substrate;
Mounting the first semiconductor chip in the recess region;
Filling the recess region with a sealing member to seal the first semiconductor chip; And
Forming a redistribution pattern layer electrically connected to the through electrode on the second surface of the substrate;
Method of manufacturing a semiconductor package comprising a.